JPH0397194A - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
- Publication number
- JPH0397194A JPH0397194A JP1236447A JP23644789A JPH0397194A JP H0397194 A JPH0397194 A JP H0397194A JP 1236447 A JP1236447 A JP 1236447A JP 23644789 A JP23644789 A JP 23644789A JP H0397194 A JPH0397194 A JP H0397194A
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- common data
- threshold voltage
- bit line
- inverse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003068 static effect Effects 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置に関し、特にスタティックＲ
ＡＭのビット線回路に関する。
ＡＭのビット線回路に関する。
（従来の技術）
従来、ＮチャネルＭＯＳＦＥＴをビット線のプリチャー
ジトランジスタとして用いているスタティックＲＡＭの
ビット線回路は、第１図に示すような構成となっていた
。ここで、φＰはビット線ＤＧ，ＤＧのプリチャージ信
号でワード線ＷＬが上昇する前にＮチャネルＭＯＳＦＥ
Ｔで構成されたプリチャージトランジスタＱ■ｌＱＰ２
およびイコライズトランジスタＱｅをオンさせ、ビット
線ＤＧ，ＤＧをプリチャージし、かつビット線ＤＧ．Ｄ
Ｇのレベルをイコライズする。ビット線ＤＧ，ＤＧのプ
リチャージ完了後、外部アドレス入力に対応したワード
線ＷＬが上昇し、かつ行選択信号φ３が活性化されるこ
とにより、指定されたメモリセルＭＣの情報がビット線
ＤＧ，ＤＧから行選択トランジスタＱｓ＋，Ｑｓ２を介
して共通データバス線ＤＢ，ＤＢへ伝達される。この時
共通データバス線ＤＢ，ＤＢもビット線ＤＧ，ＤＧ同様
プリチャージ信号φ１を入力とするプリチャージトラン
ジスタＱ ｐｂｌ ＋ Ｑｐｂ２ｔ イコライズトラン
ジスタＱｅｂによってプリチャージされ、かつイコライ
ズされている。共通データバス線ＤＢ，ＤＢに伝達され
たメモリセル情報は、更にセンスアンブＳＡによって増
幅され出力制御回路（不図示）に伝達された後、外部出
力端子（不図示）に出力される。
ジトランジスタとして用いているスタティックＲＡＭの
ビット線回路は、第１図に示すような構成となっていた
。ここで、φＰはビット線ＤＧ，ＤＧのプリチャージ信
号でワード線ＷＬが上昇する前にＮチャネルＭＯＳＦＥ
Ｔで構成されたプリチャージトランジスタＱ■ｌＱＰ２
およびイコライズトランジスタＱｅをオンさせ、ビット
線ＤＧ，ＤＧをプリチャージし、かつビット線ＤＧ．Ｄ
Ｇのレベルをイコライズする。ビット線ＤＧ，ＤＧのプ
リチャージ完了後、外部アドレス入力に対応したワード
線ＷＬが上昇し、かつ行選択信号φ３が活性化されるこ
とにより、指定されたメモリセルＭＣの情報がビット線
ＤＧ，ＤＧから行選択トランジスタＱｓ＋，Ｑｓ２を介
して共通データバス線ＤＢ，ＤＢへ伝達される。この時
共通データバス線ＤＢ，ＤＢもビット線ＤＧ，ＤＧ同様
プリチャージ信号φ１を入力とするプリチャージトラン
ジスタＱ ｐｂｌ ＋ Ｑｐｂ２ｔ イコライズトラン
ジスタＱｅｂによってプリチャージされ、かつイコライ
ズされている。共通データバス線ＤＢ，ＤＢに伝達され
たメモリセル情報は、更にセンスアンブＳＡによって増
幅され出力制御回路（不図示）に伝達された後、外部出
力端子（不図示）に出力される。
また、上記ビット線回路に使用されているビット線プリ
チャージトランジスタＱ Ｐｌ＋ Ｑｌ１２、ビット線
イコライズトランジスタＱｅ％行選択トラン？スタＱ
ｍ ＋ ＋ Ｑ ！１２、共通データバス線プリチャー
ジトランジスタＱｐｂｌｌＱｐｂ２％共通データバス線
イコライズトランジスタＱ ｅ ｂは全てＮチャネルＭ
ＯＳＦＥＴで構成され、その間値（ＶＴ）は共通となっ
ている。したがって、ビット線ＤＧ，ＤＧおよび共通デ
ータバス線ＤＢ，ＤＢのプリチャージレベルは，Ｖ，ｃ
−Ｖ７となる。
チャージトランジスタＱ Ｐｌ＋ Ｑｌ１２、ビット線
イコライズトランジスタＱｅ％行選択トラン？スタＱ
ｍ ＋ ＋ Ｑ ！１２、共通データバス線プリチャー
ジトランジスタＱｐｂｌｌＱｐｂ２％共通データバス線
イコライズトランジスタＱ ｅ ｂは全てＮチャネルＭ
ＯＳＦＥＴで構成され、その間値（ＶＴ）は共通となっ
ている。したがって、ビット線ＤＧ，ＤＧおよび共通デ
ータバス線ＤＢ，ＤＢのプリチャージレベルは，Ｖ，ｃ
−Ｖ７となる。
（発明が解決しようとする課題）
上述した従来のスタティックＲＡＭのビット線回路では
、ビット線ＤＧ，ＤＧ、共通データバス線ＤＢ，ＤＢの
プリチャージトランジスタＱ ｐ ｒ ＋Ｑ １１２１
Ｑｐｂ＋ ＋ Ｑｐｂ２、イコライズトランジスタＱ
− ． Ｑｅｂ、行選択トランジスタＱ ｍ Ｉ＋ Ｑ
１１２の閾値電圧が同一な値に設定されている。この
場合製造上のばらつきにより、前記トランジスタの実効
的な閾値電圧に差異が生じることがある。
、ビット線ＤＧ，ＤＧ、共通データバス線ＤＢ，ＤＢの
プリチャージトランジスタＱ ｐ ｒ ＋Ｑ １１２１
Ｑｐｂ＋ ＋ Ｑｐｂ２、イコライズトランジスタＱ
− ． Ｑｅｂ、行選択トランジスタＱ ｍ Ｉ＋ Ｑ
１１２の閾値電圧が同一な値に設定されている。この
場合製造上のばらつきにより、前記トランジスタの実効
的な閾値電圧に差異が生じることがある。
まず、ビット線ＤＧ，ＤＧのプリチャージトランジスタ
Ｑ■．Ｑ．２とイコライズトランジスタＱ．に関してＱ
１の閾値電圧がＱｐ２． Ｑ．の閾値電圧よりもΔｖ７
だけ低くなった場合、ビット線？Ｇ，ＤＧの波形は、第
３図（１）に示すように、ビット線ＤＧのプリチャージ
レベルはｖｃｃ−ｖＴ＋ΔｖＴとなり、ビット線ＤＧが
飽和レベル、すなわちｖｃｃ−ｖＴに達するとイコライ
ズトランジスタＱ．，がオフするため、ビット線ＤＧ，
ＤＧはイコライズされず、アンバランスが生じメモリセ
ル情報によっては、ビット線ＤＧ，ＤＧに正規データを
伝達しにくくなる。このような現象は、共通データバス
線ＤＢ，ＤＢのプリチャージトランジスタＱｐｂ＋ ＊
Ｑｐｂ２％ イコライズトランジスタＱ ｐｅにおい
ても同様で読出し時間遅れの原因となる。
Ｑ■．Ｑ．２とイコライズトランジスタＱ．に関してＱ
１の閾値電圧がＱｐ２． Ｑ．の閾値電圧よりもΔｖ７
だけ低くなった場合、ビット線？Ｇ，ＤＧの波形は、第
３図（１）に示すように、ビット線ＤＧのプリチャージ
レベルはｖｃｃ−ｖＴ＋ΔｖＴとなり、ビット線ＤＧが
飽和レベル、すなわちｖｃｃ−ｖＴに達するとイコライ
ズトランジスタＱ．，がオフするため、ビット線ＤＧ，
ＤＧはイコライズされず、アンバランスが生じメモリセ
ル情報によっては、ビット線ＤＧ，ＤＧに正規データを
伝達しにくくなる。このような現象は、共通データバス
線ＤＢ，ＤＢのプリチャージトランジスタＱｐｂ＋ ＊
Ｑｐｂ２％ イコライズトランジスタＱ ｐｅにおい
ても同様で読出し時間遅れの原因となる。
次に、行選択トランジスタＱ■．Ｑｓ■の閾値電圧がビ
ット線ＤＧ，ＤＧおよびデータバス線のＤＢ，ＤＢのプ
リチャージトランジスタＱ．１．Ｑｐ■＋ Ｑｐｂ＋
＋ Ｑｌｌ１１２およびイコライズトランジスタＱ．．
Ｑ−ｂの閾値電圧よりも高くなった場合の波形図を第３
図（２）に示す。この場合、ビット線ＤＧ，ＤＧ、共通
データバス線ＤＢ，ＤＢは、？リチャージ信号φ２をう
けてｖｃｃ ｖ，までプリチャージされる。その後ワ
ード線ＷＬが上昇し、メモリセル情報を受けて、ビット
線ＤＧ，ＤＧの電位に差が生じるが、行選択トランジス
タＱ．．．Ｑ．■の閾値電圧がＶ７＋ΔＶＴとなってい
るため、ビット線ＤＧ（ＤＧ）がＶｃｅ−Ｖ．−Δｖ７
まで下降しない限り、行選択トランジスタＱ−＋（Ｑヨ
２）はオンせず共通データバス線ＤＢ，ＤＢには、ビッ
ト線ＤＧ．ＤＧにΔｖＴの差が生じるまで電位差は現わ
れない。したがって、この場合にも読出し時間に遅れが
生じる。
ット線ＤＧ，ＤＧおよびデータバス線のＤＢ，ＤＢのプ
リチャージトランジスタＱ．１．Ｑｐ■＋ Ｑｐｂ＋
＋ Ｑｌｌ１１２およびイコライズトランジスタＱ．．
Ｑ−ｂの閾値電圧よりも高くなった場合の波形図を第３
図（２）に示す。この場合、ビット線ＤＧ，ＤＧ、共通
データバス線ＤＢ，ＤＢは、？リチャージ信号φ２をう
けてｖｃｃ ｖ，までプリチャージされる。その後ワ
ード線ＷＬが上昇し、メモリセル情報を受けて、ビット
線ＤＧ，ＤＧの電位に差が生じるが、行選択トランジス
タＱ．．．Ｑ．■の閾値電圧がＶ７＋ΔＶＴとなってい
るため、ビット線ＤＧ（ＤＧ）がＶｃｅ−Ｖ．−Δｖ７
まで下降しない限り、行選択トランジスタＱ−＋（Ｑヨ
２）はオンせず共通データバス線ＤＢ，ＤＢには、ビッ
ト線ＤＧ．ＤＧにΔｖＴの差が生じるまで電位差は現わ
れない。したがって、この場合にも読出し時間に遅れが
生じる。
以上説明したように、従来のこの種のスタティックＲＡ
Ｍにおいては、製造上のばらつき、特にトランジスタの
ゲート長のつきによってビット線回路を構成するトラン
ジスタの閾値電圧に差が生じた場合、読出し時間が遅れ
るという欠点がある。
Ｍにおいては、製造上のばらつき、特にトランジスタの
ゲート長のつきによってビット線回路を構成するトラン
ジスタの閾値電圧に差が生じた場合、読出し時間が遅れ
るという欠点がある。
本発明の目的は、製造上のばらつきにより閾値電圧が変
動しても読出し時間が遅れないスタティックＲＡＭを提
供することである。
動しても読出し時間が遅れないスタティックＲＡＭを提
供することである。
（課題を解決するための手段〕
本発明のスタティックＲＡＭは、共通ビット線対の電位
を補償するためにソースが電源、ドレインがビット線に
接続され、そのゲート入力として電源電位または、ビッ
ト線プリチャージ信号が供給される第１および第２のＮ
チャネルＭＱＳＦＥＴと、前記ビット線プリチャージ信
号をゲート入力とし、ソースおよびドレインは、それぞ
れビット線対に接続され、ワード線上昇前にビット線を
イコライズする第３のＮチャネルＭＯＳＦＥＴと、共通
データバス線対の電位を補償するためにソースが電源、
ドレインが共通データバス線に接続され、そのゲート入
力として電源電位または、共通データバス線プリチャー
ジ信号が供給される第４および第５のＮチャネルＭＯＳ
ＦＥＴと、共通データバス線プリチャージ信号をゲート
入力とし、ソースおよびドレインは、それぞれ共通デー
タバス線対に接続され、ワード線上昇前に共通データバ
ス線をイコライズする第６のＮチャネルＭＯＳＦＥＴと
を有するスタティックＲＡＭにおいて第３、第６のＮチ
ャネルＭＯＳＦＥＴおよび行選択用のＮチャネルＭＯＳ
ＦＥＴの閾値電圧が第１、第２、第４、第５のＮチャネ
ルＭＯＳＦＥＴの閾値電圧よりも低く設定されている。
を補償するためにソースが電源、ドレインがビット線に
接続され、そのゲート入力として電源電位または、ビッ
ト線プリチャージ信号が供給される第１および第２のＮ
チャネルＭＱＳＦＥＴと、前記ビット線プリチャージ信
号をゲート入力とし、ソースおよびドレインは、それぞ
れビット線対に接続され、ワード線上昇前にビット線を
イコライズする第３のＮチャネルＭＯＳＦＥＴと、共通
データバス線対の電位を補償するためにソースが電源、
ドレインが共通データバス線に接続され、そのゲート入
力として電源電位または、共通データバス線プリチャー
ジ信号が供給される第４および第５のＮチャネルＭＯＳ
ＦＥＴと、共通データバス線プリチャージ信号をゲート
入力とし、ソースおよびドレインは、それぞれ共通デー
タバス線対に接続され、ワード線上昇前に共通データバ
ス線をイコライズする第６のＮチャネルＭＯＳＦＥＴと
を有するスタティックＲＡＭにおいて第３、第６のＮチ
ャネルＭＯＳＦＥＴおよび行選択用のＮチャネルＭＯＳ
ＦＥＴの閾値電圧が第１、第２、第４、第５のＮチャネ
ルＭＯＳＦＥＴの閾値電圧よりも低く設定されている。
これら閾値電圧の差異が製造上のばらつきによって生ず
る閾値電圧の変動分ΔｖＴよりも大きければイコライズ
トランジスタの閾値電圧は、常にプリチャージトランジ
スタ閾値電圧よりも低いため、ビット線および共通デー
タバス線は確実にイコライズされる。このためワード線
が上昇すると同時にメモリセルの情報が正しくビット線
に伝達される。
る閾値電圧の変動分ΔｖＴよりも大きければイコライズ
トランジスタの閾値電圧は、常にプリチャージトランジ
スタ閾値電圧よりも低いため、ビット線および共通デー
タバス線は確実にイコライズされる。このためワード線
が上昇すると同時にメモリセルの情報が正しくビット線
に伝達される。
また、この時行選択トランジスタも確実にオンするため
、ビット線に電位差が生ずると、即座に共通データバス
線にも同様に電位差が生ずる。
、ビット線に電位差が生ずると、即座に共通データバス
線にも同様に電位差が生ずる。
次に、本発明の実施例について図面を参照して説明する
。
。
本実施例のスタティックＲＡＭのビット線回路の構成図
は、従来例と同様で第１図に示したも？である。従来例
との相異点は製造上のばらつきによる閾値電圧のずれを
予め考慮して、ビット線ＤＧ，ＤＧ、共通データバス線
ＤＢ，ＤＢのプリチャージトランジスタＱ ｌｌｌ＋
ＱＰ２＋ Ｑｐｂｌ ＊Ｑｐｂ２の閾値電圧がビット線
ＤＧ，ＤＧ、共通データバス線ＤＢ．ＤＢのイコライズ
トランジス。
は、従来例と同様で第１図に示したも？である。従来例
との相異点は製造上のばらつきによる閾値電圧のずれを
予め考慮して、ビット線ＤＧ，ＤＧ、共通データバス線
ＤＢ，ＤＢのプリチャージトランジスタＱ ｌｌｌ＋
ＱＰ２＋ Ｑｐｂｌ ＊Ｑｐｂ２の閾値電圧がビット線
ＤＧ，ＤＧ、共通データバス線ＤＢ．ＤＢのイコライズ
トランジス。
タＱ− ．Ｑ−ｂ、行選択トランジスタＱ ｌｌｌ＋
Ｑｇ２よりも高く設定されている点である。
Ｑｇ２よりも高く設定されている点である。
本実施例のスタティックＲＡＭの場合、前述した予め設
定された閾値電圧の差異が製造上のばらつきによって生
ずる閾値電圧の変動分Δｖ７よりも大きければイコライ
ズトランジスタＱｅ．Ｑｅｂの閾値電圧は、常にプリチ
ャージトランジスタＱ−＋．Ｑｐ■＋ Ｑｐｂ＋ ＋
Ｑｐｂ２の閾値電圧よりも低いため、ビット線ＤＧ，Ｄ
Ｇおよび共通データバス線ＤＢ，ＤＢは確実にイコライ
ズされる。このためワード線ＷＬが上昇すると同時にメ
モリセルＭＣの情報が正しくビット線に伝達される。ま
た、この時行選択トランジスタＱ−＋．Ｑヨ２も確実に
オンするため、第２図に示すように、ビット線？Ｇ，Ｄ
Ｇに電位差が生ずると即座に共通データバス線ＤＢ，Ｄ
Ｂにも同様に電位差が生ずる。
定された閾値電圧の差異が製造上のばらつきによって生
ずる閾値電圧の変動分Δｖ７よりも大きければイコライ
ズトランジスタＱｅ．Ｑｅｂの閾値電圧は、常にプリチ
ャージトランジスタＱ−＋．Ｑｐ■＋ Ｑｐｂ＋ ＋
Ｑｐｂ２の閾値電圧よりも低いため、ビット線ＤＧ，Ｄ
Ｇおよび共通データバス線ＤＢ，ＤＢは確実にイコライ
ズされる。このためワード線ＷＬが上昇すると同時にメ
モリセルＭＣの情報が正しくビット線に伝達される。ま
た、この時行選択トランジスタＱ−＋．Ｑヨ２も確実に
オンするため、第２図に示すように、ビット線？Ｇ，Ｄ
Ｇに電位差が生ずると即座に共通データバス線ＤＢ，Ｄ
Ｂにも同様に電位差が生ずる。
上述した製造上のばらつきによる閾値電圧の変動は、特
にトランジスタのゲート長のばらつきによるものが大き
い。したがって、本発明のスタティックＲＡＭにおいて
、ビット線回路を構成するＮチャネルＭＯＳＦＥＴにお
いて、閾値電圧に差を設ける方法としてトランジスタの
ゲート長に予め差を設けるという方法が効果的である。
にトランジスタのゲート長のばらつきによるものが大き
い。したがって、本発明のスタティックＲＡＭにおいて
、ビット線回路を構成するＮチャネルＭＯＳＦＥＴにお
いて、閾値電圧に差を設ける方法としてトランジスタの
ゲート長に予め差を設けるという方法が効果的である。
すなわち、トランジスタＱ■＋ Ｑｐｚ＋ Ｑｐｂ＋
＋ Ｑｐｂ２のゲート長をＱｅ．Ｑｅｂ．Ｑ−１．Ｑ−
２よりも太く形成することにより閾値電圧を高く設定す
る。この場合も上述した実施例と同様な効果を得られる
。
＋ Ｑｐｂ２のゲート長をＱｅ．Ｑｅｂ．Ｑ−１．Ｑ−
２よりも太く形成することにより閾値電圧を高く設定す
る。この場合も上述した実施例と同様な効果を得られる
。
（発明の効果）
以上説明したように本発明は、スタティックＲＡＭのビ
ット線回路を構成する複数のＮチャネルＭＯＳＦＥＴに
おいて、適宜その間値電圧に差を設けることにより、製
造上のばらつきにより閾値電圧が変動しても、読み出し
時間が遅れないという効果がある。
ット線回路を構成する複数のＮチャネルＭＯＳＦＥＴに
おいて、適宜その間値電圧に差を設けることにより、製
造上のばらつきにより閾値電圧が変動しても、読み出し
時間が遅れないという効果がある。
第１図はスタティックＲＡＭのビット線回路の回路図、
第２図は実施例のスタティックＲＡＭの波形図、第３図
は従来のスタティックＲＡＭの波形図である。 ＱＰＩＩ Ｑｌｌ２１ Ｑｅ ＋ Ｑｅｂ＋
Ｑｐｂ＋ ＋ Ｑｐｂ２ ＋Ｑ ｐｅ ＋ Ｑ
Ｎ Ｉ ＋ Ｑ ｍ ２ ’− ”” ”・・Ｎチャ
ネルＭＯＳＦＥＴφ２・・・・・・・・・・・・プリチ
ャージ信号ＤＧ，ＤＧ・・・ビット線 ＤＢ，ＤＢ・・・共通データバス
第２図は実施例のスタティックＲＡＭの波形図、第３図
は従来のスタティックＲＡＭの波形図である。 ＱＰＩＩ Ｑｌｌ２１ Ｑｅ ＋ Ｑｅｂ＋
Ｑｐｂ＋ ＋ Ｑｐｂ２ ＋Ｑ ｐｅ ＋ Ｑ
Ｎ Ｉ ＋ Ｑ ｍ ２ ’− ”” ”・・Ｎチャ
ネルＭＯＳＦＥＴφ２・・・・・・・・・・・・プリチ
ャージ信号ＤＧ，ＤＧ・・・ビット線 ＤＢ，ＤＢ・・・共通データバス
Claims (1)
- １、ビット線対の電位を補償するためにソースが電源、
ドレインがビット線に接続され、そのゲート入力として
電源電位またはビット線プリチャージ信号が供給される
第１および第２のＮチャネルＭＯＳＦＥＴと、前記ビッ
ト線プリチャージ信号をゲート入力とし、ソースおよび
ドレインは、それぞれビット線対に接続され、ワード線
上昇前にビット線をイコライズする第３のＮチャネルＭ
ＯＳＦＥＴと、共通データバス線対の電位を補償するた
めにソースが電源、ドレインが共通データバス線に接続
され、そのゲート入力として電源電位または共通データ
バス線プリチャージ信号が供給される第４、第５のＮチ
ャネルＭＯＳＦＥＴと、共通データバス線プリチャージ
信号をゲート入力とし、ソースおよびドレインは、それ
ぞれ共通データバス線対に接続され、ワード線上昇前に
共通データバス線をイコライズする第６のＮチャネルＭ
ＯＳＦＥＴとを有するスタティックＲＡＭにおいて、第
３、第６のＮチャネルＭＯＳＦＥＴおよび行選択用Ｎチ
ャネルＭＯＳＦＥＴの閾値電圧が第１、第２、第４、第
５のＮチャネルＭＯＳＦＥＴの閾値電圧よりも低く設定
されていることを特徴とするスタティックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236447A JPH0397194A (ja) | 1989-09-11 | 1989-09-11 | スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236447A JPH0397194A (ja) | 1989-09-11 | 1989-09-11 | スタティックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0397194A true JPH0397194A (ja) | 1991-04-23 |
Family
ID=17000885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1236447A Pending JPH0397194A (ja) | 1989-09-11 | 1989-09-11 | スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0397194A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196693A (ja) * | 1982-05-12 | 1983-11-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS60181053A (ja) * | 1984-02-06 | 1985-09-14 | ローヌ‐プーラン・アグロシミ | ２‐シアノベンゾイミダゾールの新規誘導体、その製法及び殺菌剤としての使用 |
-
1989
- 1989-09-11 JP JP1236447A patent/JPH0397194A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196693A (ja) * | 1982-05-12 | 1983-11-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS60181053A (ja) * | 1984-02-06 | 1985-09-14 | ローヌ‐プーラン・アグロシミ | ２‐シアノベンゾイミダゾールの新規誘導体、その製法及び殺菌剤としての使用 |
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