JPS6355796A - センスアンプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野１ 本発明は半゛導体集積回路に関するもので、とくにダイ
ナミック読出し書込み型メモリデバイス用の改良された
センスアンプに係わるものである。 ［従来の技術］ ダイナミック型うンダムアクセセメモリ　（以下ＤＲＡ
Ｍと称する）の構造については２例えばテキサスインス
ツルメンツ社を譲受人とする米国特許第４，０８１，７
０１号（１６キロビツトＤＲＡＭについて）およびおな
じく第４，２９３．９ｉ３３号（６４キロビットＤＲＡ
Ｍについて）等にその記載があるが、この種のメモリに
おいては、データは行および列方向に配列された複数個
のメモリセルに記憶され、各記憶セルは単一のキャパシ
タからなっており、記憶されたデータの状態はこのキャ
パシタにたくわえられた電荷があるかどうかにより表さ
れる。このようなデバイスにおいては、差動型のセンス
アンプを用いて、電荷蓄積用キャパシタに記憶された論
理ｒｌＪデータ状態と論理ｒＱＪデータ状態との間の電
圧をセンスアンプに対して表わすように電荷をたくわえ
るべく設計された参照用キャパシタ、すなわちグミイキ
ャパシタの電圧と当該電荷蓄積用キャパシタの電圧を比
較することにより、アドレスされたメモリセルのデータ
状態を検出するようにしている。電荷蓄積用キャパシタ
およびダミイキャパシタにだくわえられた電荷は９通常
ビットラインと称せられている導線を介してこのセンス
アンプに電圧を誘起させ、上記データ状態の検出は、上
記センスアンプの一方の側において上記電荷蓄積用セル
キャパシタの一電極層をビットラインに接続し、該セン
スアンプの他方の側において上記ダミイセルキャパシタ
の一電極層をビットラインに接続して行なわれる。かく
てこれら２木のビットライン間の電圧差が当該電荷蓄積
用キャパシタおよびグミイキャバシタ間の蓄積電荷量の
差を表わすこととなり、センスアンプはこの電圧差を検
出した上で、その電圧差を当該メモリ回路内の他の部分
により検知可能のレベルにまで増幅するとともに、当の
アドレスされた電荷蓄積用セルに接続されたビットライ
ンを介して、検出されたデータ状態を表す電荷蓄積用セ
ルに電荷を再格納する。 上述のようなりＲＡＭの周辺回路には、デバイスの消費
電力を低減させるなど多くの理由により、相補型金属酸
化物半導体（以下ＣＭＯ３と称する）を用いるのが望ま
しい、このため、ＤＲＡＭデバイス用として各種の０Ｍ
Ｏ５構成のセンスアンプが設計されており１例えばテキ
サスインスツルメンツ社を譲受人とする米国特許第４．
５５５．７７７号に開示されたものや、おなじくテキサ
スインスツルメンツ社を譲受人とする米国特許出願第８
３８．９３８号（１９８４年８月２日出願）に記載され
たもの等がある。

【発明が解決しようとする問題点】

とこローｔ’従来、ＣＭＯ３型センスアンプ回路は主と
して交叉接続した一対のＣＭＯＳインバータを用いてお
り、第１のセンスノード、すなわちそれらインバータの
一方すなわち第１のインバータのトランジスタのゲート
を電荷蓄積用セルキャパシタと関連するビットラインに
接続するとともに、さらに他方すなわち第２のインバー
タの出力に接続し、第２のセンスノード、すなわち第２
のインバータのトランジスタのゲートをダミイセルキャ
パシタと関連するビットラインに接続するとともに、さ
らに第１のインバータ出力に接続してなるものであった
。しかしながら、ビットラインは一般にそのキャパシタ
ンスが電荷蓄積用セルおよびダミイセルのキャパシタン
スにくらべてきわめて大きく、こうしたビットライン、
ひいてはこれと関連するキャパシタンスをセンスアンプ
のセンスノードに接続した場合には、それらセンスノー
ドの電圧差を充分に増幅するのに要する時間は、そのよ
うな比較的大きなキャパシタンスを満たすのに要する時
間に依存することとなる。 故に本発明の目的は、ビットラインの電圧差を検出する
に際して、それらビットラインのキャパシタンスをセン
スノードから分離するようにす°ることによって、ビッ
トラインキャパシタンスの負荷効果に影響を受けること
なく、当該センスノードにおける増幅を行なうことが可
能となるようにした。０ＭＯ３型センスアンプを提供す
ることにある。 さらに本発明の目的は、上記のようにビットラインのキ
ャパシタンスをセンスノードから分離するに際して、セ
ンスノードにおける増幅電圧差に応答してビットライン
を駆動するようにすることにより、アドレスされたメモ
リセルに対するデータの再格納を行なうようにした。Ｃ
ＭＯ５型Ｏ５スアンプを提供することにある。 【問題点を解決しようとするための手段］このような目
的を達成すべく９本発明の一実施例たるセンスアンプ回
路においては、検出すべきビットラインを第１のＣＭＯ
Ｓインバータ内の上方トランジスタのゲートに接続する
とともに。 該第１のＣＭＯＳインバータの出力を第２のＣＭＯＳイ
ンバータの下方トランジスタのゲートに接続し、ダミイ
セルと関連するビットラインを第２のＣＭＯＳインバー
タ内の上方トランジスタのゲートに接続するとともに、
該第２のＣＭＯＳインバータの出力を前記第１のＣＭＯ
Ｓインバータの下方トランジスタのゲートに接続する。 このＣＭＯＳインバータ対の高電圧ノードおよび低電圧
ノードがそれぞれ高電圧および低電圧状態となると、ビ
ットラインの電圧差が増幅されることとなるが、これら
ビットラインは上記２個のインバータの出力に接続され
てはいないために、該ビットラインのキャパシタンスに
よって当該電圧差の増幅に負荷効果が及ぼされることは
ない、さらに第３のＣＭＯＳインバータを設けて、その
入力をＣＭＯＳインバータの出力に接続し、またその出
力を電荷蓄積用セルと関連するビットラインと接続する
ことにより、増幅された電圧差によってもとのデータ状
態が当該電荷蓄積用セルに再格納されることとなる。 【実施例１ 以下図面を参照して２本発明によるセンスアンプを内蔵
した典型的なメモリデバイスの一実施例につき説明する
。まず第１図において、該メモリデバイスは複数個の電
荷蓄積用キャパシタ２を行方向および列方向に配列して
なるアレイを有する。このアレイは典型的な２５８キロ
ビツトまたは１メガピツ）ＤＲＡＭデバイスの場合、２
５８行ないし５１２行および１０２４列ないし５１２列
である。このアレイの中央にはセンスアンプ４が設けて
あり、これにより該アレイは２個の同等のセルブロック
６．８に区画されている。一方のセルブロック６の各列
中の電荷蓄積用キャパシタ２の各々はビットライン１０
と関連しており、また他方のセルブロック８の各列中の
電荷蓄積用キャパシタ２の各々はビットライン１２と関
連している。さらに、各列には前記センスアンプ４が関
連しており、該センスアンプ４は前記一方のセルブロッ
ク６からの各１本のビットライン１０．および前記他方
のセルブロック８からの各１本のビットライン１２に接
続されている。各電荷蓄積用キャパシタ２はトランスフ
ァゲート１４を介してビットライン１０もしくは１２に
接続可能であり、各トランスファゲート１４はワードラ
イン１６により制御され、このワードライン１６は行デ
コーダ１８に応答する０行デコーダ１８は行アドレス信
号を受は取って、その行アドレス信号に対応するワード
ライン１６に高電圧を印加し。 選択されたワードラインＩＧと関連する電荷蓄積用モヤ
パシタ２を９選択された行を含むセルブロック６もしく
は８に応じてビットライン１０もしくは１２に接続させ
る。該アレイの両側端には１行のグミイキャバシタ２０
が設けてあり、前記電荷蓄積用キャパシタ２の場合と同
様、グミイワードライン２２、２４の信号に応答して、
グミイトランスファゲート２１を介してビットライン１
０ないし１２に接続可能となっている。かくて、セルブ
ロック６内のワードライン１Ｂ９例えば図示のワードラ
イン１８＊　が行デコーダ１８を介してアドレスされる
と、ダミイワードライン２４が選択されたワードライン
１θ′と同時に付勢される。このため、各センスアンプ
４は選択されたワードライン１８′と関連する各電荷蓄
積用キャパシタ２にビットライン１０を介して接続され
、またビットライン１２を介して各グミイキャパシタ２
０に接続されることとなる。かくて各センスアンプ４は
電荷蓄積用キャパシタ２にだくわえられた電荷と、当該
電荷蓄積用キャパシタと関連するグミイキャパシタ２０
にだくわえられた電荷との差により設定される電圧差を
検出することが可能となる。なおこのグミイキャパシタ
２０は、電荷蓄積用キャパシタ２の論理「１」レベルを
構成する電荷と論理「０」レベルのそれとの間のほぼ中
間の電荷量をたくわえるように設計されている、このよ
うにして検出されたデータをメモリデバイス出力し、ま
た外部から供給されるデータを該デバイスが受は取るべ
く、上記センスアンプ４には入出カラインをｖｃ続する
ことが可能であるが。 その場合の方法については公知であり９例えばテキサス
インスツルメント社を譲受人とする米国特許第４，５５
５，７７７号等にその記載がある。 上述のような電荷蓄積用キャパシタ２．グミイキャパシ
タ２０．センスアンプ４．ワードラインＩＢおよびビッ
トライン１０．１２の構成は、これを適宜変更すること
が可能である。すなわち９例えば周知の折返しビットラ
イン構成のもとしてもよく、この場合は、アドレスされ
る電荷蓄積用キャパシタ２およびダミイキャパシタ２Ｇ
をセンスアンプ４の同じ側に配置する。さらに１例えば
テキサスインスツルメント社を譲受人とする米国特許第
４．５４７，８８８号等に記載されているように、グミ
イキャバシタ２０の規模を電荷蓄積用キャパシタ２の規
模と同等とすることにより、該グミイキャバシタに電荷
蓄積用キャパシタ２と比べて「容量いっばい」の電荷を
たくわえさせる一方、その電荷を他の同様のグミイキャ
パシタと共力するようにさせて、センスアンプ４に対し
てグミイキャパシタ２０から適正な参照電圧、すなわち
論理ｒｌＪ状態と論理ｒＯＪ状態との間のほぼ中間値を
提示させるようにする。ただし上記のような構成も、何
ら本発明において必須のものではない。 次に第２図を参照して１本発明によるセンスアンプの実
施例につき詳細に説明する。ただしこの第２図において
は、前記センスアンプ４のうちただ１個のみがビットラ
インｌＯを介して接続された単一の電荷蓄積用キャパシ
タ２と関連し、さらにビットライン１２を介して接続さ
れた単一のグミイキャパシタ２０と関連するものとして
示しであるが９図示のセンスアンプ４は第１図に示した
ように、その他の複数の電荷蓄積用キャパシタ２および
１個のグミイキャパシタ２０とも関連し、さらに複数本
の列を有する典型的なメモリデバイスの場合、センスア
ンプ４はこれを複＠個設けることとすることは当然であ
る０図示の実施例において。 ビットライン１０はＰチャンネルトランジスタ３０のゲ
ートに接続され、このトランジスタ３０はそのソースが
ノードＳＣＣに、ドレーンがセンスノードＳＬにそれぞ
れ接続されている。同様に１ビツトライン１２はＰチャ
ンネルトランジスタ３２のゲートに接続され、このトラ
ンジスタ３２はそのソースがノーＦＳＣＣに、トレーン
がセンスノードＳ２にそれぞれ接続されている。上記セ
ンスノードＳ２はＮチャンネルトランジスタ３４のゲー
トに接続され、上記センスノードＳｔはＮチャンネルト
ランジスタ３Ｂのゲートに接続されている。トランジス
タ３４はそのソースがノードＳＮに接続され、そのドレ
ーンが上記センスノードＳ１に接続され、同様にトラン
ジスタ３ＢはそのソースがノードＳＮに接続され、その
ドレーンが上記センスノードＳ２に接続されているため
、トランジスタ３０．３２゜３４、３６の相互接続は、
従来のセンスアンプに用いられているインバータの交叉
接続に類似したものとなるが、ただし本例においては、
上記Ｐチャンネルトランジスタ３０．３２のゲートがそ
れらのトランジスタと関連するＮチャンネルトランジス
タ３４、３８のゲートとは接続されてはおらず、その代
りビットライン１０．１２にそれぞれ直接接続されてい
る点で、従来の例と異なるものである。上記ノードＳＮ
はＮチャンネルトランジスタ３日を介して接地するよう
結合され、このトランジスタ３８のゲートは内部クロッ
ク信号ＣＬＫにより制御される、同様に上記ノードＳＣ
ＣはＰチャンネル４０を介して電源電圧源Ｖｃｃに結合
され、該トランジスタ４０のゲートは内部クロック信号
ＡＭＰ−により制御される　（この符号ＡＭＰ−におけ
る−のように、信号を表わす符号の後の−は、その符号
により表わされる信号が低論理状態のときに活性状態と
なることを示す）。 検出されたデータをビットライン１０．１２に再格納す
るためには、Ｐチャンネルトランジスタ５０およびＮチ
ャンネルトランジスタ５２からなるＣＭＯＳインバータ
が前記センスノード５１とビットライン１０との間に接
続されている。第２図に示すように、これらのトランジ
スタ５０．５２のゲートはセンスノードＳ１に、ドレー
ンはビットライン１０にそれぞれ接続され、またトラン
ジスタ５２のソースはノードＳＮに、トランジスタ５０
のソースはノードＳＣにそれぞれ接続されている。同様
に、Ｐチャンネルトランジスタ５４およびＮチャンネル
トランジスタ５ＢからなるＣＭＯＳインバータが、前記
センスノードＳ２とビットライン１２との間に上記と同
様にして接続されている。ダミイセルに対する電荷の再
格納は従来と同様の方法を用いて行なわれるが、上記５
４．５８からなるＣＭＯＳインバータは、本例で用いて
いるセルブロック６ではなく前記セルブロック８の行が
選択されたときに。 ビットライン１２と関連している電荷蓄積用キャパシタ
２にデータの再格納を行なうのに必要とされるものであ
る。なお前記ノードＳＣはＰチャンネルトランジスタ５
８を介して電源電圧源Ｖｃｃに結合されており、このト
ランジスタ５８のゲートも前記内部クロック信号ＣＬＫ
−に−より制御される。 前記米国特許第４，５４７，８８８号に記載されている
ように、検出動作を行なうのに先立ってビットラインを
すべて例えばＶｃｃ／２等の等しい電圧ににプリチャー
ジするのがよい、さらにまた、検出動作を行なうのに先
立って、前記センスノードＳｌ、Ｓ２を等電位とするの
がよく９本発明においては、該センスノード３１，３２
がビットライン１０．１２から分離されているため、こ
の等電位化動作はこれをビットライン１０．１２の等電
位化とは独立して行なうことが必要である。さらにＮチ
ャンネルトランジスタＧＯのソース−ドレーン電流通路
により、該トランジスタ６０がクロック信号Ｅにより付
勢されたときに参照ノード６１をビットライン１０およ
びビットライン１２に接続する。この参照ノード８１に
は一定の参照電圧Ｖｒｅｆ、これはほぼＷｅｅ／２であ
るが、これを設定して、上記クロックＥが高レベルに駆
動されたときには、ビットラインＩＱ、　１２が次に述
べるようにしてほぼＶｃｃ／２に等電圧化されるように
する。さらにＰチャンネルトランジスタ８２はそのゲー
トがクロック信号Ｅ−により制御され、またそのソース
−ドレーン間電流通路は前記センスノード３１．３２間
に接続されて、該センスノード電圧が等しくなるように
されている。このように本発明においては従来例と比較
した場合、ビットライン１０．１２のキャパシタンスを
前記センスノードＳｔ、３２から分離することを特徴と
しているため、２個の等電位化用トランジスタ６０．８
２が必要となり、またこのような分離を行なうために、
検出動作を行なうのに先立ってセンスアンプ４の完全な
等電位化を行なうのに２組の機構が必要であり、上記の
ような分離を行なうという特徴のない場合には、ビット
ラインの等電位化によりセンスノードも等電位化されて
しまうことになる。 なお、クロック信号ＣＬＫ、ＣＬＫ−、ＡＭｊ、Ｅ、Ｅ
　　、は当該メモリデバイス内で生成されるクロック信
号であり、ワードライン１Ｂのうち選択されたワードラ
インに対する電圧が生成されるタイミングとの関連での
タイミングや該信号どうしの間の相対的なタイミングは
１周知の方法を用いてこれを最適化して、センスアンプ
の検出精度を最大とし、また該センスアンプの消費電力
を最小限とすることができるものであり、この場合、該
タイミングはビットラインのキャパシタンスその他１本
発明を適用する各メモリデバイスに固有の物理的要因に
より定まるものである。上記最適化タイミングのシーケ
ンスについては、上述の本発明実施例の動作シーケンス
に間する下記の説明から明らかとなろう。 次に第３図および第４図を参照して、第２図につき説明
した本発明の実施例の動作につき詳論に説明する。まず
、電荷蓄積用キャパシタ２がビットライン１０に接続さ
れる以前、すなわち当該デバイスのプリチャージ期間中
は、ワードライン１８およびダミイワードライン２４の
電圧は低レベルであり、そのためトランスファゲート１
４およびグミイトランスファゲート２１は非導通状態と
なっている。この時点でクロック信号ＣＬＫが低論理レ
ベルに駆動されるとともに、クロック信号ＣＬＫ−が高
論理レベルに駆動されて、ノードＳＣがＶｃｃから、モ
してノードＳＮが接地から、それぞれ。 切り離される。さらに、クロック信号ＡＭＰ−が高レベ
ルとされて、これによりノードＳＣＣが電源電圧源Ｖｃ
ｃから切り離される。この時点が第３図においてｔｏで
示される時間の直前の時間である。 このメモリサイクルにおけるこの時点、すなわち第３図
および第４図に示す時間ｔｏにおいて、ビットライン１
０．１２がたがいに等電位化され。 またセンスノードＳｔ、Ｓ２もたがいに等電位化される
ようにしてもよい、かくて上記時間ｔｏでクロック信号
Ｅが高レベルとなってトランジスタ８０が導通し、第４
図においてＶＩＯで表わすビットライン１０の電圧、お
よび第４図においてＶ１２で表わすビットライン１２の
電圧が、はぼＶｃｃ／２で等電位化される。上記のよう
にクロック信号Ｅが高レベルに遷移するのと同時に、あ
るいはそれに引き続いて、クロック信号Ｅ−が低レベル
に駆動されてＰチャンネルトランジスタ６２を導通させ
、これにより第４図においてＶＳＩで表わすセンスノー
ドＳ１および第４図においてＶＳ２で表わすセンスノー
ドＳ２を等電位とする。なお、クロック信号Ｅが高レベ
ルに駆動されるのに先立ってクロック　　゛信号Ｅ−が
低レベルに駆動された場合は、センスノードＳｌ、３２
の一方が低電圧となって　（いずれのセンスノードが低
電圧となるかは、前のサイクルでビットライン１０とビ
ットライン１２のいずれが低電圧に駆動されたかによる
）、トランジスタ６２のゲート−ソース間電圧の絶対値
がスレショルド値を越えない場合は、該トランジスタ６
２が導通となるのが阻止され、これにより９次にクロッ
ク信号Ｅが高レベルに駆動されてもセンスノードＳ１、
Ｓ２が正常に等電位化されるのがさまたげられることと
なる。しかしながら、クロック信号Ｅ−が低レベルに駆
動されるのに先立ってクロック信号Ｅが高レベルに駆動
された場合は、ビットライン１０．１２はセンスノード
Ｓｌ、３２が互いに接続される前にともに電圧ｖａｃ／
２になろうとするため、トランジスタ６２は該センスノ
ードｓｉ、ｓ２の電圧をほぼＶｃｃ／２で正しく等電位
化することが可能となる。したがって、タイミングの設
定にあたっては、クロック信号Ｅが高レベルに駆動され
るのに引き続いてクロック信号Ｅ−が低レベルに駆動さ
れるようにすることにより、どのような動作状態におい
ても、トランジスタ６２が正常に導通しうるようにする
のが好ましい、第３図においては、クロック信号Ｅが時
間ｔｏで高レベルとなった後の時間ｔ１でクロック信号
Ｅ−が低レベルとなり、第４図にＶＳＩ、ＶＳ２で示す
センスノードＳｌ、Ｓ２の電圧がクロック信号Ｅ−が低
レベルとなるのに応答して等電位化されるように示しで
ある。なお、ビットライン１０．１２の等電位化および
センスノードＳｔ、Ｓ２の等電位化は。 その等電位化動作がワードライン１６ないしダミイワー
ドライン２４の付勢前に終了するのであれば。 これをメモリサイクルのプリチャージ期間中に行なうよ
うにしても、あるいはメモリサイクルの実動作開始時に
行なうようにしてもよい。 かくて等電位化動作が完了した後２行デコーダ１８によ
りワードラインＩＢの電圧が高レベルに駆動される直前
で且つ、ダミイワードライン２４の電圧が高レベルに駆
動される直前に、クロック信号Ｅが低レベルに駆動され
る。第３図においては。 該クロック信号Ｅは、それぞれｖ１θ、ｖ２４で表すワ
ードライン１６およびダミイワードライン２４の電圧が
時間ｔ３で高レベルに駆動される直前の時間ｔ２で低レ
ベルに駆動されるのが示しである。このような配慮は、
トランジスタ６０によりビットライン１０．１２が短絡
させられることによって、該ビットライン１０．１２間
の電圧差が無効となってしまうことのないようにするの
に必要なものである。 ただし、ビットライン間の電圧差は寄生リアクタンスそ
の他の二次的効果のため、第４図に示すように必ずしも
単調なものではないため、クロック信号Ｅ−はワードラ
イン１６およびダミイワードライン２４が高レベルに駆
動された後の短期間、これを低レベルに保持するように
するのが好ましい。 すなわち、このクロック信号Ｅ−が高レベルとされるの
が早すぎると、電圧差がその安定値に達する前に極性を
変えた場合、前記センスノードＳ１．３２が誤ったデー
タを検出してしまうことがありうるからである。上記短
期間の経過後、電圧差の極性が安定したと想定される時
点で、クロック信号Ｅ−が高レベルとなり　（第３図の
時間ｔ４）。 これによりセンスノードＳ１がセンスノードＳ２から切
り離され、ビットライン１０．１２間の電圧差に応答し
て第４ｒ！！Ｊに示すようにセンスノードＳ１．３２間
に電圧差が生ずることとなる。 上述のように、いったんワードライン１Ｂおよびダミイ
ワードライン２４が高レベルに駆動されると、トランス
ファゲート１４およびグミイトランスファゲート２１が
付勢されて、これにより電荷蓄積用キャパシタ２の上部
の電極層がビットライン１０に接続され、グミイキャバ
シタ２０の上部の電極層がビットライン１２に接続され
る。前記短期間の経過後、クロック信号Ｅ−は高レベル
とされる。このようにクロック信号Ｅ−が高レベルとさ
れた後、短期間が経過して第３図に時間ｔ５で示す時点
でクロック信号ＡＭＰ−が低レベルとされて、トランジ
スタ４０を介してノードＳＣＣが電源電圧Ｖｃｃにプル
アップされる。このため、ピッ゛トライン１０の電圧が
ビットライン１２の電圧よりも高いか低いかにより、言
い換えれば、グミイキャパシタ２０から見て電荷蓄積用
キャパシタ２に電荷が存在しているかどうかにより、す
なわち電荷蓄積用キャパシタ２により表わされるち該メ
モリセルのデータ状態に応じて、トランジスタ３０．３
２のうちの一方が導通となる。すなわち、いま例えば電
荷蓄積用キャパシタ２に論理「Ｏ」状態が記憶されてい
るとすると（すなわち負の電荷が存在する。あるいは正
の電荷が存在していないとすると）、ビットライン１０
の電圧ＶＩＯはビットライン１２の電圧■１２よりも低
レベルとなって、トランジスタ３０はトランジスタ３２
よりも導電度が高くなることとなる、これにより１時間
計５経過後はセンスノードＳ１の電圧は第４図に示すよ
うに、センスノードＳ２よりもすみやかに電源電圧Ｖｃ
ｃに向けて上昇することとなる。 ノードＳＮの電圧が前記センスノードＳｌ。 Ｓ２における電圧よりも少なくとも１個のＮチャンネル
トランジスタのスレショルド電圧分だけ低いレベルにあ
る場合は、該センスノードＳｌ、Ｓ２がそれぞれＮチャ
ンネルトランジスタ３８．３４のゲートに接続されるた
め、再生フィードバック（正のフィードバック）が行な
われることとなる。第３図に示す例では、センスノード
Ｓ１がトランジスタ３０を介して電源電圧源Ｖｃｃにプ
ルアップされるため、ノードＳＮがセンスノード３１よ
りも１トランジスタのスレショルド分だけ低い場合に、
トランジスタ３Ｂが導通することとなる。これにより、
センスノードＳ２がノーＦＳＮの低レベルにプルダウン
されて、トランジスタ３４が確実に非導通状態となり、
トランジスタ３４を経由して電圧の低下をきたすことな
く、前記センスノードＳ１の電圧が電源電圧源Ｖｃｃに
プルアップされ。 ひいてはトランジスタ３６の導通状態を確実にすること
となるのである。第４図では、再生フィードバックは９
時間計５と時間ｔ８の間で、電圧ＶＳ２が下降している
ことで、示しである。かくて、いったん再生フィードバ
ックにより前記センスノードＳＬ、３２の電圧差が増幅
されると、クロック信号ＣＬＫが第３図の時間計〇で高
レベルとなってトランジスタ３８を導通させ、前記ノー
ドＳＮが接地レベルにプルダウンされ９時間１０に引き
続いて第４図に示すように、センスノードＳｌ、Ｓ２に
増幅された電圧差がラッチされることとなる、なお、ク
ロック信号ＣＬＫはこれをクロック信号ＡＭＰ−に対し
て遅延させることにより、前記センスノード５１．３２
間の電圧差が充分に増幅されて、ノードＳＮが接地レベ
ルにプルダウンされるのに先立って、より電圧の高いビ
ットラインと関連するセンスノード（本例の場合はセン
スノードＳ２）が充分に放電されるようにするのがよい
１図示の例では、センスノードＳ２が充分ニ放電される
前にクロック信号ＣＬＫが付勢された場合には、ノード
ＳＮが接地にプルダウンされたときにトランジスタ５Ｂ
（およびトランジスタ５２）が導通状態となって、ビッ
トライン１２の電圧を放電させ、そのためビットライン
１０．１２間の電圧差がそこなわれることとなる。かく
て最後に、メモリサイクルの時間ｔ７で、クロック信号
ＣＬＫ−が低レベルとされてノードＳＣがトランジスタ
５８を介して電源電圧Ｖｃｃにむかってプルアップされ
。 その結果、トランジスタ５０．５２からなるＣＭＯＳイ
ンバータがビットライン１０．を低レベルに駆動しうる
こととなる。トランジスタ５０．５２のゲート（すなわ
ちセンスノードＳ１）は高レベルにあってトランジスタ
５２を導通状態とさせ、またトランジスタ５０を非導通
状態としているため、電荷蓄積用キャパシタ２には低レ
ベルが再格納される。なお、ビットライン１２も、トラ
ンジスタ５４．５８からなるＣＭＯＳインバータにより
同様にして高レベルに駆動されるが、グミイキャパシタ
２０は他の手段（図示以外の回路）により、電荷蓄積用
キャパシタ２の論理状態とは独立にその電荷の再格納が
行なわれるものであるため、その動作はグミイキャパシ
タ２０を充電するのには使用されない、このようにグミ
イキャパシタに対する電荷の再格納を行なう回路の例と
しては、前記米国特許第４，５４７゜８Ｈ号等に記載の
ものがある。ただし上記トランジスタ５４．５８は、第
１図に示す回路においてビットライン１２と関連するメ
モリセルがアドレスされたときには、その電荷Ｍ積用キ
ャパシタ２に対する再格納機能を行なうものであること
は言うまでもない。 上記とは逆に、クロック信号ＣＬＫが高レベルとなる以
前のメモリサイクル時点で、上記ノードＳＮにおける電
圧が前記センスノードＳｔ。 Ｓ２における電圧よりもＩＮチャンネルトランジスタの
スレシ璽ルド電圧分だけ低い電圧とならなくとも１回路
はビットライン１０．１２間の電圧差の増幅をそれでも
行なうが、ただし前記した再生フィードバック動作は行
なわれない、その理由は。 ビットライン１０の電圧がビットライン１２の電圧より
も相対的に低いために、トランジスタ３０がトランジス
タ３２よりも導電度が高くなるので、センスノードＳ１
はトランジスタ３８がセンスノートＳ２をノードＳＮの
電圧にまでプルダウンしなくとも、センスノードＳ２よ
りもすみやかにノードＳＣＣにおける電圧（すなわちト
ランジスタ４０を介して電源電圧Ｖｃｃに近似する電圧
）にまで上昇するからである。また、センスノードＳ２
がノードＳＣＣにおける電圧にまで充分に充電される以
前にクロック信号ＣＬＫが高レベルとなるかぎり、該ク
ロック信号ＣＬＫが高レベルとなったときにはセンスノ
ードＳｔはセンスノードＳ２よりも高電圧であり、その
ため、検出された電圧差の増幅およびラッチは正常に行
なわれることとなる。 センスノードＳｌ、Ｓ２のキャパシタンスはビットライ
ン１０．１２のキャパシタンスよりも充分小さい、この
ことは、第４図において時間ｔ４に引き続く電圧ＶＳＩ
の時定数を時間ｔ７に引き続く電圧Ｖ１２の時一定数の
と比較することにより了解される。ビットライン１０．
１２は直接センスノードＳ１．３２には接続されていな
いが、その代りトランジスタ３０．３２をそれぞれ駆動
するため、これらビットライン１０．１２と関連するキ
ャパシタンスはセンスノード５１．Ｓ２から分離され、
それにより該センスノード３１．Ｓ２はビットラインの
キャパシタンスが結合された場合よりもすみやかに、正
常な論理状態に落ち着くことが回旋となる、その結果１
本発明による構成のセンスアンプ回路においては、古典
的な意味で交叉接続構成としりＣＭＯＳインバータを用
いた現行のセンスアンプの場合よりもすみやかに、ピッ
ドライフ１０．１２間の電圧差の増幅が行なわれること
となるのである。 ［発明の効果］ 以上に述べたように９本発明によるＣＭＯＳセンスアン
プ回路においては、ビットラインｌｏ。 １２のキャパシタンスがセンスノード３１．Ｓ２から分
離されているために、そのキャパシタンスがビットライ
ン１０．１２のキャパシタンスにくらべていもぢるしく
低いので、検出された電圧差の増幅が従来のＣＭＯＳセ
ンスアンプ回路よりもすみゃかに行なわれるという効果
がある。このビットライン１０．１２のキャパシタンス
をセンスノードＳｌ、３２から分離させるのには、ビッ
トライン１０、１２を交叉接続構成とした一対のインバ
ータの上方トランジスタ３０．３２のゲートのみに接続
し。 さらに該インバータの下方トランジスタ３４．　Ｈのゲ
ートを個々のインバータの共通ノード、すなわちセンス
アンプ回路における上記センスノード５１．５２に接続
させることにより行なうようにすることにより、ビット
ラインｔｏ、　１２の電圧により上記交叉接続構成のイ
ンバータが、ビットライン１０．１２に結合されたイン
バータの上方トランジスタ３０．３２にもとづいて、ま
た下方のトランジスタ３４．３８のが上方のトランジス
タ３０．３２よりも導電度が高くなった状態でスイッチ
動作を開始し。 また下方のトランジスタ３４．３８のゲートをセンスノ
ードＳＬ、Ｓ２に対して交叉接続として、必要な増幅お
よびラッチ動作を行なうようにする一方、ビットライン
ｔｏ、　１２に対する電荷の再格納はそれぞれのビット
ラインについて別のトランジスタ５０／　５２　、５４
／　５８からなるＣＭＯＳインバータによりこれを行な
い、これらインバータの入力は上記センスノードＳｌ、
Ｓ２に接続し、出力はビットライン１０．１２に接続し
、いったん電圧差が該センスノード３１．Ｓ２において
増幅された後は。 前記別のトランジスタからなるインバータによりビット
ライン１０．１２を駆動して検出されたデータ状態を、
電荷蓄積用セル２に再格納するようにしたものであるた
め、ビットラインの電圧差を検出するに際して、それら
ビットラインのキャパシタンスがセンスノードから分離
されて、ビットラインキャパシタンスの負荷効果に影響
を受けることすく、当該センスノードにおける増幅を行
なうことが可使となるのみならず、ビットラインのキャ
パシタンスをセンスノードから分離するに際して、セン
スノードにおける増幅電圧差に応答してビットラインを
駆動して、アドレスされたメモリセルに対するデータの
再格納を行なうことが可使となった等の効果も得られる
。 以上の説明に関連してさらに以下の項を開示する。 （１）それぞれがキャパシタンスを有する第１のビット
ラインと第２のビットラインとの間の電圧差を検出する
ためのセンスアンプ回路において。 前記第１のビットラインを第１のセンスノードに結合さ
せるにあたって該第１のセンスノードの電圧が前記第１
のビットラインの電圧に応答するようにして該ビットラ
インを該ビットラインに結合させる第１の結合手段と。 前記第２のビットラインを第２のセンスノードに結合さ
せるにあたって該第２のセンスノードの電圧が前記第２
のビットラインの電圧に応答するようにして該ビットラ
インを該ビットラインに結合させる第２の結合手段と。 前記第１のビットラインおよび前記第２のビットライン
が相異なる電圧となったことに応答して前記第１のセン
スノードと前記第２のセンスノードとの間の電圧差を増
幅する増幅手段とをそなえ。 前記増幅手段が前記第１および第２のセンスノード間の
電圧差を増幅する際に前記第１および第２のばばが前記
増幅手段により充電されないようにして、前記第１の結
合手段により前記第１のビットラインを前記第１のセン
スノードに結合させ、また前記第２の結合手段により前
記第２のビットラインを前記第２のセンスノードに結合
させるようにしたことを特徴とするセンスアンプ回路。 （２）前記第１の結合手段は、ゲートが前記第１のビッ
トラインに接続され、またソース−ドレーン電流通路が
バイアス電圧ノードと前記第１のセンスノードとの間に
接続された第１のトランジスタを有し、　− 前記第２の結合手段は、ゲートが前記第２のビットライ
ンに接続され、またンースードレーン電流通路が前記バ
イアス電圧ノードと前記第２のセンスノードとの間に接
続された第２のトランジスタを有し。 前記第１のビットラインと前記第２のビットラインとの
間の電圧差が所定の極性を有する場合には前記第１のト
ランジスタは前記第２のトランジスタに対して相対的に
より高導電度となり、また前記第１のビットラインと前
記第２のビットラインとの間の電圧差が前記所定の極性
とは逆の極性を有する場合には前記第２のトランジスタ
は前記第１のトランジスタに対して相対的により高導電
度となり。 前記増幅手段は。 前記バイアス電圧ノードを第１の電圧源に接続する手段
と。 前記第１の電圧源が前記バイアス電圧ノードに接続され
るのに引きつづいて前記第１および第２の相対電圧をそ
のまま保持させることにより、前記第１のビットライン
と前記第２のビットラインとの間の電圧差が前記所定の
極性であった場合には、前記第１のセンスノードを前記
第２のセンスノードよりも前記第１の電圧源に近い電圧
に保持し、また前記第１のビットラインと前記第２のビ
ットラインとの間の電圧差が前記所定の極性とは逆の極
性であった場合には、前記第２のセンスノードを前記第
１のセンスノードよりも前記第１の電圧源に近い電圧に
保持するラッチ手段とからなるようにした前記第１項に
記載のセンスアンプ回路。 （３）入力が前記第１のセンスノードに接続され。 出力が前記第１のビットラインに接続されることにより
、該第１のビットライン前記第２のビー２トラインの電
圧に対してそのもとの電圧に駆動するようにした第１の
駆動手段と。 入力が前記第２のセンスノードに接続され。 出力が前記第２のビットラインに接続されることにより
、該第２のビットライン前記第１のビットラインの電圧
に対してそのもとの電圧に駆動するようにした第１の駆
動手段とようにした前記第１項に記載のセンスアンプ回
路。 （０前記第１の結合手段は、ゲートが前記第１のビット
ラインに接続され、またソース−ドレーン電流通路がバ
イアス電圧ノードと前記第１の七′ンスノードとの間に
接続された第１のトランジスタを有し。 前記第２の結合手段は、ゲートが前記第２のビットライ
ンにｔａ続され、またソース−ドレーン電流通路が前記
バイアス電圧ノードと前記第２のセンスノードとの間に
接続された第２のトランジスタを有し。 前記第１のビットラインと前記第２のビットラインとの
間の電圧差が所定の極性を有する場合には前記第１のト
ランジスタは前記第２のトランジスタに対して相対的に
より高導電度となり、また前記第１のビットラインと前
記第２のビットラインとの間の電圧差が前記所定の極性
とは逆の極性を有する場合には前記第２のトランジスタ
は前記第１のトランジスタに対して相対的により高導電
度となり。 前記増幅手段は。 前記バイアス電圧ノードを第１の電圧源に接続する手段
と。 前記第１の電圧源が前記バイアス電圧ノードに接続され
るのに引きつづいて前記第１および第２の相対電圧をそ
のまま保持させることにより、前記第１のビットライン
と前記第２のビットラインとの間の電圧差が前記所定の
極性であった場合には、前記第１のセンスノードを前記
第２のセンスノードよりも前記第１の電圧源に近い電圧
に保持し、また前記第１のビットラインと前記第２のビ
ットラインとの間の電圧差が前記所定の極性とは逆の極
性であった場合には、前記第２のセンスノードを前記第
１のセンスノードよりも前記第１の電圧源に近い電圧に
保持するラッチ手段とからなるようにした前記第３項に
記載のセンスアンプ回路。 （５）前記各手段に加えてさらに、前記第１のビットラ
インと前記第２のビットラインとの間の電圧差が検出さ
れる時間に先立って前記第１のセンスノードを前記第２
のセンスノードと接続させ、しかる後該第１のセンスノ
ードを該第２のセンスノードから切り離すための第１の
等電位化手段をさらに有するようにした前記第１項に記
載のセンスアンプ回路。 （６）前記各手段に加えてさらに、前記第１のビットラ
インと前記第２のビットラインとの間の電圧差が検出さ
れる時間に先立って前記第１のビットラインを前記第２
のビットラインと接続させ、しかる後該第１のビットラ
インを該第２のビットラインから切り離すための第２の
等電位化手段をさらに有するようにした前記第５項に記
載のセンスアンプ回路。 （７）前記第２の等電位化手段は、前記第１の等電位化
手段が前記第１のセンスノードを前記第２のセンスノー
ドと接続させるのに先立って前記第１のビットラインを
前記第２のビットラインと接続させるようにした前記第
６項に記載のセンスアンプ回路。 （８）第１の蓄積電圧と第２の蓄積電圧との間の電圧差
を検出するための増幅回路において。 前記第１の蓄積電圧をばばを有する第１の入力メートに
結合させる第１の接続手段と。 前記第２の蓄積電圧をばばを有する第２の入力ノードに
結合させる第２の接続手段と。 前記第１の蓄積電圧および前記第２の蓄積電圧が相異な
る電圧となったことに応答して前記第１の入力ノードと
前記第２の入力ノードとの間の電圧差を増幅する増幅手
段と。 トランジスタ回路ををそなえ、該トランジスタ回路は。 ゲートが前記第１の入力ノードに接続され、またソース
−ドレーン電流通路が第１のバイアス電圧ノードと第１
のセンスノードとの間に接続された第１のトランジスタ
と。 ゲートが前記第２の入力ノードに接続され、またソース
−ドレーン電流通路が前記第１のバイアス電圧ノードと
第２のセンスノードとの間に接続された第１のトランジ
スタと。 ゲートが前記第１の入力ノードに接続され、またソース
−ドレーン電流通路が第２のバイアス電圧ノードと前記
第１のセンスノードとの間に接続された第３のトランジ
スタと。 ゲートが前記第１の入力ノードに接続され、またソース
−ドレーン電流通路が第２のバイアス電圧ノードと前記
第２のセンスノードとの間に接続された第４のトランジ
スタとからなり。 前記第１および第２の接続手段により前記第１の蓄積電
圧を前記第１の入力ノードに、また前記第２の蓄積電圧
を前記第２の入力ノードにそれぞれ接続させるのに応答
して前記トランジスタ回路により前記第１および第２の
センスノードをある電圧差電圧に付勢するようにしたこ
とを特徴とするセンスアンプ回路。 （９）入力が前記第１のセンスノードに接続され。 出力が前記第１の入力ノードに接続され第１のインバー
タと。 入力が前記第２のセンスノードに接続され。 出力が前記第２の入力ノードに接続された第２のインバ
ータとをさらに有し。 前記トランジスタ回路が前記第１および第２のセンスノ
ードをある電圧差電圧に付勢するのに応答して、前記第
１および第２の接続手段により前記第１および第２のイ
ンバータが前記第１および第２の入力ノードに接続され
るのに先立って。 前記第１および第２のインバータにより、前記第１およ
び第２の蓄積電圧間の電圧差と一致する極性を有する電
圧差に前記第１および第２の入力ノードを付勢するよう
にした前記第１項に記載のセンスアンプ回路。 （ｌＯ）前記第１のバイアス電圧ノードを第１の電圧源
に接続させる第３の接続手段と。 前記第２のバイアス電圧ノードを第２の電圧源に接続さ
せる第３の接続手段とをさらに有し。 前記第１および第２の接続手段により第１および第２の
蓄積電圧が前記第１および第２のバイアス電圧ノードに
それぞれ印加されるのに引き続いて、前記第３の接続手
段により前記第１のバイアス電圧ノードを前記第１の電
圧源に接続し。 また前記第４の接続手段により前記第２のバイアス電圧
ノードを前記第２の電圧源に接続させるようにした前記
第８項に記載の増幅回路。 （１１）前記第４の接続手段により前記第２のバイアス
電圧ノードを前記第２の電圧源に接続させるのは、前記
第３の接続手段により前記第１のバイアス電圧ノードを
前記第１の電圧源に接続させた後に行なうようにした前
記第１１項に記載の増幅回路。 （１２）　　ソース−ドレーン間電流通路が前記第１の
センスノードと前記第２のセンスノードとの間に接続さ
れた第５のトランジスタと。 第１の等電位化信号を生成するための手段とをさらに有
し。 この第１の等電位化信号生成手段はその出力が前記第５
のトランジスタのゲートに接続され、前記第１の等電位
化信号は、前記第１および第２の接続手段により第１お
よび第２の蓄積電圧が前記第１および第２の入力ノード
にそれぞれ印加されるのに先立って生成されるようにす
ることによって、前記第１および第２のセンスノードの
電圧が前記第１および第２の蓄積電圧が検出されるのに
先立つてにたがいに等しくなるようにした前記第８項に
記載の増幅回路。 （１３）　　ノース−ドレーン間電流通路が前記第１の
入力ノードと前記第２の入力ノードとの間に接続された
第６のトランジスタと。 第２の等電位化信号を生成するための手段とをさらに有
し。 この第２の等電位化信号生成手段はその出力が前記第６
のトランジスタのゲートに接続され、前記第２の等電位
化信号は、前記第１および第２の接続手段により第１お
よび第２の蓄積電圧が前記第１および第２の入力ノード
にそれぞれ印加されるのに先立って生成されるようにす
ることによって、前記第１および第２の入カッ−どの電
圧が前記第１および第２の蓄積電圧が検出されるのに先
立つでにたがいに等しくなるようにした前記第１２項に
記載の増幅回路。 （１４）前記第２の等電位化信号を生成するための手段
は、前記第１の等電位化信号を生成するための手段が該
第１の等電位化信号を生成するのに先立って前記第２の
等電位化信号を生成するようにした前記第１３項に記載
の増幅回路。 （１５）前記第１のインバータは。 ゲートが前記第１のセンスノードに接続され、またソー
ス−ドレーン電流通路が第３のバイアス電圧ノードと前
記第１の入力ノードとの間に接続された第１のインバー
タトランジスタと。 ゲートが前記第１のセンスノードに接続され、またソー
ス−ドレーン電流通路が前記第２のバイアス電圧ノード
と第１の入力ノードとの間に接続された前記第２のイン
バータトランジスタとからなり、前記第２のインバータ
トランジスタは前記第１のインバータトランジスタのチ
ャンネル伝導型とは逆のチャンネル伝導型を有し。 また前記第２のインバータは。 ゲートが前記第２のセンスノードに接続され、またソー
ス−ドレーン電流通路が第３のバイアス電圧ノードと前
記第２の入力ノードとの間に接続された第３のインバー
タトランジスタと。 ゲートが前記第２のセンスノードに接続され、またソー
ス−ドレーン電流通路が前記第２のバイアス電圧ノード
と前記第２の入力ノードとの間に接続された第４のイン
バータトランジスタとからなり、前記第４のインバータ
トランジスタは前記第３のインバータトランジスタのチ
ャンネル伝導型とは逆のチャンネル伝導型を有するよう
にした前記第９項に記載の増幅回路。 （ＩＢ）前記第１および第２のトランジスタは同一のチ
ャンネル伝導型を有し。 前記第３および第４のトランジスタは同一のチャンネル
伝導型を有し。 前記第１および第３のトランジスタはたがいに逆のチャ
ンネル伝導型を有し。 前記第２および第４のトランジスタはたがいに逆のチャ
ンネル伝導型を有するようにした前記第８項に記載のセ
ンスアンプ回路。 （１７）第１のＣＭＯＳインバータと第２のＣＭＯＳイ
ンバータを有し、これらインバータの両者が第１のバイ
アス電圧ノードと第２のバイアス電圧ノード間にバイア
スされ、該第１および第２のＣＭＯＳインバータの各々
はたがいにチャンネル導電型を逆にする上方トランジス
タと下方トランジスタを有するようにして第１のビット
ラインとと第２のビットラインとの間の電圧差を検出す
るためのセンスアンプ回路において。 前記第１のビットラインを前記第１のＣＭＯＳインバー
タの上方トランジスタのゲートに接続させるための第１
の結合手段と。 前記第２のビットラインを前記第２のＣＭＯＳインバー
タの上方トランジスタのゲートに接続させるための第２
の結合手段と。 前記第１のＣＭＯＳインバータの上方および下方トラン
ジスタ間の共通ノードを前記第２のＣＭＯＳインバータ
の下方トランジスタのゲートに接続させるための第３の
結合手段と。 前記第２のＣＭＯＳインバータの上方および下方トラン
ジスタ間の共通／−ドを前記第１のＣＭＯＳインバータ
の下方トランジスタのゲートに接続させるための第４の
結合手段とからなり。 前記第１のビットラインと前記第２のビットラインとの
間の電圧差が所定の極性を有する場合には前記第１のＣ
ＭＯＳインバータの上方トランジスタ第１のトランジス
タは前記第２のＣＭＯＳインバータの上方トランジスタ
のトランジスタよりも高導電度となり、また前記第１の
ビットラインと前記第２のビットラインとの間の電圧差
が前記所定の極性とは逆の極性を有する場合には前記第
２のＣＭＯＳインバータの上方トランジスタ第１のトラ
ンジスタは前記第１のＣＭＯＳインバータの上方トラン
ジスタのトランジスタよりも高導電度となるようにする
ことによって、前記第１のビットラインと前記第２のビ
ットラインとの間の電圧差に応答して前記第１および第
２のＣＭＯＳインバータの共通ノードとたがいに相異な
る電圧に付勢するようにしたことを特徴とするセンスア
ンプ回路。 （１８）上方トランジスタおよび下方トランジスタを有
する第３のＣＭＯＳインバータにおいて、該下方トラン
ジスタは該上方トランジスタとはチャンネル導電型を逆
にし、該第３のＣＭＯＳインバータは第３のバイアス電
圧ノードと前記第２のバイアス電圧ノードとの間にバイ
アスされ、さらに該第３のＣＭＯＳインバータの前記上
方および下方トランジスタのゲートは前記第１のＣＭＯ
Ｓインバータの共通ノードに接続され。 上方トランジスタおよび下方トランジスタを有する第３
のＣＭＯＳインバータにおいて、該下方トランジスタは
該上方トランジスタとはチャンネル導電型を逆にし、該
第４のＣＭＯＳインバータは前記第３のバイアス電圧ノ
ードと前記第２のバイアス電圧ノードとの間にバイアス
され、さらに該第４のＣＭＯＳインバータの前記上方お
よび下方トランジスタのゲートは前記第２のＣＭＯＳイ
ンバータの共通ノードに接続されるようにした前記第１
７項に記載のセンスアンプ回路。 以上本発明の実施例につき記載してきたが。 本発明によるセンスアンプ回路は、記載の実施例に対し
て適宜追加ないし変更を行なって実施してもよいことは
いうまでもない。

【図面の簡単な説明】

第１図は本発明によるセンスアンプ回路を用いるメモリ
デバイスを示す概略回路図、第２図は本発明によるＣＭ
ＯＳセンスアンプ回路の一実施例を示す概略回路図、第
３図は第２図に示すセンスアンプ回路に与えられる各種
クロック信号の波形を示すタイムチャート図、第４図は
第２図に示すセンスアンプ回路に第３図に示す各種クロ
ック信号を与えた場合の各ノードの応答動作を示すタイ
ムチャート図である。 ２、、、、、、、キャパシタ ４・・・・・１．センスアンプ ６．８．、、、、セルブロック １０、、、、、、、ビットライン １４、、、、、、、）ランスファゲート１Ｂ、、、、、
、、ワードライン １８、、、、、、、行デコーダ ２０、、、、、、、グミイキャパシタ ２２．２４．、、、、ダミイワードライン３０〜８０．
．．、、）ランジスタ ＳＣＣ，ＳＣ，５Ｎ １１９０．共通ノード Ｓｌ、Ｓ２．、、センスノード ＣＬＫ、ＣＬＫ　　、ＡＭＰ　　。 Ｅ、Ｅ　　、、、、クロック信号 手続補正書（方式） 昭和６２年９月１８日 特許庁長官　小　川　邦　夫　殿 ２　発明の名称 ＣＭＯＳセンスアンプ回路 ３　補正をする者 事件との関係　特許出願人 住　所　アメリカ合衆国テキサス州、ダラス　ノースセ
ントラル　エクスプレスウェイ　１３５００４代理人〒
１５０

Claims (1)

【特許請求の範囲】
1. （１）それぞれがキャパシタンスを有する第１のビット
   ラインと第２のビットラインとの間の電圧差を検出する
   ためのセンスアンプ回路において、前記第１のビットラ
   インを第１のセンスノードに結合させるにあたって該第
   １のセンスノードの電圧が前記第１のビットラインの電
   圧に応答するようにして結合させる第１の結合手段と、
   前記第２のビットラインを第２のセンスノードに結合さ
   せるにあたって該第２のセンスノードの電圧が前記第２
   のビットラインの電圧に応答するようにして結合させる
   第２の結合手段と、前記第１のビットラインおよび前記
   第２のビットラインが相異なる電圧となったことに応答
   して前記第１のセンスノードと前記第２のセンスノード
   との間の電圧差を増幅する増幅手段とをそなえ、 前記増幅手段が前記第１および第２のセンスノード間の
   電圧差を増幅する際に前記第１および第２のキャパシタ
   ンスが前記増幅手段により充電されないようにして、前
   記第１の結合手段により前記第１のビットラインを前記
   第１のセンスノードに結合させ、また前記第２の結合手
   段により前記第２のビットラインを前記第２のセンスノ
   ードに結合させるようにしたことを特徴とするセンスア
   ンプ回路。