JP2763880B2 - センスアンプ回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路に関するもので、とくにダイ
ナミック読出し書込み型メモリデバイス用の改良された
センスアンプに係わるものである． ［従来の技術］ ダイナミック型ランダムアクセスメモリ（以下DRAMと
称する）の構造については，例えばテキサスインスツル
メンツ社を譲受人とする米国特許第4,081,701号（16キ
ロビットDRAMについて）およびおなじく第4,293,933号
（64キロビットDRAMについて）等にその記載があるが，
この種のメモリにおいては，データは行および列方向に
配列された複数個のメモリセルに記憶され，各記憶セル
は単一のキャパシタからなっており，記憶されたデータ
の状態はこのキャパシタにたくわえられた電荷があるか
どうかにより表される．このようなデバイスにおいて
は，差動型のセンスアンプを用いて，電荷蓄積用キャパ
シタに記憶された論理「１」データ状態と論理「０」デ
ータ状態との間の電圧をセンスアンプに対して表わすよ
うに電荷をたくわえるべく設計された参照用キャパシ
タ，すなわちダミイキャパシタの電圧と当該電荷蓄積用
キャパシタの電圧を比較することにより，アドレスされ
たメモリセルのデータ状態を検出するようにしている．
電荷蓄積用キャパシタおよびダミイキャパシタにたくわ
えられた電荷は，通常ビットラインと称せられている導
線を介してこのセンスアンプに電圧を誘起させ，上記デ
ータ状態の検出は，上記センスアンプの一方の側におい
て上記電荷蓄積用キャパシタの一電極層をビットライン
に接続し，該センスアンプの他方の側において上記ダミ
イセルキャパシタの一電極層をピットラインに接続して
行なわれる．かくてこれら２本のビットライン間の電圧
差が当該電荷蓄積用キャパシタおよびダミイキャパシタ
間の蓄積電荷量の差を表わすこととなり，センスアンプ
はこの電圧差を検出した上で，その電圧差を当該メモリ
回路内の他の部分により検知可能のレベルにまで増幅す
るとともに，当のアドレスされた電荷蓄積用セルに接続
されたビットラインを介して，検出されたデータ状態を
表す電荷蓄積用セルに電荷を再格納する． 上述のようなDRAMの周辺回路には，デバイスの消費電
力を低減させるなど多くの理由により，相補型金属酸化
物半導体（以下CMOSと称する）を用いるのが望ましい．
このため,DRAMデバイス用として各種のCMOS構成のセン
スアンプが設計されており，例えばテキサスインスツル
メンツ社を譲受人とする米国特許第4,555,777号に開示
されたものや，おなじくテキスサインスツルメンツ社を
譲受人とする米国特許出願第636,938号（1984年８月２
日出願）に記載されたもの等がある． ［発明が解決しようとする問題点］ ところで従来,CMOS型センスアンプ回路は主として交
叉接続した一対のCMOSインバータを用いており，第１の
センスノード，すなわちそれらインバータの一方すなわ
ち第１のインバータのトランジスタのゲートを電荷蓄積
用セルキャパシタと関連するビットラインに接続すると
ともに，さらに他方すなわち第２のインバータの出力に
接続し，第２のセンスノード，すなわち第２のインバー
タのトランジスタのゲートをダミイセルキャパシタと関
連するビットラインに接続するとともに，さらに第１の
インバータ出力に接続してなるものであった。しかしな
がら，ビットラインは一般にそのキャパシタンスが電荷
蓄積用セルおよびダミイセルのキャパシタンスにくらべ
てきわめて大きく，こうしたビットライン，ひいてはこ
れと関連するキャパシタンスをセンスアンプのセンスノ
ードに接続した場合には，それらセンスノードの電圧差
を充分に増幅するのに要する時間は，そのような比較的
大きなキャパシタンスを満たすのに要する時間に依存す
ることとなる． 故に本発明の目的は，ビットラインの電圧差を検出す
るに際して，それらビットラインのキャパシタンスをセ
ンスノードから分離するようにすることによって，ビッ
トラインキャパシタンスの負荷効果に影響を受けること
なく，当該センスノードにおける増幅を行なうことが可
能となるようにした,CMOS型センスアンプを提供するこ
とにある． さらに本発明の目的は，上記のようにビットラインの
キャパシタンスをセンスノードから分離するに際して，
センスノードにおける増幅電圧差に応答してビットライ
ンを駆動するようにすることにより，アドレスされたメ
モリセルに対するデータの再格納を行なうようにした,C
MOS型センスアンプを提供することにある． ［問題点を解決しようとするための手段］ このような目的を達成すべく，本発明の一実施例たる
センスアンプ回路においては，検出すべきビットライン
を第１のCMOSインバータ内の上方トランジスタのゲート
に接続するとともに，該第１のCMOSインバータの出力を
第２のCMOSインバータの下方トランジスタのゲートに接
続し，ダミイセルと関連するビットラインを第２のCMOS
インバータ内の上方トランジスタのゲートに接続すると
ともに，該第２のCMOSインバータの出力を前記第１のCM
OSインバータの下方トランジスタのゲートに接続する．
このCMOSインバータ対の高電圧ノードおよび低電圧ノー
ドがそれぞれ高電圧および低電圧状態となると，ビット
ラインの電圧差が増幅されることとなるが，これらビッ
トラインは上記２個のインバータの出力に接続されては
いないために，該ビットラインのキャパシタンスによっ
て当該電圧差の増幅に負荷効果が及ぼされることはな
い．さらに第３のCMOSインバータを設けて，その入力を
CMOSインバータの出力に接続し，またその出力を電荷蓄
積用セルと関連するビットラインと接続することによ
り，増幅された電圧差によってもとのデータ状態が当該
電荷蓄積用セルに再格納されることとなる． 本願発明のセンスアンプ回路は、それぞれがキャパシ
タンスを有する第１のビットラインと第２のビットライ
ンとの間の電圧差を検出するためのセンスアンプ回路に
おいて、 第１のセンスノードの電圧が前記第１のビットライン
の電圧に応答するように、前記第１のビットラインを前
記第１のセンスノードに結合する第１のトランジスタ
と、 第２のセンスノードの電圧が前記第２のビットライン
の電圧に応答するように、前記第２のビットラインを前
記第２のセンスノードに結合する第２のトランジスタ
と、 前記第１のセンスノードと前記第２のセンスノードと
の間の電圧差を増幅する増幅回路と、 前記第１のセンスノードに結合された第１の入力端子
と前記第１のビットラインに結合された第１の出力端子
とを有する第１のインバータと、 前記第２のセンスノードに結合された第２の入力端子
と前記第２のビットラインに結合された第２の出力端子
とを有する第２のインバータと、 を含む。 ［実施例］ 以下図面を参照して，本発明によるセンスアンプを内
蔵した典型的なメモリデバイスの一実施例につき説明す
る．まず第１図において，該メモリデバイスは複数個の
電荷蓄積用キャパシタ２を行方向および列方向に配列し
てなるアレイを有する．このアレイは典型的な256キロ
ビットまたは１メガビットDRAMデバイスの場合,256行な
いし512行および1024列ないし2048列である．このアレ
イの中央にはセンスアンプ４が設けてあり，これにより
該アレイは２個の何等のセルブロック6,8に区画されて
いる．一方のセルブロック６の各列中の電荷蓄積用キャ
パシタ２の各々はビットライン10と関連しており，また
他方のセルブロック８の各列中の電荷蓄積用キャパシタ
２の各々はビットライン12と関連している．さらに，各
列には前記センスアンプ４が関連しており，該セルアン
プ４は前記一方のセルブロック６からの各１本のビット
ライン10,および前記他方のセルブロック８からの各１
本のビットライン12に接続されている．各電荷蓄積用キ
ャパシタ２はトランスファゲート14を介してビットライ
ン10もしくは12に接続可能であり，各トランスファゲー
ト14はワードライン16により制御され，このワードライ
ン16は行デコーダ18に応答する．行デコーダ18は行アド
レス信号を受け取って，その行アドレス信号に対応する
ワードライン18に高電圧を印加し，選択されたワードラ
イン16と関連する電荷蓄積用キャパシタ２を，選択され
た行を含むセルブロック６もしくは８に応じてビットラ
イン10もしくは12に接続させる．該アレイの両側端には
１行のダミイキャパシタ20が設けてあり，前記電荷蓄積
用キャパシタ２の場合と同様，ダミイワードライン22,2
4の信号に応答して，ダミイトランスファゲート21を介
してビットライン10ないし12に接続可能となっている．
かくて，セルブロック６内のワードライン16,例えば図
示のワードライン16′が行デコーダ18を介してアドレス
されると，ダミイワードライン24が選択されたワードラ
イン16′と同時に付勢される．このため，各センスアン
プ４は選択されたワードライン16′と関連する各電荷蓄
積用キャパシタ２にビットライン10を介して接続され，
またビットライン12を介して各ダミイキャパシタ20に接
続されることとなる．かくて各センスアンプ４は電荷蓄
積用キャパシタ２にたくわえられた電荷と，当該電荷蓄
積用キャパシタと関連するダミイキャパシタ20にたくわ
えられた電荷との差により設定される電圧差を検出する
ことが可能となる．なおこのダミイキャパシタ20は，電
荷蓄積用キャパシタ２の論理「１」レベルを構成する電
荷と論理「０」レベルのそれとの間のほぼ中間の電荷量
をたくわえるように設計されている．このようにして検
出されたデータをメモリデバイス出力し，また外部から
供給されるデータを該デバイスが受け取るべく，上記セ
ンスアンプ４には入出力ラインを接続することが可能で
あるが，その場合の方法については公知であり，例えば
テキサスインスツルメント社を譲受人とする米国特許第
4,555,777号等にその記載がある． 上述のような電荷蓄積用キャパシタ2,ダミイキャパシ
タ20,センスアンプ4,ワードライン16およびビットライ
ン10,12の構成は，これを適宜変更することが可能であ
る．すなわち，例えば周知の折返しビットライン構成の
もとしてもよく，この場合は，アドレスされる電荷蓄積
用キャパシタ２およびダミイキャパシタ20をセンスアン
プ４の同じ側に配置する．さらに，例えばテキサスイン
スツルメント社を譲受人とする米国特許第4,547,868号
等に記載されているように，ダミイキャパシタ20の規模
を電荷蓄積用キャパシタ２の規模と同等とすることによ
り，該ダミイキャパシタに電荷蓄積用キャパシタ２と比
べて「容量いっぱい」の電荷をたくわえさせる一方，そ
の電荷を他の同様のダミイキャパシタと共有するように
させて，センスアンプ４に対してダミイキャパシタ20か
ら適正な参照電圧，すなわち論理「１」状態と論理
「０」状態との間のほぼ中間値を提示させるようにす
る．ただし上記のような構成も，何ら本発明において必
須のものではない． 次に第２図を参照して，本発明によるセンスアンプの
実施例につき詳細に説明する．ただしこの第２図におい
ては，前記センスアンプ４のうちただ１個のみがビット
ライン10を介して接続された単一の電荷蓄積用キャパシ
タ２と関連し，さらにビットライン12を介して接続され
た単一のダミイキャパシタ20と関連するものとして示し
てあるが，図示のセンスアンプ４は第１図に示したよう
に，その他の複数の電荷蓄積用キャパシタ２および１個
のダミイキャパシタ20とも関連し，さらに複数本の列を
有する典型的なメモリデバイスの場合，センスアンプ４
はこれを複数個設けることとすることは当然である．図
示の実施例において，ビットライン10はＰチャンネルト
ランジスタ30のゲートに接続され，このトランジスタ30
はそのソースがノードSCCに，ドレーンがセンスノードS
1にそれぞれ接続されている．同様に，ビットライン12
はＰチャンネルトランジスタ32のゲートに接続され，こ
のトランジスタ32はそのソースがノードSCCに，ドレー
ンがセンスノードS2にそれぞれ接続されている．上記セ
ンスノードS2はＮチャンネルトランジスタ34のゲートに
接続され，上記センスノードS1はＮチャンネルトランジ
スタ36のゲートに接続されている．トランジスタ34はそ
のソースがノードSNに接続され，そのドレーンが上記セ
ンスノードS1に接続され，同様にトランジスタ36はその
ソースがノードSNに接続され，そのドレーンが上記セン
スノードS2に接続されているため，トランジスタ30,32,
34,36の相互接続は，従来のセンスアンプに用いられて
いるインバータの交叉接続に類似したものとなるが，た
だし本例においては，上記Ｐチャンネルトランジスタ3
0,32のゲートがそれらのトランジスタと関連するＮチャ
ンネルトランジスタ34,36のゲートとは接続されてはお
らず，その代りビットライン10,12にそれぞれ直接接続
されている点で，従来の例と異なるものである．上記ノ
ードSNはＮチャンネルトランジスタ38を介して接地する
よう結合され，このトランジスタ38のゲートは内部クロ
ック信号CLKにより制御される．同様に上記ノードSCCは
Ｐチャンネルトランジスタ40を介して電源電圧源Vccに
結合され，該トランジスタ40のゲートは内部クロック信
号AMP_により制御される（この符号AMP_における＿のよ
うに，信号を表わす符号の後の＿は，その符号により表
わされる信号が低論理状態のときに活性状態となること
を示す）． 検出されたデータをビットライン10,12に再格納する
ためには,Pチャンネルトランジスタ50およびＮチャンネ
ルトランジスタ52からなるCMOSインバータが前記センス
ノードS1とビットライン10との間に接続されている．第
２図に示すように，これらのトランジスタ50,52のゲー
トはセンスノードS1に，ドレーンはビットライン10にそ
れぞれ接続され，またトランジスタ52のソースはノード
SNに，トランジスタ50のソースはノードSCにそれぞれ接
続されている．同様に,Pチャンネルトランジスタ54およ
びＮチャンネルトランジスタ56からなるCMOSインバータ
が，前記センスノードS2とビットライン12との間に上記
と同様に接続されている．ダミイセル応対する電荷の再
格納は従来と同様の方法を用いて行なわれるが，上記ト
ランジスタ54,56からなるCMOSインバータは，本例で用
いているセルブロック６ではなく前記セルブロック８の
行が選択されたときに，ビットライン12と関連している
電荷蓄積用キャパシタ２にデータの再格納を行なうのに
必要とされるものである．なお前記ノードSCはＰチャン
ネルトランジスタ58を介して電源電圧Vccに結合されて
おり，このトランジスタ58のゲートも前記内部クロック
信号CLK_により制御される． 前記米国特許第4,547,868号に記載されているよう
に，検出動作を行なうのに先立ってビットラインをすべ
て例えばVcc/2等の等しい電圧ににプリチャージするの
がよい．さらにまた，検出動作を行なうのに先立って，
前記センスノードS1,S2を等電位とするのがよく，本発
明においては，該センスノードS1,S2がビットライン10,
12から分離されているため，この等電位化動作はこれを
ビットライン10,12の等電位化とは独立して行なうこと
が可能である．さらにＮチャンネルトランジスタ60のソ
ース−ドレーン電流通路により，該トランジスタ60がク
ロック信号Ｅにより付勢されたときに参照ノード61をビ
ットライン10およびビットライン12に接続する．この参
照ノード61には一定の参照電圧Vref,これはほぼVcc/2で
あるが，これを設定して，上記クロックＥが高レベルに
駆動されたときには，ビットライン10,12が次に述べる
ようにしてほぼVcc/2に等電圧化されるようにする．さ
らにＰチャンネルトランジスタ62はそのゲートがクロッ
ク信号E_により制御され，またそのソース−ドレーン間
電流通路は前記センスノードS1,S2間に接続されて，該
センスノード電圧が等しくなるようにされている．この
ように本判明においては従来例と比較した場合，ビット
ライン10,12のキャパシタンスを前記センスノードS1,S2
から分離することを特徴としているため,2個の等電位化
用トランジスタ60,62が必要となり，またこのような分
離を行なうために，検出動作を行なうのに先立ってセン
スアンプ４の完全な等電位化を行なうのに２組の機構が
必要であり，上記のような分離を行なうという特徴のな
い場合には，ビットラインの等電位化によりセンスノー
ドも等電位化されてしまうことになる． なお，クロック信号CLK,CLK_,AMP_,E,E_,は当該メモ
リデバイス内で生成されるクロック信号であり，ワード
ライン16のうち選択されたワードラインに対する電圧が
生成されるタイミングとの関連でのタイミングや該信号
どうしの間の相対的なタイミングは，周知の方法を用い
てこれを最適化して，センスアンプの検出精度を最大と
し，また該センスアンプの消費電力を最小限とすること
ができるものであり，この場合該タイミングはビットラ
インのキャパシタンスその他，本発明を適用する各メモ
リデバイスに固有の物理的要因により定まるものであ
る．上記最適化タイミングのシーケンスについては，上
述の本発明実施例の動作シーケンスに関する下記の説明
から明らかとなろう． 次に第３図および第４図を参照して，第２図につき説
明した本発明の実施例の動作につき詳細に説明する．ま
ず，電荷蓄積用キャパシタ２がビットライン10に接続さ
れる以前，すなわち当該デバイスのプリチャージ期間中
は，ワードライン16およびダミイワードライン24の電圧
は低レベルであり，そのためトランスファゲート14およ
びダミイトランスファゲート21は非導通状態となってい
る．この時点でクロック信号CLKが低論理レベルに駆動
されるとともに，クロック信号CLK_が高論理レベルに駆
動されて，ノードSCがVccから，そしてノードSNが接地
から，それぞれ，切り離される．さらに，クロック信号
AMP_が高レベルとされて，これによりノードSCCが電源
電圧源Vccから切り離される．この時点が第３図におい
てt0で示される時間の直前の時間である． このメモリサイクルにおけるこの時点，すなわち第３
図および第４図に示す時点t0において，ビットライン1
0,12がたがいに等電位化され，またセンスノードS1,S2
もたがいに等電位化されるようにしてもよい．かくて上
記時間t0でクロック信号Ｅが高レベルとなってトランジ
スタ60が導通し，第４図においてV10で表わすビットラ
イン10の電圧，および第４図においてV12で表わすビッ
トライン12の電圧が，ほぼVcc/2で等電位化される．上
記のようにクロック信号Ｅが高レベルに遷移するのと同
時に，あるいはそれに引き続いて，クロック信号E_が低
レベルに駆動されてＰチャンネルトランジスタ62を導通
させ，これにより第４図においてＶS1で表わすセンスノ
ードS1および第４図においてＶS2で表わすセンスノード
S2を等電位とする．なお，クロック信号Ｅが高レベルに
駆動されるのに先立ってクロック信号E_が低レベルに駆
動された場合は，センスノードS1,S2の一方が低電圧と
なって（いずれのセンスノードが低電圧となるかは，前
のサイクルでビットライン10とビットライン12のいずれ
が低電圧に駆動されたかによる），トランジスタ62のゲ
ート−ソース間電圧の絶縁値がスレッショルド値を越え
ない場合は，該トランジスタ62が導通となるのが阻止さ
れ，これにより，次にクロック信号Ｅが高レベルに駆動
されてもセンスノードS1,S2が正常に等電位化されるの
がさまたげられることとなる．しかしながら，クロック
信号E_が低レベルに駆動されるのに先立ってクロック信
号Ｅが高レベルに駆動された場合は，ビットライン10,1
2はセンスノードS1,S2が互いに接続される前にともに電
圧Vcc/2になろうとするため，トランジスタ62は該セン
スノードS1,S2の電圧をほぼVcc/2で正しく等電位化する
ことが可能となる．したがって，タイミングの設定にあ
たっては，クロック信号Ｅが高レベルに駆動されるのに
引き続いてクロック信号E_が低レベルに駆動されるよう
にすることにより，どのような動作状態においても，ト
ランジスタ62が正常に導通しうるようにするのが好まし
い．第３図においては，クロック信号Ｅが時間t0で高レ
ベルとなった後の時間t1でクロック信号E_が低レベルと
なり，第４図にVS1,VS2で示すセンスノードS1,S2の電圧
がクロック信号E_が低レベルとなるのに応答して等電位
化されるように示してある．なお，ビットライン10,12
の等電位化およびセンスノードS1,S2の等電位化は，そ
の等電位化動作がワードライン16ないしダミイワードラ
イン24の付勢前に終了するのであれば，これをメモリサ
イクルのプリチャージ期間中に行なうようにしても，あ
るいはメモリサイクルの実動作開始時に行なうようにし
てもよい． かくて等電位化動作が完了した後，行デコーダ18によ
りワードライン16の電圧が高レベルに駆動される直前で
且つ，ダミイワードライン24の電圧が高レベルに駆動さ
れる直前に，クロック信号Ｅが低レベルに駆動される．
第３図においては，該クロック信号Ｅは，それぞれV16,
V24で表すワードライン16およびダミイワードライン24
の電圧が時間t3で高レベルに駆動される直前の時間t2で
低レベルに駆動されるのが示してある．このような配慮
は，トランジスタ60によりビットライン10,12が短絡さ
せられることによって，該ビットライン10,12間の電圧
差が無効となってしまうことのないようにするのに必要
なものである．ただし，ビットライン間の電圧差は寄生
リアクタンスその他の二次的効果のため，第４図に示す
ように必ずしも単調なものではないため，クロック信号
E_はワードライン16およびダミイワードライン24が高レ
ベルに駆動された後の短期間，これを低レベルに保持す
るようにするのが好ましい．すなわち，このクロック信
号E_が高レベルとされるのが早すぎると，電圧差がその
安定値に達する前に極性を変えた場合，センスノードS
1,S2が誤ったデータを検出してしまうことがありうるか
らである．上記短期間の経過後，電圧差の極性が安定し
たと想定される時点で，クロック信号E_が高レベルとな
り（第３図の時間t4），これによりセンスノードS1がセ
ンスノードS2から切り離され，ビットライン10,12間の
電圧差に応答して第４図に示すようにセンスノードS1,S
2間に電圧差が生ずることとなる． 上述のように，いったんワードライン16およびダミイ
ワードライン24が高レベルに駆動されると，トランスフ
ァゲート14およびダミイトランスファゲート21が付勢さ
れて，これにより電荷蓄積用キャパシタ２の上部の電極
層がビットライン10に接続され，ダミイキャパシタ20の
上部の電極層がビットライン12に接続される．前記短期
間の経過後，クロック信号E_は高レベルとされる．この
ようにクロック信号E_が高レベルとされた後，短期間が
経過して第３図に時間t5で示す時点でクロック信号AMP_
が低レベルとされて，トランジスタ40を介してノードSC
Cが電源電圧Vccにプルアップされる．このため，ビット
ライン10の電圧がビットライン12の電圧よりも高いか低
いかにより，言い換えれば，ダミイキャパシタ20から見
て電荷蓄積用キャパシタ２に電荷が存在しているかどう
かにより，すなわち電荷蓄積用キャパシタ２により表わ
される当該メモリセルのデータ状態に応じて，トランジ
スタ30,32のうちの一方が導通となる．すなわち，いま
例えば電荷蓄積用キャパシタ２に論理「０」状態が記憶
されているとすると（すなわち負の電荷が存在する，あ
るいは正の電荷が存在していないとすると），ビットラ
イン10の電圧V10はビットライン12の電圧V12よりも低レ
ベルとなって，トランジスタ30はトランジスタ32よりも
導電度が高くなることとなる．これにより，時間t5経過
後はセンスノードS1の電圧は第４図に示すように，セン
スノードS2よりもすみやかに電源電圧Vccに向けて上昇
することとなる． ノードSNの電圧が前記センスノードS1,S2における電
圧よりも少なくとも１個のＮチャンネルトランジスタの
スレッショルド電圧分だけ低いレベルにある場合は，該
センスノードS1,S2がそれぞれＮチャンネルトランジス
タ36,34のゲートに接続されるため，再生フィードバッ
ク（正のフィードバック）が行なわれることとなる．第
３図に示す例では，センスノードS1がトランジスタ30を
介して電源電圧源Vccにプルアップされるため，ノードS
NがセンスノードS1よりも１トランジスタのスレッショ
ルド分だけ低い場合に，トランジスタ36が導通すること
となる．これにより，センスノードS2がノードSNの低レ
ベルにプルダウンされて，トランジスタ34が確実に非導
通状態となり，トランジスタ34を経由して電圧の低下を
きたすことなく，前記センスノードS1の電圧が電源電圧
源Vccにプルアップされ，ひいてはトランジスタ36の導
通状態を確実にすることとなるのである。第４図では，
再生フィードバックは，時間t5と時間t6の間で，電圧Ｖ
S2が下降していることで，示してある．かくて，いった
ん再生フィードバックにより前記センスノードS1,S2の
電圧差が増幅されると，クロック信号CLKが第３図の時
間t6で高レベルとなってトランジスタ38を導通させ，前
記ノードSNが接地レベルにプルダウンされ，時間t6に引
き続いて第４図に示すように，センスノードS1,S2に増
幅された電圧差がラッチされることとなる．なお，クロ
ック信号CLKはこれをクロック信号AMP_に対して遅延さ
せることにより，前記センスノードS1,S2間の電圧差が
充分に増幅されて，ノードSNが接地レベルにプルダウン
されるに先立って，より電圧の高いビットラインと関連
するセンスノード（本例の場合はセンスノードS2）が充
分に放電されるようにするのがよい．図示の例では，セ
ンスノードS2が充分に放電される前にクロック信号CLK
が付勢された場合には，ノードSNが接地にプルダウンさ
れたときにトランジスタ56（およびトランジスタ52）が
導通状態となって，ビットライン12の電圧を放電させ，
そのためビットライン10,12間の電圧差がそこなわれる
こととなる．かくて最後に，メモリサークルの時間t7
で，クロック信号CLK_が低レベルとされてノードSCがト
ランジスタ58を介して電源電圧Vccにむかってプルダウ
ンされ，その結果，トランジスタ50,52からなるCMOSイ
ンバータがビットライン10を低レベルに駆動しうること
となる．トランジスタ50,52のゲート（すなわちセンス
ノードS1）は高レベルにあってトランジスタ52を導通状
態とさせ，またトランジスタ50を非導通状態としている
ため，電荷蓄積用キャパシタ２には低レベルが再格納さ
れる．なお，ビットライン12も，トランジスタ54,56か
らなるCMOSインバータにより同様にして高レベルに駆動
されるが，ダミイキャパシタ20は他の手段（図示以外の
回路）により，電荷蓄積用キャパシタ２の論理状態とは
独立にその電荷の再格納が行なわれるものであるため，
その動作はダミイキャパシタ20を充電するのには使用さ
れない．このようにダミイキャパシタに対する電荷の再
格納を行なう回路の例としては，前記米国特許第4,547,
868号等に記載のものがある．ただし上記トランジスタ5
4,56は，第１図に示す回路においてビットライン12と関
連するメモリセルがアドレスされたときには，その電荷
蓄積用キャパシタ２に対する再格納機能を行なうものが
あることは言うまでもない． 上記とは逆に，クロック信号CLKが高レベルとなる以
前のメモリサイクル時点で，上記ノードSNにおける電圧
が前記センスノードS1,S2における電圧よりも1Nチャン
ネルトランジスタのスレショルド電圧分だけ低い電圧と
ならなくとも，回路はビットライン10,12間の電圧差の
増幅をそれでも行なうが，ただし前記した再生フィード
バック動作は行なわれない．その理由は，ビットライン
10の電圧がビットライン12の電圧よりも相対的に低いた
めに，トランジスタ30がトランジスタ32よりも導電度が
高くなるので，センスノードS1はトランジスタ36がセン
スノードS2をノードSNの電圧にまでプルダウンしなくと
も，センスノードS2よりもすみやかにノードSCCにおけ
る電圧（すなわちトランジスタ40を介して電源電圧Vcc
に近似する電圧）にまで上昇するからである．また，セ
ンスノードS2がノードSCCにおける電圧にまで充分に充
電される以前にクロック信号CLKが高レベルとなるかぎ
り，該クロック信号CLKが高レベルとなったときにはセ
ンスノードS1はセンスノードS2よりも高電圧であり，そ
のため，検出された電圧差の増幅およびラッチは正常に
行なわれることとなる． センスノードS1,S2のキャパシタンスはビットライン1
0,12のキャパシタンスよりも充分小さい．このことは，
第４図において時間t4に引き続く電圧ＶS1の時定数を時
間t7に引き続く電圧V12の時定数と比較することにより
了解される．ビットライン10,12は直接センスノードS1,
S2には接続されていないが，その代りトランジスタ30,3
2をそれぞれ駆動するため，これらビットライン10,12と
関連するキャパシタンスはセンスノードS1,S2から分離
され，それにより該センスノードS1,S2はビットライン
のキャパシタンスが結合された場合よりもすみやかに，
正常な論理状態に落ち着くことが可能となる．その結
果，本発明による構成のセンスアンプ回路においては，
古典的な意味で交叉接続構成としたCMOSインバータを用
いた現行のセンスアンプの場合よりもすみやかに，ビッ
トライン10,12間の電圧差の増幅が行なわれることとな
るのである． ［発明の効果］ 以上に述べたように，本発明によるCMOSセンスアンプ
回路においては，ビットライン10,12のキャパシタンス
がセンスノードS1,S2から分離されているために，その
キャパシタンスがビットライン10,12のキャパシタンス
にくらべていちぢるしく低いので，検出された電圧差の
増幅が従来のCMOSセンスアンプ回路よりもすみやかに行
なわれるという効果がある．このビットライン10,12の
キャパシタンスをセンスノードS1,S2から分離させるの
には，ビットライン10,12を交叉接続構成とした一対の
インバータの上方トランジスタ30,32のゲートのみに接
続し，さらに該インバータの下方トランジスタ34,36の
ゲートを個々のインバータの共通ノード，すなわちセン
スアンプ回路における上記センスノードS1,S2に接続さ
せることにより行なうようにすることにより，ビットラ
イン10,12の電圧により上記交叉接続構成のインバータ
が，ビットライン10,12に結合されたインバータの上方
トランジスタ30,32にもとづいて，また下方のトランジ
スタ34,38のが上方のトランジスタ30,32よりも導電度が
高くなった状態でスイッチ動作を開始し，また下方のト
ランジスタ34,36のゲートをセンスノードS1,S2に対して
交叉接続として，必要な増幅およびラッチ動作を行なう
ようにする一方，ビットライン10,12に対する電荷の再
格納はそれぞれのビットラインについて別のトランジス
タ50/52,54/56からなるCMOSインバータによりこれを行
ない，これらインバータの入力は上記センスノードS1,S
2に接続し，出力はビットライン10,12に接続し，いった
ん電圧差が該センスノードS1,S2において増幅された後
は，前記別のトランジスタからなるインバータによりビ
ットライン10,12を駆動して検出されたデータ状態を，
電荷蓄積用セル２に再格納するようにしたものであるた
め，ビットラインの電圧差を検出するに際して，それら
ビットラインのキャパシタンスがセンスノードから分離
されて，ビットラインキャパシタンスの負荷効果に影響
を受けることなく，当該センスノードにおける増幅を行
なうことが可能となるのみならず，ビットラインのキャ
パシタンスをセンスノードから分離するに際して，セン
スノードにおける増幅電圧差に応答してビットラインを
駆動して，アドレスされたメモリセルに対するデータの
再格納を行なうことが可能となった等の効果も得られ
る． 以上の説明に関連してさらに以下の項を開示する． （１）それぞれがキャパシタンスを有する第１のビット
ラインと第２のビットラインとの間の電圧差を検出する
ためのセンスアンプ回路において， 前記第１のビットラインを第１のセンスノードに結合
させるにあたって該第１のセンスノードの電圧が前記第
１のビットラインの電圧に応答するようにして該ビット
ラインを該ビットラインに結合させる第１の結合手段
と， 前記第２のビットラインを第２のセンスノードに結合
させるにあたって該第２のセンスノードの電圧が前記第
２のビットラインの電圧に応答するようにして該ビット
ラインを該ビットラインに結合させる第２の結合手段
と， 前記第１のビットラインおよび前記第２のビットライ
ンが相異なる電圧となったことに応答して前記第１のセ
ンスノードと前記第２のセンスノードとの間の電圧差を
増幅する増幅手段とをそなえ， 前記増幅手段が前記第１および第２のセンスノード間
の電圧差を増幅する際に前記第１および第２のぱぱが前
記増幅手段により充電されないようにして，前記第１の
結合手段により前記第１のビットラインを前記第１のセ
ンスノードに結合させ，また前記第２の結合手段により
前記第２のビットラインを前記第２のセンスノードに結
合させるようにしたことを特徴とするセンスアンプ回
路． （２）前記第１の結合手段は，ゲートが前記第１のビッ
トラインに接続され，またソース−ドレーン電流通路が
バイアス電圧ノードと前記第１のセンスノードとの間に
接続された第１のトランジスタを有し， 前記第２の結合手段は，ゲートが前記第２のビットラ
インに接続され，またソース−ドレーン電流通路が前記
バイアス電圧ノードと前記第２のセンスノードとの間に
接続された第２のトランジスタを有し， 前記第１のビットラインと前記第２のビットラインと
の間の電圧差が所定の極性を有する場合には前記第１の
トランジスタは前記第２のトランジスタに対して相対的
により高導電度となり，また前記第１のビットラインと
前記第２のビットラインとの間の電圧差が前記所定の極
性とは逆の極性を有する場合には前記第２のトランジス
タは前記第１のトランジスタに対して相対的により高導
電度となり， 前記増幅手段は， 前記バイアス電圧ノードを第１の電圧源に接続する手
段と， 前記第１の電圧源が前記バイアス電圧ノードに接続さ
れるのに引きつづいて前記第１および第２の相対電圧を
そのまま保持させることにより，前記第１のビットライ
ンと前記第２のビットラインとの間の電圧差が前記所定
の極性であった場合には，前記第１のセンスノードを前
記第２のセンスノードよりも前記第１の電圧源に近い電
圧に保持し，また前記第１のビットラインと前記第２の
ビットラインとの間の電圧差が前記所定の極性とは逆の
極性であった場合には，前記第２のセンスノードを前記
第１のセンスノードよりも前記第１の電圧源に近い電圧
に保持するラッチ手段とからなるようにした前記第１項
に記載のセンスアンプ回路． （３）入力が前記第１のセンスノードに接続され，出力
が前記第１のビットラインに接続されることにより，該
第１のビットライン前記第２のビットラインの電圧に対
してそのものと電圧に駆動するようにした第１の駆動手
段と， 入力が前記第２のセンスノードに接続され，出力が前
記第２のビットラインに接続されることにより，該第２
のビットライン前記第１のビットラインの電圧に対して
そのもとの電圧に駆動するようにした第１の駆動手段と
ようにした前記第１項に記載のセンスアンプ回路． （４）前記第１の結合手段は，ゲートが前記第１のビッ
トラインに接続され，またソース−ドレーン電流通路が
バイアス電圧ノードと前記第１のセンスノードとの間に
接続された第１のトランジスタを有し， 前記第２の結合手段は，ゲートが前記第２のビットラ
インに接続され，またソース−ドレーン電流通路が前記
バイアス電圧ノードと前記第２のセンスノードとの間に
接続された第２のトランジスタを有し， 前記第１のビットラインと前記第２のビットラインと
の間の電圧差が所定の極性を有する場合には前記第１の
トランジスタは前記第２のトランジスタに対して相対的
により高導電度となり，また前記第１のビットラインと
前記第２のビットラインとの間の電圧差が前記所定の極
性とは逆の極性を有する場合には前記第２のトランジス
タは前記第１のトランジスタに対して相対的により高導
電度となり， 前記増幅手段は， 前記バイアス電圧ノードを第１の電圧源に接続する手
段と， 前記第１の電圧源が前記バイアス電圧ノードに接続さ
れるのに引きつづいて前記第１および第２の相対電圧を
そのまま保持させることにより，前記第１のビットライ
ンと前記第２のビットラインとの間の電圧差が前記所定
の極性であった場合には，前記第１のセンスノードを前
記第２のセンスノードよりも前記第１の電圧源に近い電
圧に保持し，また前記第１のビットラインと前記第２の
ビットラインとの間の電圧差が前記所定の極性とは逆の
極性であった場合には，前記第２のセンスノードを前記
第１のセンスノードよりも前記第１の電圧源に近い電圧
に保持するラッチ手段とからなるようにした前記第３項
に記載のセンスアンプ回路． （５）前記各手段に加えてさらに，前記第１のビットラ
インと前記第２のビットラインとの間の電圧差が検出さ
れる時間に先立って前記第１のセンスノードを前記第２
のセンスノードと接続させ，しかる後該第１のセンスノ
ードを該第２のセンスノードから切り離すための第１の
等電位化手段をさらに有するようにした前記第１項に記
載のセンスアンプ回路． （６）前記各手段に加えてさらに，前記第１のビットラ
インと前記第２のビットラインとの間の電圧差が検出さ
れる時間に先立って前記第１のビットラインを前記第２
のビットラインと接続させ，しかる後該第１のビットラ
インを該第２のビットラインから切り離すための第２の
等電位化手段をさらに有するようにした前記第５項に記
載のセンスアンプ回路． （７）前記第２の等電位化手段は，前記第１の等電位化
手段が前記第１のセンスノードを前記第２のセンスノー
ドと接続させるのに先立って前記第１のビットラインを
前記第２のビットラインと接続させるようにした前記第
６項に記載のセンスアンプ回路． （８）第１の蓄積電圧と第２の蓄積電圧との間の電圧差
を検出するための増幅回路において， 前記第１の蓄積電圧をぱぱを有する第１の入力ノード
に結合させる第１の接続手段と， 前記第２の蓄積電圧をぱぱを有する第２の入力ノード
に結合させる第２の接続手段と， 前記第１の蓄積電圧および前記第２の蓄積電圧が相異
なる電圧となったことに応答して前記第１の入力ノード
と前記第２の入力ノードとの間の電圧差を増幅する増幅
手段と， トランジスタ回路をそなえ，該トランジスタ回路は， ゲートが前記第１の入力ノードに接続され，またソー
ス−ドレーン電流通路が第１のバイアス電圧ノードと第
１のセンスノードとの間に接続された第１のトランジス
タと， ゲートが前記第２の入力ノードに接続され，またソー
ス−ドレーン電流通路が前記第１のバイアス電圧ノード
と第２のセンスノードとの間に接続された第１のトラン
ジスタと， ゲートが前記第１の入力ノードに接続され，またソー
ス−ドレーン電流通路が第２のバイアス電圧ノードと前
記第１のセンスノードとの間に接続された第３のトラン
ジスタと， ゲートが前記第１の入力ノードに接続され，またソー
ス−ドレーン電流通路が第２のバイアス電圧ノードと前
記第２のセンスノードとの間に接続された第４のトラン
ジスタとからなり， 前記第１および第２の接続手段により前記第１の蓄積
電圧を前記第１の入力ノードに，また前記第２の蓄積電
圧を前記第２の入力ノードにそれぞれ接続させるのに応
答して前記トランジスタ回路により前記第１および第２
のセンスノードをある電圧差電圧に付勢するようにした
ことを特徴とするセンスアンプ回路． （９）入力が前記第１のセンスノードに接続され，出力
が前記第１の入力ノードに接続され第１のインバータ
と， 入力が前記第２のセンスノードに接続され，出力が前
記第２の入力ノードに接続された第２のインバータとを
さらに有し， 前記トランジスタ回路が前記第１および第２のセンス
ノードをある電圧差電圧に付勢するのに応答して，前記
第１および第２の接続手段により前記第１および第２の
インバータが前記第１および第２の入力ノードに接続さ
れるのに先立って，前記第１および第２のインバータに
より，前記第１および第２の蓄積電圧間の電圧差と一致
する極性を有する電圧差に前記第１および第２の入力ノ
ードを付勢するようにした前記第１項に記載のセンスア
ンプ回路． （10） 前記第１のバイアス電圧ノードを第１の電圧源
に接続させる第３の接続手段と， 前記第２のバイアス電圧ノードを第２の電圧源に接続
させる第３の接続手段とをさらに有し， 前記第１および第２の接続手段により第１および第２
の蓄積電圧が前記第１および第２のバイアス電圧ノード
にそれぞれ印加されるのに引き続いて，前記第３の接続
手段により前記第１のバイアス電圧ノードを前記第１の
電圧源に接続し，また前記第４の接続手段により前記第
２のバイアス電圧ノードを前記第２の電圧源に接続させ
るようにした前記第８項に記載の増幅回路． （11） 前記第４の接続手段により前記第２のバイアス
電圧ノードを前記第２の電圧源に接続させるのは，前記
第３の接続手段により前記第１のバイアス電圧ノードを
前記第１の電圧源に接続させた後に行なうようにした前
記第11項に記載の増幅回路． （12） ソース−ドレーン間電流通路が前記第１のセン
スノードと前記第２のセンスノードとの間に接続された
第５のトランジスタと， 第１の等電位化信号を生成するための手段とをさらに
有し， この第１の等電位化信号生成手段はその出力が前記第
５のトランジスタのゲートに接続され，前記第１の等電
位化信号は，前記第１および第２の接続手段により第１
および第２の蓄積電圧が前記第１および第２の入力ノー
ドにそれぞれ印加されるのに先立って生成されるように
することによって，前記第１および第２のセンスノード
の電圧が前記第１および第２の蓄積電圧が検出されるに
先立ってたがいに等しくなるようにした前記第８項に記
載の増幅回路． （13） ソース−ドレーン間電流通路が前記第１の入力
ノードと前記第２の入力ノードとの間に接続された第６
のトランジスタと， 第２の等電位化信号を生成するための手段とをさらに
有し， この第２の等電位化信号生成手段はその出力が前記第
６のトランジスタのゲートに接続され，前記第２の等電
位化信号は，前記第１および第２の接続手段により第１
および第２の蓄積電圧が前記第１および第２の入力ノー
ドにそれぞれ印加されるのに先立って生成されるように
することによって，前記第１および第２の入力ノードの
電圧が前記第１および第２の蓄積電圧が検出されるのに
先立ってたがいに等しくなるようにした前記第12項に記
載の増幅回路． （14） 前記第２の等電位化信号を生成するための手段
は，前記第１の等電位化信号を生成するための手段が該
第１の等電位化信号を生成するのに先立って前記第２の
等電位化合信号を生成するようにした前記第13項に記載
の増幅回路． （15） 前記第１のインバータは， ゲートが前記第１のセンスノードに接続され，またソ
ース−ドレーン電流通路が第３のバイアス電圧ノードと
前記第１の入力ノードとの間に接続された第１のインバ
ータトランジスタと， ゲートが前記第１のセンスノードに接続され，またソ
ース−ドレーン電流通路が前記第２のバイアス電圧ノー
ドと第１の入力ノードとの間に接続された前記第２のイ
ンバータトランジスタとからなり，前記第２のインバー
タトランジスタは前記第１のインバータトランジスタの
チャンネル伝導型とは逆のチャンネル伝導型を有し， また前記第２のインバータは， ゲートが前記第２のセンスノードに接続され，またソ
ース−ドレーン電流通路が第３のバイアス電圧ノードと
前記第２の入力ノードとの間に接続された第３のインバ
ータトランジスタと， ゲートが前記第２のセンスノードに接続され，またソ
ース−ドレーン電流通路が前記第２のバイアス電圧ノー
ドと前記第２の入力ノードとの間に接続された第４のイ
ンバータトランジスタとからなり，前記第４のインバー
タトランジスタは前記第３のインバータトランジスタの
チャンネル伝導型とは逆のチャンネル伝導型を有するよ
うにした前記第９項に記載の増幅回路． （16） 前記第１および第２のトランジスタは同一のチ
ャンネル伝導型を有し， 前記第３および第４のトランジスタは同一のチャンネ
ル伝導型を有し， 前記第１および第３のトランジスタはたがいに逆のチ
ャンネル伝導型を有し， 前記第２および第４のトランジスタはたがいに逆のチ
ャンネル伝導型を有するようにした前記第８項に記載の
センスアンプ回路． （17） 第１のCMOSインバータと第２のCMOSインバータ
を有し，これらインバータの両者が第１のバイアス電圧
ノードと第２のバイアス電圧ノード間にバイアスされ，
該第１および第２のCMOSインバータの各々はたがいにチ
ャンネル導電型を逆にする上方トランジスタと下方トラ
ンジスタを有するようにして第１のビットラインとと第
２のビットラインとの間の電圧差を検出するためのセン
スアンプ回路において， 前記第１のビットラインを前記第１のCMOSインバータ
の上方トランジスタのゲートに接続させるための第１の
結合手段と， 前記第２のビットラインを前記第２のCMOSインバータ
の上方トランジスタのゲートに接続させるための第２の
結合手段と， 前記第１のCMOSインバータの上方および下方トランジ
スタ間の共通ノードを前記第２のCMOSインバータの下方
トランジスタのゲートに接続させるための第３の結合手
段と， 前記第２のCMOSインバータの上方および下方トランジ
スタ間の共通ノードを前記第１のCMOSインバータの下方
トランジスタのゲートに接続させるための第４の結合手
段とからなり， 前記第１のビットラインと前記第２のビットラインと
の間の電圧差が所定の極性を有する場合には前記第１の
CMOSインバータの上方トランジスタ第１のトランジスタ
は前記第２のCMOSインバータの上方トランジスタのトラ
ンジスタよりも高導電度となり，また前記第１のビット
ラインと前記第２のビットラインとの間の電圧差が前記
所定の極性とは逆の極性を有する場合には前記第２のCM
OSインバータの上方トランジスタ第１のトランジスタは
前記第１のCMOSインバータの上方トランジスタのトラン
ジスタよりも高導電度となるようにすることによって，
前記第１のビットラインと前記第２のビットラインとの
間の電圧差に応答して前記第１および第２のCMOSインバ
ータの共通ノードとたがいに相異なる電圧に付勢するよ
うにしたことを特徴とするセンスアンプ回路． （18） 上方トランジスタおよび下方トランジスタを有
する第３のCMOSインバータにおいて，該下方トランジス
タは該上方トランジスタとはチャンネル導電型を逆に
し，該第３のCMOSインバータは第３のバイアス電圧ノー
ドと前記第２のバイアス電圧ノードとの間にバイアスさ
れ，さらに該第３のCMOSインバータの前記上方および下
方トランジスタのゲートは前記第１のCMOSインバータの
共通ノードに接続され， 上方トランジスタおよび下方トランジスタを有する第
３のCMOSインバータにおいて，該下方トランジスタは該
上方トランジスタとはチャンネル導電型を逆にし，該第
４のCMOSインバータは前記第３のバイアス電圧ノードと
前記第２のバイアス電圧ノードとの間にバイアスされ，
さらに該第４のCMOSインバータの前記上方および下方ト
ランジスタのゲートは前記第２のCMOSインバータの共通
ノードに接続されるようにした前記第17項に記載のセン
スアンプ回路． 以上本発明の実施例につき記載してきたが，本発明に
よるセンスアンプ回路は，記載の実施例に対して適宜追
加ないし変更を行なって実施してもよいことはいうまで
もない．

【図面の簡単な説明】 第１図は本発明によるセンスアンプ回路を用いるメモリ
デバイスを示す概略回路図，第２図は本発明によるCMOS
センスアンプ回路の一実施例を示す概略回路図，第３図
は第２図に示すセンスアンプ回路に与えられる各種クロ
ック信号の波形を示すタイムチャート図，第４図は第２
図に示すセンスアンプ回路に第３図に示す各種クロック
信号を与えた場合の各ノードの応答動作を示すタイムチ
ャート図である． ２……キャパシタ ４……センスアンプ 6,8……セルブロック 10……ビットライン 14……トランスファゲート 16……ワードライン 18……行デコーダ 20……ダミイキャパシタ 22,24……ダミイワードライン 30〜60……トランジスタ SCC,SC,SN……共通ノード S1,S2……センスノード CLK,CLK_,AMP_,E,E_……クロック信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/407

Claims (1)

1. (57)【特許請求の範囲】 １．それぞれがキャパシタンスを有する第１のビットラ
   インと第２のビットラインとの間の電圧差を検出するた
   めのセンスアンプ回路において、 第１のセンスノードの電圧が前記第１のビットラインの
   電圧に応答するように、前記第１のビットラインを前記
   第１のセンスノードに結合する第１のトランジスタと、 第２のセンスノードの電圧が前記第２のビットラインの
   電圧に応答するように、前記第２のビットラインを前記
   第２のセンスノードに結合する第２のトランジスタと、 前記第１のセンスノードと前記第２のセンスノードとの
   間の電圧差を増幅する増幅回路と、 前記第１のセンスノードに結合された第１の入力端子と
   前記第１のビットラインに結合された第１の出力端子と
   を有する第１のインバータと、 前記第２のセンスノードに結合された第２の入力端子と
   前記第２のビットラインに結合された第２の出力端子と
   を有する第２のインバータと、 を含むことを特徴とするセンスアンプ回路。