JP2666184B2 - 集積可能な評価回路 - Google Patents
集積可能な評価回路Info
- Publication number
- JP2666184B2 JP2666184B2 JP62182114A JP18211487A JP2666184B2 JP 2666184 B2 JP2666184 B2 JP 2666184B2 JP 62182114 A JP62182114 A JP 62182114A JP 18211487 A JP18211487 A JP 18211487A JP 2666184 B2 JP2666184 B2 JP 2666184B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- potential
- terminal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積可能な評価回路に関する。
〔従来の技術〕
フリップフロップ回路を有し、
フリップフロップ回路が、いずれも跳躍回路の入力端
としての役割も互いに相補性の出力端としての役割もす
る第１および第２の回路節点を有し、 両回路節点がスイッチングトランジスタを介して信号
線の１つの対と接続され、フリップフロップ回路を信号
線から分離し得るようになっており、 信号線の対が休止状態で同一の電位を有するような集
積可能な評価回路は、特に種々の評価すべき論理レベル
が電圧的にごくわずかしか互いに異なっていない場合
に、電気的信号の論理レベルを確実に認識かつ識別する
ために使用される。このような集積可能な評価回路をた
とえばDRAMおよびSRAMのように集積半導体メモリ内にい
わゆるセンス増幅器として使用することは周知である。
このような集積可能な評価回路に関する多くの文献のな
かで代表的なものは下記の文献である。 １）米国電気電子学会国際固体回路会議（IEEE Interna
tional Solid State Circuits Conference）、1980、技
術論文ダイジェスト（Digest of Technical Papers）、
第228〜229頁、特に第３図…DRAM ２）米国電気電子学会国際固体回路会議（IEEE Interna
tional Solid State Circuits Conference）、1984、技
術論文ダイジェスト（Digest of Technical Papers）、
第226〜227頁、特に第２図…SRAM 両回路は冒頭に記載した種類の集積可能な評価回路に
対して典型的な使用条件のもとに使用される。センス増
幅器とも呼ばれる評価回路は隔離トランジスタを介して
ビット線の対と接続されている。評価回路には読み出し
作動時にビット線の一方を介して、アドレス指定された
メモリセルから読み出された読み出し信号が供給され
る。他方のビット線に予めたとえば１つのプリチャージ
回路により供給された電位は先ずその値を維持し、また
はいわゆるダミーセルの使用によりわずかに変化する。
ダミーセルは本来の情報記憶の役割をしないメモリセル
である。ダミーセルは、公知のように１つの双安定フリ
ップフロップ回路を形成する交叉接続された２つのトラ
ンジスタを評価回路として使用することと結び付いて１
つの参照信号を発生するため公知の高または低レベル構
想において不可欠である。ダミーセルは公知の中央レベ
ル構想（信号論理“0"および論理“1"の対称比）におい
て不可欠ではないが使用され得る。 生ずる問題点は、使用される公知の回路構想に無関係
に常に同じである。評価回路が確実に応動し正しく評価
するためには、読み出し信号に対して大きな容量性負荷
をなすビット線上に１つのメモリセルを読み出す際に生
ずる信号行程が特定の（小さい）大きさを下回ってはな
らない。公知の評価回路はたとえば50mVの応動しきいを
有し、良好な半導体メモリにおける典型的な読み出し信
号行程は150±100mVである。半導体メモリでは読み出し
信号の大きさは接続されているメモリセルの記憶能力に
直接比例し、ダイナミック半導体メモリの場合にはさら
に各個のメモリセルコンデンサのキャパシタンスに直接
比例し、従ってまた各個のメモリセルコンデンサが必要
とする面積に直接比例する。 〔発明が解決しようとする問題点〕 本発明の目的は、冒頭に記載した種類の評価回路を、
公知の処理回路によってはもはや処理不可能な非常に小
さい信号線上の読み出し信号をも確実に認識かつ増幅し
得るように改良することである。 〔問題点を解決するための手段〕 この目的は、本発明によれば、特許請求の範囲第１項
に記載の集積可能な評価回路により達成される。 本発明の有利な実施態様は特許請求の範囲第２項以下
にあげられている。 〔実施例〕 以下、図面に示されている実施例により本発明を一層
詳細に説明する。 本発明による集積可能な評価回路の各実施例はそれ自
体は公知の１つのフリップフロップ回路KSを含んでい
る。このフリップフロップ回路は通常のように２つの交
叉接続されたトランジスタから成っていてよく、その際
にたとえば両トランジスタのソース領域は電気的に互い
に接続されている。この接続線における電位は、評価が
行われ得るように、変更可能である。なかんずく、参照
電位に切換可能な１つの評価信号φBwが直接に接続され
ていてよく（第１図、第２図参照）、または参照電位と
接続されておりかつ評価信号φBwにより制御される１つ
のトランジスタが接続されていてよい（第３図参照）。
上記の接続線における特殊な信号経過を可能にする複雑
な関数発生器も知られている。しかし、これは一般に知
られており、本発明の構成部分を成すものではない。こ
れについては、単に説明を完全なものとし、また本発明
の作用の仕方の理解を容易にするために言及する。 フリップフロップ回路KSは第１の回路節点１および第
２の回路節点２を有する。これらの回路節点はいずれ
も、通常のように、フリップフロップ回路KSの入力端と
しての役割も互いに相補性の出力端としての役割もす
る。両回路節点１、２、従ってまたフリップフロップ回
路KS全体は、１つの隔離信号TSによりゲートを介して駆
動されるそれぞれ１つのスイッチングトランジスタSTを
介して信号線BL、RLの１つの対と接続されている。集積
可能な評価回路が半導体メモリ内に内蔵されている場合
には、この信号線BL、RLの対はビット線の対またはビッ
ト線および参照線の対と呼ばれる。このことは、半導体
メモリが折り返しビット線の構想に従って構想されてい
るかオープンビット線の構想に従って構想されているか
に無関係である。半導体メモリの場合には一般にもう１
つのプリチャージ装置が、場合によっては１つの線−電
位平衡または対称化回路と組み合わされて、各信号線対
と接続されており、また場合によっては１つのメモリセ
ルから読み出された情報を戻し書き込みするための１つ
の戻し書き込み装置が各信号線対と接続されている。し
かし、これらの装置は本発明と直接的な関係がないの
で、図面を見易くするために図面に記入されていない。
同じく（第３図を例外として）たとえばメモリセルのよ
うな評価すべき信号を発生する信号源も記入されていな
い。 信号線BL、RLの対は休止状態で１つの信号の読み出し
の直前に信号線BL、RLの１つの上に互いに同一の電位を
有する。半導体メモリの場合にはこの電位は伝統的な設
計では（たとえば64kDRAMおよび256kDRAMでは）基準電
位（接地）もしくは供給電位VCCである。しかし、その
後、いわゆるミッドレベル構想がますます普及してき
た。この場合には、両信号線BL、RLが最初に位置する上
記の電位は供給電圧の約半分の大きさである。しかし、
本発明にとっては、信号線BL、RL上の電位がどの大きさ
を有するかは重要でない。重要なことは、信号線BL、RL
上の電位が少なくとも近似的に等しいことである（最大
許容される差は10mV）。 この形態で本発明のすべての前記の実施例（第１図な
いし第３図）に含まれている本発明による評価回路の前
記の特徴は一般に知られている。それらはたとえば冒頭
に記載した刊行物に示されている。 本発明の対象では、有利な仕方でフリップフロップ回
路KSと信号線BL、RLの対との間に１つの信号上昇回路Ｓ
Ｓが配置されている。 両信号線BL、RLの一方に、たとえば信号線BLに評価す
べき信号が生起すると（上記の半導体メモリの例では、
この状態は、信号線の一方BL（＝ビット線）に対応付け
られている１つのメモリセルのなかに記憶されている情
報が読み出される時に生ずる）、信号行程（VL）（第４
図参照）を有するこの信号は先ず、信号を導く信号線BL
と接続されている回路節点（たとえば第１の回路節点
１）に接続されている。本発明によれば、続いて信号は
前記の回路節点１から電気的に隔離されている。これ
は、一方の信号線BLに位置しているスイッチングトラン
ジスタSTを隔離信号TSにより遮断することにより行われ
る。 遮断が行われた後に、続いて信号上昇回路ＳＳは有
利な仕方で電位シフトにより、最初の予充電の電位およ
び読み出し信号行程VLの電位から成る回路節点１におけ
る電位を大きさVOだけ高める。同時に回路節点２におけ
る電位が同一の大きさVOだけ低められる。 公知の評価回路では今の場合に両回路節点１、２の間
のVL（＝信号行程）の電位差を評価しなければならなか
ったフリップフロップ回路KSは、本発明による場合に
は、回路節点１、２に不変の（最初の）信号において両
回路節点１、２の間のVL＋2VOの電位差を評価のために
利用する。 相応のことが、負の信号行程−VLを有する評価すべき
信号に対しても当てはまる。 以下に信号上昇回路ＳＳのいくつかの有利な実施例
を説明する。すべての実施例は、信号上昇回路ＳＳが
少なくとも２つの結合コンデンサCKを有することを前提
としている。一方の結合コンデンサCKの第１の端子は第
１の回路節点１と接続されている。他方の結合コンデン
サCKの第１の端子は第２の回路節点２と接続されてい
る。信号上昇回路ＳＳはさらに少なくとも１つの伝達
トランジスタＴを含んでおり、そのゲートは制御端子
として１つの伝達信号Ｓと接続されている。各伝達ト
ランジスタＴの制御される端子であるドレインおよび
ソースはそれぞれ少なくとも間接的に結合コンデンサCK
の第２の端子と接続されている。結合コンデンサCKの第
１の端子にはそれぞれ１つの隔離トランジスタTTがその
制御される端子の一方（たとえばソース）で接続されて
いる。この隔離トランジスタTTのゲートは１つの隔離信
号TSと接続されている。両隔離トランジスタTTの一方の
トランジスタの他方の制御される端子（たとえばドレイ
ン）は他方の結合コンデンサCKの第２の端子と接続され
ている。相応に両隔離トランジスタTTの他方のトランジ
スタの他方の制御される端子（たとえばドレイン）は一
方の結合コンデンサCKの第２の端子と接続されている。 以下に本発明の第１の実施例の動作を第１図により一
層詳細に説明する。この実施例ではスイッチングトラン
ジスタSTはそれらの電流通過枝路で信号線BL、RLの対と
信号上昇回路ＳＳを含むフリップフロップ回路KSとの
間に配置されている。作用の仕方は、後記の他の実施例
の場合と同じく、以下の具体的な前提のもとに説明され
る。信号線BL、RLの対は１つの半導体メモリの１つのビ
ット線対であり、１つのビット線BLおよび１つの参照線
RLから成っている。半導体メモリのメモリセル領域はダ
ミーセルを有していない（しかし本発明による回路はダ
ミーセルにおいても機能する）。ビット線BLとは、読み
出し過程で（相応のワード線を介しての１つのメモリセ
ルの選択により）読み出された情報が評価すべき信号と
して現れる信号線をいう。他方の選択されない信号線は
参照線RLと呼ばれる。本発明による回路の機能にとって
不可欠ではないもう１つの前提は、両信号線BL、RLが読
み出し過程の開始前にそれぞれ供給電圧の半分の電位を
有することである。これは公知のようにいわゆるプリチ
ャージ回路により１つの対称化回路と結び付いて行われ
る。 読み出し過程の開始時に隔離信号TSは能動的であり、
また伝達信号Ｓは非能動的である。スイッチングトラ
ンジスタSTおよび隔離トランジスタTTは完全に開かれて
おり、伝達トランジスタＴは阻止されている。第１の
回路節点１、一方の結合コンデンサCKの第１の端子およ
び伝達トランジスタＴの両被制御端子の一方には供給
電圧の半分の電位（たとえば2.5V）が、信号行程VL（た
とえば150mV）を有する読み出された読み出し信号だけ
変更されて与えられている。（ｎチャンネル−トランジ
スタおよび正論理の使用の際に）論理“1"が読み出され
ると、与えられている電位は読み出し信号行程VLだけ高
められ、さもなければ（論理“0"）相応に低くされる。 第２の回路節点２、他方の結合コンデンサCKの第１の
端子および伝達トランジスタＴの両被制御端子の他方
には、供給電圧の半分の電位、たとえば2.5Vが変更され
ずに与えられている。フリップフロップ回路KSは、当業
者に周知のように、たとえば評価信号φBwを介して不安
定な平衡状態に保たれる。 隔離信号TSは次いでその非能動的状態を占め、それに
よりスイッチングトランジスタSTおよび隔離トランジス
タTTが阻止状態となる。その後に伝達信号Ｓが能動化
され，それにより伝達トランジスタＴが導通状態とな
る。隔離信号TSが（既に）非能動化され、かつ伝達信号
Ｓが（未だ）非能動化されている（できるかぎり短
い）時間の間に、伝達トランジスタＴの一方の被制御
端子には、伝達トランジスタＴの他方の被制御端子に
おける電位と比較して読み出し信号行程VLの大きさだけ
高められた（また論理“0"の読み出しの場合には低めら
れた）電位が与えられている。伝達信号Ｓの能動化に
より伝達トランジスタＴを介して電位平衡が行われ、
その結果として伝達トランジスタＴの他方の被制御端
子、従ってまた第１の回路節点１と接続されている結合
コンデンサCKの第２の端子における電位上昇が生ずる。
この電位上昇は再び結合コンデンサCKを介して第１の回
路節点１に作用し、それまで“供給電圧の半分の電位＋
読み出し信号行程VL"の値を有していたその電位を高め
る。最大可能な電位上昇は読み出し信号行程VLの約1/4
である。しかし、上記の電位平衡により伝達トランジス
タＴの一方の被制御端子における電位は伝達トランジ
スタＴの他方の被制御端子において増大した大きさと
同一の大きさだけ減少する。しかし、このことは第２の
回路節点２に、それに対応付けられている結合コンデン
サCKを介して作用する。すなわち、第２の回路節点２に
おける電位は（両結合コンデンサCKのキャパシタンスが
同一であるという前提のもとに）第１の回路節点１にお
ける電位が増大した大きさと同一の大きさだけ減少す
る。 全体としてこの実施例では両回路節点１および２の間
の電位差は“読み出し信号行程VL＋（２×電位上昇
VO）”の高さに達し得る。先にあげた値（VL＝150mV、
電位上昇VO＝VL/4）により、フリップフロップ回路KSに
より評価すべき225mVの電位差が生ずる。このことは正
しい評価が行われる確実さを顕著に高める。しかし、他
方において回路開発者は本発明による評価回路の利点
を、評価すべき信号を発生する回路部分（たとえばメモ
リセル）をより小さい信号が生ずるように設計するため
に利用し得る。このことはダイナミック半導体メモリセ
ルにおいて、回路開発者が相応に小さいキャパシタンス
のメモリセルを使用することを意味する。キャパシタン
ス値は対応付けられているコンデンサの占有面積に直接
に比例しているので、回路開発者はこうして占有面積を
節減し得る。このことは最近の集積回路技術の非常に重
要な観点である。 第２図および第３図による実施例ではスイッチングト
ランジスタSTは本発明により同時に隔離トランジスタTT
としての役割をする。 第２図による有利な実施例は第１図による実施例と同
一の回路原理に基づいている。先ず回路節点１が、回路
節点２に供給電圧の半分の電位を保ちつつ、供給電圧の
半分の元の電位から評価すべき信号の信号行程VLの大き
さだけ高められまたは低められた電位にもたらされる。
続いて、第２図による実施例では公知の実証済の回路の
スイッチングトランジスタSTと同一である隔離トランジ
スタTTが遮断状態に、また伝達トランジスタＴが導通
状態に切換えられる。それにより伝達トランジスタＴ
の被制御通路（ドレイン−ソース間）を介して電位平衡
が行われる。その結果として、第１の端子で第１の回路
節点１と接続されている結合コンデンサCKの第２の端子
における電位上昇を生じ、さらに第１の回路節点１自体
における電位上昇を生ずる。伝達トランジスタＴを介
して電位平衡は同時に、第１の端子で第２の回路節点２
と接続されている結合コンデンサCKの第２の端子におけ
る電位の低下を生ぜしめ、それにより第２の回路節点２
自体においても電位低下が生ずる。両回路節点１、２の
間に生ずる電位差、すなわち続いて（評価信号φBwの変
化によりトリガされる）フリップフロップ回路KSにより
評価すべき電位差は、上記の有利な回路対策により、第
１図による実施例の場合と同様に、公知の評価回路にく
らべて拡大されており、このことは第１図による実施例
に関して述べた利点をもたらす。 第３図による有利な実施例は、達成可能な信号上昇に
関して最適化されている。すなわち、電位上昇（または
低下）VOが先に説明した実施例の場合よりも大きい。相
応に半導体メモリにおいてメモリセル領域のメモリセル
も一層縮小され得る。次にこの実施例を第４図の（著し
く簡単化して図示されている）パルスダイアグラムをも
参照して一層詳細に説明する。 先に説明した実施例と同じく、本発明による評価回路
は、評価すべき信号（一般に“読み出し信号”と呼ばれ
る）として１つのメモリセルSZから読み出された情報の
評価のために使用され、その際にメモリセルSZがビット
線BLに接続されているものとする。論理情報の値は“1"
である。論理“0"の読み出しの際の電位経過は、論理
“1"の読み出しの際の電位経過と異なるかぎり、破線で
示されている。供給電圧の半分の電位は、読み出しおよ
び評価によりそれからの偏差が惹起されているかぎり、
点線で記入されており、また参照符号“1/2"を付されて
いる。 この集積可能な評価回路は先に説明した実施例にくら
べて少なくとも１つの別の伝達トランジスタＴを有
し、そのゲートは制御端子として同じく伝達信号Ｓと
接続されている。伝達トランジスタＴの一方の被制御
端子（ドレイン）はそれぞれ結合コンデンサCKの１つの
第２の端子と接続されている。これらの２つの別の接続
点は第３図中で参照符号C1またはC2を付されている。一
方の伝達トランジスタＴの他方の被制御端子（ソー
ス）は両隔離トランジスタTTのうちの一方の隔離トラン
ジスタの他方の被制御端子と接続されていると共に、第
１の別の隔離トランジスタWTTの電流通過枝路（チャネ
ル）を介して他方の結合コンデンサCKの第２の端子とも
接続されている（別の接続点C2）。相応に他方の伝達ト
ランジスタＴの他方の被制御端子（ソース）は両隔離
トランジスタTTのうちの他方の隔離トランジスタの他方
の被制御端子と接続されていると共に、第２の別の隔離
トランジスタWTTの電流通過枝路（チャネル）を介して
一方の結合コンデンサCKの第２の端子とも接続されてい
る（別の接続点C1）。第２図による実施例の場合と同じ
くスイッチングトランジスタSTは同時に隔離トランジス
タTTとしての役割をする。 読み出しおよび評価サイクルの開始時（第４図中に時
点t0で示されている）に、１つのメモリセルSZを選択す
るための（ワード）選択線Aj上の信号も、伝達信号Ｓ
も、評価信号φBwも電気的に非能動的な状態である論理
“0"にある。隔離信号TSのみが電気的に能動的な状態で
ある論理“1"にある。 時点t1で（ワード）選択線Ajを介して正確に１つのメ
モリセルSZがビット線BL上に読み出される。以下では、
前記のように、論理“1"が読み出されるものとする。読
み出し信号は信号行程VLを有する。時点t1までビット線
BL、参照線RL、回路節点１および２ならびに別の回路節
点C1およびC2はいずれも供給電圧の半分の電位（“1/
2"）を有する。読み出しが行われると、ビット線BL、第
１の回路節点１（スイッチングまたは隔離トランジスタ
ST、TTは隔離信号TSにより導通状態にされている）およ
び別の回路節点Ｃ（第１の別の隔離トランジスタWTTは
隔離信号TSにより導通状態にされている）は電位“供給
電圧の1/2倍＋信号行程VL"を占め、このことは論理“1"
の読み出しの際には電位上昇を、また論理“0"の読み出
しの際には電位低下を意味する。参照線RLおよび第２の
回路節点２の電位および別の回路節点C1の電位は不変に
とどまる（第２の別の隔離トランジスタWTTは隔離信号T
Sにより導通状態にされている）。 時点t2で隔離信号TSは電気的に非能動的となり、隔離
トランジスタTTおよび別の隔離トランジスタWTTは遮断
状態にされる。できるかぎりその直後に、ただし早くと
も遮断が行われた後に、伝達信号Ｓが時点t3で電気的
に能動的になる。すなわち伝達トランジスタＴが導通
状態に切換えられる。いま伝達トランジスタＴを介し
てビット線BLと別の回路節点C1との間および参照線RLと
別の回路節点C2との間の電位平衡が行われる。メモリセ
ルSZのキャパシタンス、結合コンデンサCKのキャパシタ
ンスおよび評価回路の固有キャパシタンスCBwと比較し
てビットおよび参照線キャパシタンスCBLが非常に大き
いので、ビット線BLおよび参照線RLの電位はごくわずか
しか変化しない。その結果、別の回路節点C1の電位は高
められ（論理“0"の際には低められ）、他方において別
の回路節点C2はほぼ中央電位“供給電圧の1/2倍”を占
める。後者は論理“1"の場合には電位の低下を意味し、
論理“0"の場合には電位の上昇を意味する。別の回路節
点C1およびC2における電位変化に伴って結合コンデンサ
CKを介して相応の電位変化が両回路節点１および２に生
ずる。第１の回路節点１は大きさVOだけ高められ（VO＜
VL;論理“0"の場合には低下する）、それに対して第２
の回路節点２は（両結合コンデンサが同一のキャパシタ
ンス値を有する場合）同一の大きさVOだけ低められる。
こうして両回路節点１および２の間に（“回路節点１に
おける電位”）−（“回路節点２における電位”）＝
（“1/2"＋VL＋VO）−（“1/2"−VO）＝VL＋2VOの電圧
が生ずる。この値は論理“0"の読み出しの際にも得られ
る。このことは当業者により困難なしに理解され、また
第４図からも明らかである（破線で示されている値）。 冒頭に述べたように、従来の半導体メモリセルの読み
出し信号行程は約150mVである。本発明による評価回路
の信号上昇回路ＳＳは信号線あたりVO＝VL/2の電位変
化を可能にする。すなわちフリップフロップ回路KSは
（不変のメモリセルキャパシタンスにおいて）両信号線
の間に評価のために２倍の振幅を有する読み出し信号
（VL＋２（VL/2））を利用し得る。 フリップフロップ回路KSは、周知のように、時点t4ま
で不安定な平衡状態に保たれる。時点t4でフリップフロ
ップ回路KSは１つの評価信号φBwにより（直接に評価信
号により刺激されるか、第３図の場合のように間接的に
トランジスタを介して刺激されるか、複雑な関数発生器
により刺激されるかは本発明にとって重要ではない）能
動化される。それによって最初に読み出された情報が評
価され、両回路節点１、２は完全な論理レベル“1"また
は“0"を占める。 時点t5で伝達トランジスタＴは伝達信号Ｓの非能
動化により再び遮断される。続いて時点t6で隔離信号TS
が電気的に能動的となり、隔離トランジスタTTおよび別
の隔離トランジスタWTTが導通状態となる。相応に別の
回路節点C1が参照線RLの電位を占め、また別の回路節点
C2がビット線BLの電位を占める。別の回路節点C1および
C2における出来事に無関係に第１の回路節点１における
情報（いまの例では論理“1"）がビット線を介して（図
示されていない）更新回路によりメモリセルのなかに戻
し書き込みされる。この過程は既に知られている。 ビット線BL上の情報を読み出すものとして本発明を説
明してきたが、評価回路に関してビット線BLおよび参照
線RLという用語が、回路の機能にほとんど影響なしに、
交換可能であることは当業者に明らかである。 結合コンデンサCKのキャパシタンス値が互いに等しい
ことは有利であることが判明している。 結合コンデンサCKのキャパシタンス値がフリップフロ
ップ回路KSの固有キャパシタンスCBwにほぼ等しいこと
は同じく有利であることが判明している。 フリップフロップ回路KSの現在実現可能な固有キャパ
シタンスCBwは20ないし40fFであるため、結合コンデン
サCKのキャパシタンス値が20ないし40fFであることは有
利である。 また、伝達トランジスタＴを早くとも、隔離トラン
ジスタTTおよび別の隔離トランジスタWTTが確実に遮断
された後に導通状態に切換えることは有利である。 さらに、伝達信号Ｓを能動的状態にもたらす（従っ
てまた伝達トランジスタＴを導通状態に切換える）伝
達信号Ｓの側縁がその反対側の側縁よりも小さい側縁
傾斜を有することは有利である。 さらに、隔離信号TSを能動的状態にもたらす（従って
また隔離トランジスタTTおよび場合によっては別の隔離
トランジスタWTTを導通状態に切換える）隔離信号TSの
側縁がその反対側の側縁よりも小さい側縁傾斜を有する
ことも有利である。
としての役割も互いに相補性の出力端としての役割もす
る第１および第２の回路節点を有し、 両回路節点がスイッチングトランジスタを介して信号
線の１つの対と接続され、フリップフロップ回路を信号
線から分離し得るようになっており、 信号線の対が休止状態で同一の電位を有するような集
積可能な評価回路は、特に種々の評価すべき論理レベル
が電圧的にごくわずかしか互いに異なっていない場合
に、電気的信号の論理レベルを確実に認識かつ識別する
ために使用される。このような集積可能な評価回路をた
とえばDRAMおよびSRAMのように集積半導体メモリ内にい
わゆるセンス増幅器として使用することは周知である。
このような集積可能な評価回路に関する多くの文献のな
かで代表的なものは下記の文献である。 １）米国電気電子学会国際固体回路会議（IEEE Interna
tional Solid State Circuits Conference）、1980、技
術論文ダイジェスト（Digest of Technical Papers）、
第228〜229頁、特に第３図…DRAM ２）米国電気電子学会国際固体回路会議（IEEE Interna
tional Solid State Circuits Conference）、1984、技
術論文ダイジェスト（Digest of Technical Papers）、
第226〜227頁、特に第２図…SRAM 両回路は冒頭に記載した種類の集積可能な評価回路に
対して典型的な使用条件のもとに使用される。センス増
幅器とも呼ばれる評価回路は隔離トランジスタを介して
ビット線の対と接続されている。評価回路には読み出し
作動時にビット線の一方を介して、アドレス指定された
メモリセルから読み出された読み出し信号が供給され
る。他方のビット線に予めたとえば１つのプリチャージ
回路により供給された電位は先ずその値を維持し、また
はいわゆるダミーセルの使用によりわずかに変化する。
ダミーセルは本来の情報記憶の役割をしないメモリセル
である。ダミーセルは、公知のように１つの双安定フリ
ップフロップ回路を形成する交叉接続された２つのトラ
ンジスタを評価回路として使用することと結び付いて１
つの参照信号を発生するため公知の高または低レベル構
想において不可欠である。ダミーセルは公知の中央レベ
ル構想（信号論理“0"および論理“1"の対称比）におい
て不可欠ではないが使用され得る。 生ずる問題点は、使用される公知の回路構想に無関係
に常に同じである。評価回路が確実に応動し正しく評価
するためには、読み出し信号に対して大きな容量性負荷
をなすビット線上に１つのメモリセルを読み出す際に生
ずる信号行程が特定の（小さい）大きさを下回ってはな
らない。公知の評価回路はたとえば50mVの応動しきいを
有し、良好な半導体メモリにおける典型的な読み出し信
号行程は150±100mVである。半導体メモリでは読み出し
信号の大きさは接続されているメモリセルの記憶能力に
直接比例し、ダイナミック半導体メモリの場合にはさら
に各個のメモリセルコンデンサのキャパシタンスに直接
比例し、従ってまた各個のメモリセルコンデンサが必要
とする面積に直接比例する。 〔発明が解決しようとする問題点〕 本発明の目的は、冒頭に記載した種類の評価回路を、
公知の処理回路によってはもはや処理不可能な非常に小
さい信号線上の読み出し信号をも確実に認識かつ増幅し
得るように改良することである。 〔問題点を解決するための手段〕 この目的は、本発明によれば、特許請求の範囲第１項
に記載の集積可能な評価回路により達成される。 本発明の有利な実施態様は特許請求の範囲第２項以下
にあげられている。 〔実施例〕 以下、図面に示されている実施例により本発明を一層
詳細に説明する。 本発明による集積可能な評価回路の各実施例はそれ自
体は公知の１つのフリップフロップ回路KSを含んでい
る。このフリップフロップ回路は通常のように２つの交
叉接続されたトランジスタから成っていてよく、その際
にたとえば両トランジスタのソース領域は電気的に互い
に接続されている。この接続線における電位は、評価が
行われ得るように、変更可能である。なかんずく、参照
電位に切換可能な１つの評価信号φBwが直接に接続され
ていてよく（第１図、第２図参照）、または参照電位と
接続されておりかつ評価信号φBwにより制御される１つ
のトランジスタが接続されていてよい（第３図参照）。
上記の接続線における特殊な信号経過を可能にする複雑
な関数発生器も知られている。しかし、これは一般に知
られており、本発明の構成部分を成すものではない。こ
れについては、単に説明を完全なものとし、また本発明
の作用の仕方の理解を容易にするために言及する。 フリップフロップ回路KSは第１の回路節点１および第
２の回路節点２を有する。これらの回路節点はいずれ
も、通常のように、フリップフロップ回路KSの入力端と
しての役割も互いに相補性の出力端としての役割もす
る。両回路節点１、２、従ってまたフリップフロップ回
路KS全体は、１つの隔離信号TSによりゲートを介して駆
動されるそれぞれ１つのスイッチングトランジスタSTを
介して信号線BL、RLの１つの対と接続されている。集積
可能な評価回路が半導体メモリ内に内蔵されている場合
には、この信号線BL、RLの対はビット線の対またはビッ
ト線および参照線の対と呼ばれる。このことは、半導体
メモリが折り返しビット線の構想に従って構想されてい
るかオープンビット線の構想に従って構想されているか
に無関係である。半導体メモリの場合には一般にもう１
つのプリチャージ装置が、場合によっては１つの線−電
位平衡または対称化回路と組み合わされて、各信号線対
と接続されており、また場合によっては１つのメモリセ
ルから読み出された情報を戻し書き込みするための１つ
の戻し書き込み装置が各信号線対と接続されている。し
かし、これらの装置は本発明と直接的な関係がないの
で、図面を見易くするために図面に記入されていない。
同じく（第３図を例外として）たとえばメモリセルのよ
うな評価すべき信号を発生する信号源も記入されていな
い。 信号線BL、RLの対は休止状態で１つの信号の読み出し
の直前に信号線BL、RLの１つの上に互いに同一の電位を
有する。半導体メモリの場合にはこの電位は伝統的な設
計では（たとえば64kDRAMおよび256kDRAMでは）基準電
位（接地）もしくは供給電位VCCである。しかし、その
後、いわゆるミッドレベル構想がますます普及してき
た。この場合には、両信号線BL、RLが最初に位置する上
記の電位は供給電圧の約半分の大きさである。しかし、
本発明にとっては、信号線BL、RL上の電位がどの大きさ
を有するかは重要でない。重要なことは、信号線BL、RL
上の電位が少なくとも近似的に等しいことである（最大
許容される差は10mV）。 この形態で本発明のすべての前記の実施例（第１図な
いし第３図）に含まれている本発明による評価回路の前
記の特徴は一般に知られている。それらはたとえば冒頭
に記載した刊行物に示されている。 本発明の対象では、有利な仕方でフリップフロップ回
路KSと信号線BL、RLの対との間に１つの信号上昇回路Ｓ
Ｓが配置されている。 両信号線BL、RLの一方に、たとえば信号線BLに評価す
べき信号が生起すると（上記の半導体メモリの例では、
この状態は、信号線の一方BL（＝ビット線）に対応付け
られている１つのメモリセルのなかに記憶されている情
報が読み出される時に生ずる）、信号行程（VL）（第４
図参照）を有するこの信号は先ず、信号を導く信号線BL
と接続されている回路節点（たとえば第１の回路節点
１）に接続されている。本発明によれば、続いて信号は
前記の回路節点１から電気的に隔離されている。これ
は、一方の信号線BLに位置しているスイッチングトラン
ジスタSTを隔離信号TSにより遮断することにより行われ
る。 遮断が行われた後に、続いて信号上昇回路ＳＳは有
利な仕方で電位シフトにより、最初の予充電の電位およ
び読み出し信号行程VLの電位から成る回路節点１におけ
る電位を大きさVOだけ高める。同時に回路節点２におけ
る電位が同一の大きさVOだけ低められる。 公知の評価回路では今の場合に両回路節点１、２の間
のVL（＝信号行程）の電位差を評価しなければならなか
ったフリップフロップ回路KSは、本発明による場合に
は、回路節点１、２に不変の（最初の）信号において両
回路節点１、２の間のVL＋2VOの電位差を評価のために
利用する。 相応のことが、負の信号行程−VLを有する評価すべき
信号に対しても当てはまる。 以下に信号上昇回路ＳＳのいくつかの有利な実施例
を説明する。すべての実施例は、信号上昇回路ＳＳが
少なくとも２つの結合コンデンサCKを有することを前提
としている。一方の結合コンデンサCKの第１の端子は第
１の回路節点１と接続されている。他方の結合コンデン
サCKの第１の端子は第２の回路節点２と接続されてい
る。信号上昇回路ＳＳはさらに少なくとも１つの伝達
トランジスタＴを含んでおり、そのゲートは制御端子
として１つの伝達信号Ｓと接続されている。各伝達ト
ランジスタＴの制御される端子であるドレインおよび
ソースはそれぞれ少なくとも間接的に結合コンデンサCK
の第２の端子と接続されている。結合コンデンサCKの第
１の端子にはそれぞれ１つの隔離トランジスタTTがその
制御される端子の一方（たとえばソース）で接続されて
いる。この隔離トランジスタTTのゲートは１つの隔離信
号TSと接続されている。両隔離トランジスタTTの一方の
トランジスタの他方の制御される端子（たとえばドレイ
ン）は他方の結合コンデンサCKの第２の端子と接続され
ている。相応に両隔離トランジスタTTの他方のトランジ
スタの他方の制御される端子（たとえばドレイン）は一
方の結合コンデンサCKの第２の端子と接続されている。 以下に本発明の第１の実施例の動作を第１図により一
層詳細に説明する。この実施例ではスイッチングトラン
ジスタSTはそれらの電流通過枝路で信号線BL、RLの対と
信号上昇回路ＳＳを含むフリップフロップ回路KSとの
間に配置されている。作用の仕方は、後記の他の実施例
の場合と同じく、以下の具体的な前提のもとに説明され
る。信号線BL、RLの対は１つの半導体メモリの１つのビ
ット線対であり、１つのビット線BLおよび１つの参照線
RLから成っている。半導体メモリのメモリセル領域はダ
ミーセルを有していない（しかし本発明による回路はダ
ミーセルにおいても機能する）。ビット線BLとは、読み
出し過程で（相応のワード線を介しての１つのメモリセ
ルの選択により）読み出された情報が評価すべき信号と
して現れる信号線をいう。他方の選択されない信号線は
参照線RLと呼ばれる。本発明による回路の機能にとって
不可欠ではないもう１つの前提は、両信号線BL、RLが読
み出し過程の開始前にそれぞれ供給電圧の半分の電位を
有することである。これは公知のようにいわゆるプリチ
ャージ回路により１つの対称化回路と結び付いて行われ
る。 読み出し過程の開始時に隔離信号TSは能動的であり、
また伝達信号Ｓは非能動的である。スイッチングトラ
ンジスタSTおよび隔離トランジスタTTは完全に開かれて
おり、伝達トランジスタＴは阻止されている。第１の
回路節点１、一方の結合コンデンサCKの第１の端子およ
び伝達トランジスタＴの両被制御端子の一方には供給
電圧の半分の電位（たとえば2.5V）が、信号行程VL（た
とえば150mV）を有する読み出された読み出し信号だけ
変更されて与えられている。（ｎチャンネル−トランジ
スタおよび正論理の使用の際に）論理“1"が読み出され
ると、与えられている電位は読み出し信号行程VLだけ高
められ、さもなければ（論理“0"）相応に低くされる。 第２の回路節点２、他方の結合コンデンサCKの第１の
端子および伝達トランジスタＴの両被制御端子の他方
には、供給電圧の半分の電位、たとえば2.5Vが変更され
ずに与えられている。フリップフロップ回路KSは、当業
者に周知のように、たとえば評価信号φBwを介して不安
定な平衡状態に保たれる。 隔離信号TSは次いでその非能動的状態を占め、それに
よりスイッチングトランジスタSTおよび隔離トランジス
タTTが阻止状態となる。その後に伝達信号Ｓが能動化
され，それにより伝達トランジスタＴが導通状態とな
る。隔離信号TSが（既に）非能動化され、かつ伝達信号
Ｓが（未だ）非能動化されている（できるかぎり短
い）時間の間に、伝達トランジスタＴの一方の被制御
端子には、伝達トランジスタＴの他方の被制御端子に
おける電位と比較して読み出し信号行程VLの大きさだけ
高められた（また論理“0"の読み出しの場合には低めら
れた）電位が与えられている。伝達信号Ｓの能動化に
より伝達トランジスタＴを介して電位平衡が行われ、
その結果として伝達トランジスタＴの他方の被制御端
子、従ってまた第１の回路節点１と接続されている結合
コンデンサCKの第２の端子における電位上昇が生ずる。
この電位上昇は再び結合コンデンサCKを介して第１の回
路節点１に作用し、それまで“供給電圧の半分の電位＋
読み出し信号行程VL"の値を有していたその電位を高め
る。最大可能な電位上昇は読み出し信号行程VLの約1/4
である。しかし、上記の電位平衡により伝達トランジス
タＴの一方の被制御端子における電位は伝達トランジ
スタＴの他方の被制御端子において増大した大きさと
同一の大きさだけ減少する。しかし、このことは第２の
回路節点２に、それに対応付けられている結合コンデン
サCKを介して作用する。すなわち、第２の回路節点２に
おける電位は（両結合コンデンサCKのキャパシタンスが
同一であるという前提のもとに）第１の回路節点１にお
ける電位が増大した大きさと同一の大きさだけ減少す
る。 全体としてこの実施例では両回路節点１および２の間
の電位差は“読み出し信号行程VL＋（２×電位上昇
VO）”の高さに達し得る。先にあげた値（VL＝150mV、
電位上昇VO＝VL/4）により、フリップフロップ回路KSに
より評価すべき225mVの電位差が生ずる。このことは正
しい評価が行われる確実さを顕著に高める。しかし、他
方において回路開発者は本発明による評価回路の利点
を、評価すべき信号を発生する回路部分（たとえばメモ
リセル）をより小さい信号が生ずるように設計するため
に利用し得る。このことはダイナミック半導体メモリセ
ルにおいて、回路開発者が相応に小さいキャパシタンス
のメモリセルを使用することを意味する。キャパシタン
ス値は対応付けられているコンデンサの占有面積に直接
に比例しているので、回路開発者はこうして占有面積を
節減し得る。このことは最近の集積回路技術の非常に重
要な観点である。 第２図および第３図による実施例ではスイッチングト
ランジスタSTは本発明により同時に隔離トランジスタTT
としての役割をする。 第２図による有利な実施例は第１図による実施例と同
一の回路原理に基づいている。先ず回路節点１が、回路
節点２に供給電圧の半分の電位を保ちつつ、供給電圧の
半分の元の電位から評価すべき信号の信号行程VLの大き
さだけ高められまたは低められた電位にもたらされる。
続いて、第２図による実施例では公知の実証済の回路の
スイッチングトランジスタSTと同一である隔離トランジ
スタTTが遮断状態に、また伝達トランジスタＴが導通
状態に切換えられる。それにより伝達トランジスタＴ
の被制御通路（ドレイン−ソース間）を介して電位平衡
が行われる。その結果として、第１の端子で第１の回路
節点１と接続されている結合コンデンサCKの第２の端子
における電位上昇を生じ、さらに第１の回路節点１自体
における電位上昇を生ずる。伝達トランジスタＴを介
して電位平衡は同時に、第１の端子で第２の回路節点２
と接続されている結合コンデンサCKの第２の端子におけ
る電位の低下を生ぜしめ、それにより第２の回路節点２
自体においても電位低下が生ずる。両回路節点１、２の
間に生ずる電位差、すなわち続いて（評価信号φBwの変
化によりトリガされる）フリップフロップ回路KSにより
評価すべき電位差は、上記の有利な回路対策により、第
１図による実施例の場合と同様に、公知の評価回路にく
らべて拡大されており、このことは第１図による実施例
に関して述べた利点をもたらす。 第３図による有利な実施例は、達成可能な信号上昇に
関して最適化されている。すなわち、電位上昇（または
低下）VOが先に説明した実施例の場合よりも大きい。相
応に半導体メモリにおいてメモリセル領域のメモリセル
も一層縮小され得る。次にこの実施例を第４図の（著し
く簡単化して図示されている）パルスダイアグラムをも
参照して一層詳細に説明する。 先に説明した実施例と同じく、本発明による評価回路
は、評価すべき信号（一般に“読み出し信号”と呼ばれ
る）として１つのメモリセルSZから読み出された情報の
評価のために使用され、その際にメモリセルSZがビット
線BLに接続されているものとする。論理情報の値は“1"
である。論理“0"の読み出しの際の電位経過は、論理
“1"の読み出しの際の電位経過と異なるかぎり、破線で
示されている。供給電圧の半分の電位は、読み出しおよ
び評価によりそれからの偏差が惹起されているかぎり、
点線で記入されており、また参照符号“1/2"を付されて
いる。 この集積可能な評価回路は先に説明した実施例にくら
べて少なくとも１つの別の伝達トランジスタＴを有
し、そのゲートは制御端子として同じく伝達信号Ｓと
接続されている。伝達トランジスタＴの一方の被制御
端子（ドレイン）はそれぞれ結合コンデンサCKの１つの
第２の端子と接続されている。これらの２つの別の接続
点は第３図中で参照符号C1またはC2を付されている。一
方の伝達トランジスタＴの他方の被制御端子（ソー
ス）は両隔離トランジスタTTのうちの一方の隔離トラン
ジスタの他方の被制御端子と接続されていると共に、第
１の別の隔離トランジスタWTTの電流通過枝路（チャネ
ル）を介して他方の結合コンデンサCKの第２の端子とも
接続されている（別の接続点C2）。相応に他方の伝達ト
ランジスタＴの他方の被制御端子（ソース）は両隔離
トランジスタTTのうちの他方の隔離トランジスタの他方
の被制御端子と接続されていると共に、第２の別の隔離
トランジスタWTTの電流通過枝路（チャネル）を介して
一方の結合コンデンサCKの第２の端子とも接続されてい
る（別の接続点C1）。第２図による実施例の場合と同じ
くスイッチングトランジスタSTは同時に隔離トランジス
タTTとしての役割をする。 読み出しおよび評価サイクルの開始時（第４図中に時
点t0で示されている）に、１つのメモリセルSZを選択す
るための（ワード）選択線Aj上の信号も、伝達信号Ｓ
も、評価信号φBwも電気的に非能動的な状態である論理
“0"にある。隔離信号TSのみが電気的に能動的な状態で
ある論理“1"にある。 時点t1で（ワード）選択線Ajを介して正確に１つのメ
モリセルSZがビット線BL上に読み出される。以下では、
前記のように、論理“1"が読み出されるものとする。読
み出し信号は信号行程VLを有する。時点t1までビット線
BL、参照線RL、回路節点１および２ならびに別の回路節
点C1およびC2はいずれも供給電圧の半分の電位（“1/
2"）を有する。読み出しが行われると、ビット線BL、第
１の回路節点１（スイッチングまたは隔離トランジスタ
ST、TTは隔離信号TSにより導通状態にされている）およ
び別の回路節点Ｃ（第１の別の隔離トランジスタWTTは
隔離信号TSにより導通状態にされている）は電位“供給
電圧の1/2倍＋信号行程VL"を占め、このことは論理“1"
の読み出しの際には電位上昇を、また論理“0"の読み出
しの際には電位低下を意味する。参照線RLおよび第２の
回路節点２の電位および別の回路節点C1の電位は不変に
とどまる（第２の別の隔離トランジスタWTTは隔離信号T
Sにより導通状態にされている）。 時点t2で隔離信号TSは電気的に非能動的となり、隔離
トランジスタTTおよび別の隔離トランジスタWTTは遮断
状態にされる。できるかぎりその直後に、ただし早くと
も遮断が行われた後に、伝達信号Ｓが時点t3で電気的
に能動的になる。すなわち伝達トランジスタＴが導通
状態に切換えられる。いま伝達トランジスタＴを介し
てビット線BLと別の回路節点C1との間および参照線RLと
別の回路節点C2との間の電位平衡が行われる。メモリセ
ルSZのキャパシタンス、結合コンデンサCKのキャパシタ
ンスおよび評価回路の固有キャパシタンスCBwと比較し
てビットおよび参照線キャパシタンスCBLが非常に大き
いので、ビット線BLおよび参照線RLの電位はごくわずか
しか変化しない。その結果、別の回路節点C1の電位は高
められ（論理“0"の際には低められ）、他方において別
の回路節点C2はほぼ中央電位“供給電圧の1/2倍”を占
める。後者は論理“1"の場合には電位の低下を意味し、
論理“0"の場合には電位の上昇を意味する。別の回路節
点C1およびC2における電位変化に伴って結合コンデンサ
CKを介して相応の電位変化が両回路節点１および２に生
ずる。第１の回路節点１は大きさVOだけ高められ（VO＜
VL;論理“0"の場合には低下する）、それに対して第２
の回路節点２は（両結合コンデンサが同一のキャパシタ
ンス値を有する場合）同一の大きさVOだけ低められる。
こうして両回路節点１および２の間に（“回路節点１に
おける電位”）−（“回路節点２における電位”）＝
（“1/2"＋VL＋VO）−（“1/2"−VO）＝VL＋2VOの電圧
が生ずる。この値は論理“0"の読み出しの際にも得られ
る。このことは当業者により困難なしに理解され、また
第４図からも明らかである（破線で示されている値）。 冒頭に述べたように、従来の半導体メモリセルの読み
出し信号行程は約150mVである。本発明による評価回路
の信号上昇回路ＳＳは信号線あたりVO＝VL/2の電位変
化を可能にする。すなわちフリップフロップ回路KSは
（不変のメモリセルキャパシタンスにおいて）両信号線
の間に評価のために２倍の振幅を有する読み出し信号
（VL＋２（VL/2））を利用し得る。 フリップフロップ回路KSは、周知のように、時点t4ま
で不安定な平衡状態に保たれる。時点t4でフリップフロ
ップ回路KSは１つの評価信号φBwにより（直接に評価信
号により刺激されるか、第３図の場合のように間接的に
トランジスタを介して刺激されるか、複雑な関数発生器
により刺激されるかは本発明にとって重要ではない）能
動化される。それによって最初に読み出された情報が評
価され、両回路節点１、２は完全な論理レベル“1"また
は“0"を占める。 時点t5で伝達トランジスタＴは伝達信号Ｓの非能
動化により再び遮断される。続いて時点t6で隔離信号TS
が電気的に能動的となり、隔離トランジスタTTおよび別
の隔離トランジスタWTTが導通状態となる。相応に別の
回路節点C1が参照線RLの電位を占め、また別の回路節点
C2がビット線BLの電位を占める。別の回路節点C1および
C2における出来事に無関係に第１の回路節点１における
情報（いまの例では論理“1"）がビット線を介して（図
示されていない）更新回路によりメモリセルのなかに戻
し書き込みされる。この過程は既に知られている。 ビット線BL上の情報を読み出すものとして本発明を説
明してきたが、評価回路に関してビット線BLおよび参照
線RLという用語が、回路の機能にほとんど影響なしに、
交換可能であることは当業者に明らかである。 結合コンデンサCKのキャパシタンス値が互いに等しい
ことは有利であることが判明している。 結合コンデンサCKのキャパシタンス値がフリップフロ
ップ回路KSの固有キャパシタンスCBwにほぼ等しいこと
は同じく有利であることが判明している。 フリップフロップ回路KSの現在実現可能な固有キャパ
シタンスCBwは20ないし40fFであるため、結合コンデン
サCKのキャパシタンス値が20ないし40fFであることは有
利である。 また、伝達トランジスタＴを早くとも、隔離トラン
ジスタTTおよび別の隔離トランジスタWTTが確実に遮断
された後に導通状態に切換えることは有利である。 さらに、伝達信号Ｓを能動的状態にもたらす（従っ
てまた伝達トランジスタＴを導通状態に切換える）伝
達信号Ｓの側縁がその反対側の側縁よりも小さい側縁
傾斜を有することは有利である。 さらに、隔離信号TSを能動的状態にもたらす（従って
また隔離トランジスタTTおよび場合によっては別の隔離
トランジスタWTTを導通状態に切換える）隔離信号TSの
側縁がその反対側の側縁よりも小さい側縁傾斜を有する
ことも有利である。
【図面の簡単な説明】
第１図ないし第３図は本発明の種々の実施例の回路図、
第４図は本発明の実施例の作用の仕方を説明するための
バルスダイアグラムである。 １、２……回路節点、BL……ビット線、C1、C2……別の
回路節点、CK……結合コンデンサ、KS……フリップフロ
ップ回路、RL……参照線、ST……スイッチングトランジ
スタ、ＳＳ……信号上昇回路、TT……隔離トランジス
タ、Ｔ……伝達トランジスタ、WTT……別の隔離トラ
ンジスタ。
第４図は本発明の実施例の作用の仕方を説明するための
バルスダイアグラムである。 １、２……回路節点、BL……ビット線、C1、C2……別の
回路節点、CK……結合コンデンサ、KS……フリップフロ
ップ回路、RL……参照線、ST……スイッチングトランジ
スタ、ＳＳ……信号上昇回路、TT……隔離トランジス
タ、Ｔ……伝達トランジスタ、WTT……別の隔離トラ
ンジスタ。
Claims (1)
- (57)【特許請求の範囲】 １．フリップフロップ回路を有し、 フリップフロップ回路が、いずれもフリップフロップ回
路の入力端としての役割も互いに相補性の出力端として
の役割もする第１および第２の回路節点を有し、 両回路節点がスイッチングトランジスタを介して信号線
の１つの対と接続され、フリップフロップ回路を信号線
から分離し得るようになっており、 信号線の対が休止状態で同一の電位を有する集積可能な
評価回路において、 フリップフロップ回路（KS）と信号線（BL、RL）の対と
の間に１つの信号上昇回路（ＳＳ）が配置されてお
り、 両信号線（BL、RL）の一方（BL;RL）に１つの信号が生
起する際に、信号行程（VL）を有するこの信号が先ず、
信号を導く信号線（BL;RL）とスイッチングトランジス
タ（ST）を介して接続されている回路節点（1;2）に加
わり、 続いて信号線（BL;RL）は、信号を導く信号線（BL;RL）
に対応付けられているスイッチングトランジスタ（ST）
の遮断により前記回路節点（1;2）から隔離されてお
り、 信号上昇回路（ＳＳ）は、前記回路節点（1;2）の一
方の電位を所定電位（VO）だけ高めると同時に前記回路
節点（1;2）の他方の電位を同じ所定電位（VO）だけ低
め、両回路節点（2;1）の電位差が（VL＋2VO）となる ことを特徴とする集積可能な評価回路。 ２．信号上昇回路（ＳＳ）が少なくとも２つの結合コ
ンデンサ（CK）を有し、 両結合コンデンサ（CK）の一方の第１の端子が第１の回
路節点（１）と、また両結合コンデンサ（CK）の他方の
第１の端子が第２の回路節点（２）と接続されており、 信号上昇回路（ＳＳ）が１つの伝達トランジスタ（
Ｔ）を有し、 そのゲートが制御端子として１つの伝達信号（Ｓ）と
接続されており、 その被制御端子（ドレイン、ソース）がそれぞれ結合コ
ンデンサ（CK）の第２の端子と接続されており、 結合コンデンサ（CK）の第１の端子にそれぞれ１つの隔
離トランジスタ（TT）がその被制御端子（ドレイン、ソ
ース）の１つで接続されており、 そのゲートが１つの隔離信号（TS）を与えられており、 両隔離トランジスタ（TT）のうちの一方の隔離トランジ
スタの他方の被制御端子（ドレイン、ソース）が他方の
結合コンデンサ（CK）の第２の端子と接続されており、 また両隔離トランジスタ（TT）のうちの他方の隔離トラ
ンジスタの他方の被制御端子（ドレイン、ソース）が一
方の結合コンデンサ（CK）の第２の端子と接続されてい
る ことを特徴とする特許請求の範囲第１項記載の集積可能
な評価回路。 ３．スイッチングトランジスタ（ST）がその電流通過枝
路で信号線（BL、RL）の対と信号上昇回路（ＳＳ）を
含むフリップフロップ回路（KS）との間に配置されてい
ることを特徴とする特許請求の範囲第２項記載の集積可
能な評価回路。 ４．信号上昇回路（ＳＳ）が少なくとも１つの別の伝
達トランジスタ（Ｔ）を有し、そのゲートが制御端子
として伝達信号（Ｓ）と接続されており、 各伝達トランジスタ（Ｔ）の一方の被制御端子がそれ
ぞれ結合コンデンサ（CK）の第２の端子と接続されてお
り、 一方の伝達トランジスタ（Ｔ）の他方の被制御端子が
両隔離トランジスタ（TT）のうちの一方の隔離トランジ
スタの他方の被制御端子とも、第１の別の隔離トランジ
スタ（WTT）の電流通過枝路（チャネル）を介して他方
の結合コンデンサ（CK）の第２の端子とも接続されてお
り、 別の伝達トランジスタ（Ｔ）の他方の被制御端子が両
隔離トランジスタ（TT）のうちの他方の隔離トランジス
タの他方の被制御端子とも、第２の別の隔離トランジス
タ（WTT）の電流通過枝路（チャネル）を介して一方の
結合コンデンサ（CK）の第２の端子とも接続されている ことを特徴とする特許請求の範囲第２項記載の集積可能
な評価回路。 ５．スイッチングトランジスタ（ST）が隔離トランジス
タ（TT）としての役割をすることを特徴とする特許請求
の範囲第２項または第４項記載の集積可能な評価回路。 ６．結合コンデンサ（CK）のキャパシタンス値が互いに
等しいことを特徴とする特許請求の範囲第１項ないし第
５項のいずれか１項に記載の集積可能な評価回路。 ７．結合コンデンサ（CK）のキャパシタンス値がフリッ
プフロップ回路（KS）の固有キャパシタンス（CBw）に
ほぼ等しいことを特徴とする特許請求の範囲第１項ない
し第５項のいずれか１項に記載の集積可能な評価回路。 ８．結合コンデンサ（CK）のキャパシタンス値が20ない
し40fFであることを特徴とする特許請求の範囲第７項記
載の集積可能な評価回路。 ９．伝達トランジスタ（Ｔ）が早くとも、隔離トラン
ジスタ（TT;TT、WTT）が遮断されているときに導通状態
に切換えられていることを特徴とする特許請求の範囲第
１項ないし第８項のいずれか１項に記載の集積可能な評
価回路。 １０．伝達信号（Ｓ）を能動的状態にもたらす伝達信
号（Ｓ）の側縁がその反対側の側縁よりも小さい側縁
傾斜を有することを特徴とする特許請求の範囲第１項な
いし第９項のいずれか１項に記載の集積可能な評価回
路。 １１．隔離信号（TS）を能動的状態にもたらす伝達信号
（Ｓ）の側縁がその反対側の側縁よりも小さい側縁傾
斜を有することを特徴とする特許請求の範囲第１項ない
し第10項のいずれか１項に記載の集積可能な評価回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3625020 | 1986-07-24 | ||
| DE3625020.1 | 1986-07-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6346693A JPS6346693A (ja) | 1988-02-27 |
| JP2666184B2 true JP2666184B2 (ja) | 1997-10-22 |
Family
ID=6305872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62182114A Expired - Fee Related JP2666184B2 (ja) | 1986-07-24 | 1987-07-21 | 集積可能な評価回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4841180A (ja) |
| EP (1) | EP0254980B1 (ja) |
| JP (1) | JP2666184B2 (ja) |
| KR (1) | KR960003990B1 (ja) |
| AT (1) | ATE67891T1 (ja) |
| DE (1) | DE3773286D1 (ja) |
| HK (1) | HK103893A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2679291B2 (ja) * | 1989-08-24 | 1997-11-19 | 日本電気株式会社 | センスアンプ回路 |
| GB9007789D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Method for dram sensing current control |
| USRE40552E1 (en) * | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| US5914627A (en) * | 1997-10-09 | 1999-06-22 | Exar Corporation | Isolation circuit for I/O terminal |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2623219B2 (de) * | 1976-05-24 | 1978-10-12 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zum Betreiben einer Leseverstärkerschaltung für einen dynamischen MOS-Speicher und Anordnung zur Durchführung dieses Verfahrens |
| DE2734137A1 (de) * | 1977-07-28 | 1979-02-08 | Siemens Ag | Leseschaltung fuer digitale speicherelemente |
| JPS58133024A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | バツフア回路 |
-
1987
- 1987-07-16 AT AT87110306T patent/ATE67891T1/de not_active IP Right Cessation
- 1987-07-16 DE DE8787110306T patent/DE3773286D1/de not_active Expired - Lifetime
- 1987-07-16 EP EP87110306A patent/EP0254980B1/de not_active Expired - Lifetime
- 1987-07-17 US US07/074,764 patent/US4841180A/en not_active Expired - Lifetime
- 1987-07-21 JP JP62182114A patent/JP2666184B2/ja not_active Expired - Fee Related
- 1987-07-24 KR KR87008069A patent/KR960003990B1/ko not_active IP Right Cessation
-
1993
- 1993-09-30 HK HK1038/93A patent/HK103893A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| ATE67891T1 (de) | 1991-10-15 |
| EP0254980A1 (de) | 1988-02-03 |
| EP0254980B1 (de) | 1991-09-25 |
| US4841180A (en) | 1989-06-20 |
| DE3773286D1 (de) | 1991-10-31 |
| KR880002022A (ko) | 1988-04-28 |
| JPS6346693A (ja) | 1988-02-27 |
| HK103893A (en) | 1993-10-08 |
| KR960003990B1 (en) | 1996-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4807195A (en) | Apparatus and method for providing a dual sense amplifier with divided bit line isolation | |
| US5132932A (en) | Dynamic random access memory having a plurality of rated voltages as operation supply voltage and operating method thereof | |
| JP2763880B2 (ja) | センスアンプ回路 | |
| US4028557A (en) | Dynamic sense-refresh detector amplifier | |
| US4123799A (en) | High speed IFGET sense amplifier/latch | |
| JPH0462436B2 (ja) | ||
| JPH0713857B2 (ja) | 半導体記憶装置 | |
| KR100284062B1 (ko) | 반도체 기억회로 | |
| US4397003A (en) | Dynamic random access memory | |
| US11862284B2 (en) | Sense amplifier, memory and data readout method | |
| JPH0518198B2 (ja) | ||
| US11430507B2 (en) | Memory device with enhanced access capability and associated method | |
| CN211788182U (zh) | 灵敏放大器和存储器 | |
| US6452833B2 (en) | Semiconductor memory device | |
| US5229964A (en) | Read circuit for large-scale dynamic random access memory | |
| US4380055A (en) | Static RAM memory cell | |
| JP2666184B2 (ja) | 集積可能な評価回路 | |
| US3629612A (en) | Operation of field-effect transistor circuit having substantial distributed capacitance | |
| JPH0223958B2 (ja) | ||
| US4069474A (en) | MOS Dynamic random access memory having an improved sensing circuit | |
| JP4553504B2 (ja) | マルチプレクサ並びにこれを用いたメモリ回路及び半導体装置 | |
| JPH07169261A (ja) | 半導体記憶装置 | |
| US6741491B2 (en) | Integrated dynamic memory, and method for operating the integrated dynamic memory | |
| JP3064561B2 (ja) | 半導体記憶装置 | |
| JPS62145595A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |