JPS6346693A - 集積可能な評価回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積可能な評価回路に関する。

〔従来の技術〕

跳躍回路を有し、 跳躍回路が、いずれも跳躍回路の入力端としての役割も
互いに相補性の出力端としての役割もする第１および第
２の回路節点を有し、 両回路節点がスイッチングトランジスタを介して信号線
の１つの対と接続されており、信号線の対が休止状態で
同一の電位を有するような集積可能な評価回路は、特に
種々の評価すべき論理レベルが電圧的にごくわずかしか
互いに異なっていない場合に、電気的信号の論理レベル
を確実に認識かつ識別するために使用される。このよう
な集積可能な評価回路をたとえばＤＲＡＭおよびＳＲＡ
Ｍのように集積半導体メモリ内にいわゆるセンス増幅器
として使用することは周知である。このような集積可能
な評価回路に関する多くの文献のなかで代表的なものは
下記の文献である。

１）米国電気電子学会国際固体回路会ＩＩ　（ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ　　５ｏｌｉｄ　　５ｔａ
ｔｅ　　Ｃ１ｒｃｕｉｔｓ　　Ｃｏｎｆｅｒｅｎｃｅ）
、１９８０、技術論文ダイジェスト（Ｄｉｇｅｓｔｏｆ
　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ）、第２２８〜２
２９頁、特に第３図・・・ＤＲＡＭ ２）米国電気電子学会間Ｆａ！固体回路会！ｉ　（ＩＥ
ＥＥＩｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ　５ｔａ
ｔｅ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ）、１
９８４、技術論文ダイジェスト（Ｄｉｇｅｓｔｏｆ　Ｔ
ｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ）、第２２６〜２２７
頁、特に第２図・・・ＳＲＡＭ 両回路は冒頭に記載した種類の集積可能な評価回路に対
して典型的な使用条件のもとに使用される。センス増幅
器とも呼ばれる評価回路は隔離トランジスタを介してビ
ット線の対と接続されている。評価回・路には読み出し
作動時にビット線の一方を介して、アドレス指定された
メモリセルから読み出された読み出し信号が供給される
。他方のビット線に予めたとえば１つのプリチャージ回
路により供給された電位は先ずその値を維持し、または
いわゆるダミーセルの使用によりわずかに変化する。ダ
ミーセルは本来の情報記憶の役割をしないメモリセルで
ある。ダミーセルは、公知のように１つの双安定跳躍回
路を形成する交叉接続された２つのトランジスタを評価
回路として使用することと結び付いて１つの参照信号を
発生するため公知の高または低レベル構想において不可
欠である。ダミーセルは公知の中央レベル構想（信号論
理“０″および論理“１”の対称化）において不可欠で
はないが使用され得る。

生ずる問題点は、使用される公知の回路構想に無関係に
常に同じである。評価回路が確実に応動し正しく評価す
るためには、読み出し信号に対して大きな容量性負荷を
なすビット線上に１つのメモリセルを読み出す際に生ず
る信号行程が特定の（小さい）大きさを下回ってはなら
ない、公知の評価回路はたとえば５ＱｍＶの応動しきい
を有し、良好な半導体メモリにおける典型的な読み出し
信号行′程は１５０±１００ｍＶである。半導体メモリ
では読み出し信号の大きさは接続されているメモリセル
の記憶能力に直接比例し、ダイナミック半導体メモリの
場合にはさらに各個のメモリセルコンデンサのキャパシ
タンスに直接比例し、従ってまた各個のメモリセルコン
デンサが必要とする面積に直接比例する。

〔発明が解決しようとする問題点〕

本発明の目的は、冒頭に記載した！類の評価回路を、公
知の処理回路によってはもはや処理不可能な非常に小さ
い信号線上の読み出し信号をも確実にＩｔｓかつ増幅し
得るように改良することである。

〔問題点を解決するための手段〕

この目的は、本発明によれば、特許請求の範囲第１項に
記載の集積可能な評価回路により達成される。

本発明の有利な実施態様は特許請求の範囲第２項以下に
あげられている。

〔実施例〕

以下、図面に示されている実施例により本発明を一屓詳
細に説すする。

本発明による集積可能な評価回路の各実施例はそれ自体
は公知の１つの跳躍回路ＫＳを含んでいる。この跳躍回
路は通常のように２つの交叉接続されたトランジスタか
ら成っていてよく、その際にたとえば両トランジスタの
ソース領域は電気的に互いに接続されている。この接続
線における電位は、評価が行われ得るように、変更可能
である。

なかんずく、参照電位に切換可能な１つの評価信号φＢ
ｗが直接に接続されていてよく　（第１図、第２図参照
）、または参照電位と接続されておりかつ評価信号φＢ
Ｗにより制御される１つのトランジスタが接続されてい
てよい（第３図参照）。

上記の接続線における特殊な信号経過を可能にする複雑
な関数発生器も知られている。しかし、これは一般に知
られており、本発明の構成部分を成すものではない。こ
れについては、単に説明を完全なものとし、また本発明
の作用の仕方の理解を容易にするために言及する。

跳躍回路ＫＳは第１の回路節点１および第２の回路節点
２を有する。これらの回路節点はいずれも、通常のよう
に、跳躍回路ＫＳの入力端としての役割も互いに相補性
の出力端としての役割もする。両回路流点１．２、従っ
てまた跳躍回路ＫＳ全体は、１つの隔離信号ＴＳにより
ゲートを介して駆動されるそれぞれ１つのスイッチング
トランジスタＳＴを介して信号線ＢＬ、ＲＬの１つの対
と接続されている。集積可能な評価回路が半導体メモリ
内に内蔵されている場合には、この信号線ＢＬ、ＲＬの
対はビット線の対またはビット線および参照線の対と呼
ばれる。このことは、半導体メモリが折り返しビット線
の構想に従って構想されているかオープンビット線の構
想に従って構想されているかに無関係である。半導体メ
モリの場合には一般にもう１つのプリチャージ装置が、
場合によっては１つの線−電位平衡または対称化回路と
組み合わされて、各信号線対と接続されており、また場
合によっては１つのメモリセルから読み出された情報を
戻し書き込みするための１つの戻し書き込み装置が各信
号線対と接続されている。

しかし、これらの装置は本発明と直接的な関係がないの
で、図面を見易（するために図面に記入されていない。

同じく　（第３図を例外として）たとえばメモリセルの
ような評価すべき信号を発生する信号源も記入されてい
ない。

信号線ＢＬ、ＲＬの対は休止状態で１つの信号の読み出
しの直前に信号線ＢＬ、ＲＬの１つの上に互いに同一の
電位を有する。半導体メモリの場合にはこの電位は伝統
的な設計では（たとえば６４ｋＤＲＡＭおよび２５６ｋ
ＤＲＡＭでは）基準電位（接地）もしくは供給電位ＶＣ
Ｃである。しかし、その後、いわゆるミツドレベル構想
がますます普及してきた。この場合には、両信号線ＢＬ
、ＲＬが最初に位置する上記の電位は供給電圧の約半分
の大きさである。しかし、本発明にとっては、信号線Ｂ
Ｌ、ＲＬ上の電位がどの大きさを有するかは重要でない
、重要なことは、信号線ＢＬ、ＲＬ上の電位が少なくと
も近似的に等しいことである（最大許容される差は１０
ｍＶ）。

この形態で本発明のすべての前記の実施例（第１図ない
し第３図）に含まれている本発明による評価回路の前記
の特徴は一般に知られている。それらはたとえば冒頭に
記載した刊行物に示されている。

本発明の対象では、有利な仕方で跳躍回路ＫＳと信号線
ＢＬ、ＲＬの対との間に１つの信号上昇回路Ｓ′ＴｊＳ
が配置されている。

両信号線ＢＬ、ＲＬの一方に、たとえば信号線ＢＬに評
価すべき信号が生起すると（上記の半導体メモリの例で
は、この状態は、信号線の一方ＢＬ　（＝ビット線）に
対応付けられている１つのメモリセルのなかに記憶され
ている情報が読み出される時に生ずる）、信号行程（Ｖ
ｔ、）　　（第４図参照）を有するこの信号は先ず、信
号を導く信号線ＢＬと接続されている回路節点（たとえ
ば第１の回路節点１）に接続されている。本発明によれ
ば、続いて信号は前記の回路節点１から電気的に隔離さ
れている。これは、一方の信号線ＢＬに位置しているス
イッチングトランジスタＳＴを隔離信号ＴＳにより遮断
することにより行われる。

遮断が行われた後に、続いて信号上昇回路ｓＵＳは有利
な仕方で電位シフトにより、最初の予充電の電位および
読み出し信号行程ＶＬの電位から成る回路節点１におけ
る電位を大きさｖｏだけ高める。同時に回路節点２にお
ける電位が同一の大きさｖｏだけ低められる。

公知の評価回路では今の場合に両回路節点１．２の間の
ＶＬ（＝信号行程）の電位差を８１２価しなければなら
なかった跳躍回路ＫＳは、本発明による場合には、回路
節点１．２に不変のく最初の）信号において両回路節点
１．２の間のＶＬ＋２ＶＯの電位差を評価のために利用
する。

相応のことが、負の信号行程−ｖＬを有する評価すべき
信号に対しても当てはまる。

以下に信号上昇回路ＳｄＳのいくつかの有利な実施例を
説明する。すべての実施例は、信号上昇回路ＳＵＳが少
なくとも２つの結合コンデンサＣＫを有することを前提
としている。一方の結合コンデンサＣＫの第１の端子は
第１の回路節点１と接続されている。他方の結合コンデ
ンサＣＫの第１の端子は第２の回路節点２と接続されて
いる。

信号上昇回路ＳＵＳはさらに少なくとも１つの伝達トラ
ンジスタＵＴを含んでおり、そのゲートは制御端子とし
て１つの伝達信号ＵＳと接続されている。各伝達トラン
ジスタＵＴの制御される端子であるドレインおよびソー
スはそれぞれ少なくとも間接的に結合コンデンサＣＫの
第２の端子と接続されている。結合コンデンサＣＫの第
１の端子にはそれぞれ１つの隔離トランジスタＴＴがそ
の制御される端子の一方（たとえばソース）で接続され
ている。この隔離トランジスタＴＴのゲートは１つの隔
離信号ＴＳと接続されている。両隔離トランジスタＴＴ
の一方のトランジスタの他方の制御される端子（たとえ
ばドレイン）は他方の結合コンデンサＣＫの第２の端子
と接続されている。

相応に両隔離トランジスタＴＴの他方のトランジスタの
他方の制御される端子（たとえばドレイン）は一方の結
合コンデンサＣＫの第２の端子と接続されている。

以下に本発明の第１の実施例の動作を第１図により一層
詳細に説明する。この実施例ではスイ・ノチングトラン
ジスタＳＴはそれらの電流通過枝路で信号線ＢＬ、ＲＬ
の対と信号上昇回路ＳＵＳを含む跳躍回路ＫＳとの間に
配置されている。作用の仕方は、後記の他の実施例の場
合と同じく、以下の具体的な前提のもとに説明される。

信号線ＢＬ、ＲＬの対は１つの半導体メモリの１つのビ
ット線対であり、１つのピッｌ−線ＢＬおよび１つの参
照線ＲＩ、から成っている。半導体メモリのメモリセル
領域はダミーセルを有していない（しかし本発明による
回路はダミーセルにおいても機能する）。ビット線ＥＬ
とは、読み出し過程で（相応のワード線を介しての１つ
のメモリセルの選択により）読み出された情報が評価す
べき信号として現れる信号線をいう。他方の選択されな
い信号線は参照線ＲＬと呼ばれる。本発明による回路の
機能にとって不可欠ではないもう１つの前提は、両信号
線ＢＬ、ＲＬが読み出し過程の開始前にそれぞれ供給電
圧の半分の電位を有することである。

これは公知のようにいわゆるプリチャージ回路により１
つの対称化回路と結び付いて行われる。

読み出し過程の開始時に隔離信号ＴＳは能動的であり、
また伝達信号Ｕｓは非能動的である。スイッチングトラ
ンジスタＳＴおよび隔離トランジスタＴＴは完全に開か
れており、伝達トランジスタＵＴは阻止されている。第
１の回路節点１、一方の結合コンデンサＣＫの第１の端
子および伝達トランジスタＵＴＯ両被制御端子の一方に
は供給電圧の半分の電位（たとえば２．５Ｖ）が、信号
行程ＶＬ　（たとえば１５０ｍＶ）を有する読み出され
た読み出し信号だけ変更されて与えられている。

（ｎチャネル−トランジスタおよび正論理の使用の際に
）論理“１”が読み出されると、与えられている電位は
読み出し信号行程ｖＬだけ高められ、さもなければ（論
理“０”）相応に低くされる。

第２の回路節点２、他方の結合コンデンサＣＫの第１の
端子および伝達トランジスタ″Ｔ３Ｔの両波制御端子の
他方には、供給電圧の半分の電位、たとえば２．５■が
変更されずに与えられている。跳ＩＮ回路ＫＳは、当業
者に周知のように、たとえば評価信号φ８ｗを介して不
安定な平衡状態に保たれる。

隔離信号ＴＳは次いでその非能動的状態を占め、それに
よりスイッチングトランジスタＳＴｈよび隔離トランジ
スタＴＴが阻止状態となる。その後に伝達信号’３ｓが
能動化され、それにより伝達トランジスタＵＴが導通状
態となる。隔離信号ＴＳが（既に）非能動化され、かつ
伝達信号Ｕｓが（未だ）非能動化されている（できるか
ぎり短い）時間の間に、伝達トランジスタＵＴの一方の
被制御端子には、伝達トランジスタ五Ｔの他方の被制御
端子における電位と比較して読み出し信号行程ｖＬの大
きさだけ高められた（または論理“Ｏ”の読み出しの場
合には低められた）電位が与えられている。伝達信号Ｕ
Ｓの能動化により伝達トランジスタｊｉｒを介して電位
平衡が行われ、その結果として伝達トランジスタＵＴの
他方の被制御端子、従ってまた第１の回路節点１と接続
されている結合コンデンサＣＫの第２の端子における電
位上昇が生ずる。この電位上昇は再び結合コンデンサＣ
Ｋを介して第１の回路節点１に作用し、それまで“供給
電圧の半分の電位十読み出し信号行程ｖＬ”の値を有し
ていたその電位を高める。最大可能な電位上昇は読み出
し信号行程ＶＬの約１／４である。しかし、上記の電位
平衡により伝達トランジスタυＴの一方の被制御端子に
おける電位は伝達トランジスタυＴの他方の被制御端子
において増大した大きさと同一の大きさだけ減少する。

しかし、このことは第２の回路節点２に、それに対応付
けられている結合コンデンサＣＫを介して作用する。す
なわち、第２の回路節点２における電位は（両結合コン
デンサＣＫのキャパシタンスが同一であるという前提の
もとに）第１の回路節点１における電位が増大した大き
さと同一の大きさだけ減少する。

全体としてこの実施例では両回路節点１および２の間の
電位差は“読み出し信号行程ＶＬ＋（２×電位上昇■ｏ
）”の高さに達し得る。先にあげた値（Ｖｔ、＝１５０
ｍＶ、電位上昇ＶＱ＝ＶＬ／４）により、跳躍回路ＫＳ
により評価すべき２２５ｍＶの電位差が生ずる。このこ
とは正しい評価が行われる確実さを顕著に高める。しか
し、他方において回路開発者は本発明による評価回路の
利点を、評価すべき信号を発生する回路部分（たとえば
メモリセル）をより小さい信号が生ずるように設計する
ために利用し得る。このことはダイナミック半導体メモ
リセルにおいて、回路開発者が相応に小さいキャパシタ
ンスのメモリセルを使用することを意味する。キャパシ
タンス値は対応付けられているコンデンサの占有面積に
直接に比例しているので、回路開発者はこうして占有面
積を節減し得る。このことは最近の集積回路技術の非常
に重要な観点である。

第２図および第３図による実施例ではスイッチングトラ
ンジスタＳＴは本発明により同時に隔離トランジスタＴ
Ｔとしての役割をする。

第２図による有利な実施例は第１図による実施例と同一
の回路原理に基づいている。先ず回路節点１が、回路節
点２に供給電圧の半分の電位を保ちつつ、供給電圧の半
分の元の電位から評価すべき信号の信号行程ｖＬの大き
さだけ高められまたは低められた電位にもたらされる。

続いて、第２図による実施例では公知の実証法の回路の
スイッチングトランジスタＳＴと同一である隔離トラン
ジスタＴＴが遮断状態に、また伝達トランジスタＵＴが
導通状態に切換えられる。それにより伝達トランジスタ
′Ｘ：ＪＴの被制御通路（ドレイン−ソース間）を介し
て電位平衡が行われる。その結果として、第１の端子で
第１の回路節点ｌと接続されている結合コンデンサＣＫ
の第２の端子における電位上昇を生じ、さらに第１の回
路節点１自体における電位上昇を生ずる。伝達トランジ
スタυＴを介して電位平衡は同時に、第１の端子で第２
の回路節点２と接続されている結合コンデンサＣＫの第
２の端子における電位の低下を生ぜしめ、それにより第
２の回路節点２自体においても電位低下が生ずる。両回
路節点１．２の間に生ずる電位差、すなわち続いて（評
価信号φ３Ｗの変化によりトリガされる）跳躍回路ＫＳ
により評価すべき電位差は、上記の有利な回路対策によ
り、第１図による実施例の場合と同様に、公知の評価回
路にくらべて拡大されており、このことは第１図による
実施例に関して述べた利点をもたらす。

第３図による有利な実施例は、達成可能な信号上昇に関
して最適化されている。すなわち、電位上昇（または低
下）Ｖｏが先に説明した実施例の場合よりも大きい。相
応に半導体メモリにおいてメモリセル領域のメモリセル
も一層縮小され得る。

次にこの実施例を第４図のく著しく簡単化して図示され
ている）パルスダイアグラムをも参照して一層詳細に説
明する。

先に説明した実施例と同じく、本発明による評価回路は
、評価すべき信号（一般に“読み出し信号”と呼ばれる
）として１つのメモリセルＳＺから読み出された情報の
評価のために使用され、その際にメモリセルＳＺがビッ
ト線ＢＬに接続されているものとする。論理情報の値は
“１”である。

論理“０”の読み出しの際の電位経過は、論理“１”の
読み出しの際の電位経過と異なるかぎり、破線で示され
ている。供給電圧の半分の電位は、読み出しおよび評価
によりそれからの偏差が惹起されているかぎり、点線で
記入されており、また参照符号“１／２”を付されてい
る。

このＳ積可能な評価回路は先に説明した実施例にくらべ
て少なくとも１つの別の伝達トランジスタυＴを有し、
そのゲートは制御端子として同じく伝達信号υＳと接続
されている。伝達トランジスタＵＴの一方の被制御端子
（ドレイン）はそれぞれ結合コンデンサＣＫの１つの第
２の端子と接続されている。これらの２つの別の接続点
は第３図中で参照符号ＣＩまたはＣ２を付されている。

一方の伝達トランジスタＵＴの他方の被制御端子（ソー
ス）は両隔離トランジスタＴＴのうちの一方の隔離トラ
ンジスタの他方の被制御端子と接続されていると共に、
第１の別の隔離トランジスタＷＴＴの電流通過枝路（チ
ャネル）を介して他方の結合コンデンサＣＫの第２の端
子とも接続されている（別の接続点Ｃ２）。相応に他方
の伝達トランジスタＴ：ＪＴの他方の被制御端子（ソー
ス）は両隔離トランジスタＴＴのうちの他方の隔離トラ
ンジスタの他方の被制御端子と接続されていると共に、
第２の別の隔離トランジスタＷＴＴの電流通過枝路（チ
ャネル）を介して一方の結合コンデンサＣＫの第２の端
子とも接続されている（別の接続点Ｃ１）。第２図によ
る実施例の場合と同じくスイッチングトランジスタＳＴ
は同時に隔離トランジスタＴＴとしての役割をする。

読み出しおよび評価号イクルの開始時（第４図中に時点
ｔｏで示されている）に、１つのメモリセルＳｚを選択
するための（ワード）選択線Ａｊ上の信号も、伝達信号
ＵＳも、評価信号φａｗも電気的に非能動的な状態であ
る論理“０”にある。

隔離信号ＴＳのみが電気的に能動的な状態である論理“
１”にある。

時点ｔ１で（リー１り選択線Δｊイ′−介ｊ７て１１：
′確に１つのメモリーてル３ｚがビット・鼾ＩＢＬ十浜
゛読み出される。以下では、前記のよ・うに１、論理“
１”が読み出されるものとする。読み出１−２信」は信
冒−行程Ｖ　Ｉ、を行才る。時点ｔ１までビ・ノド線）
月７、参照線Ｒ１，、、回路節点１および？、ならびに
別の回路節点ＣＩ　によびＣ２はいずれも供給・電圧の
半分の電位（“１／２”）を有する６読み出しが行・わ
れると、ビット線ＢＹ１、第１の回路節へ１　（スイッ
チングまたは隔離トランジスタＳ　Ｔ　、　Ｔ　１”ば
隔離信号ＴＳにより導通状態にされていイｌ）および別
の回路節点Ｃ（第１の別の隔離）・ランジスタＷＴＴは
隔離信号ＴＳにより導通状態にされでいる）は電位“供
給電圧の１ｉ２倍→信号行稈ｖＬ”を古め、このことは
論理“１”の読み出しの際には電位上昇を１、また論理
°０”の読の出ｊ７の際には電位低下を意味するｅ、参
照線ＲＩ５および第２の回路節点２の電位および別の回
路節点ＣＩの電位ば、不変にとどまる（第２の別の隔離
トランジスタＷＴＴは隔離信−汗Ｔ　Ｓ　！、９てより
導通状態に。トれている入時点ｔ、２で隔離信号゛１゛
Ｓは電気的に非能動的となり、隔離トランジスタＴ’Ｉ
”：よ夕よび別の隔離トランジスタＷ　’Ｔ”　Ｔはｊ
見所状態ζＸ′、される。でき、≦）かぎ２ｑその直（
１やに、ただし早くとも遮断が４ｉわれた後に、伝達信
−ｑ　ｉ　ｓが時点ｔ３２電気的に能動的ｅなる。４゛
なわら伝達トランジスタＩＪＴが導通状φ−に切換えら
れる。いま伝達トランジスタＵ　ｒを介してビット線＋
３１−と別の回路節点Ｃ１，！−の問お、１、び参照線
１１２１．、と別の回路節点０２との間の電イ☆）Ｖ衡
が行われる。メ１セリセル３Ｚの４ユヤバシクンス、結
合”７ンＹンサＣＫの」′ヤバシタンスおよび評価回路
の固イ１１′−ヤバシタンスＣＢＷと比較しこピッ１−
および参照線１−ヤバシタンスＣＩＩ　Ｌが非常６ご大
きいので、ピッｌ線１３■２および参照線ＲＴ、の電位
はごくわＪ′かし２か変化（、ない。その結果、別の回
路節点ＣＩの電（◇は１η１められ（論理゛０”の際に
は低められ）、他力においＣ別の回路節点Ｃ２はほぼ中
央電位“供給電圧の１７７２倍”を占める。

後者は論理゛１”の場合には電位の低］−を意味し、論
理“０”の場合には電位の上昇を意味する。別の回路節
点Ｃ１およびＣ２における電位変化に伴って結合コンデ
ンサＣＫを介して相応の電位変化が周回路節点１および
２乙こ生ずる。第１の回路節点１は大きさＶｏだけ高め
られ（Ｖ　ｏ＜ＶΣ、；論理“０”の場合には低下する
）、それに対１．て第２の回路節点２ば（両結合“１ン
デンサが同・の士・ヤバシタンス値を有する場合）同一
・の大きさＶ。

だけ低められろ。にうして周回路節点１お、ノ、び２の
間に（“回路節点１における電位”）−（“回路節点２
における電位”）＝じ１　／　２　”　＋　Ｖ　Ｌ＋Ｖ
ｏ）　　　（’　１／２”　　ＶＯ）＝ｖ、＋２ｖ。

の電圧が生ずる。この値は論理“０°の読み出１゜の際
にも得られる。このことは当業者により困貿なしに理解
され、また第４図からも明らかである（＠線で３１＜さ
れている値）６ 胃叩にｉポベたよう乙こ、従来の゛Ｉ′導体メモリ・Ｉ
チルの読・み出し信号ｊ）程は約１５Ｑ＋ｎＶごある９
本発明による評価量１洛の他号上Ｗ回路Ｓ　’１．．Ｊ
　Ｓは信−呼線あたりＶｏ＝Ｖ、、／２の電位変化を可
能に４る。

′４−なわち跳躍回路ＫＳは（不変のメモリ（、ルキャ
バシタンス乙こおいて）両信号綿の間に評価ｉのために
２倍の振幅を有する読み出し信号（Ｖ、＋２（ＶＬ／２
））を利用しく厚る。

跳ｖＷ回１１８ＫＳば、周知のように、時点ｔ４まで不
安定な平衡状態に保たれる。時点ｔ４ご跳躍回路Ｋ　Ｓ
は１つの評価信号φ９Ｗにより（ｉｉ’ｘ接に評価信号
により刺激されるか、第３図の場合の３１、・）に間接
的にトランジスタを介Ｕ７て刺激されるか、複雑な関数
発生器により刺激されるかは本発明にとって重要ではな
い）能動化される。それによって最初に読み出された１
青報がｄぞ偵ｉされ、両回回路節点１．２は完全な論理
レベル°゛１”または０゛を占めるゆ 時点ｔｓ７：ｆ伝達トう：／・ゾスタ’ｔｊ　′ｒば伝
達信η”ｔｊ３０す１−能動化に、上、り再び遮１断さ
れる。続いて■“る゛点ｔ６で隔離信号ＴＳが電気的に
能動的となり、隔離トランジスタＴＴおよび別の隔離ト
ランジスタＷＴＴが導通状態となる。相応に別の回路節
点Ｃ１が参照線ＲＬの電位を占め、また別の回路節点Ｃ
２がビット線ＢＬの電位を占める。別の回路節点Ｃ１お
よびＣ２における出来事に無関係に第１の回路節点１に
おける情報（いまの例では論理“１”）がビット線を介
して（図示されていない）更新回路によりメモリセルの
なかに戻し書き込みされる。この過程は既に知られてい
る。

ビット線ＢＬ上の情報を読み出すものとして本発明を説
明してきたが、評価回路に関してビット線ＢＬおよび参
照線ＲＬという用語が、回路の機能にほとんど影響なし
に、交換可能であることは当業者に明らかである。

結合コンデンサＣＫのキャパシタンス値が互いに等しい
ことは有利であることが判明している。

結合コンデンサＣＫのキャパシタンス値が跳躍回路ＫＳ
の固有キャパシタンスＣＢＷにほぼ等しいことは同じく
有利であることが判明している。

跳ＩＮ回路ＫＳの現在実現可能な固有キャパシタンスＣ
ＢＷは２０ないし４０ｆＦであるため、結合コンデンサ
ＣＫのキャパシタンス値が２０ないし４０ｆＦであるこ
とは有利である。

また、伝達トランジスタυＴを早くとも、隔離トランジ
スタＴＴおよび別の隔離トランジスタＷＴＴが確実に遮
断された後に導通状態に切浚えることは有利である。

さらに、伝達信号Ｕｓを能動的状態にもたらす（従って
また伝達トランジスタυＴを導通状態に切換える）伝達
信号ＵＳの側縁がその反対側の側縁よりも小さい側縁傾
斜を有することは有利である。

さらに、隔離信号ＴＳを能動的状態にもたらす（従って
また隔離トランジスタＴＴおよび場合によっては別の隔
離トランジスタＷＴＴを導通状態に切換える）隔離信号
ＴＳＯ側縁がその反対側の側縁よりも小さい側縁傾斜を
有することも有利である。

【図面の簡単な説明】

第１図ないし第３１１！Ｊは本発明の種々の実施例の回
路図、第４図は本発明の実施例の作用の仕方を説明する
ためのパルスダイアグラムである。 １．２・・・回路節点、ＢＬ・・・ビット線、Ｃ１、Ｃ
２・・・別の回路節点、ＣＫ・・・結合コンデンサ、Ｋ
Ｓ・・・跳躍回路、ＲＬ・・・参照線、ＳＴ・・・スイ
ッチングトランジスタ、Ｓｉ３・・・信号上昇回路、Ｔ
Ｔ・・・隔離トランジスタ、ＵＴ・・・伝達トランジス
タ、ＷＴＴ・・・別の隔離トランジスタ。 ＩＧＩ ＩＧ　２ ■ｑ ＦＩ０３ ＫＳ、 ｒ”　　’辷°コ ＦＩＧム

Claims (1)

1. 【特許請求の範囲】 １）跳躍回路を有し、 跳躍回路が、いずれも跳躍回路の入力端としての役割も
   互いに相補性の出力端としての役割もする第１および第
   ２の回路節点を有し、 両回路節点がスイッチングトランジスタを介して信号線
   の１つの対と接続されており、 信号線の対が休止状態で同一の電位を有する集積可能な
   評価回路において、 跳躍回路（ＫＳ）と信号線（ＢＬ、ＲＬ）の対との間に
   １つの信号上昇回路（Ｓ■Ｓ）が配置されており、 両信号線（ＢＬ、ＲＬ）の一方（ＢＬ；ＲＬ）に１つの
   信号が生起する際に、信号行程（Ｖ＿Ｌ）を有するこの
   信号が先ず、信号を導く信号線（ＢＬ；ＲＬ）と接続さ
   れている回路節点（１；２）に接続されており、 続いて信号が前記の回路節点（１；２）から、信号を導
   く信号線（ＢＬ；ＲＬ）に対応付けられているスイッチ
   ングトランジスタ（ＳＴ）の遮断により隔離されており
   、 信号上昇回路（Ｓ■Ｓ）が続いて電位シフトにより前記
   回路節点（１；２）における電位を、両回路節点（１；
   ２）の他方（２；１）における電位を同時に減少させて
   、或る大きさ（Ｖ＿０）だけ高め、 信号としてこのような負の信号行程（−Ｖ＿Ｌ）を有す
   る信号が存在すると、前記の回路節点（１；２）が電位
   低下を、また両回路節点の他方（２；１）が電位上昇を
   受ける ことを特徴とする集積可能な評価回路。 ２）信号上昇回路（Ｓ■Ｓ）が少なくとも２つの結合コ
   ンデンサ（ＣＫ）を有し、 両結合コンデンサ（ＣＫ）の一方の第１の端子が第１の
   回路節点（１）と、また両結合コンデンサ（ＣＫ）の他
   方の第１の端子が第２の回路節点（２）と接続されてお
   り、 信号上昇回路（Ｓ■Ｓ）が１つの伝達トランジスタ（■
   Ｔ）を有し、 そのゲートが制御端子として１つの伝達信 号（■Ｓ）と接続されており、 その被制御端子（ドレイン、ソース）がそ れぞれ結合コンデンサ（ＣＫ）の第２の端子と接続され
   ており、 結合コンデンサ（ＣＫ）の第１の端子にそれぞれ１つの
   隔離トランジスタ（ＴＴ）がその被制御端子（ドレイン
   、ソース）の１つで接続されており、 そのゲートが１つの隔離信号（ＴＳ）を与 えられており、 両隔離トランジスタ（ＴＴ）のうちの一方 の隔離トランジスタの他方の被制御端子（ドレイン、ソ
   ース）が他方の結合コンデンサ（ＣＫ）の第２の端子と
   接続されており、 また両隔離トランジスタ（ＴＴ）のうちの 他方の隔離トランジスタの他方の被制御端子（ドレイン
   、ソース）が一方の結合コンデンサ（ＣＫ）の第２の端
   子と接続されている ことを特徴とする特許請求の範囲第１項記載の集積可能
   な評価回路。 ３）スイッチングトランジスタ（ＳＴ）がその電流通過
   枝路で信号線（ＢＬ、ＲＬ）の対と信号上昇回路（Ｓ■
   Ｓ）を含む跳躍回路（ＫＳ）との間に配置されているこ
   とを特徴とする特許請求の範囲第２項記載の集積可能な
   評価回路。 ４）信号上昇回路（Ｓ■Ｓ）が少なくとも１つの別の伝
   達トランジスタ（■Ｔ）を有し、そのゲートが制御端子
   として伝達信号（■Ｓ）と接続されており、 各伝達トランジスタ（■Ｔ）の一方の被制御端子がそれ
   ぞれ結合コンデンサ（ＣＫ）の第２の端子と接続されて
   おり、 一方の伝達トランジスタ（■Ｔ）の他方の被制御端子が
   両隔離トランジスタ（ＴＴ）のうちの一方の隔離トラン
   ジスタの他方の被制御端子とも、第１の別の隔離トラン
   ジスタ（ＷＴＴ）の電流通過枝路（チャネル）を介して
   他方の結合コンデンサ（ＣＫ）の第２の端子とも接続さ
   れており、 別の伝達トランジスタ（■Ｔ）の他方の被制御端子が両
   隔離トランジスタ（ＴＴ）のうちの他方の隔離トランジ
   スタの他方の被制御端子とも、第２の別の隔離トランジ
   スタ（ＷＴＴ）の電流通過枝路（チャネル）を介して一
   方の結合コンデンサ（ＣＫ）の第２の端子とも接続され
   ている ことを特徴とする特許請求の範囲第２項記載の集積可能
   な評価回路。 ５）スイッチングトランジスタ（ＳＴ）が隔離トランジ
   スタ（ＴＴ）としての役割をすることを特徴とする特許
   請求の範囲第２項または第４項記載の集積可能な評価回
   路。 ６）結合コンデンサ（ＣＫ）のキャパシタンス値が互い
   に等しいことを特徴とする特許請求の範囲第１項ないし
   第５項のいずれか１項に記載の集積可能な評価回路。 ７）結合コンデンサ（ＣＫ）のキャパシタンス値が跳躍
   回路（ＫＳ）の固有キャパシタンス（Ｃ■ｗ）にほぼ等
   しいことを特徴とする特許請求の範囲第１項ないし第５
   項のいずれか１項に記載の集積可能な評価回路。 ８）結合コンデンサ（ＣＫ）のキャパシタンス値が２０
   ないし４０ｆＦであることを特徴とする特許請求の範囲
   第７項記載の集積可能な評価回路。 ９）伝達トランジスタ（■Ｔ）が早くとも、隔離トラン
   ジスタ（ＴＴ；ＴＴ、ＷＴＴ）が遮断されているときに
   導通状態に切換えられていることを特徴とする特許請求
   の範囲第１項ないし第８項のいずれか１項に記載の集積
   可能な評価回路。 １０）伝達信号（■Ｓ）を能動的状態にもたらす伝達信
   号（■Ｓ）の側縁がその反対側の側縁よりも小さい側縁
   傾斜を有することを特徴とする特許請求の範囲第１項な
   いし第９項のいずれか１項に記載の集積可能な評価回路
   。 １１）隔離信号（ＴＳ）を能動的状態にもたらす伝達信
   号（■Ｓ）の側縁がその反対側の側縁よりも小さい側縁
   傾斜を有することを特徴とする特許請求の範囲第１項な
   いし第１０項のいずれか１項に記載の集積可能な評価回
   路。