JPH0383286A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH0383286A JPH0383286A JP1218198A JP21819889A JPH0383286A JP H0383286 A JPH0383286 A JP H0383286A JP 1218198 A JP1218198 A JP 1218198A JP 21819889 A JP21819889 A JP 21819889A JP H0383286 A JPH0383286 A JP H0383286A
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- 239000003990 capacitor Substances 0.000 claims abstract description 26
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はセンスアンプ回路に関し、特にダイナミックＲ
ＡＭ（以下、ＤＲＡＭ）のセンスアンプ回路に用いるプ
リアンプ回路に間する。
ＡＭ（以下、ＤＲＡＭ）のセンスアンプ回路に用いるプ
リアンプ回路に間する。
［従来の技術］
従来、ＤＲＡＭのセンスアンプ回路に人力される信号は
、メモリキャパシタ容量とビット線容量との容量分割で
得られる微小信号であるため、これを前もって増幅する
スイッチキャパシタ型のプリアンプ回路を持ったセンス
アンプ回路がある。
、メモリキャパシタ容量とビット線容量との容量分割で
得られる微小信号であるため、これを前もって増幅する
スイッチキャパシタ型のプリアンプ回路を持ったセンス
アンプ回路がある。
第３図（ａ）はその回路図であり、第３図（ｂ）はその
駆動信号タイミング図である。ビット線対２１１．２１
２およびノード２５３〜２５６は前もって電位Ｖｐにプ
リチャージされている。時刻ｔ２１において、ビット線
２１１に接続されにメモリキャパシタが読みだされビッ
ト線２１１の電位がＶｒに変化する。この時、メモリキ
ャパシタの容量をＣ５、ビット線寄生容量をＣＢ、ノー
ド２５３゜２５４の各々の寄生容量をＣＯ、ノード２５
５，２５６の各々の寄生容量をＣＡ、コンデンサ２３１
゜２３２の容量をＣＦ、メモリキャパシタのビット線側
電位をＶｃとすれば、 であり、両ビット線間の電圧、すなわちセンスアンプ本
体２４１の両端に印加される電圧は（Ｖｒ−Ｖｐ）であ
る。また、この時、ノードの電位はＶ２５４＝Ｖ２５５
＝Ｖｒ、Ｖ２５３＝Ｖ２５６＝Ｖρである。従って、コ
ンデンサ２３１，２３２に印加される電圧は各々（Ｖｐ
−Ｖ ｒ） ｓ （Ｖ ｒ−Ｖ ｐ）となる。時刻ｔ
２２において、第３図（ｂ）中の駆動波形２６１゜２６
２で示されるノード２５１，２５７の電位がロウレベル
となって、トランジスタ２２１，２２５．２２６がオフ
となる。続いて時刻ｔ２３において、駆動波形２６３で
示されるノード２５２の電位がハイレベルとなりトラン
ジスタ２２２，２２４がオンになると、各容量間で電荷
の分配が起こる。その結果、ＣＢ＋ＣＦより非常に小さ
い値を持つｃｓ、ｃｏを適当に省略すれば、ノード２５
５゜２５６の電位は各々ノート２２５３．２５４とのカ
ップリングにより、 となる。以上により、この時センスアンプ本体の両端に
印加される電圧は、 となる。従って、ＣＦｌを適当にとれば増幅されたセン
スアンプ本体の入力端子を得ることができる。
駆動信号タイミング図である。ビット線対２１１．２１
２およびノード２５３〜２５６は前もって電位Ｖｐにプ
リチャージされている。時刻ｔ２１において、ビット線
２１１に接続されにメモリキャパシタが読みだされビッ
ト線２１１の電位がＶｒに変化する。この時、メモリキ
ャパシタの容量をＣ５、ビット線寄生容量をＣＢ、ノー
ド２５３゜２５４の各々の寄生容量をＣＯ、ノード２５
５，２５６の各々の寄生容量をＣＡ、コンデンサ２３１
゜２３２の容量をＣＦ、メモリキャパシタのビット線側
電位をＶｃとすれば、 であり、両ビット線間の電圧、すなわちセンスアンプ本
体２４１の両端に印加される電圧は（Ｖｒ−Ｖｐ）であ
る。また、この時、ノードの電位はＶ２５４＝Ｖ２５５
＝Ｖｒ、Ｖ２５３＝Ｖ２５６＝Ｖρである。従って、コ
ンデンサ２３１，２３２に印加される電圧は各々（Ｖｐ
−Ｖ ｒ） ｓ （Ｖ ｒ−Ｖ ｐ）となる。時刻ｔ
２２において、第３図（ｂ）中の駆動波形２６１゜２６
２で示されるノード２５１，２５７の電位がロウレベル
となって、トランジスタ２２１，２２５．２２６がオフ
となる。続いて時刻ｔ２３において、駆動波形２６３で
示されるノード２５２の電位がハイレベルとなりトラン
ジスタ２２２，２２４がオンになると、各容量間で電荷
の分配が起こる。その結果、ＣＢ＋ＣＦより非常に小さ
い値を持つｃｓ、ｃｏを適当に省略すれば、ノード２５
５゜２５６の電位は各々ノート２２５３．２５４とのカ
ップリングにより、 となる。以上により、この時センスアンプ本体の両端に
印加される電圧は、 となる。従って、ＣＦｌを適当にとれば増幅されたセン
スアンプ本体の入力端子を得ることができる。
［発明が解決しようとする課題］
ＤＲＡＭの大容量化に伴い、センスアンプの小型化が必
要である。上述したプリアンプ回路においては、増幅さ
れたビット線間電圧を得るのにトランジスタが６個（２
２１〜２２６）必要である。
要である。上述したプリアンプ回路においては、増幅さ
れたビット線間電圧を得るのにトランジスタが６個（２
２１〜２２６）必要である。
これはセンスアンプの小型化に大きな障害となる。
本発明の目的は、従来のプリアンプ回路と同様の機能を
持ちながらトランジスタ数を減らし、小型化を図ること
ができるプリアンプ回路を提供することにある。
持ちながらトランジスタ数を減らし、小型化を図ること
ができるプリアンプ回路を提供することにある。
［発明の従来技術に対する相違点］
上述した従来のプリアンプ回路では、センスアンプ本体
の両端に接続したコンデンサの他端を各々のビット線に
ソース電極を接続された２つのトランジスタのドレイン
電極に接続し、計４個のトランジスタおよび３相のクロ
ックが必要であるのに対して、本発明のプリアンプ回路
ではフリップフロップの両端に接続されたコンデンサの
他端を、対となるビット線の他方に接続するとともに、
両ビット線を短絡させるための１個のトランジスタを有
し、２相のクロックで駆動されるという相違点を持つ。
の両端に接続したコンデンサの他端を各々のビット線に
ソース電極を接続された２つのトランジスタのドレイン
電極に接続し、計４個のトランジスタおよび３相のクロ
ックが必要であるのに対して、本発明のプリアンプ回路
ではフリップフロップの両端に接続されたコンデンサの
他端を、対となるビット線の他方に接続するとともに、
両ビット線を短絡させるための１個のトランジスタを有
し、２相のクロックで駆動されるという相違点を持つ。
【課題を解決するための手段］
本発明のセンスアンプ回路は、バランス型センスアンプ
回路本体の第１の端子にソース電極を接続し第１のビッ
ト線にドしイン電極を接続した第１のトランジスタと、
前記バランス型センスアンプ回路本体の第２の端子にソ
ース電極を接続し第２のビット線にドレイン電極を接続
した第２のトランジスタと、前記第１のビット線にソー
ス電極を接続し前記第２のビット線にドレイン電極を接
続した第３のトランジスタと、前記第１のトランジスタ
のソース電極と前記第２のトランジスタのドレイン電極
に接続した第１のコンデンサと、前記第２のトランジス
タのソース電極と前記第１のトランジスタのドレイン電
極に接続した第２のコンデンサから成るプリアンプ回路
を有することを特徴とする。
回路本体の第１の端子にソース電極を接続し第１のビッ
ト線にドしイン電極を接続した第１のトランジスタと、
前記バランス型センスアンプ回路本体の第２の端子にソ
ース電極を接続し第２のビット線にドレイン電極を接続
した第２のトランジスタと、前記第１のビット線にソー
ス電極を接続し前記第２のビット線にドレイン電極を接
続した第３のトランジスタと、前記第１のトランジスタ
のソース電極と前記第２のトランジスタのドレイン電極
に接続した第１のコンデンサと、前記第２のトランジス
タのソース電極と前記第１のトランジスタのドレイン電
極に接続した第２のコンデンサから成るプリアンプ回路
を有することを特徴とする。
Ｃ実施例コ
第１図（ａ）は本発明の第１実施例の回路図であり、第
１図（ｂ）はその駆動信号タイミング図である。
１図（ｂ）はその駆動信号タイミング図である。
本実施例のセンスアンプ回路は、３個のトランジスタ１
２］、１２２，１２３と２個のコンデンサ１３１，１３
２とから成るプリアンプ回路を有し、このプリアンプ回
路をバランス型センスアンプ回路本体１４１に付設して
構成されている。
２］、１２２，１２３と２個のコンデンサ１３１，１３
２とから成るプリアンプ回路を有し、このプリアンプ回
路をバランス型センスアンプ回路本体１４１に付設して
構成されている。
トランジスタ１２２は、センスアンプ本体１４１の一方
の端子にソース電極を接続し、一方のビット線１１１に
トレイン電極を接続しである。トランジスタ１２３は、
センスアンプ本体１４１の他方の端子にソース電極を接
続し、他方のビット線１１２にドレイン電極を接続しで
ある。トランジスタ１２１は前記一方のビット線１１１
にソース電極を接続し、前記他方のビット線１１２にト
レイン電極を接続しである。コンデンサ１３１はトラン
ジスタ１２３のソース電極とトランジスタ１２２のドレ
イン電極とに接続され、コンデンサ１３２はトランジス
タ１２２のソース電極とトランジスタ１２３のドレイン
電極とに接続されている。
の端子にソース電極を接続し、一方のビット線１１１に
トレイン電極を接続しである。トランジスタ１２３は、
センスアンプ本体１４１の他方の端子にソース電極を接
続し、他方のビット線１１２にドレイン電極を接続しで
ある。トランジスタ１２１は前記一方のビット線１１１
にソース電極を接続し、前記他方のビット線１１２にト
レイン電極を接続しである。コンデンサ１３１はトラン
ジスタ１２３のソース電極とトランジスタ１２２のドレ
イン電極とに接続され、コンデンサ１３２はトランジス
タ１２２のソース電極とトランジスタ１２３のドレイン
電極とに接続されている。
上記構成のセンスアンプ回路の作動を説明する。
ビット線対１１１，１１２およびノード１５２〜１５５
は前もって電位Ｖｐにプリチャージされている。時刻ｔ
ｉｔにおいてビット線１１１に接続されたメモリキャパ
シタが読みだされるとビット線１１１の電位がＶｒに変
化する。この時、メモリキャパシタの容量をＣ５、ビッ
ト線寄生容量をＣＢ、ノート’１５４，１５５の各々の
寄生容量をＣＡ、コンデンサ１３１，１３２の容量をＣ
Ｆ、メモリキャパシタのビット線側電位をＶｃとすれば
、ＶｃＣ５＋Ｖｐ（ＣＢ＋ＣＦ＋ＣＡ） Ｖｒ＝ Ｃ５＋ＣＢ＋ＣＦ＋ＣＡ であり、両ビット線間の電圧、すなわちセンスアンプ本
体１４１の両端に印加される電圧は（Ｖ「−Ｖｐ）であ
る。また、この時、各ノードの電位はＶ１５２ ＝ Ｖ
１５４＝ Ｖｒ、 Ｖ １５３＝＝ Ｖ １５５
＝ Ｖ ｐテある。従ってコンデンサ１３１，１３２に
印加される電圧は各々（Ｖｐ−Ｖｒ） 、 （Ｖｒ−
Ｖｐ）となる。時刻ｔ１２に、おいて、駆動波形１６１
で示されるノード１５６の電位がロウレベルとなって、
トランジスタ１２２，１２３がオフとなる。続いて時刻
ｔ１３において、第１図（ｂ）中の駆動波形１６２で示
されるノード１５１の電位がハイレベルとなりトランジ
スタ１２１がオンになると、各容量間で電荷の分配が起
こり、その結果、ＣＢ＋ＣＦより非常に小さい値を持つ
Ｃ５，ＣＤを適当に省略すれば、ノード１５４，１５５
の電位は１５２，１５３とのカップリングにより、 となる。以上により、この時センスアンプ本体１４１の
両端に印加される電圧は、 となる。従って、従来と同様に、ＣＦを適当にとれば増
幅されたセンスアンプ本体１４１の入力端子を得ること
ができる。
は前もって電位Ｖｐにプリチャージされている。時刻ｔ
ｉｔにおいてビット線１１１に接続されたメモリキャパ
シタが読みだされるとビット線１１１の電位がＶｒに変
化する。この時、メモリキャパシタの容量をＣ５、ビッ
ト線寄生容量をＣＢ、ノート’１５４，１５５の各々の
寄生容量をＣＡ、コンデンサ１３１，１３２の容量をＣ
Ｆ、メモリキャパシタのビット線側電位をＶｃとすれば
、ＶｃＣ５＋Ｖｐ（ＣＢ＋ＣＦ＋ＣＡ） Ｖｒ＝ Ｃ５＋ＣＢ＋ＣＦ＋ＣＡ であり、両ビット線間の電圧、すなわちセンスアンプ本
体１４１の両端に印加される電圧は（Ｖ「−Ｖｐ）であ
る。また、この時、各ノードの電位はＶ１５２ ＝ Ｖ
１５４＝ Ｖｒ、 Ｖ １５３＝＝ Ｖ １５５
＝ Ｖ ｐテある。従ってコンデンサ１３１，１３２に
印加される電圧は各々（Ｖｐ−Ｖｒ） 、 （Ｖｒ−
Ｖｐ）となる。時刻ｔ１２に、おいて、駆動波形１６１
で示されるノード１５６の電位がロウレベルとなって、
トランジスタ１２２，１２３がオフとなる。続いて時刻
ｔ１３において、第１図（ｂ）中の駆動波形１６２で示
されるノード１５１の電位がハイレベルとなりトランジ
スタ１２１がオンになると、各容量間で電荷の分配が起
こり、その結果、ＣＢ＋ＣＦより非常に小さい値を持つ
Ｃ５，ＣＤを適当に省略すれば、ノード１５４，１５５
の電位は１５２，１５３とのカップリングにより、 となる。以上により、この時センスアンプ本体１４１の
両端に印加される電圧は、 となる。従って、従来と同様に、ＣＦを適当にとれば増
幅されたセンスアンプ本体１４１の入力端子を得ること
ができる。
第２図は本発明の第２実施例の回路図である。
本実施例においては、第１実施例におけるビット線間短
絡用のトランジスタ１２１をビット線プリチャージ用の
トランジスタ１２６と共用させることにより、プリアン
プ回路に要するトランジスタ数を実質的に第１実施例よ
り１個減少させ、機能を損なうことなくさらに小型化を
図ることが可能である。
絡用のトランジスタ１２１をビット線プリチャージ用の
トランジスタ１２６と共用させることにより、プリアン
プ回路に要するトランジスタ数を実質的に第１実施例よ
り１個減少させ、機能を損なうことなくさらに小型化を
図ることが可能である。
［発明の効果コ
以上説明したように、本発明はセンスアンプ回路に用い
るプリアンプ回路においてその機能を低下させることな
くトランジスタ数およびこれに伴う配線数を減少させる
ことができ、回路面積を縮小させることができる。
るプリアンプ回路においてその機能を低下させることな
くトランジスタ数およびこれに伴う配線数を減少させる
ことができ、回路面積を縮小させることができる。
第１図（ａ）は本発明の第１実施例を示す回路図、第１
図（ｂ）は第１実施例の駆動信号タイミング図、第２図
は本発明の第２実施例を示す回路図、第３図（ａ）は従
来例を示す回路図、第３図（ｂ）はその駆動信号タイミ
ング図である。 １１１．１１２゜ ２１１゜ ２１２ ・ ・ ・ビット線、 １２１〜１２６゜ ２２１〜２２６・・・・・・・ＭＯ５型電界効果トラン
ジスタ、 １３１、 １３２゜ ２３１．２３２・・・・・・・コンデンサ、１４１゜ ２４１ ・ ◆ ・・センスアンプ本体、 １５１〜１５７゜ ２５１〜２５７ ・ ・ ◆ ・ ・ ◆ ・ノード、
１６１、 １６２゜ ２６１．２６２・・・・・・・駆動信号波形、ｔｌｌ〜
ｔ １３゜ ｔ２１〜ｔ２３・ ・時刻。
図（ｂ）は第１実施例の駆動信号タイミング図、第２図
は本発明の第２実施例を示す回路図、第３図（ａ）は従
来例を示す回路図、第３図（ｂ）はその駆動信号タイミ
ング図である。 １１１．１１２゜ ２１１゜ ２１２ ・ ・ ・ビット線、 １２１〜１２６゜ ２２１〜２２６・・・・・・・ＭＯ５型電界効果トラン
ジスタ、 １３１、 １３２゜ ２３１．２３２・・・・・・・コンデンサ、１４１゜ ２４１ ・ ◆ ・・センスアンプ本体、 １５１〜１５７゜ ２５１〜２５７ ・ ・ ◆ ・ ・ ◆ ・ノード、
１６１、 １６２゜ ２６１．２６２・・・・・・・駆動信号波形、ｔｌｌ〜
ｔ １３゜ ｔ２１〜ｔ２３・ ・時刻。
Claims (1)
- バランス型センスアンプ回路本体の第１の端子にソー
ス電極を接続し第１のビット線にドレイン電極を接続し
た第１のトランジスタと、前記バランス型センスアンプ
回路本体の第２の端子にソース電極を接続し第２のビッ
ト線にドレイン電極を接続した第２のトランジスタと、
前記第１のビット線にソース電極を接続し前記第２のビ
ット線にドレイン電極を接続した第３のトランジスタと
、前記第１のトランジスタのソース電極と前記第２のト
ランジスタのドレイン電極に接続した第１のコンデンサ
と、前記第２のトランジスタのソース電極と前記第１の
トランジスタのドレイン電極に接続した第２のコンデン
サから成るプリアンプ回路を有することを特徴とするセ
ンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218198A JP2679291B2 (ja) | 1989-08-24 | 1989-08-24 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218198A JP2679291B2 (ja) | 1989-08-24 | 1989-08-24 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0383286A true JPH0383286A (ja) | 1991-04-09 |
| JP2679291B2 JP2679291B2 (ja) | 1997-11-19 |
Family
ID=16716156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1218198A Expired - Lifetime JP2679291B2 (ja) | 1989-08-24 | 1989-08-24 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679291B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522217A (en) * | 1978-07-28 | 1980-02-16 | Fujitsu Ltd | Reset circuit |
| JPS6346693A (ja) * | 1986-07-24 | 1988-02-27 | シ−メンス、アクチエンゲゼルシヤフト | 集積可能な評価回路 |
-
1989
- 1989-08-24 JP JP1218198A patent/JP2679291B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522217A (en) * | 1978-07-28 | 1980-02-16 | Fujitsu Ltd | Reset circuit |
| JPS6346693A (ja) * | 1986-07-24 | 1988-02-27 | シ−メンス、アクチエンゲゼルシヤフト | 集積可能な評価回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2679291B2 (ja) | 1997-11-19 |
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