JP2003204671A - 負電圧生成回路及びこれを備えた強誘電体メモリ回路並びに集積回路装置 - Google Patents
負電圧生成回路及びこれを備えた強誘電体メモリ回路並びに集積回路装置Info
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Abstract
(57)【要約】
【課題】簡単な構成でより深い負電圧を発生させる。
【解決手段】キャパシタＣ１の第１電極が出力ノードＮ
Ｏ及びＰＭＯＳトランジスタスイッチＳＷ１を介してグ
ランド電位に接続され、キャパシタＣ１の第２電極がノ
ードＮ１を介し、一方では切換回路１１の出力端に接続
され、他方ではキャパシタＣ２及びノードＮ２を介し切
換回路１２の出力端に接続されている。制御回路１３
は、第１段階において、スイッチＳＷ１をオンにして出
力ノードＮＯをグランド電位にし切換回路１１及び１２
の出力端をそれぞれ電源電位ＶＤＤ及びグランド電位に
し、第２段階において切換回路１１の出力端をハイイン
ピーダンス状態にした状態で切換回路１２の出力端を電
源電位ＶＤＤし、第３段階において、スイッチＳＷ１を
オフにし切換回路１２の出力端をハイインピーダンス状
態にした状態で切換回路１１の出力端をグランド電位に
する。
Ｏ及びＰＭＯＳトランジスタスイッチＳＷ１を介してグ
ランド電位に接続され、キャパシタＣ１の第２電極がノ
ードＮ１を介し、一方では切換回路１１の出力端に接続
され、他方ではキャパシタＣ２及びノードＮ２を介し切
換回路１２の出力端に接続されている。制御回路１３
は、第１段階において、スイッチＳＷ１をオンにして出
力ノードＮＯをグランド電位にし切換回路１１及び１２
の出力端をそれぞれ電源電位ＶＤＤ及びグランド電位に
し、第２段階において切換回路１１の出力端をハイイン
ピーダンス状態にした状態で切換回路１２の出力端を電
源電位ＶＤＤし、第３段階において、スイッチＳＷ１を
オフにし切換回路１２の出力端をハイインピーダンス状
態にした状態で切換回路１１の出力端をグランド電位に
する。
Description
【０００１】
【発明の属する技術分野】本発明は、負電圧生成回路に
係り、特に強誘電体メモリ回路に適用して好適な、電源
電圧ＶＤＤに対し−ＶＤＤより深い負電圧を生成する回
路に関する。
係り、特に強誘電体メモリ回路に適用して好適な、電源
電圧ＶＤＤに対し−ＶＤＤより深い負電圧を生成する回
路に関する。
【０００２】
【従来の技術】図７は、従来の負電圧生成回路１を示す
（文献１：TECHNICAL REPORT OF IECE, ICD2001-68(200
1-08); 文献２：2001 Symposium on VLSI circuit, C12
-3）。図８は、図７の回路の動作を示す電圧波形図であ
る。
（文献１：TECHNICAL REPORT OF IECE, ICD2001-68(200
1-08); 文献２：2001 Symposium on VLSI circuit, C12
-3）。図８は、図７の回路の動作を示す電圧波形図であ
る。
【０００３】制御回路２は、図８に示すような制御信号
Ｓ１及びＳ２を生成して、出力ノードＮＯを負電位にす
る。以下、この動作を詳説する。
Ｓ１及びＳ２を生成して、出力ノードＮＯを負電位にす
る。以下、この動作を詳説する。
【０００４】最初、制御信号Ｓ１及び出力ノードＮＯが
０Ｖ、制御信号Ｓ２が電源電位ＶＤＤで、ＰＭＯＳトラ
ンジスタスイッチＳＷ１及びＳＷ３がオフ、ＮＭＯＳト
ランジスタスイッチＳＷ２がオンになっている。
０Ｖ、制御信号Ｓ２が電源電位ＶＤＤで、ＰＭＯＳトラ
ンジスタスイッチＳＷ１及びＳＷ３がオフ、ＮＭＯＳト
ランジスタスイッチＳＷ２がオンになっている。
【０００５】（ｔ１）制御信号Ｓ２が０Ｖに遷移して、
ＮＭＯＳトランジスタスイッチＳＷ２がオフ、ＰＭＯＳ
トランジスタスイッチＳＷ３がオンになり、ノードＮ１
が電源電位ＶＤＤまで上昇する。
ＮＭＯＳトランジスタスイッチＳＷ２がオフ、ＰＭＯＳ
トランジスタスイッチＳＷ３がオンになり、ノードＮ１
が電源電位ＶＤＤまで上昇する。
【０００６】（ｔ２）制御信号Ｓ１が−１Ｖに遷移して
ＰＭＯＳトランジスタスイッチＳＷ１がオンになる。
ＰＭＯＳトランジスタスイッチＳＷ１がオンになる。
【０００７】（ｔ３）制御信号Ｓ１が０Ｖに遷移してＰ
ＭＯＳトランジスタスイッチＳＷ１がオフになり、出力
ノードＮＯがフローティング状態になる。
ＭＯＳトランジスタスイッチＳＷ１がオフになり、出力
ノードＮＯがフローティング状態になる。
【０００８】（ｔ４）制御信号Ｓ２が電源電位ＶＤＤに
遷移してＰＭＯＳトランジスタスイッチＳＷ３がオフ、
ＮＭＯＳトランジスタスイッチＳＷ２がオンになり、ノ
ードＮ１が０Ｖまで低下する。理想的な場合、この低下
に追従して出力ノードＮＯが−ＶＤＤまで低下する。実
際には主に出力ノードＮＯの配線容量により、−（ＶＤ
Ｄ−α）となり、ここにα＞０である。
遷移してＰＭＯＳトランジスタスイッチＳＷ３がオフ、
ＮＭＯＳトランジスタスイッチＳＷ２がオンになり、ノ
ードＮ１が０Ｖまで低下する。理想的な場合、この低下
に追従して出力ノードＮＯが−ＶＤＤまで低下する。実
際には主に出力ノードＮＯの配線容量により、−（ＶＤ
Ｄ−α）となり、ここにα＞０である。
【０００９】また、他の負電圧生成回路としてチャージ
ポンプを用いたものでは、繰り返し動作を行って出力を
規定の負電圧に到達させるので、その時間が長いと共
に、消費電力が大きい。さらに他の負電圧生成回路とし
てスイッチトキャパシタを用いたものでは、切換スイッ
チングトランジスタをツインウエルで構成しても、オフ
状態でＰＮ接合に順方向電流が流れるので実現困難であ
り、この問題を解決するためには回路が複雑となる。
ポンプを用いたものでは、繰り返し動作を行って出力を
規定の負電圧に到達させるので、その時間が長いと共
に、消費電力が大きい。さらに他の負電圧生成回路とし
てスイッチトキャパシタを用いたものでは、切換スイッ
チングトランジスタをツインウエルで構成しても、オフ
状態でＰＮ接合に順方向電流が流れるので実現困難であ
り、この問題を解決するためには回路が複雑となる。
【００１０】
【発明が解決しようとする課題】本発明の目的は、この
ような問題点に鑑み、簡単な構成でより深い負電圧を発
生させることが可能な負電圧生成回路及びこれを備えた
強誘電体メモリ回路並びに集積回路装置を提供すること
にある。
ような問題点に鑑み、簡単な構成でより深い負電圧を発
生させることが可能な負電圧生成回路及びこれを備えた
強誘電体メモリ回路並びに集積回路装置を提供すること
にある。
【００１１】
【課題を解決するための手段及びその作用効果】本発明
による負電圧生成回路の一態様では、対向する第１及び
第２電極を有し該第１電極が出力ノードに接続された第
１キャパシタと、該出力ノードと第１電源電位との間に
接続された第１スイッチ素子と、出力端が第１ノードを
介し該第２電極に接続され、該出力端を選択的に該第１
電源電位、該第１電源電位より高い第２電源電位又はハ
イインピーダンス状態にする第１切換回路と、対向する
第１及び第２電極を有しこの第１電極が該第１ノードに
接続された第２キャパシタと、出力端が第２ノードを介
し該第２キャパシタの第２電極に接続され、この出力端
を選択的に該第１電源電位、該第１電源電位より高い第
３電源電位又はハイインピーダンス状態にする第２切換
回路とを有する。
による負電圧生成回路の一態様では、対向する第１及び
第２電極を有し該第１電極が出力ノードに接続された第
１キャパシタと、該出力ノードと第１電源電位との間に
接続された第１スイッチ素子と、出力端が第１ノードを
介し該第２電極に接続され、該出力端を選択的に該第１
電源電位、該第１電源電位より高い第２電源電位又はハ
イインピーダンス状態にする第１切換回路と、対向する
第１及び第２電極を有しこの第１電極が該第１ノードに
接続された第２キャパシタと、出力端が第２ノードを介
し該第２キャパシタの第２電極に接続され、この出力端
を選択的に該第１電源電位、該第１電源電位より高い第
３電源電位又はハイインピーダンス状態にする第２切換
回路とを有する。
【００１２】制御回路はこの負電圧生成回路に対し、第
１段階において、該第１スイッチ素子をオンにし該第１
及び第２切換回路の出力端をそれぞれ該第２電源電位及
び該第１電源電位にし、第２段階において、該第１切換
回路の出力端をハイインピーダンス状態にした状態で該
第２切換回路の出力端を該第３電源電位にし、第３段階
において、該第１スイッチ素子をオフにし該第２切換回
路の出力端をハイインピーダンス状態にした状態で該第
１切換回路の出力端を該第１電源電位にする。
１段階において、該第１スイッチ素子をオンにし該第１
及び第２切換回路の出力端をそれぞれ該第２電源電位及
び該第１電源電位にし、第２段階において、該第１切換
回路の出力端をハイインピーダンス状態にした状態で該
第２切換回路の出力端を該第３電源電位にし、第３段階
において、該第１スイッチ素子をオフにし該第２切換回
路の出力端をハイインピーダンス状態にした状態で該第
１切換回路の出力端を該第１電源電位にする。
【００１３】この構成によれば、第１及び第２キャパシ
タは第１〜３段階の動作によりそれぞれ例えば図３
（Ａ）〜（Ｃ）に示す状態になり、電源電位ＶＤＤに対
し−ＶＤＤより深い負電圧を簡単な構成で発生させるこ
とが可能となる。
タは第１〜３段階の動作によりそれぞれ例えば図３
（Ａ）〜（Ｃ）に示す状態になり、電源電位ＶＤＤに対
し−ＶＤＤより深い負電圧を簡単な構成で発生させるこ
とが可能となる。
【００１４】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
説明から明らかになる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態を説明する。
実施形態を説明する。
【００１６】図１は、本発明の一実施形態の負電圧生成
回路１０を示す回路図である。
回路１０を示す回路図である。
【００１７】キャパシタＣ１の一方及び他方の電極はそ
れぞれ出力ノードＮＯ及びノードＮ１に接続されてい
る。出力ノードＮＯは、ＰＭＯＳトランジスタスイッチ
ＳＷ１を介してグランド電位に接続されている。ノード
Ｎ１は、キャパシタＣ２の一方の電極及び切換回路１１
の出力端に接続されている。
れぞれ出力ノードＮＯ及びノードＮ１に接続されてい
る。出力ノードＮＯは、ＰＭＯＳトランジスタスイッチ
ＳＷ１を介してグランド電位に接続されている。ノード
Ｎ１は、キャパシタＣ２の一方の電極及び切換回路１１
の出力端に接続されている。
【００１８】切換回路１１は、ノードＮ１を選択的に０
Ｖ、電源電位ＶＤＤ又はハイインピーダンス状態にする
ためのものである。切換回路１１は、ノードＮ１とグラ
ンド電位との間に接続されたＮＭＯＳトランジスタスイ
ッチＳＷ２と、ソースがノードＮ１に接続されたＮＭＯ
ＳトランジスタスイッチＳＷ３Ａと、ＳＷ３Ａのドレイ
ンを選択的に電源電位ＶＤＤ又はグランド電位にする切
換スイッチＳＷ４、例えばＣＭＯＳインバータと、一端
がノードＮ３を介してＮＭＯＳトランジスタスイッチＳ
Ｗ３Ａのゲートに接続されたＮＭＯＳトランジスタスイ
ッチＳＷ５と、ＳＷ５の他端を選択的に電源電位ＶＤＤ
又はグランド電位にする切換スイッチＳＷ６、例えばＣ
ＭＯＳインバータとを備えている。
Ｖ、電源電位ＶＤＤ又はハイインピーダンス状態にする
ためのものである。切換回路１１は、ノードＮ１とグラ
ンド電位との間に接続されたＮＭＯＳトランジスタスイ
ッチＳＷ２と、ソースがノードＮ１に接続されたＮＭＯ
ＳトランジスタスイッチＳＷ３Ａと、ＳＷ３Ａのドレイ
ンを選択的に電源電位ＶＤＤ又はグランド電位にする切
換スイッチＳＷ４、例えばＣＭＯＳインバータと、一端
がノードＮ３を介してＮＭＯＳトランジスタスイッチＳ
Ｗ３Ａのゲートに接続されたＮＭＯＳトランジスタスイ
ッチＳＷ５と、ＳＷ５の他端を選択的に電源電位ＶＤＤ
又はグランド電位にする切換スイッチＳＷ６、例えばＣ
ＭＯＳインバータとを備えている。
【００１９】キャパシタＣ２の他方の電極は、ノードＮ
２を介して切換回路１２の出力端に接続されている。切
換回路１２は、ノードＮ２を選択的に０Ｖ、電源電位Ｖ
ＤＤ又はハイインピーダンス状態にするためのものであ
り、ノードＮ２とグランド電位との間に接続されたＮＭ
ＯＳトランジスタスイッチＳＷ７と、ノードＮ２と電源
電位ＶＤＤとの間に接続されたＰＭＯＳトランジスタス
イッチＳＷ８とを備えている。
２を介して切換回路１２の出力端に接続されている。切
換回路１２は、ノードＮ２を選択的に０Ｖ、電源電位Ｖ
ＤＤ又はハイインピーダンス状態にするためのものであ
り、ノードＮ２とグランド電位との間に接続されたＮＭ
ＯＳトランジスタスイッチＳＷ７と、ノードＮ２と電源
電位ＶＤＤとの間に接続されたＰＭＯＳトランジスタス
イッチＳＷ８とを備えている。
【００２０】これらＰＭＯＳトランジスタスイッチＳＷ
１、ＮＭＯＳトランジスタスイッチＳＷ２、ＳＷ７及び
ＰＭＯＳトランジスタスイッチＳＷ８はそれぞれ、制御
回路１３からの制御信号Ｓ１、Ｓ２、Ｓ７及びＳ８によ
りオン／オフ制御される。切換スイッチＳＷ４及びＳＷ
６はそれぞれ、制御回路１３からの制御信号Ｓ４及びＳ
６により切換制御される。
１、ＮＭＯＳトランジスタスイッチＳＷ２、ＳＷ７及び
ＰＭＯＳトランジスタスイッチＳＷ８はそれぞれ、制御
回路１３からの制御信号Ｓ１、Ｓ２、Ｓ７及びＳ８によ
りオン／オフ制御される。切換スイッチＳＷ４及びＳＷ
６はそれぞれ、制御回路１３からの制御信号Ｓ４及びＳ
６により切換制御される。
【００２１】図２は、図１の回路の動作を示す電圧波形
及びスイッチの状態を示す。図２では、電源電位ＶＤＤ
が１．５Ｖである場合を示している。図２で時刻ｔｉの
ｉの値が間欠的であるのは、後述の図５と対応させるた
めである。図１の回路の動作は段階Ａ〜Ｃに分けられ、
それぞれ図３（Ａ）〜（Ｃ）に対応している。
及びスイッチの状態を示す。図２では、電源電位ＶＤＤ
が１．５Ｖである場合を示している。図２で時刻ｔｉの
ｉの値が間欠的であるのは、後述の図５と対応させるた
めである。図１の回路の動作は段階Ａ〜Ｃに分けられ、
それぞれ図３（Ａ）〜（Ｃ）に対応している。
【００２２】最初、ノードＮ１〜Ｎ３、制御信号Ｓ１、
Ｓ２及びＳ７が０Ｖ、制御信号Ｓ８が電源電位ＶＤＤ、
切換スイッチＳＷ４及びＳＷ６が０Ｖ側であるとする。
このとき、ＰＭＯＳトランジスタスイッチＳＷ１及びＳ
Ｗ８並びにＮＭＯＳトランジスタスイッチＳＷ２、ＳＷ
３Ａ、ＳＷ５及びＳＷ７がオフである。
Ｓ２及びＳ７が０Ｖ、制御信号Ｓ８が電源電位ＶＤＤ、
切換スイッチＳＷ４及びＳＷ６が０Ｖ側であるとする。
このとき、ＰＭＯＳトランジスタスイッチＳＷ１及びＳ
Ｗ８並びにＮＭＯＳトランジスタスイッチＳＷ２、ＳＷ
３Ａ、ＳＷ５及びＳＷ７がオフである。
【００２３】段階Ａ
（ｔ２）制御信号Ｓ１及びＳ７がそれぞれ−１Ｖ及び電
源電位ＶＤＤに遷移してＰＭＯＳトランジスタスイッチ
ＳＷ１及びＮＭＯＳトランジスタスイッチＳＷ７がオン
になる。また、切換スイッチＳＷ６が電源電位ＶＤＤ側
に切り換えられて、ＮＭＯＳトランジスタスイッチＳＷ
５がオンになり、ＮＭＯＳトランジスタスイッチＳＷ５
のゲートとノードＮ３との電位差がＮＭＯＳトランジス
タスイッチＳＷ５の閾値電圧Ｖｔｈｎに等しくなるまで
ノードＮ３の電位が上昇する。Ｖｔｈｎ＝０．５Ｖであ
るとする。この場合、ノードＮ３は１．０Ｖまで上昇
し、ＮＭＯＳトランジスタスイッチＳＷ５がオフになっ
てノードＮ３がフローティング状態になる。
源電位ＶＤＤに遷移してＰＭＯＳトランジスタスイッチ
ＳＷ１及びＮＭＯＳトランジスタスイッチＳＷ７がオン
になる。また、切換スイッチＳＷ６が電源電位ＶＤＤ側
に切り換えられて、ＮＭＯＳトランジスタスイッチＳＷ
５がオンになり、ＮＭＯＳトランジスタスイッチＳＷ５
のゲートとノードＮ３との電位差がＮＭＯＳトランジス
タスイッチＳＷ５の閾値電圧Ｖｔｈｎに等しくなるまで
ノードＮ３の電位が上昇する。Ｖｔｈｎ＝０．５Ｖであ
るとする。この場合、ノードＮ３は１．０Ｖまで上昇
し、ＮＭＯＳトランジスタスイッチＳＷ５がオフになっ
てノードＮ３がフローティング状態になる。
【００２４】（ｔ８）切換スイッチＳＷ４が電源電位Ｖ
ＤＤ側に切り換えられる。ＮＭＯＳトランジスタスイッ
チＳＷ３Ａのドレイン・ゲート間の寄生容量により、フ
ローティング状態のノードＮ３の電位がＮＭＯＳトラン
ジスタスイッチＳＷ３Ａのドレイン電位上昇に追従して
約２Ｖまで上昇する。これによりＮＭＯＳトランジスタ
スイッチＳＷ３Ａがオンになり、ノードＮ１が電源電位
ＶＤＤまで上昇する。この際、ＮＭＯＳトランジスタス
イッチＳＷ５はオフである。
ＤＤ側に切り換えられる。ＮＭＯＳトランジスタスイッ
チＳＷ３Ａのドレイン・ゲート間の寄生容量により、フ
ローティング状態のノードＮ３の電位がＮＭＯＳトラン
ジスタスイッチＳＷ３Ａのドレイン電位上昇に追従して
約２Ｖまで上昇する。これによりＮＭＯＳトランジスタ
スイッチＳＷ３Ａがオンになり、ノードＮ１が電源電位
ＶＤＤまで上昇する。この際、ＮＭＯＳトランジスタス
イッチＳＷ５はオフである。
【００２５】このような動作により、キャパシタＣ１及
びＣ２は図３（Ａ）に示す状態になる。
びＣ２は図３（Ａ）に示す状態になる。
【００２６】段階Ｂ
（ｔ９）切換スイッチＳＷ６が０Ｖ側に切り換えられ
て、ＮＭＯＳトランジスタスイッチＳＷ５がオンにな
り、ノードＮ３が０Ｖに遷移する。これにより、ＮＭＯ
ＳトランジスタＳＷ３ＡがオフになってノードＮ１がフ
ローティング状態になる。また、制御信号Ｓ７が０Ｖに
遷移してＮＭＯＳトランジスタスイッチＳＷ７がオフに
なり、ノードＮ２がフローティング状態になる。
て、ＮＭＯＳトランジスタスイッチＳＷ５がオンにな
り、ノードＮ３が０Ｖに遷移する。これにより、ＮＭＯ
ＳトランジスタＳＷ３ＡがオフになってノードＮ１がフ
ローティング状態になる。また、制御信号Ｓ７が０Ｖに
遷移してＮＭＯＳトランジスタスイッチＳＷ７がオフに
なり、ノードＮ２がフローティング状態になる。
【００２７】（ｔ１２）制御信号Ｓ８が０Ｖに遷移して
ＰＭＯＳトランジスタスイッチＳＷ８がオンになり、ノ
ードＮ２が電源電位ＶＤＤまで上昇する。これによりノ
ードＮ１の電位が、キャパシタＣ１とＣ２の容量比によ
り定まる電位、例えば２．０Ｖまで上昇する。
ＰＭＯＳトランジスタスイッチＳＷ８がオンになり、ノ
ードＮ２が電源電位ＶＤＤまで上昇する。これによりノ
ードＮ１の電位が、キャパシタＣ１とＣ２の容量比によ
り定まる電位、例えば２．０Ｖまで上昇する。
【００２８】このような動作により、キャパシタＣ１及
びＣ２は図３（Ｂ）に示す状態になる。
びＣ２は図３（Ｂ）に示す状態になる。
【００２９】段階Ｃ
（ｔ１４）制御信号Ｓ８及びＳ１がそれぞれ電源電位Ｖ
ＤＤ及び０Ｖに遷移してＰＭＯＳトランジスタスイッチ
ＳＷ８及びＳＷ１が共にオフになり、ノードＮ２及びＮ
Ｏがフローティング状態になる。
ＤＤ及び０Ｖに遷移してＰＭＯＳトランジスタスイッチ
ＳＷ８及びＳＷ１が共にオフになり、ノードＮ２及びＮ
Ｏがフローティング状態になる。
【００３０】（ｔ１５）制御信号Ｓ２が電源電位ＶＤＤ
に遷移してＮＭＯＳトランジスタスイッチＳＷ２がオン
になり、ノードＮ１が０Ｖまで低下する。フローティン
グ状態のノードＮ２及びＮＯはこの低下に追従してそれ
ぞれ−０．５Ｖ（ノードＮ２の寄生容量は無視できると
する。）及び−（２−α）Ｖとなる。ここにαは、図８
で説明したものと同じであり、Ｃ１の容量と、出力ノー
ドＮＯとグランド線との間及びＰＭＯＳトランジスタス
イッチＳＷ１の電極間の寄生容量とに依存し、該寄生容
量が無視できる場合には０Ｖである。αは例えば、０．
１Ｖである。また、制御信号Ｓ１が０Ｖであるので、出
力ノードＮＯが−（２−α）Ｖまで低下してもＰＭＯＳ
トランジスタスイッチＳＷ１はオフを維持する。
に遷移してＮＭＯＳトランジスタスイッチＳＷ２がオン
になり、ノードＮ１が０Ｖまで低下する。フローティン
グ状態のノードＮ２及びＮＯはこの低下に追従してそれ
ぞれ−０．５Ｖ（ノードＮ２の寄生容量は無視できると
する。）及び−（２−α）Ｖとなる。ここにαは、図８
で説明したものと同じであり、Ｃ１の容量と、出力ノー
ドＮＯとグランド線との間及びＰＭＯＳトランジスタス
イッチＳＷ１の電極間の寄生容量とに依存し、該寄生容
量が無視できる場合には０Ｖである。αは例えば、０．
１Ｖである。また、制御信号Ｓ１が０Ｖであるので、出
力ノードＮＯが−（２−α）Ｖまで低下してもＰＭＯＳ
トランジスタスイッチＳＷ１はオフを維持する。
【００３１】このような動作により、キャパシタＣ１及
びＣ２は図３（Ｃ）に示す状態になる。
びＣ２は図３（Ｃ）に示す状態になる。
【００３２】図１の負電圧生成回路１０によれば、簡単
な構成で−ＶＤＤよりも低い負電圧を生成することがで
きる。
な構成で−ＶＤＤよりも低い負電圧を生成することがで
きる。
【００３３】図４は、図１の回路が適用された強誘電体
メモリ回路を示す。このメモリ回路は、集積回路装置の
半導体チップに形成されている。図５は、図４の回路の
動作を示すタイムチャートである。負電圧生成回路１０
に関する図５中の信号のタイミングは図２のそれに類似
しており、例えば図２中の時点ｔ２は図５中の時点ｔ２
に対応している。図６は、図５の動作における図４中の
ノードＮＯ、ＮＧ及びビット線ＢＬの電圧波形を示す。
メモリ回路を示す。このメモリ回路は、集積回路装置の
半導体チップに形成されている。図５は、図４の回路の
動作を示すタイムチャートである。負電圧生成回路１０
に関する図５中の信号のタイミングは図２のそれに類似
しており、例えば図２中の時点ｔ２は図５中の時点ｔ２
に対応している。図６は、図５の動作における図４中の
ノードＮＯ、ＮＧ及びビット線ＢＬの電圧波形を示す。
【００３４】一対の強誘電体キャパシタＣＡ及びＣＢは
それぞれ、ＮＭＯＳトランジスタスイッチＳＷＡ及びＳ
ＷＢを介してビット線ＢＬ及び／ＢＬに接続されてお
り、メモリセルからの読出電位差を大きくするために、
相補的な強誘電体キャパシタＣＡ及びＣＢにはそれぞ
れ、例えば図示矢印のように、残留分極が互いに逆方向
になるように書き込まれる。ＮＭＯＳトランジスタスイ
ッチＳＷＡ及びＳＷＢのゲートは共に、ワード線ＷＬに
接続されている。
それぞれ、ＮＭＯＳトランジスタスイッチＳＷＡ及びＳ
ＷＢを介してビット線ＢＬ及び／ＢＬに接続されてお
り、メモリセルからの読出電位差を大きくするために、
相補的な強誘電体キャパシタＣＡ及びＣＢにはそれぞ
れ、例えば図示矢印のように、残留分極が互いに逆方向
になるように書き込まれる。ＮＭＯＳトランジスタスイ
ッチＳＷＡ及びＳＷＢのゲートは共に、ワード線ＷＬに
接続されている。
【００３５】ビット線ＢＬ及び／ＢＬが０Ｖにプリチャ
ージされた状態でワード線ＷＬを高レベルにしてＮＭＯ
ＳトランジスタスイッチＳＷＡ及びＳＷＢをオンにし
（ｔ１）、プレート線ＰＬを０Ｖから電源電位ＶＤＤに
立ち上げると（ｔ１８）、強誘電体キャパシタＣＡ及び
ＣＢの電荷がそれぞれビット線ＢＬ及び／ＢＬへ移動す
る。移動電荷量は、強誘電体キャパシタＣＡの残留分極
の方向により異なる。図４の場合、プレート線ＰＬの立
ち上げにより強誘電体キャパシタＣＡの分極は反転する
が、強誘電体キャパシタＣＢのそれは反転しない。この
ため、ビット線ＢＬへの電荷移動量はビット線／ＢＬの
それよりも大きい。
ージされた状態でワード線ＷＬを高レベルにしてＮＭＯ
ＳトランジスタスイッチＳＷＡ及びＳＷＢをオンにし
（ｔ１）、プレート線ＰＬを０Ｖから電源電位ＶＤＤに
立ち上げると（ｔ１８）、強誘電体キャパシタＣＡ及び
ＣＢの電荷がそれぞれビット線ＢＬ及び／ＢＬへ移動す
る。移動電荷量は、強誘電体キャパシタＣＡの残留分極
の方向により異なる。図４の場合、プレート線ＰＬの立
ち上げにより強誘電体キャパシタＣＡの分極は反転する
が、強誘電体キャパシタＣＢのそれは反転しない。この
ため、ビット線ＢＬへの電荷移動量はビット線／ＢＬの
それよりも大きい。
【００３６】ビット線ＢＬと／ＢＬとの電位差を電荷転
送回路２１で増幅して記憶内容を判定することは可能で
ある。しかしながら、ビット線ＢＬ及び／ＢＬへの電荷
移動によりこれらの電位が上昇して強誘電体キャパシタ
ＣＡ及びＣＢの電極間電圧が低下するので、消費電力低
減のために電源電位ＶＤＤが例えば１．５Ｖと低くなる
と、この電極間電圧低下の影響が大きくなり、ビット線
ＢＬ及び／ＢＬへの電荷移動量が少なくなってビット線
ＢＬと／ＢＬとの間の電位差が減少する。この減少に、
インプリント効果による電荷移動量減少が加わって、誤
読出しが生ずる可能性が増加する。
送回路２１で増幅して記憶内容を判定することは可能で
ある。しかしながら、ビット線ＢＬ及び／ＢＬへの電荷
移動によりこれらの電位が上昇して強誘電体キャパシタ
ＣＡ及びＣＢの電極間電圧が低下するので、消費電力低
減のために電源電位ＶＤＤが例えば１．５Ｖと低くなる
と、この電極間電圧低下の影響が大きくなり、ビット線
ＢＬ及び／ＢＬへの電荷移動量が少なくなってビット線
ＢＬと／ＢＬとの間の電位差が減少する。この減少に、
インプリント効果による電荷移動量減少が加わって、誤
読出しが生ずる可能性が増加する。
【００３７】そこで、ビット線ＢＬは読出回路２０Ａを
介して読出値判定回路３０に接続されている。読出回路
２０Ａは、ノードＮＯを負電位にして（図６のｔ１５〜
ｔ１８）ビット線ＢＬ上の電荷をノードＮＯへ移動させ
ると共に、ビット線ＢＬの電位を０Ｖに維持することに
より、ノードＮＯの電位を、電荷移動量に比例した値Δ
Ｖだけ上昇させる。
介して読出値判定回路３０に接続されている。読出回路
２０Ａは、ノードＮＯを負電位にして（図６のｔ１５〜
ｔ１８）ビット線ＢＬ上の電荷をノードＮＯへ移動させ
ると共に、ビット線ＢＬの電位を０Ｖに維持することに
より、ノードＮＯの電位を、電荷移動量に比例した値Δ
Ｖだけ上昇させる。
【００３８】同様に、ビット線／ＢＬは読出回路２０Ａ
と同一構成の読出回路２０Ｂを介して読出値判定回路３
０に接続されている。読出値判定回路３０は、読出回路
２０Ａと２０Ｂの出力の電位差をセンスアンプで増幅し
て‘０’又は‘１’と判定する。
と同一構成の読出回路２０Ｂを介して読出値判定回路３
０に接続されている。読出値判定回路３０は、読出回路
２０Ａと２０Ｂの出力の電位差をセンスアンプで増幅し
て‘０’又は‘１’と判定する。
【００３９】次に読出回路２０Ａの構成について説明す
る。
る。
【００４０】ビット線ＢＬは、コラムアドレスにより選
択的にオンにされるコラムスイッチＳＷ１０の一端に接
続されている。コラムスイッチＳＷ１０は、ＮＭＯＳト
ランジスタとＰＭＯＳトランジスタとが並列接続された
構成であり、これらＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタのゲートにそれぞれ制御信号Ｓ１０及びこ
れをインバータで反転した信号が供給され、制御信号Ｓ
１０が電源電位ＶＤＤのときオン、０Ｖのときオフにな
る。コラムスイッチＳＷ１０の他端は、一方では、ＮＭ
ＯＳトランジスタスイッチＳＷ１１を介してグランド電
位に接続され、他方ではバス接続用ＮＭＯＳトランジス
タスイッチＳＷ１２及び電荷転送回路２１を介してノー
ド（バス）ＮＯに接続されている。ＮＭＯＳトランジス
タスイッチＳＷ１１は、ＮＭＯＳトランジスタスイッチ
ＳＷ１２がオンの間トランジスタＳ１２のトランジスタ
２２側のノードを０Ｖにプリチャージするとともに、コ
ラムスイッチＳＷ１０がオンになってからプレート線Ｐ
Ｌが立ち上げられる前まで（ｔ２〜ｔ１６）ビット線Ｂ
Ｌを０Ｖにプリチャージするためのものである。
択的にオンにされるコラムスイッチＳＷ１０の一端に接
続されている。コラムスイッチＳＷ１０は、ＮＭＯＳト
ランジスタとＰＭＯＳトランジスタとが並列接続された
構成であり、これらＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタのゲートにそれぞれ制御信号Ｓ１０及びこ
れをインバータで反転した信号が供給され、制御信号Ｓ
１０が電源電位ＶＤＤのときオン、０Ｖのときオフにな
る。コラムスイッチＳＷ１０の他端は、一方では、ＮＭ
ＯＳトランジスタスイッチＳＷ１１を介してグランド電
位に接続され、他方ではバス接続用ＮＭＯＳトランジス
タスイッチＳＷ１２及び電荷転送回路２１を介してノー
ド（バス）ＮＯに接続されている。ＮＭＯＳトランジス
タスイッチＳＷ１１は、ＮＭＯＳトランジスタスイッチ
ＳＷ１２がオンの間トランジスタＳ１２のトランジスタ
２２側のノードを０Ｖにプリチャージするとともに、コ
ラムスイッチＳＷ１０がオンになってからプレート線Ｐ
Ｌが立ち上げられる前まで（ｔ２〜ｔ１６）ビット線Ｂ
Ｌを０Ｖにプリチャージするためのものである。
【００４１】ノードＮＯは、図１の負電圧生成回路１０
の出力端に接続されており、ビット線ＢＬからの電荷は
ノードＮＯを介しキャパシタＣ１へ移動する。キャパシ
タＣ１の容量値が小さいほど、移動電荷量に対するノー
ドＮＯの電位上昇が大きいので、読出回路２０Ａと２０
Ｂの出力電位差が大きくなって誤読出しが生ずる可能性
をより低減することが可能となる。低消費電力化のため
に電源電位ＶＤＤが低くなると、ノードＮＯの電位上昇
を大きくすると共にノードＮＯを負電位に保つために
は、負電圧生成回路１０により生成される負電圧をより
深くする必要がある。上述のような図１の負電圧生成回
路１０は、この要求を満たす。
の出力端に接続されており、ビット線ＢＬからの電荷は
ノードＮＯを介しキャパシタＣ１へ移動する。キャパシ
タＣ１の容量値が小さいほど、移動電荷量に対するノー
ドＮＯの電位上昇が大きいので、読出回路２０Ａと２０
Ｂの出力電位差が大きくなって誤読出しが生ずる可能性
をより低減することが可能となる。低消費電力化のため
に電源電位ＶＤＤが低くなると、ノードＮＯの電位上昇
を大きくすると共にノードＮＯを負電位に保つために
は、負電圧生成回路１０により生成される負電圧をより
深くする必要がある。上述のような図１の負電圧生成回
路１０は、この要求を満たす。
【００４２】電荷転送回路２１は、ＮＭＯＳトランジス
タスイッチＳＷ１２とノードＮＯとの間に接続された電
荷転送用ＰＭＯＳトランジスタ２２と、トランジスタ２
２のソース・ゲート間に直列接続されたキャパシタＣ
３、インバータアンプ２３及びキャパシタＣ４と、イン
バータアンプ２３に並列接続されたリセットスイッチＳ
Ｗ１３とを備えている。キャパシタＣ３及びＣ４は直流
成分カット用である。リセットスイッチＳＷ１３は、ビ
ット線ＢＬからノードＮＯへの電荷転送前に制御信号Ｓ
１３を電源電位ＶＤＤにしてこれをオンにし次いでプレ
ート線ＰＬの立ち上げ（ｔ１８）前にオフにすることに
より（ｔ３〜ｔ１３）、インバータアンプ２３の入出力
の動作点を同電位ＶＤＤ／２にして、アンプ感度を最大
にすると共に、アンプの入出力特性を線形にするための
ものである。
タスイッチＳＷ１２とノードＮＯとの間に接続された電
荷転送用ＰＭＯＳトランジスタ２２と、トランジスタ２
２のソース・ゲート間に直列接続されたキャパシタＣ
３、インバータアンプ２３及びキャパシタＣ４と、イン
バータアンプ２３に並列接続されたリセットスイッチＳ
Ｗ１３とを備えている。キャパシタＣ３及びＣ４は直流
成分カット用である。リセットスイッチＳＷ１３は、ビ
ット線ＢＬからノードＮＯへの電荷転送前に制御信号Ｓ
１３を電源電位ＶＤＤにしてこれをオンにし次いでプレ
ート線ＰＬの立ち上げ（ｔ１８）前にオフにすることに
より（ｔ３〜ｔ１３）、インバータアンプ２３の入出力
の動作点を同電位ＶＤＤ／２にして、アンプ感度を最大
にすると共に、アンプの入出力特性を線形にするための
ものである。
【００４３】時点ｔ１８でのプレート線ＰＬの立ち上げ
により強誘電体キャパシタＣＡ上の電荷がビット線ＢＬ
へ移動してその電位が０Ｖから上昇しようとすると、イ
ンバータアンプ２３によりＰＭＯＳトランジスタ２２の
ゲート電位が低下してビット線ＢＬからノードＮＯへの
移動電荷量が増加する。逆にビット線ＢＬの電位が０Ｖ
より低下しようとすると、インバータアンプ２３により
ＰＭＯＳトランジスタ２２のゲート電位が上昇してビッ
ト線ＢＬからノードＮＯへの電界移動量が減少又は停止
して、ビット線ＢＬの電位が上昇しようとする。これに
より、ビット線ＢＬの電位が０Ｖに維持されると共に、
ビット線ＢＬからノードＮＯへの電荷移動により、ノー
ドＮＯの電位がΔＶだけ上昇する。
により強誘電体キャパシタＣＡ上の電荷がビット線ＢＬ
へ移動してその電位が０Ｖから上昇しようとすると、イ
ンバータアンプ２３によりＰＭＯＳトランジスタ２２の
ゲート電位が低下してビット線ＢＬからノードＮＯへの
移動電荷量が増加する。逆にビット線ＢＬの電位が０Ｖ
より低下しようとすると、インバータアンプ２３により
ＰＭＯＳトランジスタ２２のゲート電位が上昇してビッ
ト線ＢＬからノードＮＯへの電界移動量が減少又は停止
して、ビット線ＢＬの電位が上昇しようとする。これに
より、ビット線ＢＬの電位が０Ｖに維持されると共に、
ビット線ＢＬからノードＮＯへの電荷移動により、ノー
ドＮＯの電位がΔＶだけ上昇する。
【００４４】ＰＭＯＳトランジスタ２２のゲートは、ノ
ードＮＧを介し、第１及び第２のバイアス電位を順に生
成するゲートバイアス生成回路２４の出力端に接続され
ている。第１のバイアス電圧は、スイッチＳＷ１０〜Ｓ
Ｗ１２が共にオンでノードＮＯがリセット前の負電位、
例えば−１．０Ｖである時にＰＭＯＳトランジスタ２２
をオンにさせて（ｔ６〜ｔ１３）ノードＮＯを０Ｖにリ
セットするためのものである。第２のバイアス電圧は、
ビット線ＢＬ上の電荷をノードＮＯへ転送する時（ｔ１
８〜ｔ１９）にＰＭＯＳトランジスタ２２のゲート・ソ
ース間に閾値電圧Ｖｔｈｐ＝−０．５Ｖを印加するため
のものである。
ードＮＧを介し、第１及び第２のバイアス電位を順に生
成するゲートバイアス生成回路２４の出力端に接続され
ている。第１のバイアス電圧は、スイッチＳＷ１０〜Ｓ
Ｗ１２が共にオンでノードＮＯがリセット前の負電位、
例えば−１．０Ｖである時にＰＭＯＳトランジスタ２２
をオンにさせて（ｔ６〜ｔ１３）ノードＮＯを０Ｖにリ
セットするためのものである。第２のバイアス電圧は、
ビット線ＢＬ上の電荷をノードＮＯへ転送する時（ｔ１
８〜ｔ１９）にＰＭＯＳトランジスタ２２のゲート・ソ
ース間に閾値電圧Ｖｔｈｐ＝−０．５Ｖを印加するため
のものである。
【００４５】ゲートバイアス生成回路２４では、ノード
ＮＧが、ダイオードＤ１及びＰＭＯＳトランジスタスイ
ッチＳＷ１４を介してグランド電位に接続されている。
図４のダイオードＤ１は、ダイオード接続されたＰＭＯ
Ｓトランジスタで構成されている。ＰＭＯＳトランジス
タスイッチＳＷ１４がオンのとき、ノードＮＧの電位は
グランド電位よりダイオードＤ１の順方向電圧（＝−Ｖ
ｔｈｐ）０．５Ｖだけ低い−０．５Ｖになる。上記第１
バイアス電圧−１．０Ｖを生成するために、ノードＮＧ
がキャパシタＣ５の一方の電極に接続され、キャパシタ
Ｃ５の他方の電極が、一方ではＮＭＯＳトランジスタス
イッチＳＷ１５を介してグランド電位に接続され、他方
ではＰＭＯＳトランジスタスイッチＳＷ１６を介して電
源電位ＶＤＤに接続されている。トランジスタスイッチ
ＳＷ１５及びＳＷ１６のゲートにはそれぞれ制御信号Ｓ
１５及びＳ１６が供給される。
ＮＧが、ダイオードＤ１及びＰＭＯＳトランジスタスイ
ッチＳＷ１４を介してグランド電位に接続されている。
図４のダイオードＤ１は、ダイオード接続されたＰＭＯ
Ｓトランジスタで構成されている。ＰＭＯＳトランジス
タスイッチＳＷ１４がオンのとき、ノードＮＧの電位は
グランド電位よりダイオードＤ１の順方向電圧（＝−Ｖ
ｔｈｐ）０．５Ｖだけ低い−０．５Ｖになる。上記第１
バイアス電圧−１．０Ｖを生成するために、ノードＮＧ
がキャパシタＣ５の一方の電極に接続され、キャパシタ
Ｃ５の他方の電極が、一方ではＮＭＯＳトランジスタス
イッチＳＷ１５を介してグランド電位に接続され、他方
ではＰＭＯＳトランジスタスイッチＳＷ１６を介して電
源電位ＶＤＤに接続されている。トランジスタスイッチ
ＳＷ１５及びＳＷ１６のゲートにはそれぞれ制御信号Ｓ
１５及びＳ１６が供給される。
【００４６】ＰＭＯＳトランジスタスイッチＳＷ１６が
オン状態（〜ｔ５）でＰＭＯＳトランジスタスイッチＳ
Ｗ１４がオン（ｔ２〜ｔ４）にされてノードＮＧが−Ｖ
ｔｈｐ＝０．５Ｖになり、次にＰＭＯＳトランジスタス
イッチＳＷ１４がオフ（ｔ４〜ｔ１３）にされてノード
ＮＧがフローティング状態となる。この状態でＰＭＯＳ
トランジスタスイッチＳＷ１６をオフ（ｔ５〜ｔ２０）
にし、ＮＭＯＳトランジスタスイッチＳＷ１５をオン
（ｔ６〜ｔ１３）にすることにより、ノードＮＧが０．
５Ｖから−１．０Ｖに変化する。
オン状態（〜ｔ５）でＰＭＯＳトランジスタスイッチＳ
Ｗ１４がオン（ｔ２〜ｔ４）にされてノードＮＧが−Ｖ
ｔｈｐ＝０．５Ｖになり、次にＰＭＯＳトランジスタス
イッチＳＷ１４がオフ（ｔ４〜ｔ１３）にされてノード
ＮＧがフローティング状態となる。この状態でＰＭＯＳ
トランジスタスイッチＳＷ１６をオフ（ｔ５〜ｔ２０）
にし、ＮＭＯＳトランジスタスイッチＳＷ１５をオン
（ｔ６〜ｔ１３）にすることにより、ノードＮＧが０．
５Ｖから−１．０Ｖに変化する。
【００４７】上記第２バイアス電圧を生成するために、
ＰＭＯＳトランジスタスイッチＳＷ１４のゲートが、一
方ではダイオードＤ２を介してクランド電位に接続さ
れ、他方ではキャパシタＣ６を介してインバータ２５の
出力端に接続され、インバータ２５の入力端に制御信号
Ｓ１４が供給される。制御信号Ｓ１４が０Ｖの時（ｔ４
〜ｔ１３）、キャパシタＣ６が充電される。この時、Ｐ
ＭＯＳトランジスタスイッチＳＷ１４のゲート電位は、
ダイオードＤ２の順方向電圧０．５Ｖに等しくなる。こ
の状態から制御信号Ｓ１４が電源電位ＶＤＤに遷移する
と（ｔ１３）、ＰＭＯＳトランジスタスイッチＳＷ１４
のゲートが、−１Ｖまで低下しフローティング状態にな
り、ＰＭＯＳトランジスタスイッチＳＷ１４がオンにな
り、ノードＮＧの電位が−１Ｖから上昇する。ノードＮ
Ｇの電位が０．５Ｖだけ上昇して第２バイアス電位−
０．５Ｖになると、ＰＭＯＳトランジスタＤ１がオフに
なるので、ノードＮＧの電位は−０．５Ｖより高くなら
ない。
ＰＭＯＳトランジスタスイッチＳＷ１４のゲートが、一
方ではダイオードＤ２を介してクランド電位に接続さ
れ、他方ではキャパシタＣ６を介してインバータ２５の
出力端に接続され、インバータ２５の入力端に制御信号
Ｓ１４が供給される。制御信号Ｓ１４が０Ｖの時（ｔ４
〜ｔ１３）、キャパシタＣ６が充電される。この時、Ｐ
ＭＯＳトランジスタスイッチＳＷ１４のゲート電位は、
ダイオードＤ２の順方向電圧０．５Ｖに等しくなる。こ
の状態から制御信号Ｓ１４が電源電位ＶＤＤに遷移する
と（ｔ１３）、ＰＭＯＳトランジスタスイッチＳＷ１４
のゲートが、−１Ｖまで低下しフローティング状態にな
り、ＰＭＯＳトランジスタスイッチＳＷ１４がオンにな
り、ノードＮＧの電位が−１Ｖから上昇する。ノードＮ
Ｇの電位が０．５Ｖだけ上昇して第２バイアス電位−
０．５Ｖになると、ＰＭＯＳトランジスタＤ１がオフに
なるので、ノードＮＧの電位は−０．５Ｖより高くなら
ない。
【００４８】このようなゲートバイアス生成回路２４
は、上記文献１及び２に開示された回路より構成が簡単
であり、また、キャパシタの数も少ないので、消費電力
を低減することができる。
は、上記文献１及び２に開示された回路より構成が簡単
であり、また、キャパシタの数も少ないので、消費電力
を低減することができる。
【００４９】なお、本発明には外にも種々の変形例が含
まれる。
まれる。
【００５０】例えば、分極反転が生じないキャパシタＣ
１〜Ｃ６として強誘電体キャパシタを用いることによ
り、チップ上専有面積を低減させてもよい。
１〜Ｃ６として強誘電体キャパシタを用いることによ
り、チップ上専有面積を低減させてもよい。
【００５１】また、図４において、読出回路２０Ｂ及び
これに接続されたメモリセルを備える替わりに、参照電
位を判定回路３０に供給する構成であってもよい。
これに接続されたメモリセルを備える替わりに、参照電
位を判定回路３０に供給する構成であってもよい。
【図１】本発明の一実施形態の負電圧生成回路を示す図
である。
である。
【図２】図１の回路の動作を示す電圧波形及びスイッチ
の状態を示す図である。
の状態を示す図である。
【図３】（Ａ）〜（Ｃ）は図２の動作における図１中の
Ｃ１及びＣ２に関する３状態説明図である。
Ｃ１及びＣ２に関する３状態説明図である。
【図４】図１の回路が適用された強誘電体メモリ回路を
示す図である。
示す図である。
【図５】図４の回路の動作を示すタイムチャートであ
る。
る。
【図６】図５の動作における図４中のノードＮＯ、ＮＧ
及びビット線ＢＬの電圧波形図である。
及びビット線ＢＬの電圧波形図である。
【図７】従来の負電圧生成回路を示す図である。
【図８】図７の回路の動作を示す電圧波形図である。
１０ 負電圧生成回路
１３ 制御回路
２０Ａ、２０Ｂ 読出回路
２１ 電荷転送回路
２２ ＰＭＯＳトランジスタ
２３ インバータアンプ
２４ ゲートバイアス生成回路
２５ インバータ
３０ 読出値判定回路
Ｃ１〜Ｃ６ キャパシタ
ＣＡ、ＣＢ 強誘電体キャパシタ
ＳＷ１、ＳＷ３、ＳＷ８、ＳＷ１４、ＳＷ１６ ＰＭＯ
Ｓトランジスタスイッチ ＳＷ２、ＳＷ３Ａ、ＳＷ５、ＳＷ７、ＳＷ１１、ＳＷ１
２、ＳＷ１５、ＳＷＡ、ＳＷＢ ＮＭＯＳトランジスタ
スイッチ ＳＷ４、ＳＷ６ 切換スイッチ ＳＷ１０ コラムスイッチ ＳＷ１３ リセットスイッチ Ｄ１、Ｄ２ ダイオード Ｓ１〜Ｓ１６ 制御信号 ＮＯ 出力ノード
Ｓトランジスタスイッチ ＳＷ２、ＳＷ３Ａ、ＳＷ５、ＳＷ７、ＳＷ１１、ＳＷ１
２、ＳＷ１５、ＳＷＡ、ＳＷＢ ＮＭＯＳトランジスタ
スイッチ ＳＷ４、ＳＷ６ 切換スイッチ ＳＷ１０ コラムスイッチ ＳＷ１３ リセットスイッチ Ｄ１、Ｄ２ ダイオード Ｓ１〜Ｓ１６ 制御信号 ＮＯ 出力ノード
Claims (10)
- 【請求項１】 対向する第１及び第２電極を有し該第１
電極が出力ノードに接続された第１キャパシタと、 該出力ノードと第１電源電位との間に接続された第１ス
イッチ素子と、 出力端が第１ノードを介し該第２電極に接続され、該出
力端を選択的に該第１電源電位、該第１電源電位より高
い第２電源電位又はハイインピーダンス状態にする第１
切換回路と、 対向する第１及び第２電極を有しこの第１電極が該第１
ノードに接続された第２キャパシタと、 出力端が第２ノードを介し該第２キャパシタの第２電極
に接続され、この出力端を選択的に該第１電源電位、該
第１電源電位より高い第３電源電位又はハイインピーダ
ンス状態にする第２切換回路と、 第１段階において、該第１スイッチ素子をオンにし該第
１及び第２切換回路の出力端をそれぞれ該第２電源電位
及び該第１電源電位にし、第２段階において、該第１切
換回路の出力端をハイインピーダンス状態にした状態で
該第２切換回路の出力端を該第３電源電位にし、第３段
階において、該第１スイッチ素子をオフにし該第２切換
回路の出力端をハイインピーダンス状態にした状態で該
第１切換回路の出力端を該第１電源電位にするように、
該第１スイッチ素子、該第１切換回路及び該第２切換回
路を制御する制御回路と、 を有することを特徴とする負電圧生成回路。 - 【請求項２】 上記第１切換回路は、 上記第１ノードと上記第１電源電位との間に接続された
第２スイッチ素子と、 電流路の第１端が該第１ノードに接続された第３スイッ
チ素子と、 該第３スイッチ素子の電流路の第２端を選択的に上記第
１又は第２電源電位に切り換える第４スイッチ素子と、 を有することを特徴とする請求項１記載の負電圧生成回
路。 - 【請求項３】 上記第１切換回路において、上記第２及
び第３スイッチ素子はいずれもＮＭＯＳトランジスタで
あり、該第１切換回路はさらに、 電流路の第１端が該第３スイッチ素子のゲートに接続さ
れゲートが上記第２電源電位に接続された第５スイッチ
素子としてのＮＭＯＳトランジスタと、 該第５スイッチ素子の電流路の第２端を選択的に上記第
１又は第２電源電位に切り換える第６スイッチ素子と、 を有することを特徴とする請求項２記載の負電圧生成回
路。 - 【請求項４】 上記第２切換回路は、 上記第２ノードと上記第１電源電位との間に接続された
第７スイッチ素子と、 該第２ノードと上記第２電源電位との間に接続された第
８スイッチ素子と、 を有することを特徴とする請求項１乃至３のいずれか１
つに記載の負電圧生成回路。 - 【請求項５】 上記第２切換回路において、上記第７及
び第８スイッチ素子はそれぞれＮＭＯＳトランジスタ及
びＰＭＯＳトランジスタであることを特徴とする請求項
１乃至４のいずれか１つに記載の負電圧生成回路。 - 【請求項６】 上記第１スイッチ素子はＰＭＯＳトラン
ジスタであることを特徴とする請求項１乃至５のいずれ
か１つに記載の負電圧生成回路。 - 【請求項７】 上記第３電源電位は上記第２電源電位に
等しいことを特徴とする請求項１乃至６のいずれか１つ
に記載の負電圧生成回路。 - 【請求項８】 メモリセルを構成する強誘電体キャパシ
タの残留分極に応じた電荷量を、第１電源電位にリセッ
トされたビット線に転送してリードする負電圧生成回路
及びこれを備えた強誘電体メモリ回路並びに集積回路装
置において、 請求項１乃至７のいずれか１つに記載の負電圧生成回路
と、 該ビット線と該負電圧生成回路の出力ノードとの間に接
続され、該負電圧生成回路の制御回路が上記第３段階の
動作を行った後に、該ビット線が該第１電源電位を維持
するように該ビット線上の電荷を該出力ノードに転送す
る電荷転送回路と、 該出力ノードへの電荷転送後の該出力ノードの電位に基
づいて該メモリセルから読み出した値を判定する読出値
判定回路と、 を有することを特徴とする強誘電体メモリ回路。 - 【請求項９】 請求項１乃至７のいずれか１つに記載の
負電圧生成回路が形成された半導体チップを有すること
を特徴とする集積回路装置。 - 【請求項１０】 請求項８の強誘電体メモリ回路が形成
された半導体チップを有することを特徴とする集積回路
装置。
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