JP2771880B2

JP2771880B2 - 半導体装置

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Publication number: JP2771880B2
Application number: JP2041076A
Authority: JP
Inventors: 儀延中込; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-02-23
Filing date: 1990-02-23
Publication date: 1998-07-02
Anticipated expiration: 2013-07-02
Also published as: JPH03245393A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は半導体装置、特に微細素子で構成され、低電
圧で動作する高速、高集積の半導体装置に関する。

［従来の技術］半導体集積回路のLSI化（高集積化、LSI＝Large Scal
e Integration）は、その構成素子であるMOSトランジス
タの微細化により進められてきた。素子の寸法が0.5ミ
クロン以下のいわゆるディープサブミクロンLSIになる
と、素子の耐圧の低下とともにLSIの消費する電力の増
大が問題になってくる。このような問題に対しては、素
子の微細化にともなって動作電源電圧を低下させること
が有効な手段であると考えられる。

現在のLSIの電源電圧としては5Vが主流であるため、
微細な素子でLSIを構成する手段として、LSIチップ上に
外部電源電圧を降圧する電圧変換回路を搭載する技術
が、アイ・イー・イー・イー・ジャーナル・オブ・ソリ
ッド・ステート・サーキッツ、第21巻、第５号、第605
〜第611頁（1986）（IEEE Jounal of Solid−State Cir
cuits,vol.21,No.5,pp.605−611,October 1986）におい
て論じられている。この場合の外部電源電圧と内部電源
電圧の値は、それぞれ5Vと3.5Vである。このように、LS
Iの中でも最高集積度のダイナミックRAM（DRAM＝Dynami
c Random Access Memory）で消費電力の問題が顕在化し
つつある。こうした傾向に合わせて、LSIの外部電圧そ
のものを下げようという動きもある。例えば、0.3ミク
ロンの加工技術を用いる64メガビットDRAMでは外部電源
電圧は3.3Vに標準化される予定である。集積度の向上に
したがって、外部電源電圧はさらに低下する可能性があ
る。

また近年、可搬型電子機器の普及に伴い、電池動作
や、電池での情報保持が可能な低電圧・低消費電力のLS
Iに対する需要が高まってきている。このような用途に
対しては、最小１〜1.5Vで動作するLSIが必要とされ
る。

このような集積度の向上と低電圧化は、一方でLSIの
性能向上を難しくしている。その端的な例が、DRAMにお
ける中間電圧（VCC/2）発生回路である、データ線をVCC
/2電圧にプリチャージするDRAM方式は、高速性、低消費
電力、対雑音性といった特徴によって、CMOS回路ととも
に１メガビット以降のDRAMの主流になっている。このVC
C/2電圧を発生させる従来の中間電圧発生回路の例は、
アイ・イー・イー・イー・ジャーナル・オブ・ソリッド
・ステート・サーキッツ、第21巻、第５号、第643〜第6
48頁（1986）（IEEE Jounal of Solid−State Circuit
s,vol.21,No.5,pp.643−648,October 1986）に述べられ
ているが、このような回路には次のような問題がある。

［発明が解決しようとする課題］低電圧化と高集積化により、従来の中間電圧発生回路
では以下の二つの問題が生じる。

（１）電源電圧の低下に伴い、電圧設定精度が低下し、
信号対雑音（S/N）比が悪化する。

（２）素子がソース・フォロワ・モードで動作するので
応答速度がトランジスタの駆動能力と負荷容量の値で決
まることになり、このため、高集積化による負荷容量の
増大と、さらには低電圧化による素子の駆動能力の低下
により、応答速度が遅くなる。

第２図はDRAM用中間電圧発生回路の従来例を示すもの
である。以下、第２図を用いて上記の問題点を説明す
る。第２図において、TN5、TN6はＮチャンネルのMIS型F
ET、TP5、TP6はＰチャンネルのMIS型FET、R1、R2は抵
抗、CLは負荷容量である、第２図の回路は一種のコンプ
リメンタリ・プッシュプル回路で、TN6とTP6は電圧電圧
VCC（VSSは接地電位とする）をHVCの中間電圧に分圧す
る分圧回路を達成し、これらのゲートにバイアス電圧を
与えるためのTN5とTP5がバイアス回路を構成している。
VCC/2プリチャージ方式のDRAMにおいては、負荷容量は
全データ線容量にほぼ等しく、４メガビットDRAMでは５
〜10nF（ナノ・ファラッド）、16メガビットDRAMでは20
〜40nF、64メガビットDRAMでは80〜160nF程度の値であ
る。この回路においては、各FETに微小な電流を常時流
すことによって、出力が一定の電圧になるように安定化
させる。電流が微小であれば、端子20と端子22の電圧差
すなわちＶ（20）−Ｖ（22）はほぼFET TN5のしいきい
値電圧VTNに、また端子22と端子21の電圧差すなわちＶ
（22）−Ｖ（21）はほぼFET TP5のしきい値電圧の絶対
値VTPに等しくなる。また、FET TN6およびTP6のゲート
幅対ゲート長比、W/Lは、それぞれTN5およびTP5のW/Lの
数倍から数10倍になるように選ばれる。したがって、TN
6のバイアス電流はTN5のバイアス電流の数倍から数10倍
になる。

はじめに第一の問題点について説明する。今、FET対T
N5とTN6、およびTP5とTP6の間の素子特性（例えば、し
きい値電圧、単位ゲート幅あたりのチャネル・コンダク
タンス等）に差が無いと仮定すると、出力HVCには、端
子22の電圧に等しい電圧が得られる。出力電圧の値はと表される。ここでVSSは接地電位にあるとする。標準
条件下ではVTNとVTPの値がほぼ等しく、R1＝R2となるよ
うに設計すると、すなわち、VTNとVTPの値の差がVCCの値に比べて無視で
きる場合にはとなる。一般に、素子のしきい値電圧のばらつきは、高
集積化によっても小さくならず、一定であると考えられ
るため、VCCを低くするにしたがって、Ｖ（HVC）の設定
精度は低下する。例えば、VTNとVTPがそれぞれ標準値に
対して±0.1V変動すると仮定すると、電源電圧が5V（HV
Cが2.5V）のときには、中間電圧の変動は約±４％であ
るのに対して、電源電圧が1.5V（HVCが0.75V）のときに
は、中間電圧の変動は約±13％に達し、メモリの安定な
動作に支障がでる。

次に、第二の問題点について説明する。負荷の充放電
に際し、出力のMISFETは飽和領域で動作するため、その
ドレイン電流IDはと表される。ここに、VGSはゲート・ソース間電圧、VT
はMISFETのゲートしきい値電圧、βは素子の構造や寸法
によって決まる定数である。今、従来回路において負荷
（負荷容量＝CL）の電圧を0Vから中間電圧VCC/2の90％
まで立ち上げるのに要する時間t_rはと表される。一つのデータ線に接続されるメモリセルの
数を256、一つのデータ線あたりの容量値を0.5pF、と仮
定する。メモリの高集積化に伴ってこれらの値はほぼ一
定であるから、負荷容量の値は世代毎に４倍ずつ大きく
なる。例えば、4MビットDRAMではCL≒8.2nF、16Mビット
ではCL≒33nF、64MビットではCL≒131nFとなる。これに
対して、電源電圧が5V→3.3V→1.5Vと世代毎に低下する
と、MISFETのβが10mA/V²で一定の場合、立上り時間t_r
は5.9μｓ→36μｓ→314μｓと世代毎に約10倍ずつ増え
ることになる。応答速度を一定に保つためには、MISFET
のβを世代毎に10倍にしていく必要があるが、レイアウ
ト面積の増大や、定常電流の増大を招くという副作用が
あるため、実際には立上り時間t_rを一定に保つのは不可
能である。

本発明の目的は、こうした従来回路の問題点を克服
し、高集積、低電源電圧のLSIにおいても高精度で、か
つ高速に動作する電圧供給回路（電圧フォロワ）を提供
することにある。

［課題を解決するための手段］上記の目的を達成するため、本発明の半導体装置で
は、中間電圧に等しい基準電圧の入力と、同一負荷に対
して出力を並列接続する少なくとも二つの第一および第
二のコンプリメンタリ・プッシュプル回路と、基準電流
を増幅して出力するプッシュプル電流増幅回路とを備
え、第一のコンプリメンタリ・プッシュプル回路は、そ
のバイアス回路に、上記基準電圧の入力と該入力に付加
するバイアス電圧源を備えて、該プッシュプル回路の分
圧用トランジスタのゲートにバイアス電圧を印加すると
ともに、該プッシュプル回路の分圧回路は上記電流増幅
回路の基準電流回路を形成し、かつ該電流増幅回路の出
力端を上記第二のコンプリメンタリ・プッシュプル回路
のバイアス回路に接続することを特徴とする。

すなわち、中間電圧に等しい基準電圧の発生部をコン
プリメンタリ・プッシュプル回路のバイアス回路から分
けて独立に設けるとともに、少なくとも二つのコンプリ
メンタリ・プッシュプル回路で並列に負荷を駆動するす
るようにし、出力電圧と入力電圧の差を一つのプッシュ
プル回路に流れる電流として検出し、かつ、その電流に
ほぼ比例する増幅電流でもう一方のプッシュプル回路を
駆動するものである。

ここで上記第一および第二のコンプリメンタリ・プッ
シュプル回路のバイアス電圧は、該電圧を印加する該プ
ッシュプル回路のトランジスタのゲートしきい値電圧に
ほぼ等しくすることが好ましい。このことは定常状態に
おいてこれらのトランジスタを流れる電流を低い値に抑
えるものである。

あるいは上記電流増幅回路をカレントミラー型のプッ
シュプル増幅回路によることにすれば、簡単な回路構成
で高い駆動能力がばらつきが少なく容易にえられる。

またあるいは、上記第一および第二のコンプリメンタ
リ・プッシュプル回路を電界効果トランジスタにより構
成することが低い電源電圧で動作させられるので好まし
い。

本発明の目的をさらに効果的に達成するための本発明
の半導体装置では、中間電圧に等しい基準電圧の入力
と、同一負荷に対して出力を並列接続する少なくとも二
つの第一および第二のコンプリメンタリ・プッシュプル
回路およびトライステート駆動回路と、基準電流を増幅
して出力するプッシュプル電流増幅回路とを備え、第一
のコンプリメンタリ・プッシュプル回路は、そのバイア
ス回路に、上記基準電圧の入力と該入力に付加するバイ
アス電圧源を備えるとともに、該プッシュプル回路の分
圧回路は上記電流増幅回路の基準電流回路を形成し、か
つ該電流増幅回路の出力端を上記第二のコンプリメンタ
リ・プッシュプル回路のバイアス回路に接続すること、
さらに上記トライステート駆動回路は、上記入力の電圧
よりも低い第一の判定電圧と上記入力の電圧よりも高い
第二の判定電圧とを備え、出力電圧が第一の判定電圧よ
りも低いときには出力を充電し、出力電圧が第二の判定
電圧よりも高いときには出力を放電する手段を備えるこ
とを特徴とする。

すなわち本発明ではトライステート駆動回路をコンプ
リメンタリ・プッシュプル回路とともに負荷に対して並
列に接続してプッシュプル回路による駆動能力を補うも
のである。

ここで、上記第一および第二のコンプリメンタリ・プ
ッシュプル回路のバイアス電圧は、該電圧を印加する該
プッシュプル回路のトランジスタのゲートしきい値電圧
にほぼ等しい電圧にすること、あるいは上記電流増幅回
路をカレントミラー型のプッシュプル増幅回路にするこ
と、あるいは上記第一および第二のコンプリメンタリ・
プッシュプル回路を電界効果トランジスタにより構成す
ることが好ましいことは前述のとうりである。

ここで、上記の入力および出力の電圧を電源電圧の二
分の一にすれば、DRAMのような回路への適用上好まし
い。

さらに、複数の同種のブロックを少なくとも含み、動
作時においては、ブロック選択信号によって選択した一
つまたは複数のブロックを動作状態にする集積回路（LS
I）と、ブロックを負荷として電圧供給し駆動する手段
を有する半導体装置の場合においては、高速応答を達成
するために、ブロックを駆動する上記駆動手段として、
第一および第二の駆動回路と、各ブロック毎に設けられ
動作状態にあるブロックを第一の駆動回路に、非動作状
態にあるブロックを第二の駆動回路に、それぞれ接続す
る切換手段とを備えることとする。

このような手段は、大容量のダイナミックメモリのよ
うな集積回路に対して好適である。

そのような場合に、上記ブロックはメモリセルアレー
を少なくとも含み、かつ上記負荷としてはメモリセル蓄
積容量の対向電極およびメモリセルから信号検知回路に
信号を伝達するデータ線のプリチャージ電圧供給線とを
少なくとも含むうようにするのがよい。

ここで上記駆動回路を電源電圧の二分の一の電圧を発
生するものとすることがDRAMへの適応上好ましい。

さらに上記駆動回路として本発明の半導体装置を用い
れば、大容量のLSIに対しても高精度化、高速化を達成
できる。

［作用］中間電圧に等しい基準電圧の発生部をコンプリメンタ
リ・プッシュプル回路のバイアス回路から分けることに
より、バイアス回路とは独立して電圧を設定することが
でき、中間電圧の出力を高精度化することが可能とな
る。

また、入力と出力の電圧差を上記第一のコンプリメン
タリ・プッシュプル回路のトランジスタを介して電流に
変換し、その電流に比例する増幅電流で第二のコンプリ
メンタリ・プッシュプル回路を駆動することにより、入
出力間に電圧差がある間は、プッシュプル回路の駆動能
力を高くして、高速に負荷容量に対して充放電を行なう
ことになる。またその際の充電と放電の駆動能力を揃え
ることができ、したがって低電圧でも、高速かつ安定に
動作する電圧供給回路（電圧フォロワ）を提供すること
が可能になる。

さらに上記のようにコンプリメンタリ・プッシュプル
回路のバイアス電圧を電圧印加トランジスタのしきい値
電圧にほぼ等しくして該プッシュプル回路の電流を低い
値に抑えれば、これにより半導体装置の定常時電力を小
さくしながら、出力電圧の変動時には高い駆動能力を得
るようにすることが可能になる。

また電流増幅回路にカレントミラー型の増幅回路を用
いれば、簡単な回路構成電流増幅が可能になるだけでな
く、同一の特性を要するミラー回路相互のトランジスタ
に同種の素子を用いることにより、高い駆動能力をばら
つき少なく容易に得ることが可能になる。

電界効果トランジスタは不純物濃度を制御することに
よってゲートしきい値電圧を下げることができるので、
第一および第二のコンプリメンタリ・プッシュプル回路
を電界効果トランジスタで構成することにより、電源電
圧が低くなっても所要の動作が得やすくなる。

さらにトライステート駆動回路をコンプリメンタリ・
プッシュプル回路とともに負荷に対して並列に接続する
上記の手段によれば、入出力間の電圧誤差が上記の判定
電圧以上に大きくなった場合には負荷容量を充電または
放電することにより電圧誤差を判定電圧以内に収束する
ように動作し、これによりプッシュプル回路動作を補っ
て過渡時の応答速度をさらに高めるよう作用することに
なる。

また集積回路の中に複数の同種のブロックを含み、そ
の一部を動作させる場合に、動作状態のブロックのみを
負荷として選択するよう切り換える本発明の手段によれ
ば、大容量のDRAMのような場合にもその一部の負荷を実
質的に担うことになるため大きな過渡電流を流すことな
く高速応答が可能になる。そのうえ、この駆動回路に本
発明の装置を用いれば、前記したようにさらに効果的に
高精度高速応答性を得ることが可能になる。

［実施例］以下、図面を用いて本発明の実施例を説明する。第１
図は本発明による電圧フォロワ回路の構成例である。こ
の回路は、入力に印加された電圧にほぼ等しい電圧を出
力し、大きい負荷容量を駆動するようにしたものであ
る。同図（ａ）で１は第一のコンプリメンタリ・プッシ
ュプル回路であり、ＮチャネルMOSトランジスタTN2とＰ
チャネルMOSトランジスタTP2、およびバイアス用電圧源
VN1、VP1により構成される。２はカレントミラー型のプ
ッシュプル増幅回路であり、カレントミラー回路を成す
ＮチャネルMOSトランジスタ対TN1とTN3、ＰチャネルMOS
トランジスタ対TP1とTP3、とから構成される。３は第二
のコンプリメンタリ・プッシュプル回路であり、Ｎチャ
ネルMOSトランジスタTN4とＰチャネルMOSトランジスタT
P4、およびバイアス用電圧源VN2、VP2により構成され
る。

この回路の各種トランジスタや電圧源の定数設定と定
常状態における動作を説明する。電圧源VN1とVP1の値
は、それぞれトランジスタTN2とTP2のゲートしきい値電
圧にほぼ等しくなるように選んでいる。これにより、ど
の様な動作条件下においてもトランジスタTN2とTP2の両
方が同時にカットオフすることがないようにしている。
このため、出力インピーダンスが高くなって、電位が定
まらなかったり、負荷条件によって出力電圧がふらつい
たりするのを防ぐことができる。電圧源の値をトランジ
スタのゲートしきい値電圧にほぼ等しくすることによ
り、定常状態において二つのトランジスタを貫通して流
れる電流を低い値に抑え、集積回路の待機時の電力を小
さくしながら、高い負荷駆動能力を得るようにしてい
る。このようなバイアス条件での動作は一般にAB級動作
と称される。さて、TN2とTP2に流れる電流値を、それぞ
れIC1、ID1とすると、これらの電流は、それぞれＰチャ
ネルMOSトランジスタ対TP1とTP3、ＮチャネルMOSトラン
ジスタ対TN1とTN3とからなるカレントミラー回路によ
り、TP3を流れる電流IC2、TN3を流れる電流ID2に変換さ
れる。IC1とIC2の電流比は、トランジスタTP1とTP3のβ
比に、ID1とID2の電流比（ミラー比）は、トランジスタ
TN1とTN3のβ比に、それぞれほぼ等しくなる。すなわ
ち、である。この比を１以上の値にすることにより、電流を
増幅し、次段の負荷（端子６、７）の駆動能力を高める
ことができる。本発明では、この比を１〜10程度の値に
選んでいる。電圧源VN2とVP2の値は、第一のプッシュプ
ル回路と同様、それぞれトランジスタTN4とTP4のゲート
しきい値電圧にほぼ等しくなるようにしている。これに
より、第二のプッシュプル回路もAB級動作を行なうよう
にしている。

さて、第一のプッシュプル回路が定常状態すなわちIC
1＝ID1が成り立っている状態からずれた場合にどうなる
かを説明する。出力電圧を定常状態から強制的に電圧δ
Ｖだけ変えたときの電流値は、以下のように表される。

ここに、β_Ｎとβ_ＰはそれぞれトランジスタTN2とTP2
のβを、Ｉは定常状態において第一のプッシュプル回路
に流れる電流（すなわちＩ＝IC1＝ID1）をそれぞれ示し
ている。

今、簡単のために、TN2とTP2の特性がほぼそろってお
り、β_Ｎとβ_Ｐが等しい（β＝β_Ｎ＝β_Ｐ）と仮定する
と、上式はとなる。また、二つのカレントミラー回路のミラー比が
等しい（Ｍ＝M_N＝M_P）とすると、となる。

例えば、Ｍ＝５、β＝1mA/V²、Ｉ＝0.2μＡとする
と、出力電圧が0.1V低下したとき（δＶ＝−0.1V）に
は、IC2−ID2＝20μＡとなる。

すなわち、出力電圧の0.1Vの微小な変化に対してもIC
2とID2の定常電流１μＡ（0.2/μＡ×５）に対して十分
大きな20μＡの駆動電流が得られる。したがって、出力
電圧のわずかな変化に対しても端子６を最小VSSまで、
また端子７を最大VCCまで、電源電圧範囲の限界まで駆
動することができる。駆動する方法は、出力電圧が低下
したときには端子７がVCCに、出力電圧が上昇したとき
には端子６がVSSに駆動される。これにより、出力電圧
に誤差がある場合には、誤差を増幅した信号で第二のプ
ッシュプル回路を駆動し、出力電圧の誤差を無くすよう
に動作する。したがって、従来例のように単にソースフ
ォロワ回路で駆動する場合に比べて、格段に高い駆動能
力を持たせることができる。また、定常状態のバイアス
電流を十分低い値に抑えても、誤差を増幅することによ
り高い駆動電流を得ることができる。また、この回路は
上式からも容易にわかるように、誤差の方向に対して対
称に動作するため、出力の充電と放電に対して同じ駆動
能力を得ることができる。

次に、本回路の電圧フォロワとしての精度について説
明する。本回路は、出力電圧の誤差を第一のプッシュプ
ル回路で検出し、それを増幅した信号で第二のプッシュ
プル回路を駆動するようにしている。したがって、出力
電圧精度（入出力電圧差）は第一のプッシュプル回路の
電圧精度（入出力電圧差）で決定される。第一のプッシ
ュプル回路において、定常状態すなわちIC1＝ID1が成り
立つ条件を求めると、入力電圧Ｖ（IN）と出力電圧Ｖ
（OUT）の関係が得られ、次式のようになる。

ここに、であり、またVTNとVTPはそれぞれＮチャネルおよびＰチ
ャネルMOSトランジスタのゲートしきい値電圧の絶対値
である。この式から明らかなように、VN1とVP1にそれぞ
れVTNとVTPの変化に追従して変化する特性をもたせ、か
つトランジスタのβを適正に選ぶことにより、製造プロ
セスのばらつき等によりＮチャネルトランジスタとＰチ
ャネルトランジスタの素子特性が独立に変化しても、出
力と入力の電圧差を零にすることができる。上述したよ
うな電圧源は、次の実施例で説明するように、各チャネ
ル導電型のMOSトランジスタのゲートとドレインを接続
し、それに所定の電流を流す事により容易に構成するこ
とができる。一般に、異なる導電形の素子間では特性に
ばらつきがあっても、同じ導電型のトランジスタは同じ
製造工程を経るため、素子間の特性差は十分小さな値に
抑えることができる。特に、加工形状のばらつきなどに
対しては、ゲート幅やゲート長を加工精度に比べて十分
大きな値で設計することにより、さらに、素子対間の特
性差を小さなものにすることができる。例えば、ゲート
しきい値電圧を例にとると、同じ導電型の素子対間での
差は、容易に20〜30mV程度以下にすることができるが、
異なる導電型の素子間では、その差のばらつきが最大20
0mV程度と、約一桁も大きな値になるのが通例である。
以上説明したとおり、第一のプッシュプル回路の電圧精
度（入出力電圧差）は、トランジスタ対のしきい値電圧
差で決まる20〜30mV程度と従来方式の約一桁低い値に抑
えられる。

さて、次に過渡時の動作を同図（ｂ）を用いて説明す
る。今、入力電圧Ｖ（IN）が時刻t0からt1にかけて降下
し、時刻t4からt5にかけて上昇した場合を考える。入力
電圧が降下した直後は出力がすぐに追従しないので、ト
ランジスタTN2は時刻t1からt2にかけてカットオフ状態
となり、電流IC1の値はほぼ０となる。これに対してID1
が増大し、端子６の電圧Ｖ（６）をほぼVSS（0V）まで
引き落す。これにより、トランジスタTP4の駆動能力が
増加し、出力OUTを高速に放電する。時刻t2を過ぎて、
出力電圧と入力電圧の差が小さくなるとトランジスタTN
2が導通し始め、最終的に入出力間の電圧差が無くなる
時刻t2においてIC1＝ID1となり、定常状態になる。入力
電圧が上昇する時には、これと対称に端子７の電圧がVC
Cまで上昇し、出力を高速に充電する。

以上説明したように、本発明によれば、製造工程のば
らつきがあっても、入出力電圧間の誤差が少なく、過渡
時においては、大容量の負荷を高速に放充電することの
できる電圧フォロワを提供することができる。なお、本
回路は電圧フォロワとしての応用以外にも、出力端子OU
Tに信号電流を入力し、端子６か７から出力を取り出す
ことにより、高性能な電流検出回路として用いることも
可能である。

次に第３図を用いて、先に示した回路をダイナミック
メモリの中間電圧（VCC/2）発生回路に適用した実施例
を説明する、第３図（ａ）は本発明による中間電圧発生
回路の構成例である。第３図において、30は基準電圧発
生回路、31は第一のコンプリメンタリ・プッシュプル回
路、32はカレントミラー型増幅回路、33は第二のコンプ
リメンタリ・プッシュプル回路である。基準電圧発生回
路は、等しい抵抗値を有する二つの抵抗R3とR4とにより
電源電圧を半分に分圧することにより、端子34に中間電
圧を発生している。抵抗R3とR4に同種の素子を用いるこ
とにより、中間電圧には、かなり精度の高い値を得るこ
とができる。なお、中間電圧を得るための素子は抵抗に
限らず、例えばMOSトランジスタ等を用いても同様の回
路が構成できることは自明である。第一のプッシュプル
回路は、基本的に第１図（ａ）に示したプッシュプル回
路１と同じである。ここでは、電圧源VN1の代わりに、
抵抗R5とＮチャネルMOSトランジスタTN10を、電圧源VP1
の代わりに、抵抗R6とＰチャネルMOSトランジスタTP10
を、それぞれ用いている。こうすることにより、先の実
施例でも説明したように、常に端子35の電圧を入力端子
34に対して、ほぼＮチャネルMOSトランジスタのゲート
しきい値電圧分だけ高い値に自動的に設定することがで
きる。なお、R5やR6を流れる電流が、R3やR4を流れる電
流の数分の一から十分の一程度の小さな値になるよう
に、抵抗値を選んでいる。これは、Ｎチャネルトランジ
スタとＰチャネルトランジスタの特性が独立にばらつい
て、プッシュプル回路から基準電圧発生回路に流入（あ
るいは流出）する電流値が変動しても、端子34の電圧が
影響を受けて変動しないようにするためである。32のカ
レントミラー型増幅回路は第１図（ａ）に示したカレン
トミラー型増幅回路２と全く同じ構成である。第二のプ
ッシュプル回路は、基本的に第１図（ａ）に示したプッ
シュプル回路３と同じである。ここでは、電圧源VN2の
代わりに、ＮチャネルMOSトランジスタTN14を、電圧源V
P2の代わりに、ＰチャネルMOSトランジスタTP14を、そ
れぞれ用いている。こうすることにより、第一のプッシ
ュプル回路の場合と同様、プッシュプル回路に流れるバ
イアス電流の値が、トランジスタのしきい値電圧の変化
に対して変動しないようにしている。以上のような回路
構成とすることにより、出力HVCには精度の高い中間電
圧を得ることができ、かつ負荷容量CLを高速に充放電す
ることができる。

第３図（ａ）に示した本回路方式と第２図に示した従
来回路方式の性能比較を計算機解析により求めた結果を
第３図（ｂ）および（ｃ）に示す。第３図（ｂ）におい
て、横軸はＮチャネルトランジスタとＰチャネルトラン
ジスタのゲートしきい値電圧の絶対値の差、縦軸は中間
電圧の値である。この結果より、従来回路においては、
しきい値電圧差が±0.2V変動したときには、出力電圧が
約±100mV（0.75Vに対して約±13％）変動するのに対し
て、本発明の回路では出力電圧変動は約±8mV（0.75Vに
対して約±１％）と、従来に比べて一桁以上低減するこ
とができる。第３図（ｃ）は電源投入後の出力電圧の立
上り時間を電源電圧に対してプロットしたものである。
立上り時間は、出力の電圧が定常値の90％に達する時間
で定義している。また、負荷容量の値には、64MビットD
RAMのビット線プリチャージ電源およびプレート電極の
総容量を想定している。この解析結果からもわかるよう
に、本発明の回路によれば、従来回路に比べて約一桁短
い時間で負荷を立ち上げることができる。

第４図（ａ）は本発明の他の一実施例を示す回路構成
図である。同図において、40はコンプリメンタリ・プッ
シュプル型の電圧フォロワ回路、41はトライステート・
バッファである。電圧フォロワ回路は、基本的には第１
図（ａ）のプッシュプル回路１と同じである。ここで
は、プッシュプル回路の駆動能力を補うようにトライス
テート・バッファが動作する。トライステート・バッフ
ァは負荷駆動用のＰチャネルトランジスタTP21とＮチャ
ネルトランジスタTN21、これらトランジスタを駆動する
二つの差動型増幅回路（コンパレータ）AMP1とAMP2、お
よび、オフセット量の設定のための二つの電圧源VOSLと
VOSHとから構成される。この回路の動作は次の三つの電
圧の条件のいずれにあてはまるかによってきまる。

（１）Ｖ（OUT）＞Ｖ（IN）＋VOSH （２）Ｖ（IN）＋VOSH＞Ｖ（OUT）＞Ｖ（IN）−VOSL （３）Ｖ（IN）−VOSL＞Ｖ（OUT）（１）の電圧条件においては、端子43の電圧よりも出
力OUTの電圧が高くなり端子45の電圧は高い電圧レベル
（VCC）になる。また、端子44の電圧も高い電圧レベル
（VCC）になる。したがって、ＮチャネルトランジスタT
N21が導通、ＰチャネルトランジスタTP21がカットオフ
となり、負荷を放電する。（２）の電圧条件において
は、端子43の電圧よりも出力OUTの電圧が低くなり端子4
5の電圧は低い電圧レベル（VSS）になる。また、端子44
の電圧は高い電圧レベル（VCC）を保つ。したがって、
二つのトランジスタTN21とTP21は共にカットオフとな
り、出力は高インピーダンス状態になる。（３）の電圧
条件においては、端子42の電圧よりも出力OUTの電圧が
低くなり端子44の電圧は低い電圧レベル（VSS）にな
る。また、端子45の電圧は低い電圧レベル（VSS）を保
つ。したがって、ＮチャネルトランジスタTN21がカット
オフ、ＰチャネルトランジスタTP21が導通となり、負荷
を充電する。このように、出力の電圧が入力の電圧を中
心としたある一定範囲を越えて大きくなると放電、一定
範囲を越えて小さくなると充電、一定範囲内にあれば充
電も放電もしないという三つの状態（トライステート）
を有する駆動回路を実現できる。この回路の過渡時の動
作を同図（ｂ）に示す。今、入力電圧Ｖ（IN）が時刻t0
で降下し、時刻t2で上昇した場合を考える。立ち下がり
時においては、時刻t0から出力の電圧が「（定常状態で
の電圧）＋VOSH」に等しくなる時刻t1まで端子45の電圧
がVCCになり、トランジスタTN21を導通させ、負荷を放
電する。また、立ち上がり時においては、時刻t2から出
力の電圧が「（定常状態での電圧）−VOSL」に等しくな
る時刻t3まで端子44の電圧がVSSになり、トランジスタT
P21を導通させ、負荷を充電する。

このように、プッシュプル回路にトライステート・バ
ッファを組合せることにより、入出力間の電圧誤差があ
る程度以上大きくなった時には、駆動能力の高いトラン
ジスタを導通させることにより、過渡時の応答速度を高
めることができる。オフセット量の設定のための二つの
電圧源VOSLとVOSHの値はなるべく小さな値にしたほうが
設定電圧への収束を速めることができるが、誤動作を避
けるために、差動型増幅回路（コンパレータ）AMP1とAM
P2の入力オフセット電圧よりも十分大きな値にする必要
がある。MOSトランジスタで回路を構成する場合には、
この値は50mV以上にするのが望ましい。なお、トライス
テート・バッファの回路構成は、ここに示した例に限ら
ず、同様の機能を実現するものであれば、他の方式であ
っても差し支えない。

次に第５図を用いて、トライステート・バッファを用
いた電圧フォロワをダイナミックメモリの中間電圧（VC
C/2）発生回路に適用した実施例を説明する。第５図
（ａ）は本発明による中間電圧発生回路の構成例であ
る。第５図（ａ）において、50は基準電圧発生回路、51
は第１図で説明した電圧フォロワ回路、52はトライステ
ート・バッファである。これは、第３図（ａ）に示した
中間電圧発生回路にトライステート・バッファを付加す
ることにより、入出力間の電圧の誤差が大きくなったと
きの復元能力を高めている。以下、トライステート・バ
ッファの構成と動作について説明する。本実施例の特徴
は、第一のプッシュプル回路をそのまま利用し、カレン
トミラー回路のミラー比の差を利用して誤差電圧を検出
しトライステートバッファを起動する点にある。第５図
（ａ）において、TP36とTP37はＰチャネルMOSトランジ
スタ、TN36とTN37はＮチャネルMOSトランジスタ、INV1
とINV2はインバータ、TP38はインバータINV1の出力で負
荷を駆動するようにしたＰチャネルMOSトランジスタ、T
N38はインバータINV2の出力で負荷を駆動するようにし
たＮチャネルMOSトランジスタを、それぞれ示してい
る。TP32とTP36、TP32とTP37、TN32とTN36、TN32とTN37
とが、それぞれカレントミラー回路を構成している。
今、トランジスタTN31に流れる電流をIC1、トランジス
タTP31に流れる電流をID1、トランジスタTN36に流れる
電流をID2、トランジスタTP36に流れる電流をIC2、とそ
れぞれ置く。出力電圧の誤差δＶとIC1、ID1の関係は、
先に説明したように、と近似することができる。カレントミラー回路のミラー
比を、とすると、下式のようになる。

今、出力にオフセット電圧Vosを印加したときに、IC2
＝ID2となるとし、その時の電流値をI₂と置くと、オフ
セット電圧Vosはと表される。ここで、またβは第一のプッシュプル回路を構成するトランジス
タのβ、I₁は定常状態において第一のプッシュプル回路
に流れる電流である。例えば、I₁＝0.2μＡ、I₂＝１μ
Ａ、β＝1mA/V²、M_N1＝１、M_P1＝0.2とすると、オフセ
ット電圧Vosの値は−100mVとなる。すなわち、出力電圧
が定常値から100mV以上低下すると、インバータINV1の
入力電圧は低レベルから高レベルに、出力電圧は高レベ
ルから低レベルに遷移して駆動用のＰチャネルMOSトラ
ンジスタTP38を導通させ、負荷を充電する。これと同様
に、トランジスタTP37とTN37の定数を適当に選ぶことに
より、所定のプラス側のオフセットがあったときに、Ｎ
チャネルMOSトランジスタTN38を導通させ、負荷を放電
するようにすることができる。

以上、説明したように、本実施例に示したような回路
構成をとることにより、第４図に示したのと同様な機能
を実現することができる。また、この回路方式では、カ
レントミラー回路のミラー比によってオフセット量を決
めているため、トランジスタ対の特性差が小さくなるよ
うに配慮すれば、オフセット量を精度良く設定すること
ができる。さらに、高精度の差動型増幅回路を別に設け
る必要がないため、消費電力が小さく、かつ簡単な構成
で高い性能を実現することができる。

本回路方式と第２図に示した従来回路方式の性能比較
を計算機解析により求めた結果を第５図（ｂ）に示す。
第５図（ｂ）は電源投入後の出力電圧の立上り時間を電
源電圧に対してプロットしたものである。立上り時間
は、出力の電圧が定常値の90％に達する時間で定義して
いる。また、負荷容量の値には、64ビットDRAMのビット
線プリチャージ電源およびプレート電源の総容量を想定
している。この解析結果からもわかるように、本発明の
回路によれば、先に第３図（ａ）で示した実施例より
も、さらに立上り時間を約半桁短縮することができる。
従来回路に比べると約一桁半短い時間で負荷を立ち上げ
ることができる。以上説明したように、プッシュプル回
路にトライステート・バッファを組合せることにより、
さらに高速に入力に追従することの可能な電圧フォロワ
回路を供することができるようになる。なお、電圧の設
定精度はプッシュプル回路によって決まるため、先の実
施例の場合と同様、入出力間の電圧誤差を極めて小さな
値にすることができる。

以上の実施例では、集積回路（LSI）中の大容量負荷
を高速で駆動する回路構成について説明した。しかしな
がら、さらに高速に駆動しようとすると、充放電に際し
ての過渡電流が大きな問題になる。例えば、64Mビット
程度のDRAMの中間電圧発生回路の負荷容量は115nF程度
になるが、これを５μｓの間に振幅1Vで駆動したときの
電流値は23mAに達する、これは、DRAMの消費電流値に匹
敵する大きさであり、これ以上高速に駆動することは、
主たる回路特性への影響、例えば電源線の雑音発生や、
駆動信号配線の信頼性低下などを招く危険があるため、
好ましくない。一般に、超高集積のLSI、特にメモリに
おいてはLSI全体を同種の複数のブロックで構成し、動
作時においては、それらブロックの内の一部のみを活性
化するような構成をとることが多い。こうしたLSIにお
いては、以下に述べる実施例を適用することが有効であ
る。

第６図はダイナミック・メモリ（DRAM）の中間電圧供
給方式に本発明を適用した実施例を示している。同図
（ａ）において、MB0、MB1〜MBiはｉ＋１個のメモリ・
ブロック、60〜62はワード線選択回路、68〜70は各メモ
リ・ブロックからの中間電圧引出線、76と77は二組の中
間電圧発生回路、74と75は二組の中間電圧発生回路から
各メモリ・ブロックに中間電圧HVC1とHVC2を供給する信
号線、71〜73は二つの信号線の内のいずれかをメモリ・
ブロックに供給するように各ブロック毎に設けたスイッ
チである。また、メモリ・ブロックMB0は、メモリセル
の二次元に配列したメモリセルアレーMA0、メモリセル
から読出した信号を増幅して外部に出力したり外部から
の信号をメモリセルに書き込んだりする入出力制御回路
ブロックMC0、入出力回路67等から構成される。図中DL
0、▲▼、DLj、▲▼はメモリセルに信号を
伝送するデータ線、63は蓄積容量の対向電極を成すプレ
ート電極、64は非選択時にデータ線を中間電圧にするた
めに配されたプリチャージ電圧供給線、PCはプリチャー
ジ信号線、SA0〜SAjはメモリセルから読出した信号を検
知増幅するセンスアンプ、65と66は入出力回路67と各デ
ータ線との間の信号伝送を行なう共通入出力線対、IO0
〜IOjはアドレス指定信号によって選択されたデータ線
対と共通入出力線対との間の接続を制御するIOゲートで
ある。

今、仮にｉ＋１個のメモリ・ブロックの内、一つのブ
ロックMB0のみが選択され、動作状態になる場合を考え
る。この時、ワード線選択回路60によってMA0の中の一
本のワード線が選択され、高レベルに遷移する。と同時
に、スイッチ71が制御され、中間電圧引出線68は中間電
圧供給用の信号線75に接続される。一方、非選択状態に
あるメモリ・ブロックMB1〜MBiからの引出線69や70は、
中間電圧供給用の信号線74に接続される。このようにす
ると、中間電圧発生回路76にはｉ個のメモリ・ブロック
の負荷が接続されるのに対して、中間電圧発生回路77に
は一つのメモリ・ブロックの負荷しか接続されない。例
えば、ｉ＝15とすると、中間電圧発生回路77が駆動する
負荷容量は、中間電圧発生回路76が駆動する負荷容量の
15分の１になる。したがって、仮に76と77に同じ回路を
用いても、選択されたブロックMB0の中間電圧は非選択
ブロックの中間電圧に比べて15倍高速に動作するように
なる。回路の性能の点からは、非選択のメモリ・ブロッ
クの応答速度はメモリの性能には無関係であるから、過
渡電流をほとんど増大させることなく、メモリ全体の性
能向上を図ることができる。第６図（ｂ）はメモリ動作
の間に電源電圧が変動した場合の中間電圧の時間変化を
示している。すなわち、時刻t0からt2の間に電圧VCCが
低下したとする。また、時刻t0からt1の間および時刻t3
以後はメモリ・ブロックMB0が、時刻t1からt3の間はメ
モリ・ブロックMB1が選択されるとする。時刻t0からt1
の間は、ブロックMB1は非選択であるため、中間電圧Ｖ
（69）はゆっくり応答しているのに対して、ブロックMB
0は選択されているため、中間電圧Ｖ（68）は高速に追
従している。時刻t1でブロックMB1が選択、ブロックMB0
が非選択に切り替わると、今度はＶ（69）が設定すべき
電圧に向け、速やかに変化する。このように、本実施例
によれば、ダイナミックメモリの中間電圧のような大容
量の負荷を、過渡電流をほとんど増大させることなく、
実質的に高速に駆動することが可能になる。なお、この
例では、ダイナミックメモリの中間電圧に本発明を適用
した例について説明したが、適用範囲はこれに限るもの
ではなく、同種のブロックで構成され、動作時はその内
の一部が活性化されるような集積回路一般に適用するこ
とができる。

以上、各実施例によって本発明の詳細を説明したが、
本発明の適用範囲はこれらに限定されるものではない。
例えば、ここではCMOSトランジスタによりLSIを構成す
る場合を主に説明したが、バイポーラトランジスタを用
いたLSI、接合型FETを用いたLSI、CMOSトランジスタと
バイポーラトランジスタを組合せたBiCMOS型のLSI、さ
らにはシリコン以外の材料、例えばガリウム砒素などの
基板に素子を形成したLSIなどでも、そのまま適用でき
る。

また本実施例では電流増幅回路としてカレントミラー
回路を用いたが、他の電流増幅回路を用いることもでき
る。

［発明の効果］以上述べた本発明によれば、超高集積のLSIにおい
て、高い電圧精度で大きな負荷容量を高速に駆動する回
路構成、あるいは、大きな過渡電流を流すことなく、大
きな負荷容量を高速に駆動する回路方式を提供できる。

例えば、従来回路ではトランジスタのしきい値電圧差
が0.2Vあると出力電圧が0.75Vに対して約13％変動する
ような場合に、本発明によれば約１％に抑制されるとい
うように電圧精度が一桁以上向上し、また、電源投入後
の出力電圧の立上り時間が従来回路に対して約一桁以上
改善されるように高速応答性が得られる。

【図面の簡単な説明】

第１図（ａ）は本発明の基本概念を説明する実施例、第
１図（ｂ）はその過渡時の動作を説明する図、第２図は
DRAM用中間電圧発生回路の従来例、第３図（ａ）は本発
明をDRAMの中間電圧発生回路に適用した具体的実施例、
第３図（ｂ）および第３図（ｃ）は本発明の効果を説明
する図、第４図（ａ）は本発明の他の基本概念を説明す
る実施例、第４図（ｂ）はその動作を説明する図、第５
図（ａ）はそれをDRAMの中間電圧発生回路に適用した具
体的実施例、第５図（ｂ）はその効果を説明する図、第
６図（ａ）は本発明の他の基本概念をDRAMの中間電圧駆
動方式に適用した具体的実施例を説明する図、第６図
（ｂ）はメモリ動作の間に電源電圧が変動した場合の同
図（ａ）の実施例の中間電圧変化を説明する図である。符号の説明１、31、40……第一のコンプリメンタリ・プッシュプル
回路、２、32……カレントミラー型プッシュプル増幅回路、３、33……第二のコンプリメンタリ・プッシュプル回
路、 30、50……基準電圧発生回路、 41、52……トライステート・バッファ、 AMP1、AMP2……差動型増幅回路、 MB0〜MBi……メモリ・ブロック、 60〜62……ワード線選択回路、 71〜73……スイッチ、 76、77……中間電圧発生回路（駆動回路）、 MA0……メモリセルアレー、 MC0……信号増幅および入出力制御回路群、 SA0〜SAj……検知増幅回路（センスアンプ）、 IO0〜IOj……入出力ゲート、 67……入出力回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/822 Ｇ１１Ｃ 11/34 ３３５Ａ 27/04 Ｈ０１Ｌ 27/04 Ｂ 27/10 ４８１ (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/407

Claims

(57)【特許請求の範囲】

【請求項１】第１電源および第２電源を受けて、前記第
１電源および前記第２電源の間の電位を負荷に出力する
中間電圧発生回路を有する半導体装置であって、前記中間電圧発生回路は、前記第１電源および前記第２電源の間に接続された分圧
回路により前記第１電源および前記第２電源の間の電位
である第１中間電圧を出力する基準電圧発生回路と、第１バイアス回路を有し、前記第１中間電圧を前記第１
バイアス回路に受け、第２中間電圧と一対の第１相補基
準信号とを出力する第１負荷駆動手段と、前記第１相補基準信号を受けて第３中間電圧を出力する
第２負荷駆動手段と、前記第２中間電圧と前記第３中間電圧とが接続されると
共に前記負荷に接続される出力ノードと、を備えたことを特徴とする半導体装置。
【請求項２】前記第１負荷駆動手段は、第１コンプリメ
ンタリ・プッシュプル回路を含むことを特徴とする請求
項１に記載の半導体装置。
【請求項３】前記第２負荷駆動手段は、前記第１相補基準信号を受けて増幅した一対の第２相補
基準信号を出力する電流増幅回路と、第２バイアス回路を有し、前記第２相補基準信号を前記
第２バイアス回路に受け、前記第３中間電圧を出力する
第２コンプリメンタリ・プッシュプル回路と、を含むことを特徴とする請求項１または請求項２に記載
の半導体装置。
【請求項４】前記中間電圧発生回路は、さらに前記第１
相補基準信号を受けて、第４中間電圧を出力する第３負
荷駆動手段を有し、前記第４中間電圧は前記出力ノードに接続されることを
特徴とする請求項１乃至請求項３の何れかに記載の半導
体装置。
【請求項５】前記第３負荷駆動手段は、トライステート
・バッファを含むことを特徴とする請求項４に記載の半
導体装置。
【請求項６】前記第１コンプリメンタリ・プッシュプル
回路は、第１コンプリメンタリMOSトランジスタ対を有
し、前記第１コンプリメンタリMOSトランジスタ対のゲート
は、それぞれのしきい値電圧にほぼ等しい電圧に、前記
第１バイアス回路によりバイアスされ、前記第２コンプリメンタリ・プッシュプル回路は、第２
コンプリメンタリMOSトランジスタ対を有し、前記第２コンプリメンタリMOSトランジスタ対のゲート
は、それぞれのしきい値電圧にほぼ等しい電圧に、前記
第２バイアス回路によりバイアスされる、ことを特徴と
する請求項３乃至請求項５の何れかに記載の半導体装
置。
【請求項７】前記電流増幅回路は、カレントミラー型の
プッシュプル増幅回路であることを特徴とする請求項３
乃至請求項５の何れかに記載の半導体装置。
【請求項８】前記第１中間電圧、前記第２中間電圧およ
び前記第３中間電圧は、前記第１電源の電位と前記第２
電源の電位の中央値の電圧である、ことを特徴とする請
求項１乃至請求項７の何れかに記載の半導体装置。
【請求項９】前記第４中間電圧は、前記第１電源の電位
と前記第２電源の電位の中央値の電圧である、ことを特
徴とする請求項４乃至請求項８の何れかに記載の半導体
装置。
【請求項１０】動作を指定するためのブロック選択信号
により少なくとも一つが選択される複数の回路ブロック
と、前記回路ブロックのそれぞれに設けられたスイッチと、第１電圧を供給する第１電圧発生回路と、前記第１電圧と電圧の等しい第２電圧を供給する第２電
圧発生回路と、前記複数の回路ブロックのそれぞれに設けられ、前記第
１電圧または前記第２電圧を、対応する前記回路ブロッ
クに選択的に供給するための複数のスイッチと、を備え、前記複数のスイッチは、前記複数の回路ブロックのうち
選択されたものに前記第１電圧を供給し、前記複数の回
路ブロックのうち非選択のものに前記第２電圧を供給す
るように、前記ブロック選択信号により動作せしめられ
ることを特徴とする半導体装置。
【請求項１１】前記半導体装置は、ダイナミック・ラン
ダムアクセス・メモリであることを特徴とする請求項10
に記載の半導体装置。
【請求項１２】前記回路ブロックは、複数のデータ線に
接続された複数のメモリセルを有するメモリアレイを含
み、前記メモリセルは、一端がプレート電極に接続され他端
がトランジスタを介して前記データ線に接続される蓄積
容量を有し、前記第１電圧および前記第２電圧は、前記プレート電極
に供給すべきである、ことを特徴とする請求項11に記載
の半導体装置。
【請求項１３】前記第１電圧および前記第２電圧は、前
記複数のデータ線をプリチャージするときに供給すべき
電圧である、ことを特徴とする請求項12に記載の半導体
装置。
【請求項１４】前記第１電圧発生回路および前記第２電
圧発生回路は、請求項１乃至請求項９の何れかに記載の
中間電圧発生回路である、ことを特徴とする請求項13に
記載の半導体装置。