JP3107305B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に微
細素子で構成され、電池動作可能な半導体集積回路に好
適な低電圧で動作する高速、高集積の半導体装置に関す
る。
細素子で構成され、電池動作可能な半導体集積回路に好
適な低電圧で動作する高速、高集積の半導体装置に関す
る。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ＝Large Scale
Inegration）の集積度向上は、その構成素子であるＭＯ
Ｓトランジスタの微細化により進められてきた。素子の
寸法が０．５ミクロン以下のいわゆるディープサブミク
ロンＬＳＩになると、素子の耐圧の低下とともにＬＳＩ
の消費する電力の増大が問題になってくる。このような
問題に対しては、素子の微細化にともなって動作電源電
圧を低下させることが有効な手段であると考えられる。
現在のＬＳＩの電源電圧としては５Ｖが主流であるた
め、微細な素子でＬＳＩを構成する手段として、ＬＳＩ
チップ上に外部電源電圧を降圧する電圧変換回路を搭載
する技術が、アイ・イー・イー・イー・ジャーナル・オ
ブ・ソリッド・ステート・サーキッツ、第２１巻、第５
号、第６０５〜第６１１頁（１９８６）（ IEEE Jounal
of Solid-State Circuits, vol.21,No5, pp.605-611,
October 1986 ）において論じられている。この場合の
外部電源電圧と内部電源電圧の値は、それぞれ５Ｖと
３．５Ｖである。このように、ＬＳＩの中でも最高集積
度のダイナミックＲＡＭ（ＤＲＡＭ＝ Dynamic Random
Access Memory ）で消費電力の問題が顕在化しつつあ
る。こうした傾向に合わせて、ＬＳＩの外部電圧そのも
のを下げようという動きもある。例えば、０．３ミクロ
ンの加工技術を用いる６４メガビットＤＲＡＭでは外部
電源電圧３．３Ｖ程度に低下される予定である。集積度
の向上にしたがって、外部電源電圧はさらに低下する可
能性がある。
Inegration）の集積度向上は、その構成素子であるＭＯ
Ｓトランジスタの微細化により進められてきた。素子の
寸法が０．５ミクロン以下のいわゆるディープサブミク
ロンＬＳＩになると、素子の耐圧の低下とともにＬＳＩ
の消費する電力の増大が問題になってくる。このような
問題に対しては、素子の微細化にともなって動作電源電
圧を低下させることが有効な手段であると考えられる。
現在のＬＳＩの電源電圧としては５Ｖが主流であるた
め、微細な素子でＬＳＩを構成する手段として、ＬＳＩ
チップ上に外部電源電圧を降圧する電圧変換回路を搭載
する技術が、アイ・イー・イー・イー・ジャーナル・オ
ブ・ソリッド・ステート・サーキッツ、第２１巻、第５
号、第６０５〜第６１１頁（１９８６）（ IEEE Jounal
of Solid-State Circuits, vol.21,No5, pp.605-611,
October 1986 ）において論じられている。この場合の
外部電源電圧と内部電源電圧の値は、それぞれ５Ｖと
３．５Ｖである。このように、ＬＳＩの中でも最高集積
度のダイナミックＲＡＭ（ＤＲＡＭ＝ Dynamic Random
Access Memory ）で消費電力の問題が顕在化しつつあ
る。こうした傾向に合わせて、ＬＳＩの外部電圧そのも
のを下げようという動きもある。例えば、０．３ミクロ
ンの加工技術を用いる６４メガビットＤＲＡＭでは外部
電源電圧３．３Ｖ程度に低下される予定である。集積度
の向上にしたがって、外部電源電圧はさらに低下する可
能性がある。
【０００３】また近年、可搬型電子機器の普及に伴い、
電池動作や、電池での情報保持が可能な低電圧・低消費
電力のＬＳＩに対する需要が高まってきている。このよ
うな用途に対しては、最小１〜１．５Ｖで動作するＬＳ
Ｉが必要とされる。特に、ダイナミックメモリの場合、
その集積度は既にメガビット級に達しており、従来では
磁気ディスク装置しか使用できなかった大容量記憶装置
の分野にもその半導体メモリを利用しようという動きが
でてきている。そのためには、電源をきってもデータが
消えないよう電池でバックアップする必要がある。この
バックアップの期間は、通常数週間から数年間保証する
必要がある。このため、メモリの消費電流は極力小さく
する必要がある。低電力化のためには、動作電圧を低減
することが有効であるが、これを１．５Ｖ近辺とすれば
バックアップ用電源としては乾電池１個で済むためコス
トも安くまた占有スペースも小さくなる。
電池動作や、電池での情報保持が可能な低電圧・低消費
電力のＬＳＩに対する需要が高まってきている。このよ
うな用途に対しては、最小１〜１．５Ｖで動作するＬＳ
Ｉが必要とされる。特に、ダイナミックメモリの場合、
その集積度は既にメガビット級に達しており、従来では
磁気ディスク装置しか使用できなかった大容量記憶装置
の分野にもその半導体メモリを利用しようという動きが
でてきている。そのためには、電源をきってもデータが
消えないよう電池でバックアップする必要がある。この
バックアップの期間は、通常数週間から数年間保証する
必要がある。このため、メモリの消費電流は極力小さく
する必要がある。低電力化のためには、動作電圧を低減
することが有効であるが、これを１．５Ｖ近辺とすれば
バックアップ用電源としては乾電池１個で済むためコス
トも安くまた占有スペースも小さくなる。
【０００４】インバータや各種デジタル論理回路だけか
ら構成されるＣＭＯＳ（Complementary MOS）ＬＳＩ、
例えばプロセッサなどにおいては、電源電圧を１．５Ｖ
程度まで低下させても、ＭＯＳトランジスタの定数とし
きい値電圧さえ適切に選べば、大幅な性能低下を招くこ
となく、１．５Ｖ程度の低い電源電圧で動作させること
が可能である。しかしながら、外部電源電圧（ＶＣＣま
たはＶＳＳ）の他に、それらの中間電圧やそれらの範囲
を越えた電圧をＬＳＩ上で発生させ、それを動作に用い
るＬＳＩでは、電源電圧の低下は、決定的な性能低下を
もたらしていた。こうしたＬＳＩの代表がＤＲＡＭであ
る。したがって、プロセッサやメモリなどの複数種類の
ＬＳＩで、低電圧で動作する情報機器を構成する場合に
は、ＤＡＲＭに代表されるように、ＬＳＩ上で電源電圧
以外の電圧を発生して動作に用いるＬＳＩの低電圧動作
が必須である。
ら構成されるＣＭＯＳ（Complementary MOS）ＬＳＩ、
例えばプロセッサなどにおいては、電源電圧を１．５Ｖ
程度まで低下させても、ＭＯＳトランジスタの定数とし
きい値電圧さえ適切に選べば、大幅な性能低下を招くこ
となく、１．５Ｖ程度の低い電源電圧で動作させること
が可能である。しかしながら、外部電源電圧（ＶＣＣま
たはＶＳＳ）の他に、それらの中間電圧やそれらの範囲
を越えた電圧をＬＳＩ上で発生させ、それを動作に用い
るＬＳＩでは、電源電圧の低下は、決定的な性能低下を
もたらしていた。こうしたＬＳＩの代表がＤＲＡＭであ
る。したがって、プロセッサやメモリなどの複数種類の
ＬＳＩで、低電圧で動作する情報機器を構成する場合に
は、ＤＡＲＭに代表されるように、ＬＳＩ上で電源電圧
以外の電圧を発生して動作に用いるＬＳＩの低電圧動作
が必須である。
【０００５】ＤＲＡＭを低電圧で動作させた場合、主に
従来用いられていた以下の３つで問題が生じる。
従来用いられていた以下の３つで問題が生じる。
【０００６】（１）メモリから読出された微小な信号を
読出す回路。
読出す回路。
【０００７】（２）メモリセルを構成するＭＯＳトラン
ジスタを十分高い導通状態にして、損失無く信号を伝達
するために必要なワード線駆動用高電圧を発生する回
路。
ジスタを十分高い導通状態にして、損失無く信号を伝達
するために必要なワード線駆動用高電圧を発生する回
路。
【０００８】（３）メモリセル蓄積容量のプレート電
極、さらにはメモリセルからの読み出し信号の検出に際
する参照電圧となる中間電圧（ＶＣＣ／２）を発生する
回路。
極、さらにはメモリセルからの読み出し信号の検出に際
する参照電圧となる中間電圧（ＶＣＣ／２）を発生する
回路。
【０００９】これらの従来例を、以下順に説明する。
【００１０】（１）については以下のとおりである。Ｌ
ＳＩの高集積化、大規模化にともなって、信号配線の寄
生容量が増大するため、動作速度が低下するという問題
が顕現化しつつある。ダイナミック・メモリの場合に
は、各メモリセルからデータ線上に読み出された微小な
信号をセンスアンプにより増幅する速度、および、選択
されたデータ線から情報を読み出す入出力制御線（コモ
ンＩ／Ｏ線）の動作速度が、メモリ全体の動作速度の大
きな割合を占めており、これらを高速化する技術がメモ
リの性能向上のために不可欠である。従来の入出力制御
回路としては、たとえばアイ・イー・イー・イー，ジャ
ーナル・オブ・ソリッド・ステート・サーキッツ，エス
・シー２２（１９８７年）第６６３頁から第６６７頁
（IEEE，Journal of Solid-State Circuits, Ｖｏｌ．
ＳＣ−２２，No５，October，１９８７，ｐｐ６６３−
６６７）において述べられているように、２つのＭＩＳ
（MetalInsulator Semiconductor）型のＦＥＴ（Field
Effect Transistor）を用い、選択信号をそれらのゲー
ト電極に印加して、データ線対とコモンＩ／Ｏ線対との
接続を制御する方式が一般的であった。
ＳＩの高集積化、大規模化にともなって、信号配線の寄
生容量が増大するため、動作速度が低下するという問題
が顕現化しつつある。ダイナミック・メモリの場合に
は、各メモリセルからデータ線上に読み出された微小な
信号をセンスアンプにより増幅する速度、および、選択
されたデータ線から情報を読み出す入出力制御線（コモ
ンＩ／Ｏ線）の動作速度が、メモリ全体の動作速度の大
きな割合を占めており、これらを高速化する技術がメモ
リの性能向上のために不可欠である。従来の入出力制御
回路としては、たとえばアイ・イー・イー・イー，ジャ
ーナル・オブ・ソリッド・ステート・サーキッツ，エス
・シー２２（１９８７年）第６６３頁から第６６７頁
（IEEE，Journal of Solid-State Circuits, Ｖｏｌ．
ＳＣ−２２，No５，October，１９８７，ｐｐ６６３−
６６７）において述べられているように、２つのＭＩＳ
（MetalInsulator Semiconductor）型のＦＥＴ（Field
Effect Transistor）を用い、選択信号をそれらのゲー
ト電極に印加して、データ線対とコモンＩ／Ｏ線対との
接続を制御する方式が一般的であった。
【００１１】（２）についての従来例を図２０に示す。
これはＤＲＡＭのメモリセルアレー（ＭＡ）とワードド
ライバ（ＷＤ）関連の回路を示したものである。また、
図２１は各部の波形を示している。この回路は、例えば
ＩＥＥＥ ＪＯＵＲＮＡＬＯＦ ＳＯＬＩＤ−ＳＴＡＴ
Ｅ ＣＩＲＣＵＩＴＳ，ＶＯＬ．ｓｃ−２１，ＮＯ．
３，ＪＵＮＥ １９８６，ｐｐ．３８１−３８７に示さ
れている。
これはＤＲＡＭのメモリセルアレー（ＭＡ）とワードド
ライバ（ＷＤ）関連の回路を示したものである。また、
図２１は各部の波形を示している。この回路は、例えば
ＩＥＥＥ ＪＯＵＲＮＡＬＯＦ ＳＯＬＩＤ−ＳＴＡＴ
Ｅ ＣＩＲＣＵＩＴＳ，ＶＯＬ．ｓｃ−２１，ＮＯ．
３，ＪＵＮＥ １９８６，ｐｐ．３８１−３８７に示さ
れている。
【００１２】（３）についての従来例は以下のとおりで
ある。データ線をＶＣＣ／２電圧にプリチャージするＤ
ＲＡＭ方式は、高速性、低消費電力、耐雑音性といった
特徴によって、ＣＭＯＳ回路とともに１メガビット以降
のＤＲＡＭの主流になっている。このＶＣＣ／２電圧を
発生させる従来の中間電圧発生回路の例は、アイ・イー
・イー・イー・ジャーナル・オブ・ソリッド・ステート
・サーキッツ、第２１巻、第５号、第６４３〜第６４８
頁（１９８６）( IEEE Jounal of Solid-StateCircuit
s, vol.21，No.5，pp.643-648, Octorber 1986）に述べ
られている。
ある。データ線をＶＣＣ／２電圧にプリチャージするＤ
ＲＡＭ方式は、高速性、低消費電力、耐雑音性といった
特徴によって、ＣＭＯＳ回路とともに１メガビット以降
のＤＲＡＭの主流になっている。このＶＣＣ／２電圧を
発生させる従来の中間電圧発生回路の例は、アイ・イー
・イー・イー・ジャーナル・オブ・ソリッド・ステート
・サーキッツ、第２１巻、第５号、第６４３〜第６４８
頁（１９８６）( IEEE Jounal of Solid-StateCircuit
s, vol.21，No.5，pp.643-648, Octorber 1986）に述べ
られている。
【００１３】
【発明が解決しようとする課題】以上の従来例に対し
て、本発明が解決しようとする課題は以下のとおりであ
る。
て、本発明が解決しようとする課題は以下のとおりであ
る。
【００１４】まず（１）の従来例については以下のとお
りである。従来方式の例を図７（ａ）および図７（ｃ）
に示す。この方式では必要最低限の数のトランジスタで
構成できるため、メモリ全体の面積低減には有効である
が、一方、以下のような欠点がある。（ａ）データ線
（Ｄ０，Ｄ０￣）の信号電圧が十分に増幅されないうち
にＩ／Ｏ制御用のＭＩＳ−ＦＥＴ（Ｔ５０，Ｔ５１）を
導通状態にすると、センスアンプＳＡ０の動作が阻害さ
れて誤動作を起こす。
りである。従来方式の例を図７（ａ）および図７（ｃ）
に示す。この方式では必要最低限の数のトランジスタで
構成できるため、メモリ全体の面積低減には有効である
が、一方、以下のような欠点がある。（ａ）データ線
（Ｄ０，Ｄ０￣）の信号電圧が十分に増幅されないうち
にＩ／Ｏ制御用のＭＩＳ−ＦＥＴ（Ｔ５０，Ｔ５１）を
導通状態にすると、センスアンプＳＡ０の動作が阻害さ
れて誤動作を起こす。
【００１５】（ｂ）上記理由により、センスアンプが動
作してから選択信号Ｙ０１を投入して上記ＭＩＳ−ＦＥ
Ｔを導通させるまでに時間遅れ（タイミング・マージ
ン）を置く必要が生じ、動作速度の低下をきたす（図７
（ｃ））。
作してから選択信号Ｙ０１を投入して上記ＭＩＳ−ＦＥ
Ｔを導通させるまでに時間遅れ（タイミング・マージ
ン）を置く必要が生じ、動作速度の低下をきたす（図７
（ｃ））。
【００１６】（ｃ）このような誤動作を防ぐために、上
記ＭＩＳ−ＦＥＴのチャネルコンダクタンス（ドレイン
・ソース間の導電率）とセンスアンプを構成するＭＩＳ
−ＦＥＴのチャネルコンダクタンスの比には、設計上の
制約が発生する。一般的には、前者を後者よりも小さく
する必要があり、コモンＩ／Ｏ線（ＩＯ０，ＩＯ０￣）
の駆動能力を大きくとることが難しい。そのため、
（ｂ）に加え、さらに動作速度が低下する。
記ＭＩＳ−ＦＥＴのチャネルコンダクタンス（ドレイン
・ソース間の導電率）とセンスアンプを構成するＭＩＳ
−ＦＥＴのチャネルコンダクタンスの比には、設計上の
制約が発生する。一般的には、前者を後者よりも小さく
する必要があり、コモンＩ／Ｏ線（ＩＯ０，ＩＯ０￣）
の駆動能力を大きくとることが難しい。そのため、
（ｂ）に加え、さらに動作速度が低下する。
【００１７】（ｄ）メモリの集積度向上に伴って、消費
電力低減、および素子の耐圧低下に対処するため、内部
電源電圧は低下する傾向にある。したがって、上記ＭＩ
Ｓ−ＦＥＴの駆動能力がさらに低下し、より動作速度が
低下する。
電力低減、および素子の耐圧低下に対処するため、内部
電源電圧は低下する傾向にある。したがって、上記ＭＩ
Ｓ−ＦＥＴの駆動能力がさらに低下し、より動作速度が
低下する。
【００１８】（ｅ）主に、上記（ｃ）の理由により、ひ
とつのコモンＩ／Ｏ線と、それにつながる複数のデータ
線との間で、並列に書込み、あるいは読み出しを行うこ
とが難しく、並列度など、テスト機能の面で制約を受け
る。
とつのコモンＩ／Ｏ線と、それにつながる複数のデータ
線との間で、並列に書込み、あるいは読み出しを行うこ
とが難しく、並列度など、テスト機能の面で制約を受け
る。
【００１９】これらのため、従来の入出力回路方式で
は、低電圧でも高速に動作する高集積メモリに適した回
路方式を供することができなかった。
は、低電圧でも高速に動作する高集積メモリに適した回
路方式を供することができなかった。
【００２０】次に、（２）の従来例については以下のと
おりである。図２０に示すようにワードドライバはトラ
ンジスタＱＤ、ＱＴから構成される。ここでＸデコーダ
出力Ｎ１がＨｉｇｈレベル（ＶＬ）になるとＱＴを通し
てＱＤのゲートＮ２が充電されＱＤがオン状態となる。
このとき、Ｎ２の電圧はＶＬ−ＶＴとなる。次に周辺回
路ＦＸで作られたワード線駆動信号 φＸ（振幅はＶＬ
＋ＶＴ以上）がＨｉｇｈレベルになるとＱＤのドレイン
からソースに電流が流れワード線ＷをＨｉｇｈレベルに
する。このときＱＴのゲートとＮ１の間の電位差は０、
Ｎ２とはＶｔであるからＱＴはカットオフ状態となって
いる。従って、φＸが上昇するときＮ２の電圧はＱＤの
ゲート、ソース間容量によるカップリングでφＸと共に
上昇する。ここで、φＸが最大値に達したときＱＤのゲ
ート、ソース間電圧がＶＴ以上なら、ワード線の電圧は
φＸと等しくなる。一方、φＸが上昇していく途中でそ
れがＶＴ以下となった場合は、ＱＤのゲート、ソース間
容量が０となるのでその時点でＮ２の上昇はとまり、図
２１に示すようにＶＬ−ＶＴ＋α（ＶＬ−２ＶＴ）／
（１−α）となる。またワード線の電圧は（ＶDL−２Ｖ
T）／（１−α）となる。ここで、αはＱＤのゲート容
量とノードＮ２の全容量の比である。
おりである。図２０に示すようにワードドライバはトラ
ンジスタＱＤ、ＱＴから構成される。ここでＸデコーダ
出力Ｎ１がＨｉｇｈレベル（ＶＬ）になるとＱＴを通し
てＱＤのゲートＮ２が充電されＱＤがオン状態となる。
このとき、Ｎ２の電圧はＶＬ−ＶＴとなる。次に周辺回
路ＦＸで作られたワード線駆動信号 φＸ（振幅はＶＬ
＋ＶＴ以上）がＨｉｇｈレベルになるとＱＤのドレイン
からソースに電流が流れワード線ＷをＨｉｇｈレベルに
する。このときＱＴのゲートとＮ１の間の電位差は０、
Ｎ２とはＶｔであるからＱＴはカットオフ状態となって
いる。従って、φＸが上昇するときＮ２の電圧はＱＤの
ゲート、ソース間容量によるカップリングでφＸと共に
上昇する。ここで、φＸが最大値に達したときＱＤのゲ
ート、ソース間電圧がＶＴ以上なら、ワード線の電圧は
φＸと等しくなる。一方、φＸが上昇していく途中でそ
れがＶＴ以下となった場合は、ＱＤのゲート、ソース間
容量が０となるのでその時点でＮ２の上昇はとまり、図
２１に示すようにＶＬ−ＶＴ＋α（ＶＬ−２ＶＴ）／
（１−α）となる。またワード線の電圧は（ＶDL−２Ｖ
T）／（１−α）となる。ここで、αはＱＤのゲート容
量とノードＮ２の全容量の比である。
【００２１】ここで、ＶＬが電池の消耗で１．１Ｖまで
低下した場合を考える。α＝０．９、ＶＴ＝０．５
（Ｖ）とすれば上式よりＮ２の電圧は１．５Ｖとなる。
従って、ワード線の電圧は１．０Ｖまでしか上昇しな
い。通常、メモリセルのスイッチトランジスタＱＳのし
きい値電圧は周辺回路のそれよりも高く０．５Ｖ以上に
なるのでメモリセルに蓄えられる電荷量は最大値（ＣＳ
×１．１）の半分以下の（ＣＳ×０．５）となりソフト
エラー耐性、センスアンプのＳ／Ｎの著しい低下が生ず
る。すなわち、保存データの破壊が起こりやすくなる。
低下した場合を考える。α＝０．９、ＶＴ＝０．５
（Ｖ）とすれば上式よりＮ２の電圧は１．５Ｖとなる。
従って、ワード線の電圧は１．０Ｖまでしか上昇しな
い。通常、メモリセルのスイッチトランジスタＱＳのし
きい値電圧は周辺回路のそれよりも高く０．５Ｖ以上に
なるのでメモリセルに蓄えられる電荷量は最大値（ＣＳ
×１．１）の半分以下の（ＣＳ×０．５）となりソフト
エラー耐性、センスアンプのＳ／Ｎの著しい低下が生ず
る。すなわち、保存データの破壊が起こりやすくなる。
【００２２】以上のように、ＤＲＡＭを従来の技術で電
池動作させようとした場合、電池の起電力がＭＯＳトラ
ンジスタのしきい値電圧ＶＴの２倍近くまで低下する
と、ワードドライバの動作不良によりメモリセルへの書
き込み電圧が低下してデータの破壊が起こりやすくなる
という問題があり、その解決を要する課題があった。
池動作させようとした場合、電池の起電力がＭＯＳトラ
ンジスタのしきい値電圧ＶＴの２倍近くまで低下する
と、ワードドライバの動作不良によりメモリセルへの書
き込み電圧が低下してデータの破壊が起こりやすくなる
という問題があり、その解決を要する課題があった。
【００２３】また、（３）に関して、低電圧化と高集積
化により、従来の中間電圧発生回路では以下の二つの問
題が生じる。（ａ）電源電圧の低下に伴い、電圧設定精
度が低下し、信号対雑音（Ｓ／Ｎ）比が悪化する。
化により、従来の中間電圧発生回路では以下の二つの問
題が生じる。（ａ）電源電圧の低下に伴い、電圧設定精
度が低下し、信号対雑音（Ｓ／Ｎ）比が悪化する。
【００２４】（ｂ）素子がソース・フォロワ・モードで
動作するので応答速度がトランジスタの駆動能力と負荷
容量の値で決まることになり、このため、高集積化によ
る負荷容量の増大と、さらには低電圧化による素子の駆
動能力の低下により、応答速度が遅くなる。
動作するので応答速度がトランジスタの駆動能力と負荷
容量の値で決まることになり、このため、高集積化によ
る負荷容量の増大と、さらには低電圧化による素子の駆
動能力の低下により、応答速度が遅くなる。
【００２５】図３０はＤＲＡＭ用中間電圧発生回路の従
来例を示すものである。以下、図３０を用いて上記の問
題点を説明する。図３０において、ＴＮ５、ＴＮ６はＮ
チャンネルのＭＩＳ型ＦＥＴ、ＴＰ５、ＴＰ６はＰチャ
ンネルのＭＩＳ型ＦＥＴ、Ｒ１、Ｒ２は抵抗、ＣＬは負
荷容量である。図３０の回路は一種のコンプリメンタリ
・プッシュプル回路で、ＴＮ６とＴＰ６は電源電圧ＶＣ
Ｃ（ＶＳＳは接地電位とする）をＨＶＣの中間電圧に分
圧する分圧回路を構成し、これらのゲートにバイアス電
圧を与えるためのＴＮ５とＴＰ５がバイアス回路を構成
している。ＶＣＣ／２プリチャージ方式のＤＲＡＭにお
いては、負荷容量は全データ線容量にほぼ等しく、４メ
ガビットＤＲＡＭでは５〜１０ｎＦ（ナノ・ファラッ
ド）、１６メガビットＤＲＡＭでは２０〜４０ｎＦ、６
４メガビットＤＲＡＭでは８０〜１６０ｎＦ程度の値で
ある。この回路においては、各ＦＥＴに微小な電流を常
時流すことによって、出力が一定の電圧になるように安
定化される。電流が微小であれば、端子２０と端子２２
の電圧差すなわちＶ（２０）−Ｖ（２２）はほぼＦＥＴ
ＴＮ５のしきい値電圧ＶＴＮに、また端子２２と端子
２１の電圧差すなわちＶ（２２）−Ｖ（２１）はほぼＦ
ＥＴＴＰ５のしきい値電圧の絶対値ＶＴＰに等しくな
る。また、ＦＥＴ ＴＮ６およびＴＰ６のゲート幅対ゲ
ート長比 Ｗ／Ｌは、それぞれＴＮ５およびＴＰ５のＷ
／Ｌの数倍から数１０倍になるように選ばれる。したが
って、ＴＮ６のバイアス電流はＴＮ５のバイアス電流の
数倍から数１０倍になる。
来例を示すものである。以下、図３０を用いて上記の問
題点を説明する。図３０において、ＴＮ５、ＴＮ６はＮ
チャンネルのＭＩＳ型ＦＥＴ、ＴＰ５、ＴＰ６はＰチャ
ンネルのＭＩＳ型ＦＥＴ、Ｒ１、Ｒ２は抵抗、ＣＬは負
荷容量である。図３０の回路は一種のコンプリメンタリ
・プッシュプル回路で、ＴＮ６とＴＰ６は電源電圧ＶＣ
Ｃ（ＶＳＳは接地電位とする）をＨＶＣの中間電圧に分
圧する分圧回路を構成し、これらのゲートにバイアス電
圧を与えるためのＴＮ５とＴＰ５がバイアス回路を構成
している。ＶＣＣ／２プリチャージ方式のＤＲＡＭにお
いては、負荷容量は全データ線容量にほぼ等しく、４メ
ガビットＤＲＡＭでは５〜１０ｎＦ（ナノ・ファラッ
ド）、１６メガビットＤＲＡＭでは２０〜４０ｎＦ、６
４メガビットＤＲＡＭでは８０〜１６０ｎＦ程度の値で
ある。この回路においては、各ＦＥＴに微小な電流を常
時流すことによって、出力が一定の電圧になるように安
定化される。電流が微小であれば、端子２０と端子２２
の電圧差すなわちＶ（２０）−Ｖ（２２）はほぼＦＥＴ
ＴＮ５のしきい値電圧ＶＴＮに、また端子２２と端子
２１の電圧差すなわちＶ（２２）−Ｖ（２１）はほぼＦ
ＥＴＴＰ５のしきい値電圧の絶対値ＶＴＰに等しくな
る。また、ＦＥＴ ＴＮ６およびＴＰ６のゲート幅対ゲ
ート長比 Ｗ／Ｌは、それぞれＴＮ５およびＴＰ５のＷ
／Ｌの数倍から数１０倍になるように選ばれる。したが
って、ＴＮ６のバイアス電流はＴＮ５のバイアス電流の
数倍から数１０倍になる。
【００２６】はじめに第一の問題点について説明する。
今、ＦＥＴ対ＴＮ５とＴＮ６、およびＴＰ５とＴＰ６の
間の素子特性（例えば、しきい値電圧、単位ゲート幅あ
たりのチャネル・コンダクタンス等）に差が無いと仮定
すると、出力ＨＶＣには、端子２２の電圧に等しい電圧
が得られる。出力電圧は、 Ｖ（ＨＶＣ）＝Ｒ２／（Ｒ１＋Ｒ２）×ＶＣＣ−Ｒ２／
（Ｒ１＋Ｒ２）×ＶＴＮ＋Ｒ１／（Ｒ１＋Ｒ２）×ＶＴ
Ｐ と表される。ここでＶＳＳは接地電位にあるとする。標
準条件下ではＶＴＮとＶＴＰの値がほぼ等しく、Ｒ１＝
Ｒ２となるように設計すると、 Ｖ（ＨＶＣ）＝ＶＣＣ／２−ＶＴＮ／２＋ＶＴＰ／２ すなわち、ＶＴＮとＶＴＰの値の差がＶＣＣの値に比べ
て無視できる場合には Ｖ（ＨＶＣ）≒ＶＣＣ／２ となる。一般に、素子のしきい値電圧のばらつきは、高
集積化によっても小さくならず、一定であると考えられ
るため、ＶＣＣを低くするにしたがって、Ｖ（ＨＶＣ）
の設定精度は低下する。例えば、ＶＴＮとＶＴＰがそ
れぞれ標準値に対して±０．１Ｖ変動すると仮定する
と、電源電圧が５Ｖ（ＨＶＣが２．５Ｖ）のときには、
中間電圧の変動は約±４％であるのに対して、電源電圧
が１．５Ｖ（ＨＶＣが０．７５Ｖ）のときには、中間電
圧の変動は約±１３％に達し、メモリの安定な動作に支
障がでる。
今、ＦＥＴ対ＴＮ５とＴＮ６、およびＴＰ５とＴＰ６の
間の素子特性（例えば、しきい値電圧、単位ゲート幅あ
たりのチャネル・コンダクタンス等）に差が無いと仮定
すると、出力ＨＶＣには、端子２２の電圧に等しい電圧
が得られる。出力電圧は、 Ｖ（ＨＶＣ）＝Ｒ２／（Ｒ１＋Ｒ２）×ＶＣＣ−Ｒ２／
（Ｒ１＋Ｒ２）×ＶＴＮ＋Ｒ１／（Ｒ１＋Ｒ２）×ＶＴ
Ｐ と表される。ここでＶＳＳは接地電位にあるとする。標
準条件下ではＶＴＮとＶＴＰの値がほぼ等しく、Ｒ１＝
Ｒ２となるように設計すると、 Ｖ（ＨＶＣ）＝ＶＣＣ／２−ＶＴＮ／２＋ＶＴＰ／２ すなわち、ＶＴＮとＶＴＰの値の差がＶＣＣの値に比べ
て無視できる場合には Ｖ（ＨＶＣ）≒ＶＣＣ／２ となる。一般に、素子のしきい値電圧のばらつきは、高
集積化によっても小さくならず、一定であると考えられ
るため、ＶＣＣを低くするにしたがって、Ｖ（ＨＶＣ）
の設定精度は低下する。例えば、ＶＴＮとＶＴＰがそ
れぞれ標準値に対して±０．１Ｖ変動すると仮定する
と、電源電圧が５Ｖ（ＨＶＣが２．５Ｖ）のときには、
中間電圧の変動は約±４％であるのに対して、電源電圧
が１．５Ｖ（ＨＶＣが０．７５Ｖ）のときには、中間電
圧の変動は約±１３％に達し、メモリの安定な動作に支
障がでる。
【００２７】次に、第二の問題点について説明する。負
荷の充放電に際し、出力のＭＩＳＦＥＴは飽和領域で動
作するため、そのドレイン電流ＩＤは ＩＤ＝β／２×（ＶＧＳ−ＶＴ）2 と表される。ここに、ＶＧＳはゲート・ソース間電圧、
ＶＴはＭＩＳＦＥＴのゲートしきい値電圧、βは素子の
構造や寸法によって決まる定数である。今、従来回路に
おいて負荷（負荷容量＝ＣＬ）の電圧を０Ｖから中間電
圧ＶＣＣ／２の９０％まで立ち上げるのに要する時間ｔ
ｒは ｔｒ＝１８ＣＬ／β×１／（ＶＣＣ／２） と表される。一つのデータ線に接続されるメモリセルの
数を２５６、一つのデータ線あたりの容量値を０．５ｐ
Ｆ、と仮定する。メモリの高集積化に伴ってこれらの値
はほぼ一定であるから、負荷容量の値は世代毎に４倍ず
つ大きくなる。例えば、４ＭビットＤＲＡＭではＣＬ≒
８．２ｎＦ、１６ＭビットではＣＬ≒３３ｎＦ、６４Ｍ
ビットではＣＬ≒１３１ｎＦとなる。これに対して、電
源電圧が５Ｖ→３．３Ｖ→１．５Ｖと世代毎に低下する
と、ＭＩＳＦＥＴのβが１０ｍＡ／Ｖ2で一定の場合、
立上り時間ｔｒは５．９μｓ→３６μｓ→３１４μｓと
世代毎に約１０倍ずつ増えることになる。応答速度を一
定に保つためには、ＭＩＳＦＥＴのβを世代毎に１０倍
にしていく必要があるが、レイアウト面積の増大や、定
常電流の増大を招くという副作用があるため、実際には
立上り時間ｔｒを一定に保つのは不可能である。
荷の充放電に際し、出力のＭＩＳＦＥＴは飽和領域で動
作するため、そのドレイン電流ＩＤは ＩＤ＝β／２×（ＶＧＳ−ＶＴ）2 と表される。ここに、ＶＧＳはゲート・ソース間電圧、
ＶＴはＭＩＳＦＥＴのゲートしきい値電圧、βは素子の
構造や寸法によって決まる定数である。今、従来回路に
おいて負荷（負荷容量＝ＣＬ）の電圧を０Ｖから中間電
圧ＶＣＣ／２の９０％まで立ち上げるのに要する時間ｔ
ｒは ｔｒ＝１８ＣＬ／β×１／（ＶＣＣ／２） と表される。一つのデータ線に接続されるメモリセルの
数を２５６、一つのデータ線あたりの容量値を０．５ｐ
Ｆ、と仮定する。メモリの高集積化に伴ってこれらの値
はほぼ一定であるから、負荷容量の値は世代毎に４倍ず
つ大きくなる。例えば、４ＭビットＤＲＡＭではＣＬ≒
８．２ｎＦ、１６ＭビットではＣＬ≒３３ｎＦ、６４Ｍ
ビットではＣＬ≒１３１ｎＦとなる。これに対して、電
源電圧が５Ｖ→３．３Ｖ→１．５Ｖと世代毎に低下する
と、ＭＩＳＦＥＴのβが１０ｍＡ／Ｖ2で一定の場合、
立上り時間ｔｒは５．９μｓ→３６μｓ→３１４μｓと
世代毎に約１０倍ずつ増えることになる。応答速度を一
定に保つためには、ＭＩＳＦＥＴのβを世代毎に１０倍
にしていく必要があるが、レイアウト面積の増大や、定
常電流の増大を招くという副作用があるため、実際には
立上り時間ｔｒを一定に保つのは不可能である。
【００２８】以上述べた従来の問題を解決し、低電圧で
も高速に、かつ安定に動作する半導体装置を提供するこ
とが本発明の目的である。より具体的には以下の３つを
目的としている。
も高速に、かつ安定に動作する半導体装置を提供するこ
とが本発明の目的である。より具体的には以下の３つを
目的としている。
【００２９】（１）低電圧でも高速に動作し、かつ動作
安定性に優れ、さらには並列テスト機能を併せ持った、
超高集積のメモリの入出力制御回路の方式を提供するこ
と。
安定性に優れ、さらには並列テスト機能を併せ持った、
超高集積のメモリの入出力制御回路の方式を提供するこ
と。
【００３０】（２）電池の起電力が低下してもデータ破
壊が生じないように、充分に高いワード線電圧を発生す
ることができる回路を提供すること。
壊が生じないように、充分に高いワード線電圧を発生す
ることができる回路を提供すること。
【００３１】（３）高集積、低電源電圧のＬＳＩにおい
ても高精度で、かつ高速に動作する電圧供給回路（電圧
フォロワ）を提供すること。
ても高精度で、かつ高速に動作する電圧供給回路（電圧
フォロワ）を提供すること。
【００３２】
【課題を解決するための手段】前述した（１）の目的を
達成するため、データ線からの情報の読み出し、あるい
は、データ線への情報の書込みを行う入出力制御回路
を、メモリアレーの左右に交互に配置し、かつ、コモン
Ｉ／Ｏ線をとデータ線の間の伝達インピーダンスを、情
報の読み出し時と書き込み時とで変化させるような回路
構成とした。また、読出し線（ＲＯ線）の信号を検出す
るセンス回路として、選択用のＭＩＳＦＥＴと相補のＭ
ＩＳＦＥＴによる電流電圧変換手段を設けた。本手段
は、低電圧でも高速に動作するようにするためのもので
ある。
達成するため、データ線からの情報の読み出し、あるい
は、データ線への情報の書込みを行う入出力制御回路
を、メモリアレーの左右に交互に配置し、かつ、コモン
Ｉ／Ｏ線をとデータ線の間の伝達インピーダンスを、情
報の読み出し時と書き込み時とで変化させるような回路
構成とした。また、読出し線（ＲＯ線）の信号を検出す
るセンス回路として、選択用のＭＩＳＦＥＴと相補のＭ
ＩＳＦＥＴによる電流電圧変換手段を設けた。本手段
は、低電圧でも高速に動作するようにするためのもので
ある。
【００３３】また（２）の目的を達成するため、特許請
求の範囲に記載のように、次の手段を講じた。すなわ
ち、（ａ）メモリセルアレーとデータ線に印加する最低
の動作電圧としてメモリセルアレーのスイッチトランジ
スタのしきい値電圧の１．５乃至２倍の電圧をデータ線
に与えるデータ線電源の出力とワードドライバとを有す
る半導体集積回路において、データ線電源電圧を、デー
タ線電圧よりメモリセルアレーのスイッチトランジスタ
のしきい値電圧分以上高い電圧に変換する電圧変換回路
と、該電圧変換回路の出力を電源として動作するスタテ
ィック型ワードドライバとを備えてワード線駆動をする
こととした。
求の範囲に記載のように、次の手段を講じた。すなわ
ち、（ａ）メモリセルアレーとデータ線に印加する最低
の動作電圧としてメモリセルアレーのスイッチトランジ
スタのしきい値電圧の１．５乃至２倍の電圧をデータ線
に与えるデータ線電源の出力とワードドライバとを有す
る半導体集積回路において、データ線電源電圧を、デー
タ線電圧よりメモリセルアレーのスイッチトランジスタ
のしきい値電圧分以上高い電圧に変換する電圧変換回路
と、該電圧変換回路の出力を電源として動作するスタテ
ィック型ワードドライバとを備えてワード線駆動をする
こととした。
【００３４】（ｂ）上記第１項の手段の電圧変換回路
は、チャージポンプ回路と整流回路との構成を備えるこ
ととした。
は、チャージポンプ回路と整流回路との構成を備えるこ
ととした。
【００３５】（ｃ）上記第２項の手段におけるチャージ
ポンプ回路は、第１、第２、第３、第４のＭＯＳトラン
ジスタと第１、第２のコンデンサを含み、該第２、第
３、第４のＭＯＳトランジスタのドレインは電源に、第
２のＭＯＳトランジスタのゲートは第４のＭＯＳトラン
ジスタのソースに、第３のＭＯＳトランジスタのソース
は第２のＭＯＳトランジスタのソースに、第３、第４の
ＭＯＳトランジスタのゲートは電源に接続され、第１の
コンデンサの１つの端子は第４のＭＯＳトランジスタの
ソースに、第２のコンデンサの１つの端子は第２のＭＯ
Ｓトランジスタのソースに接続され、該第１、第２のコ
ンデンサの他の１端はそれぞれ逆相のパルスが入力され
るようになされたチャージポンプ回路において、さらに
第１のＭＯＳトランジスタのドレインを電源に、ソース
を第４のＭＯＳトランジスタのソースに、ゲートを第２
のＭＯＳトランジスタのソースに結合することとした。
ポンプ回路は、第１、第２、第３、第４のＭＯＳトラン
ジスタと第１、第２のコンデンサを含み、該第２、第
３、第４のＭＯＳトランジスタのドレインは電源に、第
２のＭＯＳトランジスタのゲートは第４のＭＯＳトラン
ジスタのソースに、第３のＭＯＳトランジスタのソース
は第２のＭＯＳトランジスタのソースに、第３、第４の
ＭＯＳトランジスタのゲートは電源に接続され、第１の
コンデンサの１つの端子は第４のＭＯＳトランジスタの
ソースに、第２のコンデンサの１つの端子は第２のＭＯ
Ｓトランジスタのソースに接続され、該第１、第２のコ
ンデンサの他の１端はそれぞれ逆相のパルスが入力され
るようになされたチャージポンプ回路において、さらに
第１のＭＯＳトランジスタのドレインを電源に、ソース
を第４のＭＯＳトランジスタのソースに、ゲートを第２
のＭＯＳトランジスタのソースに結合することとした。
【００３６】本手段は低電源電圧でもチャージポンプ回
路の立ち上げを一層速め、またその出力電圧を一層高く
するものである。
路の立ち上げを一層速め、またその出力電圧を一層高く
するものである。
【００３７】（ｄ）上記第２項の手段における整流回路
は、整流素子がＭＯＳトランジスタにより構成され、該
ＭＯＳトランジスタのドレインを入力、ソースを出力と
し、該入力には上記第３項記載のチャージポンプ回路、
ソースには該出力から電荷を伝達する回路とその電荷を
蓄えるコンデンサおよびその電荷を電源に伝達する回路
が接続され、該入力の電圧が高レベルの時は該コンデン
サの１端を高レベルにして該ＭＯＳトランジスタのゲー
ト電圧を入力電圧とＭＯＳトランジスタのしきい値電圧
の和以上にし、該入力の電圧が低レベルの時は該コンデ
ンサの１端を低レベルにすると同時に該ＭＯＳトランジ
スタのゲート電圧を電源電圧にすることとした。
は、整流素子がＭＯＳトランジスタにより構成され、該
ＭＯＳトランジスタのドレインを入力、ソースを出力と
し、該入力には上記第３項記載のチャージポンプ回路、
ソースには該出力から電荷を伝達する回路とその電荷を
蓄えるコンデンサおよびその電荷を電源に伝達する回路
が接続され、該入力の電圧が高レベルの時は該コンデン
サの１端を高レベルにして該ＭＯＳトランジスタのゲー
ト電圧を入力電圧とＭＯＳトランジスタのしきい値電圧
の和以上にし、該入力の電圧が低レベルの時は該コンデ
ンサの１端を低レベルにすると同時に該ＭＯＳトランジ
スタのゲート電圧を電源電圧にすることとした。
【００３８】本手段は整流用トランジスタの電圧降下を
低減させ高い出力電圧を得るものである。
低減させ高い出力電圧を得るものである。
【００３９】（ｅ）上記第１項乃至第２項の手段におい
て、メモリセルアレーとワードドライバと電圧変換回路
に用いるＭＯＳトランジスタのしきい値を３種類とし、
メモリセルアレーのものを最も高く、ワードドライバの
ものを中間に、電圧変換回路のものを最も低くすること
とした。
て、メモリセルアレーとワードドライバと電圧変換回路
に用いるＭＯＳトランジスタのしきい値を３種類とし、
メモリセルアレーのものを最も高く、ワードドライバの
ものを中間に、電圧変換回路のものを最も低くすること
とした。
【００４０】本手段は低電源電圧においても集積回路と
してさらに一層の安定化、高速化、低消費電力化を達成
するものである。
してさらに一層の安定化、高速化、低消費電力化を達成
するものである。
【００４１】さらに、前記（３）の目的を達成するた
め、本発明の半導体装置では、中間電圧に等しい基準電
圧の入力と、同一負荷に対して出力を並列接続する少な
くとも二つの第一および第二のコンプリメンタリ・プッ
シュプル回路と、基準電流を増幅して出力するプッシュ
プル電流増幅回路とを備え、第一のコンプリメンタル・
プッシュプル回路は、そのバイアス回路に、上記基準電
圧の入力と該入力に付加するバイアス電圧源を備えて、
該プッシュプル回路の分圧用トランジスタのゲートにバ
イアス電圧を印加するとともに、該プッシュプル回路の
分圧回路は上記電流増幅回路の基準電流回路を形成し、
かつ該電流増幅回路の出力端を上記第二のコンプリメン
タリ・プッシュプル回路のバイアス回路に接続すること
を特徴とする。
め、本発明の半導体装置では、中間電圧に等しい基準電
圧の入力と、同一負荷に対して出力を並列接続する少な
くとも二つの第一および第二のコンプリメンタリ・プッ
シュプル回路と、基準電流を増幅して出力するプッシュ
プル電流増幅回路とを備え、第一のコンプリメンタル・
プッシュプル回路は、そのバイアス回路に、上記基準電
圧の入力と該入力に付加するバイアス電圧源を備えて、
該プッシュプル回路の分圧用トランジスタのゲートにバ
イアス電圧を印加するとともに、該プッシュプル回路の
分圧回路は上記電流増幅回路の基準電流回路を形成し、
かつ該電流増幅回路の出力端を上記第二のコンプリメン
タリ・プッシュプル回路のバイアス回路に接続すること
を特徴とする。
【００４２】すなわち、中間電圧に等しい基準電圧の発
生部をコンプリメンタリ・プッシュプル回路のバイアス
回路から分けて独立に設けるとともに、少なくとも二つ
のコンプリメンタリ・プッシュプル回路で並列に負荷を
駆動するようにし、出力電圧と入力電圧の差を一つのプ
ッシュプル回路に流れる電流として検出し、かつ、その
電流にほぼ比例する増幅電流でもう一方のプッシュプル
回路を駆動するものである。
生部をコンプリメンタリ・プッシュプル回路のバイアス
回路から分けて独立に設けるとともに、少なくとも二つ
のコンプリメンタリ・プッシュプル回路で並列に負荷を
駆動するようにし、出力電圧と入力電圧の差を一つのプ
ッシュプル回路に流れる電流として検出し、かつ、その
電流にほぼ比例する増幅電流でもう一方のプッシュプル
回路を駆動するものである。
【００４３】ここで上記第一および第二のコンプリメン
タリ・プッシュプル回路のバイアス電圧は、該電圧を印
加する該プッシュプル回路のトランジスタのゲートしき
い値電圧にほぼ等しくすることが好ましい。このことは
定常状態においてこれらのトランジスタを流れる電流を
低い値に抑えるものである。
タリ・プッシュプル回路のバイアス電圧は、該電圧を印
加する該プッシュプル回路のトランジスタのゲートしき
い値電圧にほぼ等しくすることが好ましい。このことは
定常状態においてこれらのトランジスタを流れる電流を
低い値に抑えるものである。
【００４４】あるいは上記電流増幅回路をカレントミラ
ー型のプッシュプル増幅回路によることにすれば、簡単
な回路構成で高い駆動能力がばらつきが少なく容易にえ
られる。
ー型のプッシュプル増幅回路によることにすれば、簡単
な回路構成で高い駆動能力がばらつきが少なく容易にえ
られる。
【００４５】またあるいは、上記第一および第二のコン
プリメンタリ・プッシュプル回路を電界効果トランジス
タにより構成することが低い電源電圧で動作させられる
ので好ましい。
プリメンタリ・プッシュプル回路を電界効果トランジス
タにより構成することが低い電源電圧で動作させられる
ので好ましい。
【００４６】前記（３）の目的をさらに効果的に達成す
るための本発明の半導体装置では、中間電圧に等しい基
準電圧の入力と、同一負荷に対して出力を並列接続する
少なくとも二つの第一および第二のコンプリメンタリ・
プッシュプル回路およびトライステート駆動回路と、基
準電流を増幅して出力するプッシュプル電流増幅回路と
を備え、第一のコンプリメンタリ・プッシュプル回路
は、そのバイアス回路に、上記基準電圧の入力と該入力
に付加するバイアス電圧源を備えるとともに、該プッシ
ュプル回路の分圧回路は上記電流増幅回路の基準電流回
路を形成し、かつ該電流増幅回路の出力端を上記第二の
コンプリメンタリ・プッシュプル回路のバイアス回路に
接続すること、さらに上記トライステート駆動回路は、
上記入力の電圧よりも低い第一の判定電圧と上記入力の
電圧よりも高い第二の判定電圧とを備え、出力電圧が第
一の判定電圧よりも低いときには出力を充電し、出力電
圧が第二の判定電圧よりも高いときには出力を放電する
手段を備えることを特徴とする。
るための本発明の半導体装置では、中間電圧に等しい基
準電圧の入力と、同一負荷に対して出力を並列接続する
少なくとも二つの第一および第二のコンプリメンタリ・
プッシュプル回路およびトライステート駆動回路と、基
準電流を増幅して出力するプッシュプル電流増幅回路と
を備え、第一のコンプリメンタリ・プッシュプル回路
は、そのバイアス回路に、上記基準電圧の入力と該入力
に付加するバイアス電圧源を備えるとともに、該プッシ
ュプル回路の分圧回路は上記電流増幅回路の基準電流回
路を形成し、かつ該電流増幅回路の出力端を上記第二の
コンプリメンタリ・プッシュプル回路のバイアス回路に
接続すること、さらに上記トライステート駆動回路は、
上記入力の電圧よりも低い第一の判定電圧と上記入力の
電圧よりも高い第二の判定電圧とを備え、出力電圧が第
一の判定電圧よりも低いときには出力を充電し、出力電
圧が第二の判定電圧よりも高いときには出力を放電する
手段を備えることを特徴とする。
【００４７】すなわち本発明ではトライステート駆動回
路をコンプリメンタリ・プッシュプル回路とともに負荷
に対して並列に接続してプッシュプル回路による駆動能
力を補うものである。
路をコンプリメンタリ・プッシュプル回路とともに負荷
に対して並列に接続してプッシュプル回路による駆動能
力を補うものである。
【００４８】ここで、上記第一および第二のコンプリメ
ンタリ・プッシュプル回路のバイアス電圧は、該電圧を
印加する該プッシュプル回路のトランジスタのゲートし
きい値電圧にほぼ等しい電圧にすること、あるいは上記
電流増幅回路をカレントミラー型のプッシュプル増幅回
路とすること、あるいは上記第一および第二のコンプリ
メンタリ・プッシュプル回路を電界効果トランジスタに
より構成することが好ましいことは前述のとうりであ
る。
ンタリ・プッシュプル回路のバイアス電圧は、該電圧を
印加する該プッシュプル回路のトランジスタのゲートし
きい値電圧にほぼ等しい電圧にすること、あるいは上記
電流増幅回路をカレントミラー型のプッシュプル増幅回
路とすること、あるいは上記第一および第二のコンプリ
メンタリ・プッシュプル回路を電界効果トランジスタに
より構成することが好ましいことは前述のとうりであ
る。
【００４９】ここで、上記の入力および出力の電圧を電
源電圧の二分の一にすれば、ＤＲＡＭのような回路への
適正上好ましい。
源電圧の二分の一にすれば、ＤＲＡＭのような回路への
適正上好ましい。
【００５０】さらに、複数の同種のブロックを少なくと
も含み、動作時においては、ブロック選択信号によって
選択した一つまたは複数のブロックを動作状態にする集
積回路（ＬＳＩ）と、ブロックを負荷として電圧供給し
駆動する手段を有する半導体装置の場合においては、高
速応答を達成するために、ブロックを駆動する上記駆動
手段として、第一および第二の駆動回路と、各ブロック
毎に設けられ動作状態にあるブロックを第一の駆動回路
に、非動作状態にあるブロックを第二の駆動回路に、そ
れぞれ接続する切換手段とを備えることとする。
も含み、動作時においては、ブロック選択信号によって
選択した一つまたは複数のブロックを動作状態にする集
積回路（ＬＳＩ）と、ブロックを負荷として電圧供給し
駆動する手段を有する半導体装置の場合においては、高
速応答を達成するために、ブロックを駆動する上記駆動
手段として、第一および第二の駆動回路と、各ブロック
毎に設けられ動作状態にあるブロックを第一の駆動回路
に、非動作状態にあるブロックを第二の駆動回路に、そ
れぞれ接続する切換手段とを備えることとする。
【００５１】このような手段は、大容量のダイナミック
メモリのような集積回路に対して好適である。
メモリのような集積回路に対して好適である。
【００５２】そのような場合に、上記ブロックはメモリ
セルアレーを少なくとも含み、かつ上記負荷としてはメ
モリセル蓄積容量の対向電極およびメモリセルから信号
検知回路に信号を伝達するデータ線のプリチャージ電圧
供給線とを少なくとも含むようにするのがよい。
セルアレーを少なくとも含み、かつ上記負荷としてはメ
モリセル蓄積容量の対向電極およびメモリセルから信号
検知回路に信号を伝達するデータ線のプリチャージ電圧
供給線とを少なくとも含むようにするのがよい。
【００５３】ここで上記駆動回路を電源電圧の二分の一
の電圧を発生するものとすることがＤＲＡＭへの適応上
好ましい。
の電圧を発生するものとすることがＤＲＡＭへの適応上
好ましい。
【００５４】さらに上記駆動回路として本発明の半導体
装置を用いれば、大容量のＬＳＩに対しても高精度化、
高速化を達成できる。
装置を用いれば、大容量のＬＳＩに対しても高精度化、
高速化を達成できる。
【００５５】（１）については、上記構成により、入出
力制御回路を、データ線ピッチの２倍のピッチでレイア
ウトできるため、従来に比べて、チップ面積を大きく増
大させることなく、最適な入出力回路構成をとることが
できる。これにより、入出力回路の動作マージンが格段
に向上し、低い電圧でも、安定かつ高速に動作させるこ
とができる。また、並列に書込み、読み出しを行っても
安定に動作するため、高い並列度の並列テストが可能と
なる。
力制御回路を、データ線ピッチの２倍のピッチでレイア
ウトできるため、従来に比べて、チップ面積を大きく増
大させることなく、最適な入出力回路構成をとることが
できる。これにより、入出力回路の動作マージンが格段
に向上し、低い電圧でも、安定かつ高速に動作させるこ
とができる。また、並列に書込み、読み出しを行っても
安定に動作するため、高い並列度の並列テストが可能と
なる。
【００５６】（２）については、スタティック型のワー
ドドライバは電源側にはＰチャネルトランジスタ、グラ
ンド側にはＮチャネルトランジスタが接続されている。
このため、ワード線駆動時にゲートをグランドレベル
（０Ｖ）にすれば、電源電圧がしきい値電圧ＶＴ以上で
あればＰチャネルトランジスタが常にオン状態になり、
その出力電圧は電源電圧まで上昇する。このように上記
スタティック型のワードドライバは、ドライブトランジ
スタのゲート電圧がＬｏｗレベルで動作するので低電源
電圧に対しても安定に動作する。
ドドライバは電源側にはＰチャネルトランジスタ、グラ
ンド側にはＮチャネルトランジスタが接続されている。
このため、ワード線駆動時にゲートをグランドレベル
（０Ｖ）にすれば、電源電圧がしきい値電圧ＶＴ以上で
あればＰチャネルトランジスタが常にオン状態になり、
その出力電圧は電源電圧まで上昇する。このように上記
スタティック型のワードドライバは、ドライブトランジ
スタのゲート電圧がＬｏｗレベルで動作するので低電源
電圧に対しても安定に動作する。
【００５７】したがってワードドライバの電源として上
記電圧変換回路の出力を用いることにより、ワード線電
圧としてデータ線電圧よりメモリセルアレーのスイッチ
トランジスタのしきい値電圧分以上高い電圧を印加する
ことが可能になり、これにより、電源電圧が１Ｖ程度に
まで低下してもメモリ動作を安定にすることが可能にな
る。
記電圧変換回路の出力を用いることにより、ワード線電
圧としてデータ線電圧よりメモリセルアレーのスイッチ
トランジスタのしきい値電圧分以上高い電圧を印加する
ことが可能になり、これにより、電源電圧が１Ｖ程度に
まで低下してもメモリ動作を安定にすることが可能にな
る。
【００５８】さらに本発明のチャージポンプ回路は、そ
の出力電圧をプリチャージトランジスタに帰還するもの
で、これを電圧変換回路に用いることにより、低い電源
電圧に対しても速い立上りと高い出力電圧を得ることが
可能になる。
の出力電圧をプリチャージトランジスタに帰還するもの
で、これを電圧変換回路に用いることにより、低い電源
電圧に対しても速い立上りと高い出力電圧を得ることが
可能になる。
【００５９】また上記手段の第４項の整流回路は、整流
用トランジスタのゲート電圧をチャージポンプ回路の出
力電圧と同期させ、その出力がすなわちトランジスタの
ドレイン電圧がＨｉｇｈレベルのときはゲート電圧をそ
れよりしきい値電圧分以上高くし、Ｌｏｗレベルのとき
は両者同レベルにするもので、これにより整流用トラン
ジスタの電圧降下を低減させ、電荷の逆流も防ぐことが
可能になる。
用トランジスタのゲート電圧をチャージポンプ回路の出
力電圧と同期させ、その出力がすなわちトランジスタの
ドレイン電圧がＨｉｇｈレベルのときはゲート電圧をそ
れよりしきい値電圧分以上高くし、Ｌｏｗレベルのとき
は両者同レベルにするもので、これにより整流用トラン
ジスタの電圧降下を低減させ、電荷の逆流も防ぐことが
可能になる。
【００６０】トランジスタのしきい値電圧を低電圧化す
ると一般にトランジスタの駆動能力が増加する。したが
って上記手段の第５項のように、規模のあまり大きくな
い電圧変換回路にはこのようなトランジスタを用いると
効果がある。しかし後述するように、ワードドライバの
ように多量のトランジスタを用いるようなものの場合は
逆に、トランジスタのオフ状態で流れる漏れ電流が無視
できなくなるのでしきい値電流として標準のものを用い
る。またメモリセルアレーのトランジスタを低しきい値
電圧化すると後述のようにリフレッシュ間隔を短くする
ことから消費電力の増加を招くことになり、したがっ
て、これには標準より高いものを用いるのが好ましい。
ると一般にトランジスタの駆動能力が増加する。したが
って上記手段の第５項のように、規模のあまり大きくな
い電圧変換回路にはこのようなトランジスタを用いると
効果がある。しかし後述するように、ワードドライバの
ように多量のトランジスタを用いるようなものの場合は
逆に、トランジスタのオフ状態で流れる漏れ電流が無視
できなくなるのでしきい値電流として標準のものを用い
る。またメモリセルアレーのトランジスタを低しきい値
電圧化すると後述のようにリフレッシュ間隔を短くする
ことから消費電力の増加を招くことになり、したがっ
て、これには標準より高いものを用いるのが好ましい。
【００６１】すなわち上記手段の第５項は、低電源電圧
においても集積回路を一層安定化し、高速化し、低消費
電力化するよう作用するものである。
においても集積回路を一層安定化し、高速化し、低消費
電力化するよう作用するものである。
【００６２】（３）については、中間電圧に等しい基準
電圧の発生部をコンプリメンタリ・プッシュプル回路の
バイアス回路から分けることにより、バイアス回路とは
独立して電圧を設定することができ、中間電圧の出力を
高精度化することが可能になる。
電圧の発生部をコンプリメンタリ・プッシュプル回路の
バイアス回路から分けることにより、バイアス回路とは
独立して電圧を設定することができ、中間電圧の出力を
高精度化することが可能になる。
【００６３】また、入力と出力の電圧差を上記第一のコ
ンプリメンタリ・プッシュプル回路のトランジスタを介
して電流に変換し、その電流に比例する増幅電流で第二
のコンプリメンタリ・プッシュプル回路を駆動すること
により、入出力間に電圧差がある間は、プッシュプル回
路の駆動能力を高くして、高速に負荷容量に対して充放
電を行なうことになる。またその際の充電と放電の駆動
能力を揃えることができ、したがって低電圧でも、高速
かつ安定に動作する電圧供給回路（電圧フォロワ）を提
供することが可能になる。
ンプリメンタリ・プッシュプル回路のトランジスタを介
して電流に変換し、その電流に比例する増幅電流で第二
のコンプリメンタリ・プッシュプル回路を駆動すること
により、入出力間に電圧差がある間は、プッシュプル回
路の駆動能力を高くして、高速に負荷容量に対して充放
電を行なうことになる。またその際の充電と放電の駆動
能力を揃えることができ、したがって低電圧でも、高速
かつ安定に動作する電圧供給回路（電圧フォロワ）を提
供することが可能になる。
【００６４】さらに上記のようにコンプリメンタリ・プ
ッシュプル回路のバイアス電圧を電圧印加トランジスタ
のしきい値電圧にほぼ等しくして該プッシュプル回路の
電流を低い値に抑えれば、これにより半導体装置の定常
時電力を小さくしながら、出力電圧の変動時には高い駆
動能力を得るようにすることが可能になる。
ッシュプル回路のバイアス電圧を電圧印加トランジスタ
のしきい値電圧にほぼ等しくして該プッシュプル回路の
電流を低い値に抑えれば、これにより半導体装置の定常
時電力を小さくしながら、出力電圧の変動時には高い駆
動能力を得るようにすることが可能になる。
【００６５】また電流増幅回路にカレントミラー型の増
幅回路を用いれば、簡単な回路構成で電流増幅が可能に
なるだけでなく、同一の特性を要するミラー回路相互の
トランジスタに同種の素子を用いることにより、高い駆
動能力をばらつき少なく容易に得ることが可能になる。
幅回路を用いれば、簡単な回路構成で電流増幅が可能に
なるだけでなく、同一の特性を要するミラー回路相互の
トランジスタに同種の素子を用いることにより、高い駆
動能力をばらつき少なく容易に得ることが可能になる。
【００６６】電界効果トランジスタは不純物濃度を制御
することによってゲートしきい値電圧を下げることがで
きるので、第一および第二のコンプリメンタリ・プッシ
ュプル回路を電界効果トランジスタで構成することによ
り、電源電圧が低くなっても所要の動作が得やすくな
る。
することによってゲートしきい値電圧を下げることがで
きるので、第一および第二のコンプリメンタリ・プッシ
ュプル回路を電界効果トランジスタで構成することによ
り、電源電圧が低くなっても所要の動作が得やすくな
る。
【００６７】さらにトライステート駆動回路をコンプリ
メンタリ・プッシュプル回路とともに負荷に対して並列
に接続する上記の手段によれば、入出力間の電圧誤差が
上記の判定電圧以上に大きくなった場合には負荷容量を
充電または放電することにより電圧誤差を判定電圧以内
に収束するよう動作し、これによりプッシュプル回路動
作を補って過渡時の応答速度をさらに高めるよう作用す
ることになる。
メンタリ・プッシュプル回路とともに負荷に対して並列
に接続する上記の手段によれば、入出力間の電圧誤差が
上記の判定電圧以上に大きくなった場合には負荷容量を
充電または放電することにより電圧誤差を判定電圧以内
に収束するよう動作し、これによりプッシュプル回路動
作を補って過渡時の応答速度をさらに高めるよう作用す
ることになる。
【００６８】また集積回路の中に複数の同種のブロック
を含み、その一部を動作させる場合に、動作状態のブロ
ックのみを負荷として選択するよう切り換える本発明の
手段によれば、大容量のＤＲＡＭのような場合にもその
一部の負荷を実質的に担うことになるため大きな過渡電
流を流すことなく高速応答が可能になる。そのうえ、こ
の駆動回路に本発明の装置を用いれば、前記したように
さらに効果的に高精度高速応答性を得ることが可能にな
る。
を含み、その一部を動作させる場合に、動作状態のブロ
ックのみを負荷として選択するよう切り換える本発明の
手段によれば、大容量のＤＲＡＭのような場合にもその
一部の負荷を実質的に担うことになるため大きな過渡電
流を流すことなく高速応答が可能になる。そのうえ、こ
の駆動回路に本発明の装置を用いれば、前記したように
さらに効果的に高精度高速応答性を得ることが可能にな
る。
【００６９】
【発明の実施の形態】以下実施例により本発明を具体的
に説明する。なお、以下の説明では、本発明をダイナミ
ックメモリ（ＤＲＡＭ）に適用した例について説明する
が、これ以外の、例えば、スタティックメモリ（ＳＲＡ
Ｍ）やリード・オンリ・メモリ（ＲＯＭ）についても同
様に適用できる。また、ＭＩＳ型のＦＥＴ素子を用いた
メモリ以外にも、バイポーラ素子を用いたメモリ、バイ
ポーラ素子とＭＩＳ−ＦＥＴとを組み合わせた、いわゆ
るＢｉＣＭＯＳ型のメモリ、さらには、シリコン以外の
半導体材料を用いたメモリについても、同様に適用する
ことができる。
に説明する。なお、以下の説明では、本発明をダイナミ
ックメモリ（ＤＲＡＭ）に適用した例について説明する
が、これ以外の、例えば、スタティックメモリ（ＳＲＡ
Ｍ）やリード・オンリ・メモリ（ＲＯＭ）についても同
様に適用できる。また、ＭＩＳ型のＦＥＴ素子を用いた
メモリ以外にも、バイポーラ素子を用いたメモリ、バイ
ポーラ素子とＭＩＳ−ＦＥＴとを組み合わせた、いわゆ
るＢｉＣＭＯＳ型のメモリ、さらには、シリコン以外の
半導体材料を用いたメモリについても、同様に適用する
ことができる。
【００７０】図１から図６は本発明のメモリ回路の一実
施例である。図１から図６中、ＭＡは１つのＭＩＳ−Ｆ
ＥＴと１つの蓄積容量からなるメモリセルを二次元的に
複数個配列したメモリセルアレー、ＣＫＴ０，ＣＫＴ１
はメモリセル信号を検知したり、読出し線または書込み
線を通して、メモリ外部と情報をやりとりするための入
出力制御回路、Ｄ０とＤ０￣、Ｄ１とＤ１￣メモリセル
と上記入出力制御回路の間で信号の伝送を行うためのデ
ータ線対、ＷＤはメモリセルアレーのうちの行アドレス
を指定して１本のワード線に駆動信号を与えるためのワ
ード線駆動回路、Ｗ０〜Ｗｍはワード線、ＹＤはメモリ
セルアレーのうちの列アドレスを指定するためのＹ
（列）デコーダ、Ｙ０１は列選択信号線、をそれぞれ表
している。また、入出力制御回路の中で、ＳＡ０、ＳＡ
１はデータ線上の微小な信号電圧を検知するための検知
回路（センスアンプ）、ＣＳＮ０とＣＳＰ０、ＣＳＮ１
とＣＳＰ１は、それぞれ検知回路ＳＡ０、ＳＡ１の駆動
信号線、ＣＤ０あるいはＣＤ１は検知回路の駆動信号発
生回路、ＰＲ０，ＰＲ１は、非動作状態において、デー
タ線対を短絡するとともにセンスアンプの動作に都合の
良い電圧に設定するためのプリチャージ回路、ＲＧ０あ
るいはＲＧ１はデータ線対に現れた信号（電圧差）をメ
モリアレー外部に読みだすための読みだしゲート、Ｔ１
〜Ｔ４は読みだしゲートを構成するＮチャネルＭＩＳ−
ＦＥＴ、ＷＧ０あるいはＷＧ１は外部の情報に従ってデ
ータ線を駆動する書き込みゲート、Ｔ５〜Ｔ８は１つの
書き込みゲートを構成するＮチャネルＭＩＳ−ＦＥＴ，
ＲＯ０，ＲＯ０￣，ＲＯ１，ＲＯ１￣は読みだし線、Ｗ
Ｉ０，ＷＩ０￣，ＷＩ１，ＷＩ１￣は書き込み線、ＲＣ
Ｓ０，ＲＣＳ０￣，ＲＣＳ１，ＲＣＳ１￣は読みだし制
御線、ＷＲ０，ＷＲ０￣，ＷＲ１，ＷＲ１￣は書込み制
御線、をそれぞれ示している。また、ＳＷＲ０，ＳＷＲ
１は読みだし線から共通の読みだし線ＣＲＯ，ＣＲＯ￣
へ接続するためのスイッチ回路、ＳＷＷ０，ＳＷＷ１は
書き込み線と共通の書き込み線ＣＷＩ，ＣＷＩ￣を接続
するためのスイッチ回路、ＳＥＬ０，ＳＥＬ１は左右い
ずれかのスイッチを選択する信号。ＡＭＰはＣＲＯ￣，
ＣＲＯへ現れた信号を検知増幅するためのセンス増幅
器、ＤＯＢは出力バッファ、ＤＩＢは入力バッファであ
る。本実施例では、入出力制御回路ＣＫＴ０，ＣＫＴ１
をデータ線対毎にメモリセルアレーの左右に交互に配置
しており、かつ入出力制御回路内のＩ／Ｏ線を読みだし
線（ＲＯ線）と書き込み線（ＷＩ線）に分離している。
以下これらの具体的な構成と効果を説明する。
施例である。図１から図６中、ＭＡは１つのＭＩＳ−Ｆ
ＥＴと１つの蓄積容量からなるメモリセルを二次元的に
複数個配列したメモリセルアレー、ＣＫＴ０，ＣＫＴ１
はメモリセル信号を検知したり、読出し線または書込み
線を通して、メモリ外部と情報をやりとりするための入
出力制御回路、Ｄ０とＤ０￣、Ｄ１とＤ１￣メモリセル
と上記入出力制御回路の間で信号の伝送を行うためのデ
ータ線対、ＷＤはメモリセルアレーのうちの行アドレス
を指定して１本のワード線に駆動信号を与えるためのワ
ード線駆動回路、Ｗ０〜Ｗｍはワード線、ＹＤはメモリ
セルアレーのうちの列アドレスを指定するためのＹ
（列）デコーダ、Ｙ０１は列選択信号線、をそれぞれ表
している。また、入出力制御回路の中で、ＳＡ０、ＳＡ
１はデータ線上の微小な信号電圧を検知するための検知
回路（センスアンプ）、ＣＳＮ０とＣＳＰ０、ＣＳＮ１
とＣＳＰ１は、それぞれ検知回路ＳＡ０、ＳＡ１の駆動
信号線、ＣＤ０あるいはＣＤ１は検知回路の駆動信号発
生回路、ＰＲ０，ＰＲ１は、非動作状態において、デー
タ線対を短絡するとともにセンスアンプの動作に都合の
良い電圧に設定するためのプリチャージ回路、ＲＧ０あ
るいはＲＧ１はデータ線対に現れた信号（電圧差）をメ
モリアレー外部に読みだすための読みだしゲート、Ｔ１
〜Ｔ４は読みだしゲートを構成するＮチャネルＭＩＳ−
ＦＥＴ、ＷＧ０あるいはＷＧ１は外部の情報に従ってデ
ータ線を駆動する書き込みゲート、Ｔ５〜Ｔ８は１つの
書き込みゲートを構成するＮチャネルＭＩＳ−ＦＥＴ，
ＲＯ０，ＲＯ０￣，ＲＯ１，ＲＯ１￣は読みだし線、Ｗ
Ｉ０，ＷＩ０￣，ＷＩ１，ＷＩ１￣は書き込み線、ＲＣ
Ｓ０，ＲＣＳ０￣，ＲＣＳ１，ＲＣＳ１￣は読みだし制
御線、ＷＲ０，ＷＲ０￣，ＷＲ１，ＷＲ１￣は書込み制
御線、をそれぞれ示している。また、ＳＷＲ０，ＳＷＲ
１は読みだし線から共通の読みだし線ＣＲＯ，ＣＲＯ￣
へ接続するためのスイッチ回路、ＳＷＷ０，ＳＷＷ１は
書き込み線と共通の書き込み線ＣＷＩ，ＣＷＩ￣を接続
するためのスイッチ回路、ＳＥＬ０，ＳＥＬ１は左右い
ずれかのスイッチを選択する信号。ＡＭＰはＣＲＯ￣，
ＣＲＯへ現れた信号を検知増幅するためのセンス増幅
器、ＤＯＢは出力バッファ、ＤＩＢは入力バッファであ
る。本実施例では、入出力制御回路ＣＫＴ０，ＣＫＴ１
をデータ線対毎にメモリセルアレーの左右に交互に配置
しており、かつ入出力制御回路内のＩ／Ｏ線を読みだし
線（ＲＯ線）と書き込み線（ＷＩ線）に分離している。
以下これらの具体的な構成と効果を説明する。
【００７１】図２には読みだしゲートおよび書き込みゲ
ート回路の平面レイアウト図を示す。一般的には、メモ
リの高集積化が進むとともに入出力制御回路Ｃｉをデー
タ線ピッチでレイアウトすることが困難になってくる。
しかし本実施例のように入出力制御回路をメモリセルア
レーの左右に交互に配置することで入出力制御回路のレ
イアウトピッチはデータ線対ピッチの２倍、すなわち２
ｄｙにできるのでチップ面積を大きく増大させること無
しにレイアウトが可能になる。高集積メモリにおいて
は、たとえばアイ・イー・イー・イー・ジャーナル・オ
ブ・ソリッド・ステート・サーキッツ，２３（１９８８
年）第１１１３頁から１１１９頁（IEEE,Journal of So
lid-State Circuits, ｖｏｌ.２３，No.５，October １
９８８，pp１１１３−１１１９）に述べられているよう
に、隣接するデータ線間の容量結合により信号対雑音比
が著しく低下するという問題がある。メモリセルアレー
部分の容量結合雑音はデータ線をメモリセルアレーの途
中で交差する等の方法により低減できることは知られて
いるが、入出力制御回路部においては隣接データ線間の
結合容量が場所により不均一であるため雑音を低減する
ことが十分に行えなかった。本実施例では入出力制御回
路のデータ線対間にシールド用の配線を配することによ
り、従来に比べて著しく線間容量結合雑音を低減するこ
とができる。以下、これについて説明する。図２に示す
ような入出力制御回路部のレイアウトにおいて、データ
線対間にデータ線と同時に形成される他の信号配線を配
置している。ここでは、例えば、読みだしゲートＲＧｉ
部でデータ線と直行して配線された読みだし線ＲＯ，Ｒ
Ｏ￣及び読みだし制御線ＲＣＳ，ＲＣＳ￣はスルーホー
ルを通してデータ線と同時に形成される配線材に接続さ
れ、データ線と平行に配置される。このようにすること
で、データ線と隣接データ線間の寄生容量を低減するこ
とができ、読みだし動作に伴う雑音を最低限に抑え、安
定な動作を期すことができる。
ート回路の平面レイアウト図を示す。一般的には、メモ
リの高集積化が進むとともに入出力制御回路Ｃｉをデー
タ線ピッチでレイアウトすることが困難になってくる。
しかし本実施例のように入出力制御回路をメモリセルア
レーの左右に交互に配置することで入出力制御回路のレ
イアウトピッチはデータ線対ピッチの２倍、すなわち２
ｄｙにできるのでチップ面積を大きく増大させること無
しにレイアウトが可能になる。高集積メモリにおいて
は、たとえばアイ・イー・イー・イー・ジャーナル・オ
ブ・ソリッド・ステート・サーキッツ，２３（１９８８
年）第１１１３頁から１１１９頁（IEEE,Journal of So
lid-State Circuits, ｖｏｌ.２３，No.５，October １
９８８，pp１１１３−１１１９）に述べられているよう
に、隣接するデータ線間の容量結合により信号対雑音比
が著しく低下するという問題がある。メモリセルアレー
部分の容量結合雑音はデータ線をメモリセルアレーの途
中で交差する等の方法により低減できることは知られて
いるが、入出力制御回路部においては隣接データ線間の
結合容量が場所により不均一であるため雑音を低減する
ことが十分に行えなかった。本実施例では入出力制御回
路のデータ線対間にシールド用の配線を配することによ
り、従来に比べて著しく線間容量結合雑音を低減するこ
とができる。以下、これについて説明する。図２に示す
ような入出力制御回路部のレイアウトにおいて、データ
線対間にデータ線と同時に形成される他の信号配線を配
置している。ここでは、例えば、読みだしゲートＲＧｉ
部でデータ線と直行して配線された読みだし線ＲＯ，Ｒ
Ｏ￣及び読みだし制御線ＲＣＳ，ＲＣＳ￣はスルーホー
ルを通してデータ線と同時に形成される配線材に接続さ
れ、データ線と平行に配置される。このようにすること
で、データ線と隣接データ線間の寄生容量を低減するこ
とができ、読みだし動作に伴う雑音を最低限に抑え、安
定な動作を期すことができる。
【００７２】次に、読出しスイッチＳＷＲ０、書込みス
イッチＳＷＷ０、センス増幅回路ＡＭＯの具体的な構成
を説明する。
イッチＳＷＷ０、センス増幅回路ＡＭＯの具体的な構成
を説明する。
【００７３】図３（ａ）は読出しスイッチＳＷＲｉ（ｉ
＝０，１）の構成例である。この回路は、複数の読出し
線ＲＯｉ、ＲＯｉ￣の内の１つを共通読出し線ＣＲＯ、
ＣＲＯ￣に選択的に接続するとともに、選択されたメモ
リブロックの読出し制御線ＲＣＳｉ、ＲＣＳｉ￣の電圧
を制御して、読出し線に信号を取り出すようにしてい
る。同図において、Ｔ１０〜Ｔ１７はＮチャネルＭＩＳ
ＦＥＴ、ＩＮＶ１００はインバータ、ＮＡＮＤ１は入力
が共に高レベルの組合せのときのみ低レベルを出力する
２入力の反転論理積回路、をそれぞれ示している。メモ
リブロックが選択されて選択信号ＳＥＬｉが高いレベ
ル、かつメモリが読出し状態にあって書込み信号ＷＥが
高レベルになると、ＭＩＳＦＥＴ Ｔ１０〜Ｔ１３が導
通、Ｔ１４〜Ｔ１７が非導通となる。したがって、読出
し線ＲＯｉ，ＲＯｉ￣はそれぞれ共通読出し線ＣＲＯ、
ＣＲＯ￣に接続されるとともに、読出し制御線ＲＣＳ
ｉ、ＲＣＳｉは接地される。これにより、例えば図１に
おいて列選択信号Ｙ０１が高レベルになると、Ｔ３およ
びＴ４が導通し、データ線対Ｄ０，Ｄ０￣の電圧差に応
じて読出し線ＲＯ０、ＲＯ０￣から読出し制御線ＲＣＳ
０、ＲＣＳ０￣に流れる電流の差として信号が得られ
る。ここで、読出し制御線ＲＣＳ０、ＲＣＳ０￣は、読
出し動作だけを考えると、必ずしも分離する必要はない
が、後述するうに並列テストを行なう場合には、分離が
不可欠である。
＝０，１）の構成例である。この回路は、複数の読出し
線ＲＯｉ、ＲＯｉ￣の内の１つを共通読出し線ＣＲＯ、
ＣＲＯ￣に選択的に接続するとともに、選択されたメモ
リブロックの読出し制御線ＲＣＳｉ、ＲＣＳｉ￣の電圧
を制御して、読出し線に信号を取り出すようにしてい
る。同図において、Ｔ１０〜Ｔ１７はＮチャネルＭＩＳ
ＦＥＴ、ＩＮＶ１００はインバータ、ＮＡＮＤ１は入力
が共に高レベルの組合せのときのみ低レベルを出力する
２入力の反転論理積回路、をそれぞれ示している。メモ
リブロックが選択されて選択信号ＳＥＬｉが高いレベ
ル、かつメモリが読出し状態にあって書込み信号ＷＥが
高レベルになると、ＭＩＳＦＥＴ Ｔ１０〜Ｔ１３が導
通、Ｔ１４〜Ｔ１７が非導通となる。したがって、読出
し線ＲＯｉ，ＲＯｉ￣はそれぞれ共通読出し線ＣＲＯ、
ＣＲＯ￣に接続されるとともに、読出し制御線ＲＣＳ
ｉ、ＲＣＳｉは接地される。これにより、例えば図１に
おいて列選択信号Ｙ０１が高レベルになると、Ｔ３およ
びＴ４が導通し、データ線対Ｄ０，Ｄ０￣の電圧差に応
じて読出し線ＲＯ０、ＲＯ０￣から読出し制御線ＲＣＳ
０、ＲＣＳ０￣に流れる電流の差として信号が得られ
る。ここで、読出し制御線ＲＣＳ０、ＲＣＳ０￣は、読
出し動作だけを考えると、必ずしも分離する必要はない
が、後述するうに並列テストを行なう場合には、分離が
不可欠である。
【００７４】メモリブロックが非選択となり、選択信号
ＳＥＬｉが低レベル、またはメモリが書込み状態にあっ
て書込み信号ＷＥ￣が低レベルになると、ＭＩＳＦＥＴ
Ｔ１０〜Ｔ１３が非導通、Ｔ１４〜Ｔ１７が導通とな
る。したがって、読出し線ＲＯｉ、ＲＯｉ￣および読出
し制御線ＲＣＳｉ、ＲＣＳｉ￣は同一の電圧（ここでは
中間電圧ＨＶＬ）に接続される。これにより、例えば図
１において列選択信号Ｙ０１が高レベルになってＴ３お
よびＴ４が導通しても、読出し線ＲＯｉ、ＲＯｉ￣から
読出し制御線ＲＣＳｉ、ＲＣＳｉ￣に電流が流れること
がないため、例えば図１０において述べるように、１本
の列選択信号線で複数のメモリブロック（選択ブロック
と非選択ブロックを含む）の列アドレスを選択するよう
な場合に都合がよい。
ＳＥＬｉが低レベル、またはメモリが書込み状態にあっ
て書込み信号ＷＥ￣が低レベルになると、ＭＩＳＦＥＴ
Ｔ１０〜Ｔ１３が非導通、Ｔ１４〜Ｔ１７が導通とな
る。したがって、読出し線ＲＯｉ、ＲＯｉ￣および読出
し制御線ＲＣＳｉ、ＲＣＳｉ￣は同一の電圧（ここでは
中間電圧ＨＶＬ）に接続される。これにより、例えば図
１において列選択信号Ｙ０１が高レベルになってＴ３お
よびＴ４が導通しても、読出し線ＲＯｉ、ＲＯｉ￣から
読出し制御線ＲＣＳｉ、ＲＣＳｉ￣に電流が流れること
がないため、例えば図１０において述べるように、１本
の列選択信号線で複数のメモリブロック（選択ブロック
と非選択ブロックを含む）の列アドレスを選択するよう
な場合に都合がよい。
【００７５】図３（ｂ）は書込みスイッチＳＷＷｉ（ｉ
＝０，１）の構成例である。この回路は、複数の書込み
線ＷＩｉ、ＷＩｉ￣の内の１つを共通書込み線ＣＷＩ、
ＣＷＩ￣に選択的に接続するとともに、選択されたメモ
リブロックの書込み制御線ＷＲｉを高レベルにして、書
込みを行なうようにしている。同図において、Ｔ２０，
Ｔ２３〜Ｔ２６はＮチャネルＭＩＳＦＥＴ、Ｔ２１、Ｔ
２２はＰチャネルＭＩＳＦＥＴ、ＩＮＶ１０１〜ＩＮＶ
１０３はインバータ、ＮＡＮＤ２は２入力の反転論理積
回路、をそれぞれ示している。メモリブロックが選択さ
れて選択信号ＳＥＬｉが高レベル、かつメモリが書込み
状態にあって書込み信号ＷＥが高レベルになると、ＭＩ
ＳＦＥＴ Ｔ２０〜Ｔ２３が導通、Ｔ２４〜Ｔ２６が非
導通となる。したがって、書込み線ＷＩｉ、ＷＩｉ￣は
それぞれ共通書込み線ＣＷＩ、ＣＷＩ￣に接続されると
ともに、書込み制御線ＷＲｉには高レベルが出力され
る。これにより、例えば図１において列選択信号Ｙ０１
が高レベルになると、Ｔ５およびＴ６が導通し、データ
線対Ｄ０，Ｄ０￣は書込み線ＷＩ０、ＷＩ０￣に接続さ
れ、書込み線上の書込み情報はデータ線に書き込まれ
る。
＝０，１）の構成例である。この回路は、複数の書込み
線ＷＩｉ、ＷＩｉ￣の内の１つを共通書込み線ＣＷＩ、
ＣＷＩ￣に選択的に接続するとともに、選択されたメモ
リブロックの書込み制御線ＷＲｉを高レベルにして、書
込みを行なうようにしている。同図において、Ｔ２０，
Ｔ２３〜Ｔ２６はＮチャネルＭＩＳＦＥＴ、Ｔ２１、Ｔ
２２はＰチャネルＭＩＳＦＥＴ、ＩＮＶ１０１〜ＩＮＶ
１０３はインバータ、ＮＡＮＤ２は２入力の反転論理積
回路、をそれぞれ示している。メモリブロックが選択さ
れて選択信号ＳＥＬｉが高レベル、かつメモリが書込み
状態にあって書込み信号ＷＥが高レベルになると、ＭＩ
ＳＦＥＴ Ｔ２０〜Ｔ２３が導通、Ｔ２４〜Ｔ２６が非
導通となる。したがって、書込み線ＷＩｉ、ＷＩｉ￣は
それぞれ共通書込み線ＣＷＩ、ＣＷＩ￣に接続されると
ともに、書込み制御線ＷＲｉには高レベルが出力され
る。これにより、例えば図１において列選択信号Ｙ０１
が高レベルになると、Ｔ５およびＴ６が導通し、データ
線対Ｄ０，Ｄ０￣は書込み線ＷＩ０、ＷＩ０￣に接続さ
れ、書込み線上の書込み情報はデータ線に書き込まれ
る。
【００７６】メモリブロックが非選択となり、選択信号
ＳＥＬｉが低レベル、またはメモリが読出し状態にあっ
て書込み信号ＷＥが低レベルになると、ＭＩＳＦＥＴ
Ｔ２０〜Ｔ２３が非導通、Ｔ２４〜Ｔ２６が導通とな
る。したがって、書込み線ＷＩｉ、ＷＩｉ￣は同一の電
圧（ここでは中間電圧ＨＶＬ）に接続されるとともに、
書込み制御線ＷＲｉは低レベルになる。これにより、例
えば図１において列選択信号Ｙ０１が高レベルになって
Ｔ５およびＴ６が導通しても、データ線と書込み線とは
導通しないため、例えば図１０において述べるように、
１本の列選択信号線で複数のメモリブロック（選択ブロ
ックと非選択ブロックを含む）の列アドレスを選択する
ような場合に都合がよい。
ＳＥＬｉが低レベル、またはメモリが読出し状態にあっ
て書込み信号ＷＥが低レベルになると、ＭＩＳＦＥＴ
Ｔ２０〜Ｔ２３が非導通、Ｔ２４〜Ｔ２６が導通とな
る。したがって、書込み線ＷＩｉ、ＷＩｉ￣は同一の電
圧（ここでは中間電圧ＨＶＬ）に接続されるとともに、
書込み制御線ＷＲｉは低レベルになる。これにより、例
えば図１において列選択信号Ｙ０１が高レベルになって
Ｔ５およびＴ６が導通しても、データ線と書込み線とは
導通しないため、例えば図１０において述べるように、
１本の列選択信号線で複数のメモリブロック（選択ブロ
ックと非選択ブロックを含む）の列アドレスを選択する
ような場合に都合がよい。
【００７７】次に、図４は共通読出し線ＣＲＯ，ＣＲＯ
￣に読みだされた信号を増幅するためのセンス増幅回路
の構成を示している。同図において、ａｍｐ１は共通読
出し線ＣＲＯ，ＣＲＯ￣を入力、ｄ１，ｄ１を出力とす
る第一のセンス増幅回路、ａｍｐ２はｄ１，ｄ１￣を入
力、ｄ２，ｄ２￣を出力とする第二のセンス増幅回路、
ａｍｐ３はｄ２，ｄ２￣を入力、ｄ３，ｄ３￣を出力と
する第三のセンス増幅回路、Ｔ４２，Ｔ４３は第三のセ
ンス増幅回路を動作前に初期化するためのＭＩＳＦＥＴ
である。第一のセンス増幅回路ａｍｐ１は同じ構成の２
つの電流電圧変換回路で構成される。電流電圧変換回路
は差動増幅回路ＤＡ１、ＰチャネルＭＩＳＦＥＴ Ｔ３
０、ＮチャネルＭＩＳＦＥＴ Ｔ３１とからなる。ま
た、第二のセンス増幅回路ａｍｐ２は同じ構成の２つの
差動増幅回路ＤＡ３，ＤＡ４で構成される。第三のセン
ス増幅回路ａｍｐ３は２つの反転論理和回路ＭＯＲ１，
ＮＯＲ２，２つのインバータＩＮＶ１０５，ＩＮＶ１０
６で構成される。
￣に読みだされた信号を増幅するためのセンス増幅回路
の構成を示している。同図において、ａｍｐ１は共通読
出し線ＣＲＯ，ＣＲＯ￣を入力、ｄ１，ｄ１を出力とす
る第一のセンス増幅回路、ａｍｐ２はｄ１，ｄ１￣を入
力、ｄ２，ｄ２￣を出力とする第二のセンス増幅回路、
ａｍｐ３はｄ２，ｄ２￣を入力、ｄ３，ｄ３￣を出力と
する第三のセンス増幅回路、Ｔ４２，Ｔ４３は第三のセ
ンス増幅回路を動作前に初期化するためのＭＩＳＦＥＴ
である。第一のセンス増幅回路ａｍｐ１は同じ構成の２
つの電流電圧変換回路で構成される。電流電圧変換回路
は差動増幅回路ＤＡ１、ＰチャネルＭＩＳＦＥＴ Ｔ３
０、ＮチャネルＭＩＳＦＥＴ Ｔ３１とからなる。ま
た、第二のセンス増幅回路ａｍｐ２は同じ構成の２つの
差動増幅回路ＤＡ３，ＤＡ４で構成される。第三のセン
ス増幅回路ａｍｐ３は２つの反転論理和回路ＭＯＲ１，
ＮＯＲ２，２つのインバータＩＮＶ１０５，ＩＮＶ１０
６で構成される。
【００７８】次に、本実施例の動作を図５および図６の
動作波形を用いて説明する。なお、ここでは、データ線
Ｄ０，Ｄ０￣に読出された情報を読出したり、外部から
の情報をＤ０，Ｄ０￣に書込む場合の例について説明す
るが、同様の動作はメモリアレー内の全てのメモリセル
に対して選択的に行なうことができるのは自明である。
また、ここでは動作電圧が１．５Ｖの場合について説明
しているが、これに限らず他の電圧で動作させても、本
発明は同様に適用でき、かつ同様の効果を得ることがで
きる。
動作波形を用いて説明する。なお、ここでは、データ線
Ｄ０，Ｄ０￣に読出された情報を読出したり、外部から
の情報をＤ０，Ｄ０￣に書込む場合の例について説明す
るが、同様の動作はメモリアレー内の全てのメモリセル
に対して選択的に行なうことができるのは自明である。
また、ここでは動作電圧が１．５Ｖの場合について説明
しているが、これに限らず他の電圧で動作させても、本
発明は同様に適用でき、かつ同様の効果を得ることがで
きる。
【００７９】まずはじめに読出し動作を図５により説明
する。プリチャージ回路部ＰＲ０の制御信号ＰＣが時間
ｔ０で立ち下がり、データ線への予備充電動作が終了す
る。続いて選択されたワード線Ｗ０がｔ１ で立上り、
メモリセルからデータ線Ｄ０，Ｄ０￣に信号が読みださ
れる。次に、ｔ３にセンスアンプ駆動信号ＣＳＰを中間
電位からHighレベルへ、ＣＳＮを中間電位からLow レベ
ルにし、センスアンプＳＡ０を駆動する。これにより、
データ線に読みだされた信号がセンスアンプによりHig
h，Low に増幅される。ここで、本実施例では、データ
線は読みだしゲートＲＧ０ 中のトランジスタＴ１，Ｔ
２のゲートに接続され、トランジスタＴ３，Ｔ４を通し
て、読出し線ＲＯ０，ＲＯ０￣へ接続してある。選択さ
れた入出力回路ＣＫＴ０ の読出し制御線ＲＣＳ０，Ｒ
ＣＳ０￣はｔ１においてLow に駆動される。この構成に
よりデータ線と読出し線は分離されるため、データ線が
High，Low レベルに確定する前の増幅途中において、こ
こではｔ３において、列選択信号線Ｙ０１を入力しても
データ線の情報を破壊することがない。したがって、デ
ータ線の情報を破壊すること無しに読出し線へ伝達する
ことができるので、読みだし動作の高速化が図れる。な
お、従来に比べて高速化できる理由、および効果につい
ては後で詳しく述べる。ここで、読出し線および共通読
出し線の信号電圧、すなわちＲＯ０とＲＯ０￣およびＣ
ＲＯとＣＲＯ￣の電圧差は約２０ｍＶ程度、第一のセン
ス増幅回路の出力信号振幅（ｄ１とｄ１￣の電圧差）は
約２００ｍＶ程度、第二のセンス増幅回路の出力信号振
幅（ｄ２とｄ２￣の電圧差）は１〜１．５Ｖ程度であ
る。すなわち、第一のセンス増幅回路の電圧増幅率は約
１０程度、第二のセンス増幅回路の電圧増幅率は約５〜
７程度である。第三のセンス増幅回路の電圧増幅率は１
〜２程度である。但し、第三のセンス増幅回路には出力
情報を記憶する機能、いわゆるラッチ機能がある。すな
わち、入力の信号を増幅した後に入力をともにｌｏｗに
することにより、次の入力が入るまでは先の入力に応じ
た出力が保持される。これにより、第一から第三の増幅
回路の全てを常に動作状態にする必要がなく、出力され
た後には、第一あるいは第二あるいはその両方の増幅回
路を非動作状態として、消費電力を低減することができ
る。
する。プリチャージ回路部ＰＲ０の制御信号ＰＣが時間
ｔ０で立ち下がり、データ線への予備充電動作が終了す
る。続いて選択されたワード線Ｗ０がｔ１ で立上り、
メモリセルからデータ線Ｄ０，Ｄ０￣に信号が読みださ
れる。次に、ｔ３にセンスアンプ駆動信号ＣＳＰを中間
電位からHighレベルへ、ＣＳＮを中間電位からLow レベ
ルにし、センスアンプＳＡ０を駆動する。これにより、
データ線に読みだされた信号がセンスアンプによりHig
h，Low に増幅される。ここで、本実施例では、データ
線は読みだしゲートＲＧ０ 中のトランジスタＴ１，Ｔ
２のゲートに接続され、トランジスタＴ３，Ｔ４を通し
て、読出し線ＲＯ０，ＲＯ０￣へ接続してある。選択さ
れた入出力回路ＣＫＴ０ の読出し制御線ＲＣＳ０，Ｒ
ＣＳ０￣はｔ１においてLow に駆動される。この構成に
よりデータ線と読出し線は分離されるため、データ線が
High，Low レベルに確定する前の増幅途中において、こ
こではｔ３において、列選択信号線Ｙ０１を入力しても
データ線の情報を破壊することがない。したがって、デ
ータ線の情報を破壊すること無しに読出し線へ伝達する
ことができるので、読みだし動作の高速化が図れる。な
お、従来に比べて高速化できる理由、および効果につい
ては後で詳しく述べる。ここで、読出し線および共通読
出し線の信号電圧、すなわちＲＯ０とＲＯ０￣およびＣ
ＲＯとＣＲＯ￣の電圧差は約２０ｍＶ程度、第一のセン
ス増幅回路の出力信号振幅（ｄ１とｄ１￣の電圧差）は
約２００ｍＶ程度、第二のセンス増幅回路の出力信号振
幅（ｄ２とｄ２￣の電圧差）は１〜１．５Ｖ程度であ
る。すなわち、第一のセンス増幅回路の電圧増幅率は約
１０程度、第二のセンス増幅回路の電圧増幅率は約５〜
７程度である。第三のセンス増幅回路の電圧増幅率は１
〜２程度である。但し、第三のセンス増幅回路には出力
情報を記憶する機能、いわゆるラッチ機能がある。すな
わち、入力の信号を増幅した後に入力をともにｌｏｗに
することにより、次の入力が入るまでは先の入力に応じ
た出力が保持される。これにより、第一から第三の増幅
回路の全てを常に動作状態にする必要がなく、出力され
た後には、第一あるいは第二あるいはその両方の増幅回
路を非動作状態として、消費電力を低減することができ
る。
【００８０】この図では、一つの情報の読出しの後、列
アドレスを切り換えて他の情報を読出すようにした、い
わゆるスタティックカラム動作の例も示している。すな
わち、列選択信号Ｙ０１の次にＹ２３を立ち上げて情報
を読出している。本実施例によれば、後述するようにセ
ンス増幅回路の入力を電流とすることにより、読出し線
および共通読出し線の電圧振幅は２０ｍＶと従来の１／
１０に低減している。これにより、読出し線および共通
読出し線の寄生容量の充放電に要する時間を約１／１０
に短縮することができ、アドレスを切り換えてから情報
を出力するまでの遅延を極めて小さくすることができ
る。
アドレスを切り換えて他の情報を読出すようにした、い
わゆるスタティックカラム動作の例も示している。すな
わち、列選択信号Ｙ０１の次にＹ２３を立ち上げて情報
を読出している。本実施例によれば、後述するようにセ
ンス増幅回路の入力を電流とすることにより、読出し線
および共通読出し線の電圧振幅は２０ｍＶと従来の１／
１０に低減している。これにより、読出し線および共通
読出し線の寄生容量の充放電に要する時間を約１／１０
に短縮することができ、アドレスを切り換えてから情報
を出力するまでの遅延を極めて小さくすることができ
る。
【００８１】つぎに、読出し動作に続いて書き込み動作
を行なう場合の例を図６を用いて説明する。同図におい
て、最初の読出し動作は図５と同じである。ｔ４におい
てＷＥがｈｉｇｈになると列選択信号線Ｙ０１がHighの
ままで、ＲＧ０ の制御信号線ＲＣＳ０ がＨＶＬ（０．
７５Ｖ）、書き込みゲートＷＧ０の制御信号線ＷＲ０が
゛Highになる。これとともに書き込み用の入出力線ＷＩ
０，ＷＩ０￣に書き込みのデータを与えると、書き込み
ゲートＷＧ０内のトランジスタＴ５、Ｔ７、およびＴ
６、Ｔ８を通してデータ線Ｄ０，Ｄ０￣へデータが書き
込まれる。
を行なう場合の例を図６を用いて説明する。同図におい
て、最初の読出し動作は図５と同じである。ｔ４におい
てＷＥがｈｉｇｈになると列選択信号線Ｙ０１がHighの
ままで、ＲＧ０ の制御信号線ＲＣＳ０ がＨＶＬ（０．
７５Ｖ）、書き込みゲートＷＧ０の制御信号線ＷＲ０が
゛Highになる。これとともに書き込み用の入出力線ＷＩ
０，ＷＩ０￣に書き込みのデータを与えると、書き込み
ゲートＷＧ０内のトランジスタＴ５、Ｔ７、およびＴ
６、Ｔ８を通してデータ線Ｄ０，Ｄ０￣へデータが書き
込まれる。
【００８２】以上の例に示したように、書き込み動作と
読みだし動作でＩ／Ｏ線とデータ線間の伝達インピーダ
ンスを変化させる一手段として、読みだし線と書き込み
線を分離することで、読みだし動作マージンと書き込み
動作マージンをおのおの個別に設定することができるの
で、低電圧動作においても動作の高速化及び安定化を図
ることができる。
読みだし動作でＩ／Ｏ線とデータ線間の伝達インピーダ
ンスを変化させる一手段として、読みだし線と書き込み
線を分離することで、読みだし動作マージンと書き込み
動作マージンをおのおの個別に設定することができるの
で、低電圧動作においても動作の高速化及び安定化を図
ることができる。
【００８３】次に、本実施例で用いたセンス増幅回路は
効果を図７、図８により説明する。図７（ａ）は従来の
センス増幅回路、図７（ｂ）は本発明によるセンス増幅
回路の構成を模式的に示したものである。また図７
（ｃ）は従来のセンス増幅回路と、本発明によるセンス
増幅回路の動作波形を模式的に示したものである。従来
回路では、メモリセルＭＣから、データ線（Ｄ０，Ｄ０
￣）に読出された微小信号は、センスアンプＳＡ０で増
幅された後、列選択信号Ｙ０１で制御されるＭＩＳＦＥ
Ｔ Ｔ５０，Ｔ５１￣をオンにして、読出し線（ＩＯ
０，ＩＯ０￣）に伝えられていた。従来回路には、高速
化を妨げる２つの問題がある。１つは、センスアンプで
十分に増幅された後、ＭＩＳＦＥＴをオンにする必要が
あることである。そうしないと、データ線（ＣＤ約０．
３ｐＦ）と読出し線（ＣＲ約８ｐＦ）に、数１０倍の容
量差があるため、大きな電荷が読出し線から流れ込ん
で、せっかく増幅しかけた情報が破壊されてしまうため
である。もう１つは、駆動能力の小さなセンスアンプ
で、大きな寄生容量の読出し線を２００ｍＶという大き
な電圧まで増幅する必要があることである。これは、次
段の第二のセンス増幅回路の信号検出感度のためであ
る。
効果を図７、図８により説明する。図７（ａ）は従来の
センス増幅回路、図７（ｂ）は本発明によるセンス増幅
回路の構成を模式的に示したものである。また図７
（ｃ）は従来のセンス増幅回路と、本発明によるセンス
増幅回路の動作波形を模式的に示したものである。従来
回路では、メモリセルＭＣから、データ線（Ｄ０，Ｄ０
￣）に読出された微小信号は、センスアンプＳＡ０で増
幅された後、列選択信号Ｙ０１で制御されるＭＩＳＦＥ
Ｔ Ｔ５０，Ｔ５１￣をオンにして、読出し線（ＩＯ
０，ＩＯ０￣）に伝えられていた。従来回路には、高速
化を妨げる２つの問題がある。１つは、センスアンプで
十分に増幅された後、ＭＩＳＦＥＴをオンにする必要が
あることである。そうしないと、データ線（ＣＤ約０．
３ｐＦ）と読出し線（ＣＲ約８ｐＦ）に、数１０倍の容
量差があるため、大きな電荷が読出し線から流れ込ん
で、せっかく増幅しかけた情報が破壊されてしまうため
である。もう１つは、駆動能力の小さなセンスアンプ
で、大きな寄生容量の読出し線を２００ｍＶという大き
な電圧まで増幅する必要があることである。これは、次
段の第二のセンス増幅回路の信号検出感度のためであ
る。
【００８４】そこで、本発明では、データ線の信号をゲ
ートで受けたＮＭＯＳトランジスタＴ１，Ｔ２を設け、
センスアンプと読出し線を分離した。これによって、デ
ータ線が十分増幅されるのを待たずに、列選択信号で制
御されるＭＩＳＦＥＴ Ｔ３，Ｔ４をオンにできるた
め、データ線の電圧情報を、電流情報に変換して、高速
に読みだすことができる。さらに、低電圧動作に適する
ように、ＰチャネルのＭＩＳＦＥＴと増幅回路により達
成した、電流センス回路を設け、電流入力に比例した電
圧出力を得られるようにした。電流入力とすることによ
り、信号線の電圧振幅は、従来に比べて、約１桁（２０
０ｍＶ→２０ｍＶ）小さく抑えることができ、寄生容量
ＣＲの充放電に要する時間が大幅に短縮されて高速化さ
れる。
ートで受けたＮＭＯＳトランジスタＴ１，Ｔ２を設け、
センスアンプと読出し線を分離した。これによって、デ
ータ線が十分増幅されるのを待たずに、列選択信号で制
御されるＭＩＳＦＥＴ Ｔ３，Ｔ４をオンにできるた
め、データ線の電圧情報を、電流情報に変換して、高速
に読みだすことができる。さらに、低電圧動作に適する
ように、ＰチャネルのＭＩＳＦＥＴと増幅回路により達
成した、電流センス回路を設け、電流入力に比例した電
圧出力を得られるようにした。電流入力とすることによ
り、信号線の電圧振幅は、従来に比べて、約１桁（２０
０ｍＶ→２０ｍＶ）小さく抑えることができ、寄生容量
ＣＲの充放電に要する時間が大幅に短縮されて高速化さ
れる。
【００８５】図８は、従来のセンス増幅回路と本発発明
によるセンス増幅回路の動作速度を計算機シミュレーシ
ョン結果をもとに比較したものである。ここでセンス時
間とは、センスアンプを起動するための信号ＣＳＮ，Ｃ
ＳＰが投入されてから、Ｉ／Ｏ線に２００ｍＶの信号電
圧が得られるまで（従来の場合）の遅延時間、あるいは
第一のセンス増幅回路の出力に２００ｍＶの出力が得ら
れるまで（本発明の場合）の遅延時間で定義している。
本発明の回路により、１．５Ｖで従来に比べて２０ｎｓ
高速化されることから、本発明が低電圧でかつ高速に動
作することが示された。
によるセンス増幅回路の動作速度を計算機シミュレーシ
ョン結果をもとに比較したものである。ここでセンス時
間とは、センスアンプを起動するための信号ＣＳＮ，Ｃ
ＳＰが投入されてから、Ｉ／Ｏ線に２００ｍＶの信号電
圧が得られるまで（従来の場合）の遅延時間、あるいは
第一のセンス増幅回路の出力に２００ｍＶの出力が得ら
れるまで（本発明の場合）の遅延時間で定義している。
本発明の回路により、１．５Ｖで従来に比べて２０ｎｓ
高速化されることから、本発明が低電圧でかつ高速に動
作することが示された。
【００８６】以上述べたように本実施例では、入出力制
御回路をメモリセルアレーの左右に交互に配置し、かつ
読みだし用と書き込み用の入出力線を分離することで、
低電圧動作においても動作の高速化及び安定化を図るこ
とができる。さらには、読出し線の信号を検出する第一
のセンス増幅回路を電流電圧変換回路で構成し、かつ読
出し線駆動用のＭＩＳＦＥＴとデータ線の電圧を読出し
線の電流に変換するためのＭＩＳＦＥＴを相補の構成と
することにより、１〜２Ｖ程度の低い電源電圧でも高速
に動作するセンス増幅回路を提供することができる。
御回路をメモリセルアレーの左右に交互に配置し、かつ
読みだし用と書き込み用の入出力線を分離することで、
低電圧動作においても動作の高速化及び安定化を図るこ
とができる。さらには、読出し線の信号を検出する第一
のセンス増幅回路を電流電圧変換回路で構成し、かつ読
出し線駆動用のＭＩＳＦＥＴとデータ線の電圧を読出し
線の電流に変換するためのＭＩＳＦＥＴを相補の構成と
することにより、１〜２Ｖ程度の低い電源電圧でも高速
に動作するセンス増幅回路を提供することができる。
【００８７】図９はさらに動作の安定化を図るための実
施例である。前に述べたように、入出力制御回路部では
データ線間の寄生容量を低減することができた。ここで
はメモリセルアレー部においてデータ線間の寄生容量の
バランスをとることによりさらに動作の安定化を図って
いる。すなわちデータ線を一線対ごとにメモリセルアレ
ーの中央部において交差させる。Ｄ１，Ｄ１￣とデータ
線Ｄ０￣間の寄生容量はそれぞれＣｃ０１L、Ｃｃ０１R
であるが、Ｃｃ０１ＬとＣｃ０１Ｒは一致するのでＤ
１，Ｄ１￣とデータ線Ｄ０￣間の寄生容量は等しくでき
る。同様にＤ１，Ｄ１￣とデータ線Ｄ２ 間の寄生容量
も等しくできるので、対となるデータ線同志で隣接デー
タ線との寄生容量のバランスをとることができる。した
がって、メモリセルアレー内においてもさらに読みだし
動作の安定化を図ることができる。
施例である。前に述べたように、入出力制御回路部では
データ線間の寄生容量を低減することができた。ここで
はメモリセルアレー部においてデータ線間の寄生容量の
バランスをとることによりさらに動作の安定化を図って
いる。すなわちデータ線を一線対ごとにメモリセルアレ
ーの中央部において交差させる。Ｄ１，Ｄ１￣とデータ
線Ｄ０￣間の寄生容量はそれぞれＣｃ０１L、Ｃｃ０１R
であるが、Ｃｃ０１ＬとＣｃ０１Ｒは一致するのでＤ
１，Ｄ１￣とデータ線Ｄ０￣間の寄生容量は等しくでき
る。同様にＤ１，Ｄ１￣とデータ線Ｄ２ 間の寄生容量
も等しくできるので、対となるデータ線同志で隣接デー
タ線との寄生容量のバランスをとることができる。した
がって、メモリセルアレー内においてもさらに読みだし
動作の安定化を図ることができる。
【００８８】図１０は複数のメモリセルアレーが存在し
た場合の実施例であり、ここでは読みだし動作を説明す
る。入出力制御回路ＣＫＴｉｊは左右のメモリセルアレ
ーで共用し、ＣＫＴｉｊと各メモリセルアレーの間には
Ｔ６０〜Ｔ６３で示すスイッチトランジスタが接続さ
れ、それらのゲートにはメモリセルアレーの選択信号で
あるＳＨＲｉｊが入力される。ＳＷＲｉは読みだし線Ｒ
Ｏと複数のＲＯ線で共用する共通読出し線ＣＲＯへ接続
するスイッチであり、このスイッチへもメモリセルアレ
ーの選択信号ＳＨＲｉｊが入力される。ＳＨＲｉｊはあ
らかじめHighにセットされており、たとえばメモリセル
アレーＭＡ２ が選択されると、ＳＨＲ１R，ＳＨＲ３L
のみをLow にする。ここで、列選択信号Ｙ０１が選択さ
れたとするとデータ線Ｄ１，Ｄ１￣、およびＤ０，Ｄ０
￣へ読みだされた信号は入出力制御回路ＣＫＴ１２，Ｃ
ＫＴ２３を通してＲＯ１２，ＲＯ１２￣，ＲＯ２３，Ｒ
Ｏ２３￣へ読みだされる。これらは、さらにスイッチＳ
ＷＲ１，ＳＷＲ２を通して、共通のＩ／Ｐ線ＣＲＯ０，
ＣＲＯ０￣，ＣＲＯ１，ＣＲＯ１￣へ読みだされる。こ
のように、複数のメモリセルアレーが存在した場合に
も、入出力制御回路をメモリセルアレーの左右に交互配
置し左右のメモリセルアレーで共用することはチップ面
積を大きく増加させることなく、これまで述べてきた特
性の改善が実現できる。
た場合の実施例であり、ここでは読みだし動作を説明す
る。入出力制御回路ＣＫＴｉｊは左右のメモリセルアレ
ーで共用し、ＣＫＴｉｊと各メモリセルアレーの間には
Ｔ６０〜Ｔ６３で示すスイッチトランジスタが接続さ
れ、それらのゲートにはメモリセルアレーの選択信号で
あるＳＨＲｉｊが入力される。ＳＷＲｉは読みだし線Ｒ
Ｏと複数のＲＯ線で共用する共通読出し線ＣＲＯへ接続
するスイッチであり、このスイッチへもメモリセルアレ
ーの選択信号ＳＨＲｉｊが入力される。ＳＨＲｉｊはあ
らかじめHighにセットされており、たとえばメモリセル
アレーＭＡ２ が選択されると、ＳＨＲ１R，ＳＨＲ３L
のみをLow にする。ここで、列選択信号Ｙ０１が選択さ
れたとするとデータ線Ｄ１，Ｄ１￣、およびＤ０，Ｄ０
￣へ読みだされた信号は入出力制御回路ＣＫＴ１２，Ｃ
ＫＴ２３を通してＲＯ１２，ＲＯ１２￣，ＲＯ２３，Ｒ
Ｏ２３￣へ読みだされる。これらは、さらにスイッチＳ
ＷＲ１，ＳＷＲ２を通して、共通のＩ／Ｐ線ＣＲＯ０，
ＣＲＯ０￣，ＣＲＯ１，ＣＲＯ１￣へ読みだされる。こ
のように、複数のメモリセルアレーが存在した場合に
も、入出力制御回路をメモリセルアレーの左右に交互配
置し左右のメモリセルアレーで共用することはチップ面
積を大きく増加させることなく、これまで述べてきた特
性の改善が実現できる。
【００８９】図１１は本発明を用いた並列テストの実施
例である。並列テストは列選択信号を同時に複数選択
（多重選択）することによって行う。すなわち、並列テ
スト時にはテスト信号ＴＥＳＴにより、列選択信号を多
重に選択する。これにより、読みだし動作では、多重度
に応じてデータ線の読だし信号が読みだし線に同時に読
みだされる。同時に読みだされたデータ線の情報がすべ
て一致していれば、読みだし線ＲＯとＲＯ￣は一方が読
みだし情報に応じて“High”の電圧レベル、他方が“Lo
w”の電圧レベルになる。もし１つでも誤情報が読みだ
されたとするとＲＯとＲＯ￣共に“Low”の電圧レベル
になる。一方、書き込み動作では、書き込み用の入出力
線から選択された書き込みゲートに接続されたデータ線
に書き込まれる。ここで、本発明では並列テストの場合
にも新たにテスト用のＩ／Ｏ線を設けること無しに並列
テストが行え、通常のテストと同様にデータ線からＡＭ
Ｐへ情報が伝えられる。また、読みだし用の信号線と書
き込み用の信号線を分離しているので、前述したように
読みだし動作と書き込み動作で各々個別に動作マージン
を設定でき、多重度を増やす上での制限は無くなり、高
度の並列読出し／書込みが可能になる。同図で、読みだ
しゲートＲＧの駆動信号ＲＣＳは対線とし、読みだし動
作において読出し線ＲＯ，ＲＯ￣へ接続されるＲＣＳを
分離している。これは多重度を増やしたときにも１つの
誤読みだしを判別するために有効な手段である。多重度
を増やすとＲＯからＲＣＳへ流れる電流を増やす必要が
ある。一方ＲＣＳからＧＮＤへ流れる電流は読出し線の
配線抵抗によりある一定で飽和する。いいかえれば、Ｒ
ＣＳの電位が上昇する。そのためＲＣＳを分離しないと
誤読みだしがあった側のＩ／Ｏ線の信号電流は多重度の
上昇と共に低下し検出が困難になる。ＲＣＳを分離する
ことにより誤読みだしを行った側のＲＣＳの電位は上昇
せずＲＯからＲＣＳへ流れる電流のみを検出すればよい
のでより精度の高い検出ができる。以上述べたように、
本発明は高度な並列テストを可能にするのでテスト時間
の大幅な短縮を実現できる。
例である。並列テストは列選択信号を同時に複数選択
（多重選択）することによって行う。すなわち、並列テ
スト時にはテスト信号ＴＥＳＴにより、列選択信号を多
重に選択する。これにより、読みだし動作では、多重度
に応じてデータ線の読だし信号が読みだし線に同時に読
みだされる。同時に読みだされたデータ線の情報がすべ
て一致していれば、読みだし線ＲＯとＲＯ￣は一方が読
みだし情報に応じて“High”の電圧レベル、他方が“Lo
w”の電圧レベルになる。もし１つでも誤情報が読みだ
されたとするとＲＯとＲＯ￣共に“Low”の電圧レベル
になる。一方、書き込み動作では、書き込み用の入出力
線から選択された書き込みゲートに接続されたデータ線
に書き込まれる。ここで、本発明では並列テストの場合
にも新たにテスト用のＩ／Ｏ線を設けること無しに並列
テストが行え、通常のテストと同様にデータ線からＡＭ
Ｐへ情報が伝えられる。また、読みだし用の信号線と書
き込み用の信号線を分離しているので、前述したように
読みだし動作と書き込み動作で各々個別に動作マージン
を設定でき、多重度を増やす上での制限は無くなり、高
度の並列読出し／書込みが可能になる。同図で、読みだ
しゲートＲＧの駆動信号ＲＣＳは対線とし、読みだし動
作において読出し線ＲＯ，ＲＯ￣へ接続されるＲＣＳを
分離している。これは多重度を増やしたときにも１つの
誤読みだしを判別するために有効な手段である。多重度
を増やすとＲＯからＲＣＳへ流れる電流を増やす必要が
ある。一方ＲＣＳからＧＮＤへ流れる電流は読出し線の
配線抵抗によりある一定で飽和する。いいかえれば、Ｒ
ＣＳの電位が上昇する。そのためＲＣＳを分離しないと
誤読みだしがあった側のＩ／Ｏ線の信号電流は多重度の
上昇と共に低下し検出が困難になる。ＲＣＳを分離する
ことにより誤読みだしを行った側のＲＣＳの電位は上昇
せずＲＯからＲＣＳへ流れる電流のみを検出すればよい
のでより精度の高い検出ができる。以上述べたように、
本発明は高度な並列テストを可能にするのでテスト時間
の大幅な短縮を実現できる。
【００９０】図１２は多重度を決定する具体的回路の実
施例である。列デコーダＹＤへは通常Ｙ０からＹｎ−１
が入力される。Ｙｎ−１は列方向を２分割し、Ｙｎ−２
はさらにそれぞれを２分割し、以下同様である。Ｙ０は
列選択信号ごとに“０”（Low）、“１”（High）を繰
り返す。ここではテスト信号ＴＥＳＴをHighにし、Ｙｎ
−１￣、Ｙｎ−１とＴＥＳＴとのＯＲゲート出力信号を
ＡＹｎ−１、ＡＹｎ−１′とし、これをＹｎ−１￣、Ｙ
ｎ−１のかわりに列デコーダに入力することでＹｎ−１
のHigh、LowにかかわらずにＡＹｎ−１、ＡＹｎ−１′
ともにHighにでき列選択信号を２本選択できるので多重
度を２にできる。
施例である。列デコーダＹＤへは通常Ｙ０からＹｎ−１
が入力される。Ｙｎ−１は列方向を２分割し、Ｙｎ−２
はさらにそれぞれを２分割し、以下同様である。Ｙ０は
列選択信号ごとに“０”（Low）、“１”（High）を繰
り返す。ここではテスト信号ＴＥＳＴをHighにし、Ｙｎ
−１￣、Ｙｎ−１とＴＥＳＴとのＯＲゲート出力信号を
ＡＹｎ−１、ＡＹｎ−１′とし、これをＹｎ−１￣、Ｙ
ｎ−１のかわりに列デコーダに入力することでＹｎ−１
のHigh、LowにかかわらずにＡＹｎ−１、ＡＹｎ−１′
ともにHighにでき列選択信号を２本選択できるので多重
度を２にできる。
【００９１】図１３は多重度を４にした実施例である。
Ｙｎ−１とＹｎ−２のＮＡＮＤゲート出力をＴＥＳＴと
ともにＮＡＮＤゲートに入力し、それらの出力をＡＹｎ
−２０ から３とし、それらを列デコーダに入力すれば
多重度を４にできる。以上、図１２および図１３に示し
た実施例をもとに並列テスト時は列デコーダを多重に選
択でき、通常のテスト時にはテスト信号ＴＥＳＴをLow
にすることによって１本の列選択信号を選択できる。図
１４は並列テストを実現するためのセンス増幅回路の実
施例である。並列テスト時のテスト結果を出力する方法
について同図により説明する。通常の読出し動作に際し
ては、ａｍｐ２Ｔを構成する２つの差動増幅回路ＤＡ
４，ＤＡ５の反転および非反転入力には、電流電圧変換
後の出力をそのまま入力し、それらの出力をａｍｐ３に
入力する。並列テスト時には２つの差動増幅回路ＤＡ
４，ＤＡ５の非反転入力には基準電圧としてＶRTを入力
する。並列テストにおいて、多重に選択されたデータ線
に１つでも誤情報が含まれている場合は、ＲＯ，ＲＯ￣
にはともに電流が流れる。したがって、第一のセンス増
幅回路ａｍｐ１の電流電圧変換出力ｄ１，ｄ１￣は共に
低いレベルになる。一方、基準電圧ＶRTを電流電圧変換
出力の高レベルと低レベルの間の電圧に設定しておく。
こうすれば、１つでも誤情報が含まれている場合は、２
つの差動増幅回路ＤＡ４，ＤＡ５の出力には高レベルが
出力される。すなわち、ｄ２，ｄ２￣共に高レベルの場
合には並列に読出した情報が誤情報を含んでいると判定
できる訳である。並列テスト時にはＴＥＳＴ￣をLow に
することによってこれらの出力を判定回路ＴＥＪに取り
込む。ＴＥＪはｄ２，ｄ２￣の出力電圧に応じてＥＲＲ
にHighまたはLow を出力する。すなわち、並列テストの
結果がすべて正しければ、ＥＲＲはLow を出力し、１つ
でもまちがっていればHighを出力する。このようにして
多重度をあげた並列テスト結果の判別も本発明による入
出力回路方式ならびにセンス増幅回路を用いて行うこと
ができる。
Ｙｎ−１とＹｎ−２のＮＡＮＤゲート出力をＴＥＳＴと
ともにＮＡＮＤゲートに入力し、それらの出力をＡＹｎ
−２０ から３とし、それらを列デコーダに入力すれば
多重度を４にできる。以上、図１２および図１３に示し
た実施例をもとに並列テスト時は列デコーダを多重に選
択でき、通常のテスト時にはテスト信号ＴＥＳＴをLow
にすることによって１本の列選択信号を選択できる。図
１４は並列テストを実現するためのセンス増幅回路の実
施例である。並列テスト時のテスト結果を出力する方法
について同図により説明する。通常の読出し動作に際し
ては、ａｍｐ２Ｔを構成する２つの差動増幅回路ＤＡ
４，ＤＡ５の反転および非反転入力には、電流電圧変換
後の出力をそのまま入力し、それらの出力をａｍｐ３に
入力する。並列テスト時には２つの差動増幅回路ＤＡ
４，ＤＡ５の非反転入力には基準電圧としてＶRTを入力
する。並列テストにおいて、多重に選択されたデータ線
に１つでも誤情報が含まれている場合は、ＲＯ，ＲＯ￣
にはともに電流が流れる。したがって、第一のセンス増
幅回路ａｍｐ１の電流電圧変換出力ｄ１，ｄ１￣は共に
低いレベルになる。一方、基準電圧ＶRTを電流電圧変換
出力の高レベルと低レベルの間の電圧に設定しておく。
こうすれば、１つでも誤情報が含まれている場合は、２
つの差動増幅回路ＤＡ４，ＤＡ５の出力には高レベルが
出力される。すなわち、ｄ２，ｄ２￣共に高レベルの場
合には並列に読出した情報が誤情報を含んでいると判定
できる訳である。並列テスト時にはＴＥＳＴ￣をLow に
することによってこれらの出力を判定回路ＴＥＪに取り
込む。ＴＥＪはｄ２，ｄ２￣の出力電圧に応じてＥＲＲ
にHighまたはLow を出力する。すなわち、並列テストの
結果がすべて正しければ、ＥＲＲはLow を出力し、１つ
でもまちがっていればHighを出力する。このようにして
多重度をあげた並列テスト結果の判別も本発明による入
出力回路方式ならびにセンス増幅回路を用いて行うこと
ができる。
【００９２】図１５は並列テストに用いる基準電圧ＶRT
発生回路の実施例である。同図においても前に述べた電
流−電圧変換回路を用いており、並列テスト時には並列
テスト信号ＴＥＳＴをHighにすることでＶRTを発生して
いる。この回路においては、電流電圧変換回路の入力に
信号電流の約半分に相当する基準電流を与えている。こ
れにより両方のＲＯ線に信号電流が流れると、変換後の
電圧はＶRTより小さくなる。また、並列テストの結果が
正しければ一方の変換後の電圧はＶRTよりも大きくな
る。したがって、変換後の電圧をＶＲＴと比較すること
により、テスト結果の判別が可能になる。
発生回路の実施例である。同図においても前に述べた電
流−電圧変換回路を用いており、並列テスト時には並列
テスト信号ＴＥＳＴをHighにすることでＶRTを発生して
いる。この回路においては、電流電圧変換回路の入力に
信号電流の約半分に相当する基準電流を与えている。こ
れにより両方のＲＯ線に信号電流が流れると、変換後の
電圧はＶRTより小さくなる。また、並列テストの結果が
正しければ一方の変換後の電圧はＶRTよりも大きくな
る。したがって、変換後の電圧をＶＲＴと比較すること
により、テスト結果の判別が可能になる。
【００９３】図１６は書き込みスイッチＳＷＷの具体的
実施例である。ＷＥは書き込み信号である。本実施例は
図１０に基づいて複数のメモリセルアレーが存在した場
合であり、ＳＷＷの右側のメモリセルアレーが動作する
と仮定する（ＳＥＬＲがHigh、ＳＥＬＬがLow）。並列
テスト時はＴＥＳＴがLow である。読みだし動作時はＷ
ＥがLow であり回路ＷＳＴによりＷＩ，ＷＩ￣を同電位
にしておく。書き込み動作が開始されると、ＷＥがHigh
になる。ＧＲに入力する信号は読みだし動作においては
すべてHighになるので、ＷＥＲはLow に、一方のＷＥＬ
はHighになる。したがって、書き込み制御信号ＷＲはHi
ghになるとともに、ＮチャネルＭＩＳＦＥＴ Ｔ７７，
Ｔ７８およびＰチャネルＭＩＳＦＥＴ Ｔ７５，Ｔ７６
をとおしてＣＷＩ，ＣＷＩからＷＩ，ＷＩ￣へデータが
書き込まれる。
実施例である。ＷＥは書き込み信号である。本実施例は
図１０に基づいて複数のメモリセルアレーが存在した場
合であり、ＳＷＷの右側のメモリセルアレーが動作する
と仮定する（ＳＥＬＲがHigh、ＳＥＬＬがLow）。並列
テスト時はＴＥＳＴがLow である。読みだし動作時はＷ
ＥがLow であり回路ＷＳＴによりＷＩ，ＷＩ￣を同電位
にしておく。書き込み動作が開始されると、ＷＥがHigh
になる。ＧＲに入力する信号は読みだし動作においては
すべてHighになるので、ＷＥＲはLow に、一方のＷＥＬ
はHighになる。したがって、書き込み制御信号ＷＲはHi
ghになるとともに、ＮチャネルＭＩＳＦＥＴ Ｔ７７，
Ｔ７８およびＰチャネルＭＩＳＦＥＴ Ｔ７５，Ｔ７６
をとおしてＣＷＩ，ＣＷＩからＷＩ，ＷＩ￣へデータが
書き込まれる。
【００９４】図１７はメモリセルからデータ線へ読みだ
された信号を検知増幅するセンスアンプの高電圧側の電
源線の電圧レベルを任意に設定できるようにした実施例
である。メモリセルへ“１”を書き込むときの書き込み
電圧レベルはセンスアンプの高電圧側の電源線の電圧レ
ベルである。したがって、高電圧側の電源線の電圧レベ
ルを任意に設定できればよい。ここでは高電圧側の電源
配線を２種類設け、一方の電源配線をＶDLとして通常の
書き込みに用いる。他方の電源配線ＶDMはたとえばチッ
プ外部より任意に設定できるようにする。これにより、
信号ＭＴ０，ＭＴ１をLow にすればセンスアンプの駆動
信号ＣＳＰはＶDL、反対に信号ＭＴ０，ＭＴ１ をHigh
にすればセンスアンプの駆動信号ＣＳＰはＶDMにでき
る。本実施例によれば、情報“１”の電圧レベルのみを
任意に設定できる。さらに、情報“１”の電圧レベルを
一対おきに変えて設定することもできる。したがって、
データ線間の結合雑音をテストする時のように、一対お
きに、情報が反転するぎりぎりの電圧を書き込むことが
でき、マージンテストを行いたい場合に有効である。ま
た、メモリセルの情報保持特性などのテスト時間の短縮
も図れるなどの効果もある。
された信号を検知増幅するセンスアンプの高電圧側の電
源線の電圧レベルを任意に設定できるようにした実施例
である。メモリセルへ“１”を書き込むときの書き込み
電圧レベルはセンスアンプの高電圧側の電源線の電圧レ
ベルである。したがって、高電圧側の電源線の電圧レベ
ルを任意に設定できればよい。ここでは高電圧側の電源
配線を２種類設け、一方の電源配線をＶDLとして通常の
書き込みに用いる。他方の電源配線ＶDMはたとえばチッ
プ外部より任意に設定できるようにする。これにより、
信号ＭＴ０，ＭＴ１をLow にすればセンスアンプの駆動
信号ＣＳＰはＶDL、反対に信号ＭＴ０，ＭＴ１ をHigh
にすればセンスアンプの駆動信号ＣＳＰはＶDMにでき
る。本実施例によれば、情報“１”の電圧レベルのみを
任意に設定できる。さらに、情報“１”の電圧レベルを
一対おきに変えて設定することもできる。したがって、
データ線間の結合雑音をテストする時のように、一対お
きに、情報が反転するぎりぎりの電圧を書き込むことが
でき、マージンテストを行いたい場合に有効である。ま
た、メモリセルの情報保持特性などのテスト時間の短縮
も図れるなどの効果もある。
【００９５】図１８および図１９に、本発明によるワー
ド駆動回路の１実施例を示す。本実施例の特徴は、従来
のダイナミック型のワードドライバに変えてＱＤ１、Ｑ
Ｄ２、ＱＰ、ＱＴからなるスタティック型のワードドラ
イバを用いたことである。またその電源として常に、デ
ータ線電圧ＶＬよりメモリセルのスイッチトランジスタ
ＱＳのＶＴ分以上高い電圧を発生する電圧変換回路ＶＣ
ＨＧを設けたことである。以下、本実施例の動作を説明
する。
ド駆動回路の１実施例を示す。本実施例の特徴は、従来
のダイナミック型のワードドライバに変えてＱＤ１、Ｑ
Ｄ２、ＱＰ、ＱＴからなるスタティック型のワードドラ
イバを用いたことである。またその電源として常に、デ
ータ線電圧ＶＬよりメモリセルのスイッチトランジスタ
ＱＳのＶＴ分以上高い電圧を発生する電圧変換回路ＶＣ
ＨＧを設けたことである。以下、本実施例の動作を説明
する。
【００９６】まず、アドレス信号ＡｉによりＸデコーダ
ＸＤが選択されるとその出力Ｎ１がＬｏｗレベルにな
る。そうするとトランジスタＱＴを通してＮ２のノード
の電荷が引き抜かれＮ２もＬｏｗレベルとなる。そうす
るとトランジスタＱＤ１がオンしワード線ＷをＶＣＨの
レベルにまで立ち上げる。ＶＣＨのレベルはＶＬ＋ＶＴ
（ＱＳ）以上であるからメモリセルＣＳには最大ＶＬの
電圧が書き込まれる。
ＸＤが選択されるとその出力Ｎ１がＬｏｗレベルにな
る。そうするとトランジスタＱＴを通してＮ２のノード
の電荷が引き抜かれＮ２もＬｏｗレベルとなる。そうす
るとトランジスタＱＤ１がオンしワード線ＷをＶＣＨの
レベルにまで立ち上げる。ＶＣＨのレベルはＶＬ＋ＶＴ
（ＱＳ）以上であるからメモリセルＣＳには最大ＶＬの
電圧が書き込まれる。
【００９７】次に、プリチャージサイクルでは、まずφ
￣ＰがＬｏｗレベルとなりこれによりＱＰがオンしノー
ドＮ２をＶＣＨにする。そうすると、ＱＤ１がオフしＱ
Ｄ２がオンするからワード線ＷはＬｏｗレベルとなりメ
モリセルには電荷が保持される。
￣ＰがＬｏｗレベルとなりこれによりＱＰがオンしノー
ドＮ２をＶＣＨにする。そうすると、ＱＤ１がオフしＱ
Ｄ２がオンするからワード線ＷはＬｏｗレベルとなりメ
モリセルには電荷が保持される。
【００９８】以上のように、本実施例ではドライブトラ
ンジスタのゲート電圧がＬｏｗレベルで動作するので電
源電圧が低くなってもワードドライバとして安定に動作
する。
ンジスタのゲート電圧がＬｏｗレベルで動作するので電
源電圧が低くなってもワードドライバとして安定に動作
する。
【００９９】図２２は、図１８のワード線用電圧変換回
路ＶＣＨＧの具体的実施例を示している。また図２３は
その回路の起動時の内部波形と入力タイミングを示して
いる。本実施例の特徴は、低電源電圧でも速い立上りと
高い出力電圧を得るため、チャージポンプ回路におい
て、その出力電圧プリチャージトランジスタ（図２２の
ＱＢ）に帰還していることである。以下動作を説明す
る。
路ＶＣＨＧの具体的実施例を示している。また図２３は
その回路の起動時の内部波形と入力タイミングを示して
いる。本実施例の特徴は、低電源電圧でも速い立上りと
高い出力電圧を得るため、チャージポンプ回路におい
て、その出力電圧プリチャージトランジスタ（図２２の
ＱＢ）に帰還していることである。以下動作を説明す
る。
【０１００】まず、入力パルスφ、φ￣がそれぞれＨｉ
ｇｈ、Ｌｏｗの場合を考える。この時ノードＢの電圧は
ＶＬからＱＣを通して充電されるためＶＬ−ＶＴとな
る。一方ノードＡはコンデンサＣＡ、ＣＤに蓄えられて
いた電荷とφの振幅で決まる値となる。本実施例では、
この電圧をＶＬと仮定している。次に、φ、φ￣の電圧
が入れ替わるとノードＢはＣＢにより昇圧されＶＬ−Ｖ
Ｔ＋αＶＬとなる。ここで、αはＣＢとノードＢの全容
量の比である。このときノードＡの電圧はＢの電圧から
ＱＡのＶＴだけ下がった電圧ＶＬ−２ＶＴ＋αＶＬとな
る。
ｇｈ、Ｌｏｗの場合を考える。この時ノードＢの電圧は
ＶＬからＱＣを通して充電されるためＶＬ−ＶＴとな
る。一方ノードＡはコンデンサＣＡ、ＣＤに蓄えられて
いた電荷とφの振幅で決まる値となる。本実施例では、
この電圧をＶＬと仮定している。次に、φ、φ￣の電圧
が入れ替わるとノードＢはＣＢにより昇圧されＶＬ−Ｖ
Ｔ＋αＶＬとなる。ここで、αはＣＢとノードＢの全容
量の比である。このときノードＡの電圧はＢの電圧から
ＱＡのＶＴだけ下がった電圧ＶＬ−２ＶＴ＋αＶＬとな
る。
【０１０１】次に、再びφ、φ￣の電圧が入れ替わると
ノードＡは再び昇圧される。もし、このときそれがＶＬ
よりδだけ高いと、ノードＢの電圧はＱＣによりＶＬ−
ＶＴにプリチャージされているから、ＱＢがオンしノー
ドＢの電圧をさらにδだけ上げる。従って、次のサイク
ルでノードＢはさらに高く昇圧され、ノードＡの電圧も
さらに高くなる。以上のことを繰返しながらノードＡの
電圧は上昇し、最終的にはＶＬと２ＶＤＬの間を往復す
るようになる。
ノードＡは再び昇圧される。もし、このときそれがＶＬ
よりδだけ高いと、ノードＢの電圧はＱＣによりＶＬ−
ＶＴにプリチャージされているから、ＱＢがオンしノー
ドＢの電圧をさらにδだけ上げる。従って、次のサイク
ルでノードＢはさらに高く昇圧され、ノードＡの電圧も
さらに高くなる。以上のことを繰返しながらノードＡの
電圧は上昇し、最終的にはＶＬと２ＶＤＬの間を往復す
るようになる。
【０１０２】この出力に、２で示す整流回路すなわちダ
イオード接続したＭＯＳトランジスタＱＤを接続し、さ
らにその出力に平滑コンデンサＣＤをいれると、昇圧さ
れた直流電圧ＶＣＨとなる。この出力電圧は、無負荷状
態で２ＶＬ−ＶＴとなる。
イオード接続したＭＯＳトランジスタＱＤを接続し、さ
らにその出力に平滑コンデンサＣＤをいれると、昇圧さ
れた直流電圧ＶＣＨとなる。この出力電圧は、無負荷状
態で２ＶＬ−ＶＴとなる。
【０１０３】ここで、ＱＡとＣＡを接続した回路を二つ
に分け、それぞれの回路の出力点、すなわちＱＡとＣＡ
との接続点の一方を整流回路２に、もう一方をＱＢのゲ
ートに接続すればＱＢのゲートは負荷回路と分離される
ので、ゲート電圧は負荷回路に電流が流れないぶん高く
なりさらに速くノードＡの電圧を立ち上げることができ
る。
に分け、それぞれの回路の出力点、すなわちＱＡとＣＡ
との接続点の一方を整流回路２に、もう一方をＱＢのゲ
ートに接続すればＱＢのゲートは負荷回路と分離される
ので、ゲート電圧は負荷回路に電流が流れないぶん高く
なりさらに速くノードＡの電圧を立ち上げることができ
る。
【０１０４】本回路の特徴は、先に述べたように出力電
圧をプリチャージ回路に帰還することによりプリチャー
ジ電圧を高くし低電源電圧でも高い出力電圧を得ること
ができることである。例えば、ＶＬ＝０．８（Ｖ）、Ｖ
Ｔ＝０．５（Ｖ）とすれば、帰還がない場合つまりＱＢ
がない場合、ノードＢの電圧は最大１．１Ｖ（α＝１の
とき、２ＶＬ−ＶＴ）までしか上がらずその結果ノード
Ａは１．４Ｖ（３ＶＬ−２ＶＴ）、ＶＣＨは０．９Ｖ
（３ＶＬ−３ＶＴ）となる。それにたいしてＱＢがある
場合は、それぞれ１．６Ｖ（２ＶＬ）、１．６Ｖ（２Ｖ
Ｌ）、１．１Ｖ（２ＶＬ−ＶＴ）といずれも前者より高
くなる。
圧をプリチャージ回路に帰還することによりプリチャー
ジ電圧を高くし低電源電圧でも高い出力電圧を得ること
ができることである。例えば、ＶＬ＝０．８（Ｖ）、Ｖ
Ｔ＝０．５（Ｖ）とすれば、帰還がない場合つまりＱＢ
がない場合、ノードＢの電圧は最大１．１Ｖ（α＝１の
とき、２ＶＬ−ＶＴ）までしか上がらずその結果ノード
Ａは１．４Ｖ（３ＶＬ−２ＶＴ）、ＶＣＨは０．９Ｖ
（３ＶＬ−３ＶＴ）となる。それにたいしてＱＢがある
場合は、それぞれ１．６Ｖ（２ＶＬ）、１．６Ｖ（２Ｖ
Ｌ）、１．１Ｖ（２ＶＬ−ＶＴ）といずれも前者より高
くなる。
【０１０５】図２８は、帰還用トランジスタＱＢがある
場合（本発明）と、ない場合（従来方式）との昇圧率を
計算機シミュレーションにより比較した結果である。こ
こで、実線はトランジスタのしきい値電圧が標準のも
の、破線はそれが低いものを示している。この図から、
従来方式ではいずれも電源電圧が１〜１．５Ｖで急激に
低下しているのに対し、本発明では０．８Ｖまで一定で
あり、低電源電圧でも安定に動作することがわかる。な
お、ここで整流回路ではトランジスタのしきい値電圧に
よる電圧効果はないものとした。
場合（本発明）と、ない場合（従来方式）との昇圧率を
計算機シミュレーションにより比較した結果である。こ
こで、実線はトランジスタのしきい値電圧が標準のも
の、破線はそれが低いものを示している。この図から、
従来方式ではいずれも電源電圧が１〜１．５Ｖで急激に
低下しているのに対し、本発明では０．８Ｖまで一定で
あり、低電源電圧でも安定に動作することがわかる。な
お、ここで整流回路ではトランジスタのしきい値電圧に
よる電圧効果はないものとした。
【０１０６】図２４および図２５に示す実施例は、さら
に高い出力電圧を得るための回路である。本実施例の特
徴は、整流用トランジスタでの電圧降下を低減させるた
めそのゲート電圧をチャージポンプ回路の出力電圧と同
期させて、出力がＨｉｇｈレベル（２ＶＬ）のときはそ
れよりＶＴ以上高く、Ｌｏｗレベル（ＶＬ）のときはＶ
Ｌとしたことである。
に高い出力電圧を得るための回路である。本実施例の特
徴は、整流用トランジスタでの電圧降下を低減させるた
めそのゲート電圧をチャージポンプ回路の出力電圧と同
期させて、出力がＨｉｇｈレベル（２ＶＬ）のときはそ
れよりＶＴ以上高く、Ｌｏｗレベル（ＶＬ）のときはＶ
Ｌとしたことである。
【０１０７】図２４においてＣＰとＱＤは前述のチャー
ジポンプ回路と整流回路である。また、Ｑ１〜Ｑ１９、
Ｃ１〜Ｃ４が追加した素子で、Ｑ１は整流用トランジス
タ、Ｑ３〜Ｑ１０、Ｃ１〜Ｃ３がＱ１のゲート電圧を制
御する回路、Ｑ１１〜Ｑ１３、Ｑ１５〜Ｑ１８、Ｃ４が
ゲート昇圧用コンデンサＣ３の充電回路、Ｑ１９がＶＣ
Ｈの立上りを早めるためのプリチャージトランジスタで
ある。また、ＰＡ、ＰＡ￣はチャージポンプ回路の、Ｐ
Ｂ、ＰＢ￣はゲート電圧制御回路の制御信号である。以
下に動作を説明する。
ジポンプ回路と整流回路である。また、Ｑ１〜Ｑ１９、
Ｃ１〜Ｃ４が追加した素子で、Ｑ１は整流用トランジス
タ、Ｑ３〜Ｑ１０、Ｃ１〜Ｃ３がＱ１のゲート電圧を制
御する回路、Ｑ１１〜Ｑ１３、Ｑ１５〜Ｑ１８、Ｃ４が
ゲート昇圧用コンデンサＣ３の充電回路、Ｑ１９がＶＣ
Ｈの立上りを早めるためのプリチャージトランジスタで
ある。また、ＰＡ、ＰＡ￣はチャージポンプ回路の、Ｐ
Ｂ、ＰＢ￣はゲート電圧制御回路の制御信号である。以
下に動作を説明する。
【０１０８】１は、先に述べたチャージポンプでＰＡ、
ＰＡが交互にＨｉｇｈ、Ｌｏｗとなることによってノー
ドＡの電圧は昇圧されＶＬとβＶＬ（β≒２）の間を往
復するようになる。このとき、ＰＡ、ＰＡ￣は図２５に
示すようにＨｉｇｈの期間がお互いに重複しないように
する。これは、図２２で上記ＰＡ￣に相当するφ￣が０
Ｖに下がりきらずに、ノードＢの電圧がまだＶＬ＋ＶＴ
以上になっているときに、上記ＰＡに相当するφが立上
りノードＡの電圧が上昇するとＱＡはオン状態であるか
らＱＡを通して電源側にＣＡに貯えられた電荷がもれて
しまうからである。
ＰＡが交互にＨｉｇｈ、Ｌｏｗとなることによってノー
ドＡの電圧は昇圧されＶＬとβＶＬ（β≒２）の間を往
復するようになる。このとき、ＰＡ、ＰＡ￣は図２５に
示すようにＨｉｇｈの期間がお互いに重複しないように
する。これは、図２２で上記ＰＡ￣に相当するφ￣が０
Ｖに下がりきらずに、ノードＢの電圧がまだＶＬ＋ＶＴ
以上になっているときに、上記ＰＡに相当するφが立上
りノードＡの電圧が上昇するとＱＡはオン状態であるか
らＱＡを通して電源側にＣＡに貯えられた電荷がもれて
しまうからである。
【０１０９】次に、整流回路であるがＰＡ、ＰＢがＬｏ
ｗ、ＰＡ￣、ＰＢ￣がＨｉｇｈのときＱ４のゲートはＣ
１によりＶＬ＋ＶＴ以上に昇圧されているからＱ１のゲ
ートＧの電圧はＶＬに等しくなっている。このときノー
ドＡはＶＬだからＶＣＨからノードＡへの逆流はない。
また、Ｑ１１のゲートは、Ｑ１３、Ｑ１８によりＣ４を
ＶＣＨ（２ＶＬ）−ＶＴにプリチャージしたのちＰＡ￣
（ＶＬ）で昇圧するので、３ＶＬ−ＶＴとなる。従っ
て、ＶＬ≧２ＶＴならばＶＣＨ（２ＶＬ）＋ＶＴ以上に
昇圧されノードＣはＶＣＨとなる。このとき、Ｑ１０の
ゲート、ソース間電圧はＶＣＨ−ＶＬでＶＴを越えてい
るからオンしＱ９のゲート電圧はノードＣと等しくな
る。したがって、Ｑ９はオフしノードＣからノードＧへ
電流が流れることはない。
ｗ、ＰＡ￣、ＰＢ￣がＨｉｇｈのときＱ４のゲートはＣ
１によりＶＬ＋ＶＴ以上に昇圧されているからＱ１のゲ
ートＧの電圧はＶＬに等しくなっている。このときノー
ドＡはＶＬだからＶＣＨからノードＡへの逆流はない。
また、Ｑ１１のゲートは、Ｑ１３、Ｑ１８によりＣ４を
ＶＣＨ（２ＶＬ）−ＶＴにプリチャージしたのちＰＡ￣
（ＶＬ）で昇圧するので、３ＶＬ−ＶＴとなる。従っ
て、ＶＬ≧２ＶＴならばＶＣＨ（２ＶＬ）＋ＶＴ以上に
昇圧されノードＣはＶＣＨとなる。このとき、Ｑ１０の
ゲート、ソース間電圧はＶＣＨ−ＶＬでＶＴを越えてい
るからオンしＱ９のゲート電圧はノードＣと等しくな
る。したがって、Ｑ９はオフしノードＣからノードＧへ
電流が流れることはない。
【０１１０】次に、ＰＡ、ＰＢがＨｉｇｈ、ＰＡ￣、Ｐ
Ｂ￣がＬｏｗとなるとノードＡは２ＶＬ、ノードＣはＶ
Ｌ＋ＶＣＨとなる。一方、Ｑ７のゲートはＣ３によりＶ
Ｌ＋ＶＴ以上に昇圧されるからそのソースはＶＬとな
る。すなわちＱ９のゲートはＶＬとなるからそのゲー
ト、ソース間電圧はＶＣＨとなりＱ９はオンしＱ１のゲ
ートはＶＬ＋γＶＣＨ（γ≒１）となる。従って、図２
２の実施例のようにＶＴだけ降下することなく２ＶＬが
そのまま出力される。
Ｂ￣がＬｏｗとなるとノードＡは２ＶＬ、ノードＣはＶ
Ｌ＋ＶＣＨとなる。一方、Ｑ７のゲートはＣ３によりＶ
Ｌ＋ＶＴ以上に昇圧されるからそのソースはＶＬとな
る。すなわちＱ９のゲートはＶＬとなるからそのゲー
ト、ソース間電圧はＶＣＨとなりＱ９はオンしＱ１のゲ
ートはＶＬ＋γＶＣＨ（γ≒１）となる。従って、図２
２の実施例のようにＶＴだけ降下することなく２ＶＬが
そのまま出力される。
【０１１１】なお、この実施例ではＰＢはＰＡより先に
Ｌｏｗレベルとなるようになっているが、これはＱ１の
ゲート電圧がまだＶＬ＋ＶＴ以上のときにＰＡがＬｏｗ
になりノードＡの電圧がＶＬとなり出力からノードＡに
電荷が逆流するのを防ぐためである。また、Ｑ４、Ｑ７
のソースのようにゲート制御回路の最低電位をＶＬとし
ているのは、トランジスタの電極間の電位差を小さくす
るためである。これにより電極間の電位差は２ＶＬ以下
となり他の部分と同じ微細トランジスタが使用可能とな
る。
Ｌｏｗレベルとなるようになっているが、これはＱ１の
ゲート電圧がまだＶＬ＋ＶＴ以上のときにＰＡがＬｏｗ
になりノードＡの電圧がＶＬとなり出力からノードＡに
電荷が逆流するのを防ぐためである。また、Ｑ４、Ｑ７
のソースのようにゲート制御回路の最低電位をＶＬとし
ているのは、トランジスタの電極間の電位差を小さくす
るためである。これにより電極間の電位差は２ＶＬ以下
となり他の部分と同じ微細トランジスタが使用可能とな
る。
【０１１２】以上が図２４に示した実施例の特徴である
が、同図において、Ｑ７、Ｑ１０を削除し、Ｑ９のゲー
トをＱ４のゲートに接続しても同様な効果が得られる。
例えば、ＰＢがＶＬ、ＰＢ￣が０のときはノードＣがＶ
ＣＨ＋ＶＬ、Ｑ４、Ｑ９のゲートはＶＬとなるから、Ｑ
４はオフ、Ｑ９はオンし、ノードＧはＶＣＨ＋ＶＬとな
る。一方、ＰＢが０、ＰＢ￣がＶＬのときは、ノードＣ
がＶＣＨ（２ＶＬ）、Ｑ４、Ｑ９のゲートは２ＶＬとな
るから、Ｑ４がオン、Ｑ９がオフし、ノードＧはＶＬと
なる。
が、同図において、Ｑ７、Ｑ１０を削除し、Ｑ９のゲー
トをＱ４のゲートに接続しても同様な効果が得られる。
例えば、ＰＢがＶＬ、ＰＢ￣が０のときはノードＣがＶ
ＣＨ＋ＶＬ、Ｑ４、Ｑ９のゲートはＶＬとなるから、Ｑ
４はオフ、Ｑ９はオンし、ノードＧはＶＣＨ＋ＶＬとな
る。一方、ＰＢが０、ＰＢ￣がＶＬのときは、ノードＣ
がＶＣＨ（２ＶＬ）、Ｑ４、Ｑ９のゲートは２ＶＬとな
るから、Ｑ４がオン、Ｑ９がオフし、ノードＧはＶＬと
なる。
【０１１３】図２６、図２７は図２５のタイミングを発
生するための回路である。図２６においてインバータＩ
５〜Ｉ８、抵抗Ｒ２、コンデンサＣ２、ＮＡＮＤゲート
ＮＡ２、ＮＯＲゲートＮＯ１はＰＡ、ＰＡ￣の重複を防
ぐための回路、Ｉ２、Ｉ３、Ｒ１、Ｃ１はＰＡとＰＢの
立ち下がりの遅延時間を決めるための回路、Ｉ９〜Ｉ１
３、ＮＡ３はＰＡとＰＢの立ち下がり時の遅延をつくる
回路である。また、Ｉ１４〜Ｉ２５はバッファ用のイン
バータである。これは、段数の奇遇さえ同じなら何段あ
ってもよく、負荷の大きさに応じて調整すれば良い。図
２７は前記回路の入力パルスＯＳＣを発生するための回
路例である。この回路は一般にリングオシレータと呼ば
れている。本回路の特徴は発振周波数の電源電圧による
変動を抑えるためにＲ、Ｃの時定数をインバータの遅延
時間よりも充分大きくなるようにしたことである。この
ため、トランジスタのＶＴと電源電圧の比が１対３以下
でインバータの遅延時間の電源電圧依存性が大きくても
発振周波数は安定になる。
生するための回路である。図２６においてインバータＩ
５〜Ｉ８、抵抗Ｒ２、コンデンサＣ２、ＮＡＮＤゲート
ＮＡ２、ＮＯＲゲートＮＯ１はＰＡ、ＰＡ￣の重複を防
ぐための回路、Ｉ２、Ｉ３、Ｒ１、Ｃ１はＰＡとＰＢの
立ち下がりの遅延時間を決めるための回路、Ｉ９〜Ｉ１
３、ＮＡ３はＰＡとＰＢの立ち下がり時の遅延をつくる
回路である。また、Ｉ１４〜Ｉ２５はバッファ用のイン
バータである。これは、段数の奇遇さえ同じなら何段あ
ってもよく、負荷の大きさに応じて調整すれば良い。図
２７は前記回路の入力パルスＯＳＣを発生するための回
路例である。この回路は一般にリングオシレータと呼ば
れている。本回路の特徴は発振周波数の電源電圧による
変動を抑えるためにＲ、Ｃの時定数をインバータの遅延
時間よりも充分大きくなるようにしたことである。この
ため、トランジスタのＶＴと電源電圧の比が１対３以下
でインバータの遅延時間の電源電圧依存性が大きくても
発振周波数は安定になる。
【０１１４】以上の対策に加えて、図２２、図２４の実
施例のトランジスタのＶＴを低くすることによりさらに
低電圧での動作が安定になる。これは、低ＶＴ化により
トランジスタの駆動能力が増加するためである。低ＶＴ
化によりサブスレッショルド電流も増加するが、電圧変
換回路の素子数は高々数１０個程度なのでチップ全体で
見るとほとんど無視できる。一方、ワードドライバ、メ
モリセルも低ＶＴ化により駆動能力が増加するが、前者
はＭビット級のＤＲＡＭで１０3〜１０4個も使用するた
めトランジスタのオフ状態で流れる漏れ電流が無視でき
なくなる。また、後者では電荷の保持時間が短くなりリ
フレッシュの間隔を短くしなければならないという問題
が生ずる。これは、最も消費電力の増加につながる。従
って、ＶＴは電圧変換回路は低く、ワードドライバは標
準、メモリセルは標準より高く設定するのが最も良いこ
とになる。
施例のトランジスタのＶＴを低くすることによりさらに
低電圧での動作が安定になる。これは、低ＶＴ化により
トランジスタの駆動能力が増加するためである。低ＶＴ
化によりサブスレッショルド電流も増加するが、電圧変
換回路の素子数は高々数１０個程度なのでチップ全体で
見るとほとんど無視できる。一方、ワードドライバ、メ
モリセルも低ＶＴ化により駆動能力が増加するが、前者
はＭビット級のＤＲＡＭで１０3〜１０4個も使用するた
めトランジスタのオフ状態で流れる漏れ電流が無視でき
なくなる。また、後者では電荷の保持時間が短くなりリ
フレッシュの間隔を短くしなければならないという問題
が生ずる。これは、最も消費電力の増加につながる。従
って、ＶＴは電圧変換回路は低く、ワードドライバは標
準、メモリセルは標準より高く設定するのが最も良いこ
とになる。
【０１１５】以上のように本実施例によれば整流用トラ
ンジスタのゲート電圧をそのドレイン電圧よりしきい値
電圧ＶＴ以上高くでき、さらに電荷の逆流も防ぐことが
できるのでその出力電圧は倍電圧発生回路の理論値であ
る２ＶＬにまで高めることができる。また、ＲＣ遅延を
利用した発振回路およびタイミング発生回路を用いるこ
とにより発振周波数、タイミング相互の遅延時間が電源
電圧変動に対し安定になるので電圧変換効率を常に最良
の状態にしておくことができる。また、トランジスタの
ＶＴを３種設け、電圧変換回路は低く、ワードドライバ
は標準、メモリセルは標準より高くすることにより低電
圧での安定化と高速化、低消費電力化を図ることができ
る。従って、電源電圧が電池１個分の起電力でも安定に
動作する半導体集積回路を実現できる。
ンジスタのゲート電圧をそのドレイン電圧よりしきい値
電圧ＶＴ以上高くでき、さらに電荷の逆流も防ぐことが
できるのでその出力電圧は倍電圧発生回路の理論値であ
る２ＶＬにまで高めることができる。また、ＲＣ遅延を
利用した発振回路およびタイミング発生回路を用いるこ
とにより発振周波数、タイミング相互の遅延時間が電源
電圧変動に対し安定になるので電圧変換効率を常に最良
の状態にしておくことができる。また、トランジスタの
ＶＴを３種設け、電圧変換回路は低く、ワードドライバ
は標準、メモリセルは標準より高くすることにより低電
圧での安定化と高速化、低消費電力化を図ることができ
る。従って、電源電圧が電池１個分の起電力でも安定に
動作する半導体集積回路を実現できる。
【０１１６】次に、本発明を中間電圧発生回路に適用し
た実施例を説明する。なお、以下の実施例の説明の中
で、高いほうの電源電圧を表す記号としてＶＣＣを用い
ているが、今まで用いているＶＬと異なる必要はなく、
そのままＶＬで置き換えてもなんら差し支えない。ま
た、中間電圧を表す記号としてＨＶＣを用いているが、
今まで用いているＨＶＬと異なる必要はなく、そのまま
ＨＶＬで置き換えてもなんら差し支えない。図２９は本
発明による電圧フォロワ回路の構成例である。この回路
は、入力に印加された電圧にほぼ等しい電圧を出力し、
大きい負荷容量を駆動するようにしたものである。同図
（ａ）で１は第一のコンプリメンタリ・プッシュプル回
路であり、ＮチャネルＭＯＳトランジスタＴＮ２とＰチ
ャネルＭＯＳトランジスタＴＰ２、およびバイアス用電
圧源ＶＮ１、ＶＰ１により構成される。２はカレントミ
ラー型のプッシュプル増幅回路であり、カレントミラー
回路を成すＮチャネルＭＯＳトランジスタ対ＴＮ１とＴ
Ｎ３、ＰチャネルＭＯＳトランジスタ対ＴＰ１とＴＰ
３、とから構成される。３は第二のコンプリメンタリ・
プッシュプル回路であり、ＮチャネルＭＯＳトランジス
タＴＮ４とＰチャネルＭＯＳトランジスタＴＰ４、およ
びバイアス用電源ＶＮ２、ＶＰ２により構成される。
た実施例を説明する。なお、以下の実施例の説明の中
で、高いほうの電源電圧を表す記号としてＶＣＣを用い
ているが、今まで用いているＶＬと異なる必要はなく、
そのままＶＬで置き換えてもなんら差し支えない。ま
た、中間電圧を表す記号としてＨＶＣを用いているが、
今まで用いているＨＶＬと異なる必要はなく、そのまま
ＨＶＬで置き換えてもなんら差し支えない。図２９は本
発明による電圧フォロワ回路の構成例である。この回路
は、入力に印加された電圧にほぼ等しい電圧を出力し、
大きい負荷容量を駆動するようにしたものである。同図
（ａ）で１は第一のコンプリメンタリ・プッシュプル回
路であり、ＮチャネルＭＯＳトランジスタＴＮ２とＰチ
ャネルＭＯＳトランジスタＴＰ２、およびバイアス用電
圧源ＶＮ１、ＶＰ１により構成される。２はカレントミ
ラー型のプッシュプル増幅回路であり、カレントミラー
回路を成すＮチャネルＭＯＳトランジスタ対ＴＮ１とＴ
Ｎ３、ＰチャネルＭＯＳトランジスタ対ＴＰ１とＴＰ
３、とから構成される。３は第二のコンプリメンタリ・
プッシュプル回路であり、ＮチャネルＭＯＳトランジス
タＴＮ４とＰチャネルＭＯＳトランジスタＴＰ４、およ
びバイアス用電源ＶＮ２、ＶＰ２により構成される。
【０１１７】この回路の各種トランジスタや電圧源の定
数設定と定常状態における動作を説明する。電圧源ＶＮ
１とＶＰ１の値は、それぞれトランジスタＴＮ２とＴＰ
２のゲートしきい値電圧にほぼ等しくなるように選んで
いる。これにより、どの様な動作条件下においてもトラ
ンジスタＴＮ２とＴＰ２の両方が同時にカットオフする
ことがないようにしている。このため、出力インピーダ
ンスが高くなって、電位が定まらなかったり、負荷条件
によって出力電圧がふらついたりするのを防ぐことがで
きる。電圧源の値をトランジスタのゲートしきい値電圧
にほぼ等しくすることにより、定常状態において二つの
トランジスタを貫通して流れる電流を低い値に抑え、集
積回路の待機時の電力を小さくしながら、高い負荷駆動
能力を得るようにしている。このようなバイアス条件で
の動作は一般にＡＢ級動作と称される。さて、ＴＮ２と
ＴＰ２に流れる電流値を、それぞれＩＣ１、ＩＤ１とす
ると、これらの電流は、それぞれＰチャネルＭＯＳトラ
ンジスタ対ＴＰ１とＴＰ３、ＮチャネルＭＯＳトランジ
スタ対ＴＮ１とＴＮ３とからなるカレントミラー回路に
より、ＴＰ３を流れる電流ＩＣ２、ＴＮ３を流れる電流
ＩＤ２に変換される。ＩＣ１とＩＣ２の電流比は、トラ
ンジスタＴＰ１とＴＰ３のβ比に、ＩＤ１とＩＤ２の電
流比（ミラー比）は、トランジスタＴＮ１とＴＮ３のβ
比に、それぞれほぼ等しくなる。すなわち、 Ｍp＝ＩＣ２／ＩＣ１＝βTP3／βTP1 ＭN＝ＩＤ２／ＩＤ１＝βTN3／βTN1 である。この比を１以上の値にすることにより、電流を
増幅し、次段の負荷（端子６、７）の駆動能力を高める
ことができる。本発明では、この比を１〜１０程度の値
に選んでいる。電圧源ＶＮ２とＶＰ２の値は、第一のプ
ッシュプル回路と同様、それぞれトランジスタＴＮ４と
ＴＰ４のゲートしきい値電圧にほぼ等しくなるようにし
ている。これにより、第二のプッシュプル回路もＡＢ級
動作を行なうようにしている。
数設定と定常状態における動作を説明する。電圧源ＶＮ
１とＶＰ１の値は、それぞれトランジスタＴＮ２とＴＰ
２のゲートしきい値電圧にほぼ等しくなるように選んで
いる。これにより、どの様な動作条件下においてもトラ
ンジスタＴＮ２とＴＰ２の両方が同時にカットオフする
ことがないようにしている。このため、出力インピーダ
ンスが高くなって、電位が定まらなかったり、負荷条件
によって出力電圧がふらついたりするのを防ぐことがで
きる。電圧源の値をトランジスタのゲートしきい値電圧
にほぼ等しくすることにより、定常状態において二つの
トランジスタを貫通して流れる電流を低い値に抑え、集
積回路の待機時の電力を小さくしながら、高い負荷駆動
能力を得るようにしている。このようなバイアス条件で
の動作は一般にＡＢ級動作と称される。さて、ＴＮ２と
ＴＰ２に流れる電流値を、それぞれＩＣ１、ＩＤ１とす
ると、これらの電流は、それぞれＰチャネルＭＯＳトラ
ンジスタ対ＴＰ１とＴＰ３、ＮチャネルＭＯＳトランジ
スタ対ＴＮ１とＴＮ３とからなるカレントミラー回路に
より、ＴＰ３を流れる電流ＩＣ２、ＴＮ３を流れる電流
ＩＤ２に変換される。ＩＣ１とＩＣ２の電流比は、トラ
ンジスタＴＰ１とＴＰ３のβ比に、ＩＤ１とＩＤ２の電
流比（ミラー比）は、トランジスタＴＮ１とＴＮ３のβ
比に、それぞれほぼ等しくなる。すなわち、 Ｍp＝ＩＣ２／ＩＣ１＝βTP3／βTP1 ＭN＝ＩＤ２／ＩＤ１＝βTN3／βTN1 である。この比を１以上の値にすることにより、電流を
増幅し、次段の負荷（端子６、７）の駆動能力を高める
ことができる。本発明では、この比を１〜１０程度の値
に選んでいる。電圧源ＶＮ２とＶＰ２の値は、第一のプ
ッシュプル回路と同様、それぞれトランジスタＴＮ４と
ＴＰ４のゲートしきい値電圧にほぼ等しくなるようにし
ている。これにより、第二のプッシュプル回路もＡＢ級
動作を行なうようにしている。
【０１１８】さて、第一のプッシュプル回路が定常状態
すなわちＩＣ１＝ＩＤ１が成り立っている状態からずれ
た場合にどうなるかを説明する。出力電圧を定常状態か
ら強制的に電圧δＶだけ換えたときの電流値は、以下の
ように表される。
すなわちＩＣ１＝ＩＤ１が成り立っている状態からずれ
た場合にどうなるかを説明する。出力電圧を定常状態か
ら強制的に電圧δＶだけ換えたときの電流値は、以下の
ように表される。
【０１１９】ＩＣ１−ＩＤ１＝−（√（２βNＩ）＋√
（２βPＩ））×δＶ＋（βＮ−βＰ）／２×δＶ2 ここに、βNとβPはそれぞれトランジスタＴＮ２とＴＰ
２のβを、Ｉは定常状態において第一のプッシュプル回
路に流れる電流（すなわちＩ＝ＩＣ１＝ＩＤ１）をそれ
ぞれ示している。
（２βPＩ））×δＶ＋（βＮ−βＰ）／２×δＶ2 ここに、βNとβPはそれぞれトランジスタＴＮ２とＴＰ
２のβを、Ｉは定常状態において第一のプッシュプル回
路に流れる電流（すなわちＩ＝ＩＣ１＝ＩＤ１）をそれ
ぞれ示している。
【０１２０】今、簡単のために、ＴＮ２とＴＰ２の特性
がほぼそろっており、βNとβPが等しい（β＝βN＝
βP）と仮定すると、上式は ＩＣ１−ＩＤ１≒−２√（２βＩ）×δＶ となる。また、二つのカレントミラー回路のミラー比が
等しい（Ｍ＝ＭN＝ＭP）とすると、 ＩＣ２−ＩＤ２≒−２×Ｍ×√（２βＩ）×δＶ となる。
がほぼそろっており、βNとβPが等しい（β＝βN＝
βP）と仮定すると、上式は ＩＣ１−ＩＤ１≒−２√（２βＩ）×δＶ となる。また、二つのカレントミラー回路のミラー比が
等しい（Ｍ＝ＭN＝ＭP）とすると、 ＩＣ２−ＩＤ２≒−２×Ｍ×√（２βＩ）×δＶ となる。
【０１２１】例えば、Ｍ＝５、β＝１ｍＡ/Ｖ2、Ｉ＝
０.２μＡとすると、出力電圧が０.１Ｖ低下したとき
（δＶ＝−０.１Ｖ）には、ＩＣ２−ＩＤ２＝２０μＡ
となる。
０.２μＡとすると、出力電圧が０.１Ｖ低下したとき
（δＶ＝−０.１Ｖ）には、ＩＣ２−ＩＤ２＝２０μＡ
となる。
【０１２２】すなわち、出力電圧の０.１Ｖの微小な変
化に対してもＩＣ２とＩＤ２の定常電流１ μＡ（０.２
μＡ×５）に対して十分大きな２０μＡの駆動電流が得
らる。したがって、出力電圧のわずかな変化に対しても
端子６を最小ＶＳＳまで、また端子７を最大ＶＣＣま
で、電源電圧範囲の限界まで駆動することができる。駆
動する方向は、出力電圧が低下したときには端子７がＶ
ＣＣに、出力電圧が上昇したときには端子６がＶＳＳに
駆動される。これにより、出力電圧に誤差がある場合に
は、誤差を増幅した信号で第二のプッシュプル回路を駆
動し、出力電圧の誤差を無くすように動作する。したが
って、従来例のように単にソースフォロワ回路で駆動す
る場合に比べて、格段に高い駆動能力を持たせることが
できる。また、定常状態のバイアス電流を十分低い値に
抑えても、誤差を増幅することにより高い駆動電流を得
ることができる。また、この回路は上式からも容易にわ
かるように、誤差の方向に対して対称に動作するため、
出力の充電と放電に対して同じ駆動能力を得ることがで
きる。
化に対してもＩＣ２とＩＤ２の定常電流１ μＡ（０.２
μＡ×５）に対して十分大きな２０μＡの駆動電流が得
らる。したがって、出力電圧のわずかな変化に対しても
端子６を最小ＶＳＳまで、また端子７を最大ＶＣＣま
で、電源電圧範囲の限界まで駆動することができる。駆
動する方向は、出力電圧が低下したときには端子７がＶ
ＣＣに、出力電圧が上昇したときには端子６がＶＳＳに
駆動される。これにより、出力電圧に誤差がある場合に
は、誤差を増幅した信号で第二のプッシュプル回路を駆
動し、出力電圧の誤差を無くすように動作する。したが
って、従来例のように単にソースフォロワ回路で駆動す
る場合に比べて、格段に高い駆動能力を持たせることが
できる。また、定常状態のバイアス電流を十分低い値に
抑えても、誤差を増幅することにより高い駆動電流を得
ることができる。また、この回路は上式からも容易にわ
かるように、誤差の方向に対して対称に動作するため、
出力の充電と放電に対して同じ駆動能力を得ることがで
きる。
【０１２３】次に、本回路の電圧フォロワとしての精度
について説明する。本回路は、出力電圧の誤差を第一の
プッシュプル回路で検出し、それを増幅した信号で第二
のプッシュプル回路を駆動するようにしている。したが
って、出力電圧精度（入出力電圧差）は第一のプッシュ
プル回路の電圧精度（入出力電圧差）で決定される。第
一のプッシュプル回路において、定常状態すなわちＩＣ
１＝ＩＤ１が成り立つ条件を求めると、入力電圧Ｖ（Ｉ
Ｎ）と出力電圧Ｖ（ＯＵＴ）の関係が得られ、次式のよ
うになる。
について説明する。本回路は、出力電圧の誤差を第一の
プッシュプル回路で検出し、それを増幅した信号で第二
のプッシュプル回路を駆動するようにしている。したが
って、出力電圧精度（入出力電圧差）は第一のプッシュ
プル回路の電圧精度（入出力電圧差）で決定される。第
一のプッシュプル回路において、定常状態すなわちＩＣ
１＝ＩＤ１が成り立つ条件を求めると、入力電圧Ｖ（Ｉ
Ｎ）と出力電圧Ｖ（ＯＵＴ）の関係が得られ、次式のよ
うになる。
【０１２４】Ｖ（ＯＵＴ）−Ｖ（ＩＮ）＝β×（ＶＮ１
−ＶＴＮ）−（ＶＰ１−ＶＴＰ）／（βR＋１） ここに βR＝√（βTN2／βTP2） であり、またＶＴＮとＶＴＰはそれぞれＮチャネルおよ
びＰチャネルＭＯＳトランジスタのゲートしきい値電圧
の絶対値である。この式から明らかなように、ＶＮ１と
ＶＰ１にそれぞれＶＴＮとＶＴＰの変化に追従して変化
する特性をもたせ、かつトランジスタのβを適正に選ぶ
ことにより、製造プロセスのばらつき等によりＮチャネ
ルトランジスタとＰチャネルトランジスタの素子特性が
独立に変化しても、出力と入力の電圧差を零にすること
ができる。上述したような電圧源は、次の実施例で説明
するように、各チャネル導電型のＭＯＳトランジスタの
ゲートとドレインを接続し、それに所定の電流を流す事
により容易に構成することができる。一般に、異なる導
電形の素子間では特性にばらつきがあっても、同じ導電
型のトランジスタは同じ製造工程を経るため、素子間の
特性差は十分小さな値に抑えることができる。特に、加
工形状のばらつきなどに対しては、ゲート幅やゲート長
を加工精度に比べて十分大きな値で設計することによ
り、さらに、素子対間の特性差を小さなものにすること
ができる。例えば、ゲートしきい値電圧を例にとると、
同じ導電型の素子対間での差は、容易に２０〜３０ｍＶ
程度以下にすることができるが、異なる導電型の素子間
では、その差のばらつきが最大２００ｍＶ程度と、約一
桁も大きな値になるのが通例である。以上説明したとお
り、第一のプッシュプル回路の電圧精度（入出力電圧
差）は、トランジスタ対のしきい値電圧差で決まる２０
〜３０ｍＶ程度と従来方式の約一桁低い値に抑えられ
る。
−ＶＴＮ）−（ＶＰ１−ＶＴＰ）／（βR＋１） ここに βR＝√（βTN2／βTP2） であり、またＶＴＮとＶＴＰはそれぞれＮチャネルおよ
びＰチャネルＭＯＳトランジスタのゲートしきい値電圧
の絶対値である。この式から明らかなように、ＶＮ１と
ＶＰ１にそれぞれＶＴＮとＶＴＰの変化に追従して変化
する特性をもたせ、かつトランジスタのβを適正に選ぶ
ことにより、製造プロセスのばらつき等によりＮチャネ
ルトランジスタとＰチャネルトランジスタの素子特性が
独立に変化しても、出力と入力の電圧差を零にすること
ができる。上述したような電圧源は、次の実施例で説明
するように、各チャネル導電型のＭＯＳトランジスタの
ゲートとドレインを接続し、それに所定の電流を流す事
により容易に構成することができる。一般に、異なる導
電形の素子間では特性にばらつきがあっても、同じ導電
型のトランジスタは同じ製造工程を経るため、素子間の
特性差は十分小さな値に抑えることができる。特に、加
工形状のばらつきなどに対しては、ゲート幅やゲート長
を加工精度に比べて十分大きな値で設計することによ
り、さらに、素子対間の特性差を小さなものにすること
ができる。例えば、ゲートしきい値電圧を例にとると、
同じ導電型の素子対間での差は、容易に２０〜３０ｍＶ
程度以下にすることができるが、異なる導電型の素子間
では、その差のばらつきが最大２００ｍＶ程度と、約一
桁も大きな値になるのが通例である。以上説明したとお
り、第一のプッシュプル回路の電圧精度（入出力電圧
差）は、トランジスタ対のしきい値電圧差で決まる２０
〜３０ｍＶ程度と従来方式の約一桁低い値に抑えられ
る。
【０１２５】さて、次に過渡的の動作を同図（ｂ）を用
いて説明する。今、入力電圧Ｖ（ＩＮ）が時刻ｔ０から
ｔ１にかけて降下し、時刻ｔ４からｔ５にかけて上昇し
た場合を考える。入力電圧が降下した直後は出力がすぐ
に追従しないので、トランジスタＴＮ２は時刻ｔ１から
ｔ２にかけてカットオフ状態となり、電流ＩＣ１の値は
ほぼ０となる。これに対してＩＤ１が増大し、端子６の
電圧Ｖ（６）をほぼＶＳＳ（０Ｖ）まで引き落す。これ
により、トランジスタＴＰ４の駆動能力が増加し、出力
ＯＵＴを高速に放電する。時刻ｔ２を過ぎて、出力電圧
と入力電圧の差が小さくなるとトランジスタＴＮ２が導
通し始め、最終的に入出力間の電圧差が無くなる時刻ｔ
２においてＩＣ１＝ＩＤ１となり、定常状態になる。入
力電圧が上昇する時には、これと対称に端子７の電圧が
ＶＣＣまで上昇し、出力を高速に充電する。
いて説明する。今、入力電圧Ｖ（ＩＮ）が時刻ｔ０から
ｔ１にかけて降下し、時刻ｔ４からｔ５にかけて上昇し
た場合を考える。入力電圧が降下した直後は出力がすぐ
に追従しないので、トランジスタＴＮ２は時刻ｔ１から
ｔ２にかけてカットオフ状態となり、電流ＩＣ１の値は
ほぼ０となる。これに対してＩＤ１が増大し、端子６の
電圧Ｖ（６）をほぼＶＳＳ（０Ｖ）まで引き落す。これ
により、トランジスタＴＰ４の駆動能力が増加し、出力
ＯＵＴを高速に放電する。時刻ｔ２を過ぎて、出力電圧
と入力電圧の差が小さくなるとトランジスタＴＮ２が導
通し始め、最終的に入出力間の電圧差が無くなる時刻ｔ
２においてＩＣ１＝ＩＤ１となり、定常状態になる。入
力電圧が上昇する時には、これと対称に端子７の電圧が
ＶＣＣまで上昇し、出力を高速に充電する。
【０１２６】以上説明したように、本発明によれば、製
造工程のばらつきがあっても、入出力電圧間の誤差が少
なく、過渡時においては、大容量の負荷を高速に充放電
することのできる電圧フォロワを提供することができ
る。なお、本回路は電圧フォロワとしての応用以外に
も、出力端子ＯＵＴに信号電流を入力し、端子６か７か
ら出力を取り出すことにより、高性能な電流検出回路と
して用いることも可能である。
造工程のばらつきがあっても、入出力電圧間の誤差が少
なく、過渡時においては、大容量の負荷を高速に充放電
することのできる電圧フォロワを提供することができ
る。なお、本回路は電圧フォロワとしての応用以外に
も、出力端子ＯＵＴに信号電流を入力し、端子６か７か
ら出力を取り出すことにより、高性能な電流検出回路と
して用いることも可能である。
【０１２７】次に図３１，図３２を用いて、先に示した
回路をダイナミックメモリの中間電圧（ＶＣＣ／２）発
生回路に適用した実施例を説明する。図３１は本発明に
よる中間電圧発生回路の構成例である。同図において、
３０は基準電圧発生回路、３１は第一のコンプリメンタ
リ・プッシュプル回路、３２はカレントミラー型増幅回
路、３３は第二のコンプリメンタリ・プッシュプル回路
である。基準電圧発生回路は、等しい抵抗値を有する二
つの抵抗Ｒ３とＲ４とにより電源電圧を半分に分圧する
ことにより、端子３４に中間電圧を発生している。抵抗
Ｒ３とＲ４に同種の素子を用いることにより、中間電圧
には、かなり精度の高い値を得ることができる。なお、
中間電圧を得るための素子は抵抗に限らず、例えばＭＯ
Ｓトランジスタ等を用いても同様の回路が構成できるこ
とは自明である。第一のプッシュプル回路は、基本的に
図２９（ａ）に示したプッシュプル回路１と同じであ
る。ここでは、電圧源ＶＮ１の代わりに、抵抗Ｒ５とＮ
チャネルＭＯＳトランジスタＴＮ１０を、電圧源ＶＰ１
の代わりに、抵抗Ｒ６とＰチャネルＭＯＳトランジスタ
ＴＰ１０を、それぞれ用いている。こうすることによ
り、先の実施例でも説明したように、常に端子３５の電
圧を入力端子３４に対して、ほぼＮチャネルＭＯＳトラ
ンジスタのゲートしきい値電圧分だけ高い値に自動的に
設定することができる。なお、Ｒ５やＲ６を流れる電流
が、Ｒ３やＲ４を流れる電流の数分の一から十分の一程
度の小さな値になるように、抵抗値を選んでいる。これ
は、ＮチャネルトランジスタとＰチャネルトランジスタ
の特性が独立にばらついて、プッシュプル回路から基準
電圧発生回路に流入（あるいは流出）する電流値が変動
しても、端子３４の電圧が影響を受けて変動しないよう
にするためである。３２のカレントミラー型増幅回路は
図２９（ａ）に示したカレントミラー型増幅回路２と全
く同じ構成である。第二のプッシュプル回路は、基本的
に図２９（ａ）に示したプッシュプル回路３と同じであ
る。ここでは、電圧源ＶＮ２の代わりに、ＮチャネルＭ
ＯＳトランジスタＴＮ１４を、電圧源ＶＰ２の代わり
に、ＰチャネルＭＯＳトランジスタＴＰ１４を、それぞ
れ用いている。こうすることにより、第一のプッシュプ
ル回路の場合と同様、プッシュプル回路に流れるバイア
ス電流の値が、トランジスタのしきい値電圧の変化に対
して変動しないようにしている。以上のような回路構成
とすることにより、出力ＨＶＣには精度の高い中間電圧
を得ることができ、かつ負荷容量ＣＬを高速に充放電す
ることができる。
回路をダイナミックメモリの中間電圧（ＶＣＣ／２）発
生回路に適用した実施例を説明する。図３１は本発明に
よる中間電圧発生回路の構成例である。同図において、
３０は基準電圧発生回路、３１は第一のコンプリメンタ
リ・プッシュプル回路、３２はカレントミラー型増幅回
路、３３は第二のコンプリメンタリ・プッシュプル回路
である。基準電圧発生回路は、等しい抵抗値を有する二
つの抵抗Ｒ３とＲ４とにより電源電圧を半分に分圧する
ことにより、端子３４に中間電圧を発生している。抵抗
Ｒ３とＲ４に同種の素子を用いることにより、中間電圧
には、かなり精度の高い値を得ることができる。なお、
中間電圧を得るための素子は抵抗に限らず、例えばＭＯ
Ｓトランジスタ等を用いても同様の回路が構成できるこ
とは自明である。第一のプッシュプル回路は、基本的に
図２９（ａ）に示したプッシュプル回路１と同じであ
る。ここでは、電圧源ＶＮ１の代わりに、抵抗Ｒ５とＮ
チャネルＭＯＳトランジスタＴＮ１０を、電圧源ＶＰ１
の代わりに、抵抗Ｒ６とＰチャネルＭＯＳトランジスタ
ＴＰ１０を、それぞれ用いている。こうすることによ
り、先の実施例でも説明したように、常に端子３５の電
圧を入力端子３４に対して、ほぼＮチャネルＭＯＳトラ
ンジスタのゲートしきい値電圧分だけ高い値に自動的に
設定することができる。なお、Ｒ５やＲ６を流れる電流
が、Ｒ３やＲ４を流れる電流の数分の一から十分の一程
度の小さな値になるように、抵抗値を選んでいる。これ
は、ＮチャネルトランジスタとＰチャネルトランジスタ
の特性が独立にばらついて、プッシュプル回路から基準
電圧発生回路に流入（あるいは流出）する電流値が変動
しても、端子３４の電圧が影響を受けて変動しないよう
にするためである。３２のカレントミラー型増幅回路は
図２９（ａ）に示したカレントミラー型増幅回路２と全
く同じ構成である。第二のプッシュプル回路は、基本的
に図２９（ａ）に示したプッシュプル回路３と同じであ
る。ここでは、電圧源ＶＮ２の代わりに、ＮチャネルＭ
ＯＳトランジスタＴＮ１４を、電圧源ＶＰ２の代わり
に、ＰチャネルＭＯＳトランジスタＴＰ１４を、それぞ
れ用いている。こうすることにより、第一のプッシュプ
ル回路の場合と同様、プッシュプル回路に流れるバイア
ス電流の値が、トランジスタのしきい値電圧の変化に対
して変動しないようにしている。以上のような回路構成
とすることにより、出力ＨＶＣには精度の高い中間電圧
を得ることができ、かつ負荷容量ＣＬを高速に充放電す
ることができる。
【０１２８】図３１に示した本回路方式と図３０に示し
た従来回路方式の性能比較を計算機解析により求めた結
果を図３２（ａ）および図３２（ｂ）に示す。図３２
（ａ）において、横軸はＮチャネルトランジスタとＰチ
ャネルトランジスタのゲートしきい値電圧の絶対値の
差、縦軸は中間電圧の値である。この結果より、従来回
路においては、しきい値電圧差が±０．２Ｖ変動したと
きには、出力電圧が約±１００ｍＶ（０．７５Ｖに対し
て約±１３％）変動するのに対して、本発明の回路では
出力電圧変動は約±８ｍＶ（０．７５Ｖに対して約±１
％）と、従来に比べて一桁以上低減することができる。
図３２（ｂ）は電源投入後の出力電圧の立上り時間を電
源電圧に対してプロットしたものである。立上り時間
は、出力の電圧が定常値の９０％に達する時間で定義し
ている。また、負荷容量の値には、６４ＭビットＤＲＡ
Ｍのビット線プリチャージ電源およびプレート電極の総
容量を想定している。この解析結果からもわかるよう
に、本発明の回路によれば、従来回路に比べて約一桁短
い時間で負荷を立ち上げることができる。
た従来回路方式の性能比較を計算機解析により求めた結
果を図３２（ａ）および図３２（ｂ）に示す。図３２
（ａ）において、横軸はＮチャネルトランジスタとＰチ
ャネルトランジスタのゲートしきい値電圧の絶対値の
差、縦軸は中間電圧の値である。この結果より、従来回
路においては、しきい値電圧差が±０．２Ｖ変動したと
きには、出力電圧が約±１００ｍＶ（０．７５Ｖに対し
て約±１３％）変動するのに対して、本発明の回路では
出力電圧変動は約±８ｍＶ（０．７５Ｖに対して約±１
％）と、従来に比べて一桁以上低減することができる。
図３２（ｂ）は電源投入後の出力電圧の立上り時間を電
源電圧に対してプロットしたものである。立上り時間
は、出力の電圧が定常値の９０％に達する時間で定義し
ている。また、負荷容量の値には、６４ＭビットＤＲＡ
Ｍのビット線プリチャージ電源およびプレート電極の総
容量を想定している。この解析結果からもわかるよう
に、本発明の回路によれば、従来回路に比べて約一桁短
い時間で負荷を立ち上げることができる。
【０１２９】図３３（ａ）は本発明の他の一実施例を示
す回路構成図である。同図において、４０はコンプリメ
ンタリ・プッシュプル型の電圧フォロワ回路、４１はト
ライステート・バッファである。電圧フォロワ回路は、
基本的には図２９（ａ）のプッシュプル回路１と同じで
ある。ここでは、プッシュプル回路の駆動能力を補うよ
うにトライステート・バッファが動作する。トライステ
ート・バッファは負荷駆動用のＰチャネルトランジスタ
ＴＰ２１とＮチャネルトランジスタＴＮ２１、これらト
ランジスタを駆動する二つの差動型増幅回路（コンパレ
ータ）ＡＭＰ１とＡＭＰ２、および、オフセット量の設
定のための二つの電圧源ＶＯＳＬとＶＯＳＨとから構成
される。この回路の動作は次の三つの電圧の条件のいず
れにあてはまるかによってきまる。
す回路構成図である。同図において、４０はコンプリメ
ンタリ・プッシュプル型の電圧フォロワ回路、４１はト
ライステート・バッファである。電圧フォロワ回路は、
基本的には図２９（ａ）のプッシュプル回路１と同じで
ある。ここでは、プッシュプル回路の駆動能力を補うよ
うにトライステート・バッファが動作する。トライステ
ート・バッファは負荷駆動用のＰチャネルトランジスタ
ＴＰ２１とＮチャネルトランジスタＴＮ２１、これらト
ランジスタを駆動する二つの差動型増幅回路（コンパレ
ータ）ＡＭＰ１とＡＭＰ２、および、オフセット量の設
定のための二つの電圧源ＶＯＳＬとＶＯＳＨとから構成
される。この回路の動作は次の三つの電圧の条件のいず
れにあてはまるかによってきまる。
【０１３０】（１） Ｖ(ＯＵＴ)＞Ｖ(ＩＮ)＋ＶＯＳＨ （２） Ｖ(ＩＮ)＋ＶＯＳＨ＞Ｖ(ＯＵＴ)＞Ｖ(ＩＮ)−
ＶＯＳＬ （３） Ｖ(ＩＮ)−ＶＯＳＬ＞Ｖ(ＯＵＴ) （１）の電圧条件においては、端子４３の電圧よりも出
力ＯＵＴの電圧が高くなり端子４５の電圧は高い電圧レ
ベル（ＶＣＣ）になる。また、端子４４の電圧も高い電
圧レベル（ＶＣＣ）になる。したがって、Ｎチャネルト
ランジスタＴＮ２１が導通、ＰチャネルトランジスタＴ
Ｐ２１がカットオフとなり、負荷を放電する。（２）の
電圧条件においては、端子４３の電圧よりも出力ＯＵＴ
の電圧が低くなり端子４５の電圧は低い電圧レベル（Ｖ
ＳＳ）になる。また、端子４４の電圧は高い電圧レベル
（ＶＣＣ）を保つ。したがって、二つのトランジスタＴ
Ｎ２１とＴＰ２１は共にカットオフとなり、出力は高イ
ンピーダンス状態になる。（３）の電圧条件において
は、端子４２の電圧よりも出力ＯＵＴの電圧が低くなり
端子４４の電圧は低い電圧レベル（ＶＳＳ）になる。ま
た、端子４５の電圧は低い電圧レベル（ＶＳＳ）を保
つ。したがって、ＮチャネルトランジスタＴＮ２１がカ
ットオフ、ＰチャネルトランジスタＴＰ２１が導通とな
り、負荷を充電する。このように、出力の電圧が入力の
電圧を中心としたある一定範囲を越えて大きくなると放
電、一定範囲を越えて小さくなると充電、一定範囲内に
あれば充電も放電もしないという三つの状態（トライス
テート）を有する駆動回路を実現できる。この回路の過
渡時の動作を同図（ｂ）に示す。今、入力電圧Ｖ（Ｉ
Ｎ）が時刻ｔ０で降下し、時刻ｔ２で上昇した場合を考
える。立ち下がり時においては、時刻ｔ０から出力の電
圧が「（定常状態での電圧）＋ＶＯＳＨ」に等しくなる
時刻ｔ１まで端子４５の電圧がＶＣＣになり、トランジ
スタＴＮ２１を導通させ、負荷を放電する。また、立ち
上がり時においては、時刻ｔ２から出力の電圧が「（定
常状態での電圧）−ＶＯＳＬ」に等しくなる時刻ｔ３ま
で端子４４の電圧がＶＳＳになり、トランジスタＴＰ２
１を導通させ、負荷を充電する。
ＶＯＳＬ （３） Ｖ(ＩＮ)−ＶＯＳＬ＞Ｖ(ＯＵＴ) （１）の電圧条件においては、端子４３の電圧よりも出
力ＯＵＴの電圧が高くなり端子４５の電圧は高い電圧レ
ベル（ＶＣＣ）になる。また、端子４４の電圧も高い電
圧レベル（ＶＣＣ）になる。したがって、Ｎチャネルト
ランジスタＴＮ２１が導通、ＰチャネルトランジスタＴ
Ｐ２１がカットオフとなり、負荷を放電する。（２）の
電圧条件においては、端子４３の電圧よりも出力ＯＵＴ
の電圧が低くなり端子４５の電圧は低い電圧レベル（Ｖ
ＳＳ）になる。また、端子４４の電圧は高い電圧レベル
（ＶＣＣ）を保つ。したがって、二つのトランジスタＴ
Ｎ２１とＴＰ２１は共にカットオフとなり、出力は高イ
ンピーダンス状態になる。（３）の電圧条件において
は、端子４２の電圧よりも出力ＯＵＴの電圧が低くなり
端子４４の電圧は低い電圧レベル（ＶＳＳ）になる。ま
た、端子４５の電圧は低い電圧レベル（ＶＳＳ）を保
つ。したがって、ＮチャネルトランジスタＴＮ２１がカ
ットオフ、ＰチャネルトランジスタＴＰ２１が導通とな
り、負荷を充電する。このように、出力の電圧が入力の
電圧を中心としたある一定範囲を越えて大きくなると放
電、一定範囲を越えて小さくなると充電、一定範囲内に
あれば充電も放電もしないという三つの状態（トライス
テート）を有する駆動回路を実現できる。この回路の過
渡時の動作を同図（ｂ）に示す。今、入力電圧Ｖ（Ｉ
Ｎ）が時刻ｔ０で降下し、時刻ｔ２で上昇した場合を考
える。立ち下がり時においては、時刻ｔ０から出力の電
圧が「（定常状態での電圧）＋ＶＯＳＨ」に等しくなる
時刻ｔ１まで端子４５の電圧がＶＣＣになり、トランジ
スタＴＮ２１を導通させ、負荷を放電する。また、立ち
上がり時においては、時刻ｔ２から出力の電圧が「（定
常状態での電圧）−ＶＯＳＬ」に等しくなる時刻ｔ３ま
で端子４４の電圧がＶＳＳになり、トランジスタＴＰ２
１を導通させ、負荷を充電する。
【０１３１】このように、プッシュプル回路にトライス
テート・バッファを組合せることにより、入出力間の電
圧誤差がある程度以上大きくなった時には、駆動能力の
高いトランジスタを導通させることにより、過渡時の応
答速度を高めることができる。オフセット量の設定のた
めの二つの電圧源ＶＯＳＬとＶＯＳＨの値はなるべく小
さな値にしたほうが設定電圧への収束を速めることがで
きるが、誤動作を避けるために、差動型増幅回路（コン
パレータ）ＡＭＰ１とＡＭＰ２の入力オフセット電圧よ
りも十分大きな値にする必要がある。ＭＯＳトランジス
タで回路を構成する場合には、この値は５０ｍＶ以上に
するのが望ましい。なお、トライステート・バッファの
回路構成は、ここに示した例に限らず、同様の機能を実
現するものであれば、他の方式であっても差し支えな
い。
テート・バッファを組合せることにより、入出力間の電
圧誤差がある程度以上大きくなった時には、駆動能力の
高いトランジスタを導通させることにより、過渡時の応
答速度を高めることができる。オフセット量の設定のた
めの二つの電圧源ＶＯＳＬとＶＯＳＨの値はなるべく小
さな値にしたほうが設定電圧への収束を速めることがで
きるが、誤動作を避けるために、差動型増幅回路（コン
パレータ）ＡＭＰ１とＡＭＰ２の入力オフセット電圧よ
りも十分大きな値にする必要がある。ＭＯＳトランジス
タで回路を構成する場合には、この値は５０ｍＶ以上に
するのが望ましい。なお、トライステート・バッファの
回路構成は、ここに示した例に限らず、同様の機能を実
現するものであれば、他の方式であっても差し支えな
い。
【０１３２】次に図３４，図３５を用いて、トライステ
ート・バッファを用いた電圧フォロワをダイナミックメ
モリの中間電圧（ＶＣＣ／２）発生回路に適用した実施
例を説明する。図３４は本発明による中間電圧発生回路
の構成例である。図３４において、５０は基準電圧発生
回路、５１は図２９で説明した電圧フォロワ回路、５２
はトライステート・バッファである。これは、図３１に
示した中間電圧発生回路にトライステート・バッファを
付加することにより、入出力間の電圧の誤差が大きくな
ったときの復元能力を高めている。以下、トライステー
ト・バッファの構成と動作について説明する。本実施例
の特徴は、第一のプッシュプル回路をそのまま利用し、
カレントミラー回路のミラー比の差を利用して誤差電圧
を検出しトライステートバッファを起動する点にある。
図３４において、ＴＰ３６とＴＰ３７はＰチャネルＭＯ
Ｓトランジスタ、ＴＮ３６とＴＮ３７はＮチャネルＭＯ
ＳトランジスタＩＮＶ１とＩＮＶ２はインバータ、ＴＰ
３８はインバータＩＮＶ１の出力で負荷を駆動するよう
にしたＰチャネルＭＯＳトランジスタ、ＴＮ３８はイン
バータＩＮＶ２の出力で負荷を駆動するようにしたＮチ
ャネルＭＯＳトランジスタを、それぞれ示している。Ｔ
Ｐ３２とＴＰ３６、ＴＰ３２とＴＮ３７とが、それぞれ
カレントミラー回路を構成している。今、トランジスタ
ＴＮ３１に流れる電流をＩＣ１、トランジスタＴＰ３１
に流れる電流をＩＤ１、トランジスタＴＮ３６に流れる
電流をＩＤ２、トランジスタＴＰ３６に流れる電流をＩ
Ｃ２、とそれぞれ置く。出力電圧の誤差δＶとＩＣ１、
ＩＤ１の関係は、先に説明したように、 ＩＣ１−ＩＤ１≒−２√（２βＩ）×δＶ と近似することができる。カレントミラー回路のミラー
比を、 ＭP1＝ＩＣ２／ＩＣ１＝βTP36／βTP32 ＭN1＝ＩＤ２／ＩＤ１＝βTN36／βTP32 とすると、下式のようになる。 ＩＣ２／ＭP1−ＩＤ２／ＭN1≒−２√（２βＩ）×δＶ 今出力にオフセット電圧Ｖｏｓを印加したときに、ＩＣ
２＝ＩＤ２となるとし、その時の電流値をＩ2と置く
と、オフセット電圧Ｖｏｓは Ｖｏｓ≒Ｉ2／（２×α）×（ＭP1−ＭN1）／（ＭN1×
ＭP1） と表される。ここで、 α＝√（２βＩ1） またβは第一のプッシュプル回路を構成するトランジス
タのβ、Ｉ1は定常状態において第一のプッシュプル回
路に流れる電流である。例えば、Ｉ1＝０.２μＡ、Ｉ2
＝１μＡ、β＝１ｍＡ/Ｖ2、ＭN1＝１、ＭP1＝０.２と
すると、オフセット電圧Ｖｏｓは−１００ｍＶとなる。
すなわち、出力電圧が定常値から１００ｍＶ以上低下す
ると、インバータＩＮＶ１の入力電圧は低レベルから高
レベルに、出力電圧は高レベルから低レベルに遷移して
駆動用のＰチャネルＭＯＳトランジスタＴＰ３８を導通
させ、負荷を充電する。これと同様に、トランジスタＴ
Ｐ３７とＴＮ３７の定数を適当に選ぶことにより、所定
のプラス側のオフセットがあったときに、ＮチャネルＭ
ＯＳトランジスタＴＮ３８を導通させ、負荷を放電する
ようにすることができる。
ート・バッファを用いた電圧フォロワをダイナミックメ
モリの中間電圧（ＶＣＣ／２）発生回路に適用した実施
例を説明する。図３４は本発明による中間電圧発生回路
の構成例である。図３４において、５０は基準電圧発生
回路、５１は図２９で説明した電圧フォロワ回路、５２
はトライステート・バッファである。これは、図３１に
示した中間電圧発生回路にトライステート・バッファを
付加することにより、入出力間の電圧の誤差が大きくな
ったときの復元能力を高めている。以下、トライステー
ト・バッファの構成と動作について説明する。本実施例
の特徴は、第一のプッシュプル回路をそのまま利用し、
カレントミラー回路のミラー比の差を利用して誤差電圧
を検出しトライステートバッファを起動する点にある。
図３４において、ＴＰ３６とＴＰ３７はＰチャネルＭＯ
Ｓトランジスタ、ＴＮ３６とＴＮ３７はＮチャネルＭＯ
ＳトランジスタＩＮＶ１とＩＮＶ２はインバータ、ＴＰ
３８はインバータＩＮＶ１の出力で負荷を駆動するよう
にしたＰチャネルＭＯＳトランジスタ、ＴＮ３８はイン
バータＩＮＶ２の出力で負荷を駆動するようにしたＮチ
ャネルＭＯＳトランジスタを、それぞれ示している。Ｔ
Ｐ３２とＴＰ３６、ＴＰ３２とＴＮ３７とが、それぞれ
カレントミラー回路を構成している。今、トランジスタ
ＴＮ３１に流れる電流をＩＣ１、トランジスタＴＰ３１
に流れる電流をＩＤ１、トランジスタＴＮ３６に流れる
電流をＩＤ２、トランジスタＴＰ３６に流れる電流をＩ
Ｃ２、とそれぞれ置く。出力電圧の誤差δＶとＩＣ１、
ＩＤ１の関係は、先に説明したように、 ＩＣ１−ＩＤ１≒−２√（２βＩ）×δＶ と近似することができる。カレントミラー回路のミラー
比を、 ＭP1＝ＩＣ２／ＩＣ１＝βTP36／βTP32 ＭN1＝ＩＤ２／ＩＤ１＝βTN36／βTP32 とすると、下式のようになる。 ＩＣ２／ＭP1−ＩＤ２／ＭN1≒−２√（２βＩ）×δＶ 今出力にオフセット電圧Ｖｏｓを印加したときに、ＩＣ
２＝ＩＤ２となるとし、その時の電流値をＩ2と置く
と、オフセット電圧Ｖｏｓは Ｖｏｓ≒Ｉ2／（２×α）×（ＭP1−ＭN1）／（ＭN1×
ＭP1） と表される。ここで、 α＝√（２βＩ1） またβは第一のプッシュプル回路を構成するトランジス
タのβ、Ｉ1は定常状態において第一のプッシュプル回
路に流れる電流である。例えば、Ｉ1＝０.２μＡ、Ｉ2
＝１μＡ、β＝１ｍＡ/Ｖ2、ＭN1＝１、ＭP1＝０.２と
すると、オフセット電圧Ｖｏｓは−１００ｍＶとなる。
すなわち、出力電圧が定常値から１００ｍＶ以上低下す
ると、インバータＩＮＶ１の入力電圧は低レベルから高
レベルに、出力電圧は高レベルから低レベルに遷移して
駆動用のＰチャネルＭＯＳトランジスタＴＰ３８を導通
させ、負荷を充電する。これと同様に、トランジスタＴ
Ｐ３７とＴＮ３７の定数を適当に選ぶことにより、所定
のプラス側のオフセットがあったときに、ＮチャネルＭ
ＯＳトランジスタＴＮ３８を導通させ、負荷を放電する
ようにすることができる。
【０１３３】以上、説明したように、本実施例に示した
ような回路構成をとることにより、図３３に示したのと
同様な機能を実現することができる。また、この回路方
式では、カレントミラー回路のミラー比によってオフセ
ット量を決めているため、トランジスタ対の特性差が小
さくなるように配慮すれば、オフセット量を精度良く設
定することができる。さらに、高精度の差動型増幅回路
を別に設ける必要がないため、消費電力が小さく、かつ
簡単な構成で高い性能を実現することができる。
ような回路構成をとることにより、図３３に示したのと
同様な機能を実現することができる。また、この回路方
式では、カレントミラー回路のミラー比によってオフセ
ット量を決めているため、トランジスタ対の特性差が小
さくなるように配慮すれば、オフセット量を精度良く設
定することができる。さらに、高精度の差動型増幅回路
を別に設ける必要がないため、消費電力が小さく、かつ
簡単な構成で高い性能を実現することができる。
【０１３４】本回路方式と図３０に示した従来回路方式
の性能比較を計算機解析により求めた結果を図３５に示
す。図３５は電源投入後の出力電圧の立上り時間を電源
電圧に対してプロットしたものである。立上り時間は、
出力の電圧が定常値の９０％に達する時間で定義してい
る。また、負荷容量の値には、６４ＭビットＤＲＡＭの
ビット線プリチャージ電源およびプレート電極の総容量
を想定している。この解析結果からもわかるように、本
発明の回路によれば、先に図３１で示した実施例より
も、さらに立上り時間を約半桁短縮することができる。
従来回路に比べると約一桁半短い時間で負荷を立ち上げ
ることができる。以上説明したように、プッシュプル回
路にトライステート・バッファを組合せることにより、
さらに高速に入力に追従することの可能な電圧フォロワ
回路を供することができるようになる。なお、電圧の設
定精度はプッシュプル回路によって決まるため、先の実
施例の場合と同様、入手力間の電圧誤差を極めて小さな
値にすることができる。
の性能比較を計算機解析により求めた結果を図３５に示
す。図３５は電源投入後の出力電圧の立上り時間を電源
電圧に対してプロットしたものである。立上り時間は、
出力の電圧が定常値の９０％に達する時間で定義してい
る。また、負荷容量の値には、６４ＭビットＤＲＡＭの
ビット線プリチャージ電源およびプレート電極の総容量
を想定している。この解析結果からもわかるように、本
発明の回路によれば、先に図３１で示した実施例より
も、さらに立上り時間を約半桁短縮することができる。
従来回路に比べると約一桁半短い時間で負荷を立ち上げ
ることができる。以上説明したように、プッシュプル回
路にトライステート・バッファを組合せることにより、
さらに高速に入力に追従することの可能な電圧フォロワ
回路を供することができるようになる。なお、電圧の設
定精度はプッシュプル回路によって決まるため、先の実
施例の場合と同様、入手力間の電圧誤差を極めて小さな
値にすることができる。
【０１３５】以上の実施例では、集積回路（ＬＳＩ）中
の大容量負荷を高速で駆動する回路構成について説明し
た。しかしながら、さらに高速に駆動しようとすると、
充放電に際しての過渡電流が大きな問題になる。例え
ば、６４Ｍビット程度のＤＲＡＭの中間電圧発生回路の
負荷容量は１１５ｎＦ程度になるが、これを５μｓの間
に振幅１Ｖで駆動したときの電流値は２３ｍＡに達す
る。これは、ＤＡＲＭの消費電流値に匹敵する大きさで
あり、これ以上高速に駆動することは、主たる回路特性
への影響、例えば電源線の雑音発生や、駆動信号配線の
信頼性低下などを招く危険があるため、好ましくない。
一般に、超高集積のＬＳＩ、特にメモリにおいてはＬＳ
Ｉ全体を同種の複数のブロックで構成し、動作時におい
ては、それらブロックの内の一部のみを活性化するよう
な構成をとることが多い。こうしたＬＳＩにおいては、
以下に述べる実施例を適用することが有効である。
の大容量負荷を高速で駆動する回路構成について説明し
た。しかしながら、さらに高速に駆動しようとすると、
充放電に際しての過渡電流が大きな問題になる。例え
ば、６４Ｍビット程度のＤＲＡＭの中間電圧発生回路の
負荷容量は１１５ｎＦ程度になるが、これを５μｓの間
に振幅１Ｖで駆動したときの電流値は２３ｍＡに達す
る。これは、ＤＡＲＭの消費電流値に匹敵する大きさで
あり、これ以上高速に駆動することは、主たる回路特性
への影響、例えば電源線の雑音発生や、駆動信号配線の
信頼性低下などを招く危険があるため、好ましくない。
一般に、超高集積のＬＳＩ、特にメモリにおいてはＬＳ
Ｉ全体を同種の複数のブロックで構成し、動作時におい
ては、それらブロックの内の一部のみを活性化するよう
な構成をとることが多い。こうしたＬＳＩにおいては、
以下に述べる実施例を適用することが有効である。
【０１３６】図３６，図３７はダイナミック・メモリ
（ＤＲＡＭ）の中間電圧供給方式に本発明を適用した実
施例を示している。図３６において、ＭＢ０、ＭＢ１〜
ＭＢｉはｉ＋１個のメモリ・ブロック、６０〜６２はワ
ード線選択回路、６８〜７０は各メモリ・ブロックから
の中間電圧引出線、７６と７７は二組の中間電圧発生回
路、７４と７５は二組の中間電圧発生回路から各メモリ
・ブロックに中間電圧ＨＶＣ１とＨＶＣ２を供給する信
号線、７１〜７３は二つの信号線の内のいずれかをメモ
リ・ブロックに供給するように各ブロック毎に設けたス
イッチである。また、メモリ・ブロックＭＢ０は、メモ
リセルを二次元に配列したメモリセルアレーＭＡ０、メ
モリセルから読出した信号を増幅して外部に出力したり
外部からの信号をメモリセルに書き込んだりする入出力
制御回路ブロックＭＣ０、入出力回路６７等から構成さ
れる。ＤＬ０、ＤＬ０￣、ＤＬｊ￣はメモリセルに信号
を伝送するデータ線、６３は蓄積容量の対向電極を成す
プレート電極、６４は非選択時にデータ線を中間電圧に
するために配されたプリチャージ電圧供給線、ＰＣはプ
リチャージ信号線、ＳＡ０〜ＳＡｊはメモリセルから読
出した信号を検知増幅するセンスアンプ、６５と６６は
入出力回路６７と各データ線との間の信号伝送を行なう
共通入出力線対、ＩＯ０〜ＩＯｊはアドレス指定信号に
よって選択されたデータ線対と共通入出力線対との間の
接続を制御するＩＯゲートである。
（ＤＲＡＭ）の中間電圧供給方式に本発明を適用した実
施例を示している。図３６において、ＭＢ０、ＭＢ１〜
ＭＢｉはｉ＋１個のメモリ・ブロック、６０〜６２はワ
ード線選択回路、６８〜７０は各メモリ・ブロックから
の中間電圧引出線、７６と７７は二組の中間電圧発生回
路、７４と７５は二組の中間電圧発生回路から各メモリ
・ブロックに中間電圧ＨＶＣ１とＨＶＣ２を供給する信
号線、７１〜７３は二つの信号線の内のいずれかをメモ
リ・ブロックに供給するように各ブロック毎に設けたス
イッチである。また、メモリ・ブロックＭＢ０は、メモ
リセルを二次元に配列したメモリセルアレーＭＡ０、メ
モリセルから読出した信号を増幅して外部に出力したり
外部からの信号をメモリセルに書き込んだりする入出力
制御回路ブロックＭＣ０、入出力回路６７等から構成さ
れる。ＤＬ０、ＤＬ０￣、ＤＬｊ￣はメモリセルに信号
を伝送するデータ線、６３は蓄積容量の対向電極を成す
プレート電極、６４は非選択時にデータ線を中間電圧に
するために配されたプリチャージ電圧供給線、ＰＣはプ
リチャージ信号線、ＳＡ０〜ＳＡｊはメモリセルから読
出した信号を検知増幅するセンスアンプ、６５と６６は
入出力回路６７と各データ線との間の信号伝送を行なう
共通入出力線対、ＩＯ０〜ＩＯｊはアドレス指定信号に
よって選択されたデータ線対と共通入出力線対との間の
接続を制御するＩＯゲートである。
【０１３７】今、仮にｉ＋１個のメモリ・ブロックの
内、一つブロックＭＢ０のみが選択され、動作状態にな
る場合を考える。この時、ワード線選択回路６０によっ
てＭＡ０の中の一本のワード線が選択され、高レベルに
遷移する。と同時に、スイッチ７１が制御され、中間電
圧引出線６８は中間電圧供給用の信号線７５に接続され
る。一方、非選択状態にあるメモリ・ブロックＭＢ１〜
ＭＢｉからの引出線６９や７０は、中間電圧供給用の信
号線７４に接続される。このようにすると、中間電圧発
生回路７６にはｉ個のメモリ・ブロックの負荷が接続さ
れるのに対して、中間電圧発生回路７７には一つのメモ
リ・ブロックの負荷しか接続されない。例えば、ｉ＝１
５とすると、中間電圧発生回路７７が駆動する負荷容量
は、中間電圧発生回路７６が駆動する負荷容量の１５分
の１になる。したがって、仮に７６と７７に同じ回路を
用いても、選択されたブロックＭＢ０の中間電圧は非選
択ブロックの中間電圧に比べて１５倍高速に動作するよ
うになる。回路の性能の点からに、非選択のメモリ・ブ
ロックの応答速度はメモリの性能には無関係であるか
ら、過渡電流をほとんど増大させることなく、メモリ全
体の性能向上を図ることができる。図３７はメモリ動作
の間に電源電圧が変動した場合の中間電圧の時間変化を
示している。すなわち、時刻ｔ０からｔ２の間に電圧Ｖ
ＣＣが低下したとする。また、時刻ｔ０からｔ１の間お
よび時刻ｔ３以後はメモリ・ブロックＭＢ０が、時刻ｔ
１からｔ３の間はメモリ・ブロックＭＢ１が選択される
とする。時刻ｔ０からｔ１の間は、ブロックＭＢ１は非
選択であるため、中間電圧Ｖ（６９）はゆっくり応答し
ているのに対して、ブロックＭＢ０は選択されているた
め、中間電圧Ｖ（６８）は高速に追従している。時刻ｔ
１でブロックＭＢ１が選択、ブロックＭＢ０が非選択に
切り替わると、今度はＶ（６９）が設定すべき電圧に向
け、速やかに変化する。このように、本実施例によれ
ば、ダイナミックメモリの中間電圧のような大容量の負
荷を、過渡電流をほとんど増大させることなく、実質的
に高速に駆動することが可能になる。なお、この例で
は、ダイナミックメモリの中間電圧に本発明を適用した
例について説明したが、適用範囲はこれに限るものでは
なく、同種のブロックで構成され、動作時はその内の一
部が活性化されるような集積回路一般に適用することが
できる。
内、一つブロックＭＢ０のみが選択され、動作状態にな
る場合を考える。この時、ワード線選択回路６０によっ
てＭＡ０の中の一本のワード線が選択され、高レベルに
遷移する。と同時に、スイッチ７１が制御され、中間電
圧引出線６８は中間電圧供給用の信号線７５に接続され
る。一方、非選択状態にあるメモリ・ブロックＭＢ１〜
ＭＢｉからの引出線６９や７０は、中間電圧供給用の信
号線７４に接続される。このようにすると、中間電圧発
生回路７６にはｉ個のメモリ・ブロックの負荷が接続さ
れるのに対して、中間電圧発生回路７７には一つのメモ
リ・ブロックの負荷しか接続されない。例えば、ｉ＝１
５とすると、中間電圧発生回路７７が駆動する負荷容量
は、中間電圧発生回路７６が駆動する負荷容量の１５分
の１になる。したがって、仮に７６と７７に同じ回路を
用いても、選択されたブロックＭＢ０の中間電圧は非選
択ブロックの中間電圧に比べて１５倍高速に動作するよ
うになる。回路の性能の点からに、非選択のメモリ・ブ
ロックの応答速度はメモリの性能には無関係であるか
ら、過渡電流をほとんど増大させることなく、メモリ全
体の性能向上を図ることができる。図３７はメモリ動作
の間に電源電圧が変動した場合の中間電圧の時間変化を
示している。すなわち、時刻ｔ０からｔ２の間に電圧Ｖ
ＣＣが低下したとする。また、時刻ｔ０からｔ１の間お
よび時刻ｔ３以後はメモリ・ブロックＭＢ０が、時刻ｔ
１からｔ３の間はメモリ・ブロックＭＢ１が選択される
とする。時刻ｔ０からｔ１の間は、ブロックＭＢ１は非
選択であるため、中間電圧Ｖ（６９）はゆっくり応答し
ているのに対して、ブロックＭＢ０は選択されているた
め、中間電圧Ｖ（６８）は高速に追従している。時刻ｔ
１でブロックＭＢ１が選択、ブロックＭＢ０が非選択に
切り替わると、今度はＶ（６９）が設定すべき電圧に向
け、速やかに変化する。このように、本実施例によれ
ば、ダイナミックメモリの中間電圧のような大容量の負
荷を、過渡電流をほとんど増大させることなく、実質的
に高速に駆動することが可能になる。なお、この例で
は、ダイナミックメモリの中間電圧に本発明を適用した
例について説明したが、適用範囲はこれに限るものでは
なく、同種のブロックで構成され、動作時はその内の一
部が活性化されるような集積回路一般に適用することが
できる。
【０１３８】以上、各実施例によって本発明の詳細を説
明したが、本発明の適用範囲はこれらに限定されるもの
ではない。例えば、ここではＣＭＯＳトランジスタによ
りＬＳＩを構成する場合を主に説明したが、バイポーラ
トランジスタを用いたＬＳＩ、接合型ＦＥＴを用いたＬ
ＳＩ、ＣＭＯＳトランジスタとバイポーラトランジスタ
を組合せたＢｉＣＭＯＳ型のＬＳＩ、さらにはシリコン
以外の材料、例えばガリウムの砒素などの基板に素子を
形成したＬＳＩなどでも、そのまま適用できる。
明したが、本発明の適用範囲はこれらに限定されるもの
ではない。例えば、ここではＣＭＯＳトランジスタによ
りＬＳＩを構成する場合を主に説明したが、バイポーラ
トランジスタを用いたＬＳＩ、接合型ＦＥＴを用いたＬ
ＳＩ、ＣＭＯＳトランジスタとバイポーラトランジスタ
を組合せたＢｉＣＭＯＳ型のＬＳＩ、さらにはシリコン
以外の材料、例えばガリウムの砒素などの基板に素子を
形成したＬＳＩなどでも、そのまま適用できる。
【０１３９】また本実施例の中では電流増幅回路として
カレントミラー回路を用いたが、他の電流増幅回路を用
いることもできる。
カレントミラー回路を用いたが、他の電流増幅回路を用
いることもできる。
【０１４０】
【発明の効果】本発明は以上説明したように、データ線
とＩ／Ｏ線とを接続する入出力制御回路をメモリセルア
レーの左右に交互に配置し、かつ、データ線とＩ／Ｏ線
との伝達インピーダンスを読みだし動作と書き込み動作
とで変化させる回路構成にしたことで、低電圧でも高速
にしかも安定に動作させることができる。
とＩ／Ｏ線とを接続する入出力制御回路をメモリセルア
レーの左右に交互に配置し、かつ、データ線とＩ／Ｏ線
との伝達インピーダンスを読みだし動作と書き込み動作
とで変化させる回路構成にしたことで、低電圧でも高速
にしかも安定に動作させることができる。
【０１４１】また、本発明は並列テストにも適してお
り、テスト時間の大幅な短縮が実現できる。
り、テスト時間の大幅な短縮が実現できる。
【０１４２】さらに、本発明によればワード線のドライ
ブトランジスタは、そのゲート電圧がＬｏｗレベルで動
作するので、電源電圧が低下してもワードドライバとし
て安定に動作する。またデータ線電圧ＶＬを、常に、デ
ータ線電圧ＶＬよりメモリセルのスイッチトランジスタ
のしきい値電圧ＶＴ分以上高い電圧ＶＣＨに昇圧してワ
ードドライバの電源として動作している電圧変換回路
は、その整流用トランジスタのゲート電圧をそのドレイ
ン電圧よりしきい値電圧以上高くでき、さらに電荷の逆
流も防ぐことができるのでその出力電圧を倍電圧発生回
路の理論値である２ＶＬにまで高めることができる。ま
た、ＲＣ遅延を利用した発振回路およびタイミング発生
回路を用いることにより発振周波数、タイミング相互の
遅延時間が電源電圧変動に対し安定になるので電圧変換
効率を常に最良の状態にしておくことができる。さらに
トランジスタのしきい値電圧３種に選択することによ
り、低電圧での安定化、高速化、低消費電力化を図るこ
とができる。そしてこれらによって、電源電圧が電池１
個分の起電力でも安定に動作する半導体集積回路を実現
できる。
ブトランジスタは、そのゲート電圧がＬｏｗレベルで動
作するので、電源電圧が低下してもワードドライバとし
て安定に動作する。またデータ線電圧ＶＬを、常に、デ
ータ線電圧ＶＬよりメモリセルのスイッチトランジスタ
のしきい値電圧ＶＴ分以上高い電圧ＶＣＨに昇圧してワ
ードドライバの電源として動作している電圧変換回路
は、その整流用トランジスタのゲート電圧をそのドレイ
ン電圧よりしきい値電圧以上高くでき、さらに電荷の逆
流も防ぐことができるのでその出力電圧を倍電圧発生回
路の理論値である２ＶＬにまで高めることができる。ま
た、ＲＣ遅延を利用した発振回路およびタイミング発生
回路を用いることにより発振周波数、タイミング相互の
遅延時間が電源電圧変動に対し安定になるので電圧変換
効率を常に最良の状態にしておくことができる。さらに
トランジスタのしきい値電圧３種に選択することによ
り、低電圧での安定化、高速化、低消費電力化を図るこ
とができる。そしてこれらによって、電源電圧が電池１
個分の起電力でも安定に動作する半導体集積回路を実現
できる。
【０１４３】また、さらに本発明によれば、超高集積の
ＬＳＩにおいて、高い電圧精度で大きな負荷容量を高速
に駆動する回路構成、あるいは、大きな過渡電流を流す
ことなく、大きな負荷容量を高速に駆動する回路方式を
提供できる。 例えば、従来回路ではトランジスタのし
きい値電圧差が０.２Ｖあると出力電圧が０．７５Ｖに
対して約１３％変動するような場合に、本発明によれば
約１％に抑制されるというように電圧精度が一桁以上向
上し、また、電源投入後の出力電圧の立上り時間が従来
回路に対して約一桁以上改善されるように高速応答性が
得られる。
ＬＳＩにおいて、高い電圧精度で大きな負荷容量を高速
に駆動する回路構成、あるいは、大きな過渡電流を流す
ことなく、大きな負荷容量を高速に駆動する回路方式を
提供できる。 例えば、従来回路ではトランジスタのし
きい値電圧差が０.２Ｖあると出力電圧が０．７５Ｖに
対して約１３％変動するような場合に、本発明によれば
約１％に抑制されるというように電圧精度が一桁以上向
上し、また、電源投入後の出力電圧の立上り時間が従来
回路に対して約一桁以上改善されるように高速応答性が
得られる。
【図１】本発明の第１の実施例を示す図。
【図２】本発明の第１の実施例を示す図。
【図３】本発明の第１の実施例を示す図。
【図４】本発明の第１の実施例を示す図。
【図５】本発明の第１の実施例を示す図。
【図６】本発明の第１の実施例を示す図。
【図７】本発明の効果を示す図。
【図８】本発明の効果を示す図。
【図９】図１〜図６を用いたことによる効果を更に高め
た実施例を示す図。
た実施例を示す図。
【図１０】複数のメモリセルアレーが存在した場合の実
施例を示す図。
施例を示す図。
【図１１】並列テストの実施例を示す図。
【図１２】並列テストの実施例を示す図。
【図１３】並列テストの実施例を示す図。
【図１４】並列テストの実施例を示す図。
【図１５】並列テストの実施例を示す図。
【図１６】並列テストの実施例を示す図。
【図１７】メモリセルへ任意の書き込み電圧を書き込む
ための実施例を示す図。
ための実施例を示す図。
【図１８】本発明の実施例。
【図１９】タイミングチャート。
【図２０】従来例とそのタイミングチャートである。
【図２１】従来例とそのタイミングチャートである。
【図２２】本発明の実施例。
【図２３】タイミングチャート。
【図２４】本発明の実施例。
【図２５】タイミングチャート。
【図２６】本発明の実施例。
【図２７】本発明の実施例。
【図２８】図２２の実施例の効果を示す図。
【図２９】（ａ）は本発明の基本概念を説明する実施
例。（ｂ）はその過渡時の動作を説明する図。
例。（ｂ）はその過渡時の動作を説明する図。
【図３０】ＤＲＡＭ用中間電圧発生回路の従来例。
【図３１】本発明をＤＲＡＭの中間電圧発生回路に適用
した具体的実施例。
した具体的実施例。
【図３２】本発明の効果を説明する図。
【図３３】（ａ）は本発明の他の基本概念を説明する実
施例。（ｂ）はその動作を説明する図。
施例。（ｂ）はその動作を説明する図。
【図３４】ＤＲＡＭの中間電圧発生回路に適用した具体
的実施例。
的実施例。
【図３５】その効果を説明する図。
【図３６】本発明の他の基本概念をＤＲＡＭの中間電圧
駆動方式に適用した具体的実施例を説明する図。
駆動方式に適用した具体的実施例を説明する図。
【図３７】メモリ動作の間に電源電圧が変動した場合の
同図（ａ）の実施例の中間電圧変化を説明する図であ
る。
同図（ａ）の実施例の中間電圧変化を説明する図であ
る。
ＭＡ…メモリセルアレー、ＣＫＴ…入出力制御回路、Ｒ
Ｇ０，ＲＧ１…読みだしゲート、ＷＧ０，ＷＧ１…書き
込みゲート、ＳＡ０，ＳＡ１…センスアンプ、ＳＷＲ
０，ＳＷＲ１…読みだしスイッチ、ＳＷＷ０，ＳＷＷ１
…書き込みスイッチ、ＲＯ，ＲＯ￣…読みだし線、Ｗ
Ｉ，ＷＩ￣…書き込みＩ／Ｏ線、ｄｙ…データ線ピッ
チ、ＷＤ…ワードドライバ、ＸＤ…Ｘデコーダ、ＶＬＧ
…メモリアレー用電圧変換回路、ＶＣＨＧ…ワード線用
電圧変換回路、Ｗ…ワード線、φ￣Ｐ…プリチャージ信
号、ＦＸ…ワード線駆動パルス発生回路、φＸ…ワード
線駆動パルス、ＣＰ…チャージポンプ回路、ＲＥＣＴ…
整流回路、ＶＬ…データ線電圧あるいは内部（アレー
用）電源電圧、ＶＣＨ…ワード線用電圧変換回路出力電
圧、φ、φ￣、ＰＡ、ＰＡ￣、ＰＢ、ＰＢ￣…ワード線
用電圧変換回路用昇圧パルス、ＯＳＣ…リングオシレー
タ出力パルス、Ｃ、Ｃ１、Ｃ２、Ｃ３、Ｃ４、ＣＡ、Ｃ
Ｂ、ＣＤ…コンデンサ、Ｒ、Ｒ１、Ｒ２…抵抗、ＱＤ
１、ＱＰ、Ｑ９、Ｑ１０…ＰチャネルＭＯＳトランジス
タ、ＱＴ、ＱＤ２、ＱＳ、ＱＤ、ＱＡ、ＱＢ、ＱＣ、Ｑ
Ｐ、Ｑ１、Ｑ８、Ｑ１１、Ｑ１９…ＮチャネルＭＯＳト
ランジスタ、Ｉ１、Ｉ２５、Ｉ３０、Ｉ３３…インバー
タ、ＮＡ１、ＮＡ２…ＮＡＮＤ回路、ＮＯ１…ＮＯＲ回
路、ＶＥＸＴ…外部電源電圧、１、３１、４０…第一の
コンプリメンタリ・プッシュプル回路、２、３２…カレ
ントミラー型プッシュプル増幅回路、３、３３…第二の
コンプリメンタリ・プッシュプル回路、３０、５０…基
準電圧発生回路、４１、５２…トライステート・バッフ
ァ、ＡＭＰ１、ＡＭＰ２…差動型増幅回路、ＭＢ０〜Ｍ
Ｂｉ…メモリ・ブロック、６０〜６２…ワード線選択回
路、７１〜７３…スイッチ、７６、７７…中間電圧発生
回路（駆動回路）、ＭＡ０…メモリセルアレー、ＭＣ０
…信号増幅および入出力制御回路群、ＳＡ０〜ＳＡｊ…
検知増幅回路（センスアンプ）、ＩＯ０〜ＩＯｊ…入出
力ゲート、６７…入出力回路。
Ｇ０，ＲＧ１…読みだしゲート、ＷＧ０，ＷＧ１…書き
込みゲート、ＳＡ０，ＳＡ１…センスアンプ、ＳＷＲ
０，ＳＷＲ１…読みだしスイッチ、ＳＷＷ０，ＳＷＷ１
…書き込みスイッチ、ＲＯ，ＲＯ￣…読みだし線、Ｗ
Ｉ，ＷＩ￣…書き込みＩ／Ｏ線、ｄｙ…データ線ピッ
チ、ＷＤ…ワードドライバ、ＸＤ…Ｘデコーダ、ＶＬＧ
…メモリアレー用電圧変換回路、ＶＣＨＧ…ワード線用
電圧変換回路、Ｗ…ワード線、φ￣Ｐ…プリチャージ信
号、ＦＸ…ワード線駆動パルス発生回路、φＸ…ワード
線駆動パルス、ＣＰ…チャージポンプ回路、ＲＥＣＴ…
整流回路、ＶＬ…データ線電圧あるいは内部（アレー
用）電源電圧、ＶＣＨ…ワード線用電圧変換回路出力電
圧、φ、φ￣、ＰＡ、ＰＡ￣、ＰＢ、ＰＢ￣…ワード線
用電圧変換回路用昇圧パルス、ＯＳＣ…リングオシレー
タ出力パルス、Ｃ、Ｃ１、Ｃ２、Ｃ３、Ｃ４、ＣＡ、Ｃ
Ｂ、ＣＤ…コンデンサ、Ｒ、Ｒ１、Ｒ２…抵抗、ＱＤ
１、ＱＰ、Ｑ９、Ｑ１０…ＰチャネルＭＯＳトランジス
タ、ＱＴ、ＱＤ２、ＱＳ、ＱＤ、ＱＡ、ＱＢ、ＱＣ、Ｑ
Ｐ、Ｑ１、Ｑ８、Ｑ１１、Ｑ１９…ＮチャネルＭＯＳト
ランジスタ、Ｉ１、Ｉ２５、Ｉ３０、Ｉ３３…インバー
タ、ＮＡ１、ＮＡ２…ＮＡＮＤ回路、ＮＯ１…ＮＯＲ回
路、ＶＥＸＴ…外部電源電圧、１、３１、４０…第一の
コンプリメンタリ・プッシュプル回路、２、３２…カレ
ントミラー型プッシュプル増幅回路、３、３３…第二の
コンプリメンタリ・プッシュプル回路、３０、５０…基
準電圧発生回路、４１、５２…トライステート・バッフ
ァ、ＡＭＰ１、ＡＭＰ２…差動型増幅回路、ＭＢ０〜Ｍ
Ｂｉ…メモリ・ブロック、６０〜６２…ワード線選択回
路、７１〜７３…スイッチ、７６、７７…中間電圧発生
回路（駆動回路）、ＭＡ０…メモリセルアレー、ＭＣ０
…信号増幅および入出力制御回路群、ＳＡ０〜ＳＡｊ…
検知増幅回路（センスアンプ）、ＩＯ０〜ＩＯｊ…入出
力ゲート、６７…入出力回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 均 東京都小平市上水本町５丁目22番１号 株式会社日立超エル・エス・アイ・シス テムズ (72)発明者 渡辺 泰 東京都小平市上水本町５丁目22番１号 株式会社日立超エル・エス・アイ・シス テムズ (72)発明者 久米 英治 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 礒田 正典 東京都小平市上水本町５丁目22番１号 株式会社日立超エル・エス・アイ・シス テムズ (72)発明者 山崎 英治 東京都小平市上水本町５丁目22番１号 株式会社日立超エル・エス・アイ・シス テムズ (56)参考文献 特開 昭63−225993（ＪＰ，Ａ) 特開 平３−181094（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4097
Claims (9)
- 【請求項１】奇数位置に配置される複数の第１データ線
対と、偶数位置に配置される複数の第２データ線対と、
前記複数の第１及び第２データ線対に交差する複数の第
１ワード線の交点に設けられた複数の第１メモリセルと
を含み４角形の領域に形成された第１メモリアレイと、 奇数位置に配置される複数の第３データ線対と、偶数位
置に配置される複数の第４データ線対と、前記複数の第
３及び第４データ線対に交差する複数の第２ワード線の
交点に設けられた複数の第２メモリセルとを含み４角形
の領域に形成された第２メモリアレイと、 前記第１メモリアレイの４角形の領域における１つの辺
に沿って設けられたＹデコーダと、 前記第１メモリアレイの４角形の領域における前記１つ
の辺と前記Ｙデコーダとの間に設けられ、前記複数の第
２データ線対のそれぞれに対して第１スイッチ手段を介
して接続される複数の第１センスアンプと、 前記第１メモリアレイの４角形の領域における前記１つ
の辺と対向する他の辺と前記第２メモリアレイの４角形
の領域における１つの辺との間に沿って設けられ、前記
複数の第１データ線対のそれぞれに対して第２スイッチ
手段を介して接続されるとともに前記複数の第３データ
線対のそれぞれに対して第３スイッチ手段を介して接続
される複数の第２センスアンプとを有し、 前記複数の第１ワード線のうち一つが選択される際に、
前記選択された第１ワード線と前記複数の第１データ線
対の交点に設けられる前記複数の第１メモリセルから読
み出された情報は、対応する前記第２スイッチ手段を介
して前記第２センスアンプで増幅されるのと並列して、
前記選択された第１ワード線と前記複数の第２データ線
対の交点に設けられる前記複数の第１メモリセルから読
み出された情報は、対応する前記第１スイッチ手段を介
して前記第１センスアンプで増幅されることを特徴とす
る 半導体装置。 - 【請求項２】請求項1において、 前記複数の第１センスアンプ及び前記複数の第２センス
アンプのそれぞれは、対応するデータ線対に結合され交
差結合された一対のＰ型ＭＩＳＦＥＴと交差結合される
一対のＮ型ＭＩＳＦＥＴを含むことを特徴とする半導体
装置。 - 【請求項３】請求項１又は２において、 対応するデータ線対に読み出された信号を読み出し線に
結合するための読み出しゲートと、対応するデータ線対
に結合されるプリチャージ回路を更に有することを特徴
とする半導体装置。 - 【請求項４】請求項１から３のいずれかにおいて、 前記第１センスアンプは、前記第１データ線対と前記第
２データ線対の合計４本のデータ線について１個の割合
で配置され、 前記第２センスアンプは、前記第３データ線対と前記第
４データ線対の合計４本のデータ線について１個の割合
で配置されることを特徴とする半導体装置。 - 【請求項５】請求項１から４のいずれかにおいて、 前記第１データ線対と前記第２データ線対は隣りあって
配置され、前記第３データ線対と前記第４データ線対は
隣りあって配置されることを特徴とする半導体装置。 - 【請求項６】請求項１から５のいずれかにおいて、 前記第１メモリアレイ内において前記複数の第１データ
線対は交差が無く前記複数の第２データ線は交差を有
し、 前記第２メモリアレイ内において前記複数の第３データ
線対は交差が無く前記複数の第４データ線は交差を有す
ることを特徴とする半導体装置。 - 【請求項７】請求項１から６のいずれかにおいて、 前記複数の第１及び第２メモリセルのそれぞれは、ダイ
ナミック型メモリセルであることを特徴とする半導体装
置。 - 【請求項８】請求項１から７のいずれかにおいて、 前記半導体装置は、 奇数位置に配置される複数の第５データ線対と、偶数位
置に配置される複数の第６データ線対と、前記複数の第
５及び第６データ線対に交差する複数の第３ワード線の
交点に設けられた複数の第３メモリセルとを含み４角形
の領域に形成された第３メモリアレイと、 前記第２メモリアレイの４角形の領域における前記他の
辺と前記第３メモリアレイの４角形の領域における１つ
の辺との間に沿って設けられ、前記複数の第４データ線
対のそれぞれに対して第４スイッチ手段を介して接続さ
れるとともに前記複数の第６データ線対のそれぞれに対
して第５スイッチ手段を介して接続される複数の第３セ
ンスアンプとを更に有することを特徴とする半導体装
置。 - 【請求項９】請求項８において、 前記複数の第１、第２、及び第３メモリセルのそれぞれ
は、ダイナミック型メモリセルであることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11282422A JP3107305B2 (ja) | 1989-12-08 | 1999-10-04 | 半導体装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-317518 | 1989-12-08 | ||
| JP31751889 | 1989-12-08 | ||
| JP1223790 | 1990-01-22 | ||
| JP2-12237 | 1990-01-22 | ||
| JP11282422A JP3107305B2 (ja) | 1989-12-08 | 1999-10-04 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02146283A Division JP3112019B2 (ja) | 1989-12-08 | 1990-06-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000082290A JP2000082290A (ja) | 2000-03-21 |
| JP3107305B2 true JP3107305B2 (ja) | 2000-11-06 |
Family
ID=27279762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11282422A Expired - Lifetime JP3107305B2 (ja) | 1989-12-08 | 1999-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3107305B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4600827B2 (ja) | 2005-11-16 | 2010-12-22 | エルピーダメモリ株式会社 | 差動増幅回路 |
| US9768174B2 (en) * | 2015-07-21 | 2017-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1999
- 1999-10-04 JP JP11282422A patent/JP3107305B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000082290A (ja) | 2000-03-21 |
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