JPS592202B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPS592202B2 JPS592202B2 JP52013581A JP1358177A JPS592202B2 JP S592202 B2 JPS592202 B2 JP S592202B2 JP 52013581 A JP52013581 A JP 52013581A JP 1358177 A JP1358177 A JP 1358177A JP S592202 B2 JPS592202 B2 JP S592202B2
- Authority
- JP
- Japan
- Prior art keywords
- point
- transistor
- transistors
- input
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、二つの互いに逆相の信号を感度よく増幅する
差動増幅回路に関するものである。
差動増幅回路に関するものである。
ＭＩＳ形半導体集積回路に於ては、二つの互いに逆相の
信号（一方が゛Ｈ１＋レベルならば他方は′“Ｌ １ル
ベル）を増幅する回路がよく使用されるが、“Ｈ′′と
°“Ｌ″の電圧差が小さい場合、感度よく増幅すること
が困難であった。
信号（一方が゛Ｈ１＋レベルならば他方は′“Ｌ １ル
ベル）を増幅する回路がよく使用されるが、“Ｈ′′と
°“Ｌ″の電圧差が小さい場合、感度よく増幅すること
が困難であった。
特に°“Ｌ Ｉ＋レベルの電圧が高い場合、第１図に示
す最も基本的なインバータでは、入力の“Ｌ ＋９レベ
ルがトランジスタＱ２のＶＴＲより高い場合、該トラン
ジスタＱ２が導通状態になってしまうため、このインバ
ータを基本とする増幅回路の実現は困難であった。
す最も基本的なインバータでは、入力の“Ｌ ＋９レベ
ルがトランジスタＱ２のＶＴＲより高い場合、該トラン
ジスタＱ２が導通状態になってしまうため、このインバ
ータを基本とする増幅回路の実現は困難であった。
このため、従来第２図に示すような回路が提案されてい
た。
た。
この従来の回路の動作原理を第３図にもとづいて説明す
る。
る。
第３図は第２図のトランジスタＱ３゜Ｑ４よりなるイン
バータＩＮＶ−１と、トランジスタＱ５．Ｑ６よりなる
インパークＩＮＶ−２の入出力伝達特性を、八人力が゛
Ｈ１ルベル、Ｂ入力が７１ Ｌ ９ルベルの場合につい
て重ね合わせたものである。
バータＩＮＶ−１と、トランジスタＱ５．Ｑ６よりなる
インパークＩＮＶ−２の入出力伝達特性を、八人力が゛
Ｈ１ルベル、Ｂ入力が７１ Ｌ ９ルベルの場合につい
て重ね合わせたものである。
Ｃ点の電圧Ｖ （ｃ）をＩＮＶ−２の入力電圧、Ｄ点の
電圧Ｖ（ｄ）を出力電圧と考えると、インバータＩＮＶ
−２の入出力伝達特性は曲線ａのようになる。
電圧Ｖ（ｄ）を出力電圧と考えると、インバータＩＮＶ
−２の入出力伝達特性は曲線ａのようになる。
すなわちこの時上述したようにＢ点は“Ｌ １１である
ので、Ｖ（ｃ）がトランジスタＱ６のＶＴＲ以下であり
、該トランジスタＱ６がオフの時でも、■（ｄ）の出力
電圧はＢ点の電圧からトランジスタＱ５のＶＴＲを引い
た低い電圧になる。
ので、Ｖ（ｃ）がトランジスタＱ６のＶＴＲ以下であり
、該トランジスタＱ６がオフの時でも、■（ｄ）の出力
電圧はＢ点の電圧からトランジスタＱ５のＶＴＲを引い
た低い電圧になる。
全く同様に、Ｖ （ｄ）をインバータＩＮＶ−１の入力
電圧、■（ｃ）を出力電圧と考えた場合が曲線すである
。
電圧、■（ｃ）を出力電圧と考えた場合が曲線すである
。
この時、Ａ点はＨ′′であるので、トランジスタＱ３は
オンとなり、Ｖ（ｃ）の出力電圧は高い電圧になる。
オンとなり、Ｖ（ｃ）の出力電圧は高い電圧になる。
ところで、二つのインバータは互いに入出力を接続して
いるので、この場合の動作点は曲線ａとｂの交点ｐにな
る。
いるので、この場合の動作点は曲線ａとｂの交点ｐにな
る。
従って、この場合はＣ点が７１ Ｈ１１，１）点が“Ｌ
ｎで安定な状態になる。
ｎで安定な状態になる。
Ｂ点の“Ｌ １ルベルがかなり高い時でも、曲線ａとｂ
の交点が一つしかない限り動作は安定である。
の交点が一つしかない限り動作は安定である。
以上とは逆に、Ａ点が“Ｌ”、Ｂ点がＨ″の場合には全
く逆の関係で、Ｃ点がＬ”、Ｄ点がＨ″で安定状態にな
る。
く逆の関係で、Ｃ点がＬ”、Ｄ点がＨ″で安定状態にな
る。
このように、この従来の回路は入力信号を電源側のトラ
ンジスタのゲートに印加して、フリップフロップのバラ
ンスをくずして、セット・リセットを行なう構成になっ
ており、入力の“Ｌ Ｉ＋レベルとトランジスタのＶＴ
Ｒとの直接的なかかわりがないため、“Ｌ ｎレベルが
ＶＴＨより高くても安定に動作するという利点を持って
いる。
ンジスタのゲートに印加して、フリップフロップのバラ
ンスをくずして、セット・リセットを行なう構成になっ
ており、入力の“Ｌ Ｉ＋レベルとトランジスタのＶＴ
Ｒとの直接的なかかわりがないため、“Ｌ ｎレベルが
ＶＴＨより高くても安定に動作するという利点を持って
いる。
しかしながら、この従来の回路は入力が変化した時の応
答速度が遅いという大きな欠点を有している。
答速度が遅いという大きな欠点を有している。
この事情を第２図及び第４図にもとづいて説明する。
今、最初にＢ点が°“ＨＩＩ、Ａ点が“Ｌ″であるとす
ると、Ｄ点は“Ｈ”、Ｃ点は“Ｌ ？＋になっている。
ると、Ｄ点は“Ｈ”、Ｃ点は“Ｌ ？＋になっている。
この状態から、徐々にＢ点が“Ｌ ＋１にＡ点が“Ｈｌ
ｌに変化するとする。
ｌに変化するとする。
Ａ点が、Ｈ９＋になるにつれ、トランジスタＱ３の抵抗
は小さくなり、トランジスタＱ３とＣ４の抵抗の比で決
まるＣ点の電圧は徐々に上昇する。
は小さくなり、トランジスタＱ３とＣ４の抵抗の比で決
まるＣ点の電圧は徐々に上昇する。
一方、Ｂ点が“Ｌ ＋１になると、Ｄ点の電圧は直流的
には下がり得るが、実際には、それまでの“Ｈ１１電圧
が寄生容量Ｃ１に蓄えられているため、Ｃ点の電圧がト
ランジスタＱ６のＶＴＲより低い間は、以前の“′Ｈ″
電圧を保ったままである。
には下がり得るが、実際には、それまでの“Ｈ１１電圧
が寄生容量Ｃ１に蓄えられているため、Ｃ点の電圧がト
ランジスタＱ６のＶＴＲより低い間は、以前の“′Ｈ″
電圧を保ったままである。
Ａ点の電圧が更に高くなり、Ｃ点の電圧がトランジスタ
Ｑ６のＶＴＨより高くなると、該トランジスタＱ６がオ
ンするためＣ１の電荷がようやく放電しフィードバック
がかかり、急速にＣ点は“Ｈ２＋に、Ｄ点はパＬ′″に
なる。
Ｑ６のＶＴＨより高くなると、該トランジスタＱ６がオ
ンするためＣ１の電荷がようやく放電しフィードバック
がかかり、急速にＣ点は“Ｈ２＋に、Ｄ点はパＬ′″に
なる。
このように、この回路は一方の入力が°“Ｌ ｔｔから
“Ｈｌｌに変化する速度で応答速度が決定されてしまい
、他方の信号が°“Ｈｎから°“Ｌ ９７へ変化するこ
とは何ら利用されていないため、応答速度が遅い。
“Ｈｌｌに変化する速度で応答速度が決定されてしまい
、他方の信号が°“Ｈｎから°“Ｌ ９７へ変化するこ
とは何ら利用されていないため、応答速度が遅い。
更に、Ａ点あるいはＢ点が“Ｈｌｌの時、Ｃ点あるいは
Ｄ点の電圧が確実にトランジスタＱ６あるいはＣ４のＶ
ＴＲより高くなるようにするため、入力トランジスタＱ
３．Ｑ５の寸法を大きくする必要があり、そのためＡ点
、Ｂ点の入力容量が増大するので、更に速度が遅くなる
。
Ｄ点の電圧が確実にトランジスタＱ６あるいはＣ４のＶ
ＴＲより高くなるようにするため、入力トランジスタＱ
３．Ｑ５の寸法を大きくする必要があり、そのためＡ点
、Ｂ点の入力容量が増大するので、更に速度が遅くなる
。
このように、この従来の回路は直流動作は極めて安定で
あるが、応答速度が遅いという欠点を持っていた。
あるが、応答速度が遅いという欠点を持っていた。
本発明は、このような従来の回路の欠点を改良し、直流
動作は安定で、かつ応答速度の速い差動増幅回路を提係
することを目的としている。
動作は安定で、かつ応答速度の速い差動増幅回路を提係
することを目的としている。
即ち本発明は、そのそれぞれに入力信号が相互に逆相で
入力される第１、第２のインバータにより構成された差
動増幅回路において、各インバータの入力トランジスタ
に、該入力トランジスタのゲートに印加される入力と逆
相の入力がそのゲートに印加されるトランジスタを直列
接続し、それらの両トランジスタのソース、ドレイン間
の過渡時の抵抗変化が逆方向になるようにしたものであ
る。
入力される第１、第２のインバータにより構成された差
動増幅回路において、各インバータの入力トランジスタ
に、該入力トランジスタのゲートに印加される入力と逆
相の入力がそのゲートに印加されるトランジスタを直列
接続し、それらの両トランジスタのソース、ドレイン間
の過渡時の抵抗変化が逆方向になるようにしたものであ
る。
以下、本発明の実施例を図について説明する。
第５図にこの発明による回路図を示す。
本発明は入力信号が接続されるトランジスタＱ７．Ｑ１
０と、それらのトランジスタＱ７．Ｑ１０と直列に接続
され、該トランジスタＱ７．Ｑ１０のそれぞれに入力さ
れる信号とは逆相の信号がゲートに接続されるトランジ
スタＱ８ 、Ｑｌ １と、さらにそれらに直列に接続さ
れ、互いにたすきかけに接続されたトランジスタＱ９．
Ｃ１２より構成されいいる。
０と、それらのトランジスタＱ７．Ｑ１０と直列に接続
され、該トランジスタＱ７．Ｑ１０のそれぞれに入力さ
れる信号とは逆相の信号がゲートに接続されるトランジ
スタＱ８ 、Ｑｌ １と、さらにそれらに直列に接続さ
れ、互いにたすきかけに接続されたトランジスタＱ９．
Ｃ１２より構成されいいる。
本実施例の特長は、従来の回路の欠点を克服するため、
トランジスタＱ８．Ｑｌｌを設け、そのゲートに入力ト
ランジスタＱ７．ＱＩＯに接続される入力信号とは逆相
の信号を接続した点にある。
トランジスタＱ８．Ｑｌｌを設け、そのゲートに入力ト
ランジスタＱ７．ＱＩＯに接続される入力信号とは逆相
の信号を接続した点にある。
次に動作原理を第６図、第７図にもとづいて説明する。
最初Ｅ点が“Ｌ”、Ｆ点が“Ｈ′′の時のトランジスタ
Ｑ７．ＱＢ、Ｑ９からなるインバータＩＮＶ−１と、ト
ランジスタＱｌ Ｏ、Ｑｌ １ 、Ｑｌ ２からなるイ
ンバータＩＮＶ−２の入出力伝達特性を重ね合せた図を
第６図に示す。
Ｑ７．ＱＢ、Ｑ９からなるインバータＩＮＶ−１と、ト
ランジスタＱｌ Ｏ、Ｑｌ １ 、Ｑｌ ２からなるイ
ンバータＩＮＶ−２の入出力伝達特性を重ね合せた図を
第６図に示す。
従来の回路の動作原理と同様に、この場合の安定点は二
曲線の交点Ｈになる。
曲線の交点Ｈになる。
従って、Ｃ点が’Ｌ”、Ｈ点が“Ｈ”で安定になる。
この場合、トランジスタＱ１１のゲート電圧は“Ｌ ？
１であるので、該トランジスタＱ１１の抵抗は大きくな
るため、Ｈ点の電圧は従来の回路よりも大幅に高くなる
。
１であるので、該トランジスタＱ１１の抵抗は大きくな
るため、Ｈ点の電圧は従来の回路よりも大幅に高くなる
。
このため、曲線ｃ、ｄのＲ点以外での近接度は、第３図
の従来の場合の曲線ａ、ｂよりも小さく、安定点Ｒは従
来の回路よりも、一層安定化される。
の従来の場合の曲線ａ、ｂよりも小さく、安定点Ｒは従
来の回路よりも、一層安定化される。
この状態から徐々にＥ点が″“Ｈｌｌに、Ｆ点が“Ｌ
ｎになるとする。
ｎになるとする。
Ｆ点はトランジスタＱ８のゲートに接続されているため
、Ｆ点が“Ｌ′”になるにつれ該トランジスタＱ８の抵
抗は大きくなる。
、Ｆ点が“Ｌ′”になるにつれ該トランジスタＱ８の抵
抗は大きくなる。
また同時に、Ｅ点の電圧が上昇するためトランジスタＱ
７の抵抗は小さくなる。
７の抵抗は小さくなる。
このように電源側のトランジスタの抵抗と接地側のトラ
ンジスタの抵抗が互いに逆方向に変化するため、両者の
抵抗の比で決定されるＧ点の電圧は、電源側のトランジ
スタの抵抗のみを変化させていた従来の回路に比較して
、非常に速く“Ｈｌｌになる。
ンジスタの抵抗が互いに逆方向に変化するため、両者の
抵抗の比で決定されるＧ点の電圧は、電源側のトランジ
スタの抵抗のみを変化させていた従来の回路に比較して
、非常に速く“Ｈｌｌになる。
更に、電源側のトランジスタと接地側のトランジスタの
比も従来の回路よりも小さくできるので、トランジスタ
Ｑ？、Ｑ１０の寸法を小さくでき、Ｅ、Ｆの入力容量も
小さくなるので、入力信号の変化が速くなり、更に速度
は速くなる。
比も従来の回路よりも小さくできるので、トランジスタ
Ｑ？、Ｑ１０の寸法を小さくでき、Ｅ、Ｆの入力容量も
小さくなるので、入力信号の変化が速くなり、更に速度
は速くなる。
第７図に示したように、Ｇ点の電圧が高くなり、トラン
ジスタＱ１２のＶＴＨよりも高くなると、該トランジス
タＱ１２がオンするため、寄生容量に保たれていたＨ点
の“Ｈｎ電位は放電され、Ｈ点は“Ｌ ＋１になる。
ジスタＱ１２のＶＴＨよりも高くなると、該トランジス
タＱ１２がオンするため、寄生容量に保たれていたＨ点
の“Ｈｎ電位は放電され、Ｈ点は“Ｌ ＋１になる。
Ｈ点が“Ｌ ｌ＋になると、トランジスタＱ９がオフす
゛るため、Ｇ点は急速に“Ｈｕになって、Ｇ点が“Ｈ”
、Ｈ点が“Ｌ ＋１で安定状態になる。
゛るため、Ｇ点は急速に“Ｈｕになって、Ｇ点が“Ｈ”
、Ｈ点が“Ｌ ＋１で安定状態になる。
以上のようにこの発明では各インバータにおいて、互い
に相反する入力信号を入力する入力トランジスタと直列
に互いに他のインバータの入力信号を入力するトランジ
スタを挿入し、入力反転時に上記各々のトランジスタの
抵抗変化が互いに逆方向になるように構成したので、直
流動作は安定で、且つ応答速度の速い差動増幅回路が実
現できるものである。
に相反する入力信号を入力する入力トランジスタと直列
に互いに他のインバータの入力信号を入力するトランジ
スタを挿入し、入力反転時に上記各々のトランジスタの
抵抗変化が互いに逆方向になるように構成したので、直
流動作は安定で、且つ応答速度の速い差動増幅回路が実
現できるものである。
第１図は従来の基本的なインバータを示す回路図、第２
図は従来の差動増幅回路の一例を示す回路図、第３図、
第４図は従来の差動増幅回路の動作を説明するための図
、第５図は本発明の差動増幅回路の一実施例を示す回路
図、第６図、第７図は本発明の差動増幅回路の動作を説
明するための図である。 Ｑ７・・・・・・第１のトランジスタ、Ｑ８・・・・・
・第２のトランジスタ、Ｑ９・・・・・・第３のトラン
ジスタ、ＱＩＯ・・・・・・第４あトランジスタ、Ｑｌ
ｌ・・・・・・第５のトランジスタ、Ｑ１２・・−１・
・第６のトランジスタ、Ｇ、Ｈ・・・・・・接続点、Ｅ
、Ｆ・・−・・入力信号端子。
図は従来の差動増幅回路の一例を示す回路図、第３図、
第４図は従来の差動増幅回路の動作を説明するための図
、第５図は本発明の差動増幅回路の一実施例を示す回路
図、第６図、第７図は本発明の差動増幅回路の動作を説
明するための図である。 Ｑ７・・・・・・第１のトランジスタ、Ｑ８・・・・・
・第２のトランジスタ、Ｑ９・・・・・・第３のトラン
ジスタ、ＱＩＯ・・・・・・第４あトランジスタ、Ｑｌ
ｌ・・・・・・第５のトランジスタ、Ｑ１２・・−１・
・第６のトランジスタ、Ｇ、Ｈ・・・・・・接続点、Ｅ
、Ｆ・・−・・入力信号端子。
Claims (1)
- 【特許請求の範囲】 １ それぞれ第１電位点と第２電位点との間に直列に接
続された第１、第２、第３のトランジスタ、第４、第５
、第６のトランジスタからなる第１、第２のインバータ
により構成され上記各インバータには入力信号が相互に
逆相で入力され該入力信号を増幅する差動増幅回路であ
って、上記第１、第４のトランジスタのゲートにはそれ
ぞれ上記正相、逆相入力が印加され、上記第２、第５の
トランジスタのゲートにはそれぞれ該第２、第５のトラ
ンジスタのソース、ドレイン間の過渡時の抵抗変化が上
記第１、第４のトランジスタのソース、ドレイン間の過
渡時の抵抗変化と逆方向になるよう逆相、正相入力が印
加され、上記第３のトランジスタのゲートには上記第４
と第５のトランジスタの接続点が接続され、上記第６の
トランジスタのゲートには上記第１と第２のトランジス
タの接続点が接続され、出力端子は上記両接続点のいず
れかから取り出されていることを特徴とする差動増幅回
路。 ２ 第２の電位点は接地電位であることを特徴とする特
許請求の範囲第１項記載の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52013581A JPS592202B2 (ja) | 1977-02-09 | 1977-02-09 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52013581A JPS592202B2 (ja) | 1977-02-09 | 1977-02-09 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5398762A JPS5398762A (en) | 1978-08-29 |
| JPS592202B2 true JPS592202B2 (ja) | 1984-01-17 |
Family
ID=11837129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52013581A Expired JPS592202B2 (ja) | 1977-02-09 | 1977-02-09 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592202B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10362380B2 (en) | 2016-10-28 | 2019-07-23 | Onkyo Corporation | Headphone |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854723A (ja) * | 1981-09-29 | 1983-03-31 | Nec Corp | 半導体回路 |
| JPS58139506A (ja) * | 1982-02-13 | 1983-08-18 | Mitsubishi Electric Corp | 差動増幅回路 |
| US5986479A (en) * | 1997-05-05 | 1999-11-16 | National Semiconductor Corporation | Fully switched, class-B, high speed current amplifier driver |
-
1977
- 1977-02-09 JP JP52013581A patent/JPS592202B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10362380B2 (en) | 2016-10-28 | 2019-07-23 | Onkyo Corporation | Headphone |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5398762A (en) | 1978-08-29 |
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