JPH0324098B2 - - Google Patents
Info
- Publication number
- JPH0324098B2 JPH0324098B2 JP55086848A JP8684880A JPH0324098B2 JP H0324098 B2 JPH0324098 B2 JP H0324098B2 JP 55086848 A JP55086848 A JP 55086848A JP 8684880 A JP8684880 A JP 8684880A JP H0324098 B2 JPH0324098 B2 JP H0324098B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- level
- circuit
- node
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 description 22
- 230000000295 complement effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はダイナミツクMOS集積回路の出力回
路に係り、特に出力端に第１レベル及び第２レベ
ルを出力するとともに出力端を高インピーダンス
状態とする３つの出力状態が出力端に現われる
MOS集積回路の出力回路に関するものである。
路に係り、特に出力端に第１レベル及び第２レベ
ルを出力するとともに出力端を高インピーダンス
状態とする３つの出力状態が出力端に現われる
MOS集積回路の出力回路に関するものである。
従来のダイナミツクMOS集積回路の出力回路
の一例を第１図に示して説明すると、図におい
て、１は論理回路としてのフリツプフロツプ回路
であり、２，３および４はフリツプフロツプ回路
１の入力端および制御入力端で、この入力端２，
３にはそれぞれ入力信号であるデータ信号
DATAおよびが印加され、また、制御入
力端４には制御信号CLOCKが印加されるように
構成されている。５，６はフリツプフロツプ回路
１の出力端で、この出力端５，６にはそれぞれ出
力回路を構成するMOSロードトランジスタQL７
およびMOSドライバトランジスタQD８のゲート
電極が接続されている。そして、MOSロードト
ランジスタQL７およびMOSドライバトランジス
タQD８の一端はそれぞれ電源VCCおよびグラウン
ドVSSに接続されており、他端は互いに接続され
て出力DATA・OUTを発生させる端子９を構成
している。
の一例を第１図に示して説明すると、図におい
て、１は論理回路としてのフリツプフロツプ回路
であり、２，３および４はフリツプフロツプ回路
１の入力端および制御入力端で、この入力端２，
３にはそれぞれ入力信号であるデータ信号
DATAおよびが印加され、また、制御入
力端４には制御信号CLOCKが印加されるように
構成されている。５，６はフリツプフロツプ回路
１の出力端で、この出力端５，６にはそれぞれ出
力回路を構成するMOSロードトランジスタQL７
およびMOSドライバトランジスタQD８のゲート
電極が接続されている。そして、MOSロードト
ランジスタQL７およびMOSドライバトランジス
タQD８の一端はそれぞれ電源VCCおよびグラウン
ドVSSに接続されており、他端は互いに接続され
て出力DATA・OUTを発生させる端子９を構成
している。
つぎに、この第１図に示した出力回路の具体的
構成例の一つとして、ダイナミツクMOS・RAM
（ランダム・アクセス・メモリ）における一例を
第２図に示し説明すると、MOSトランジスタ
（以下、トランジスタと略称する）Q1〜Q18およ
びキヤパシタC1，C2は第１図におけるフリツプ
フロツプ回路１を構成している。そして、ゲート
端子N11，N12が入力端２，３に相当し、ノード
N1，N2，N13が制御信号の入力端、ノードN9，
N10が出力端５，６にそれぞれ相当している。
構成例の一つとして、ダイナミツクMOS・RAM
（ランダム・アクセス・メモリ）における一例を
第２図に示し説明すると、MOSトランジスタ
（以下、トランジスタと略称する）Q1〜Q18およ
びキヤパシタC1，C2は第１図におけるフリツプ
フロツプ回路１を構成している。そして、ゲート
端子N11，N12が入力端２，３に相当し、ノード
N1，N2，N13が制御信号の入力端、ノードN9，
N10が出力端５，６にそれぞれ相当している。
そして、トランジスタQ1，Q2は、ノードN3，
N4すなわち制御信号CLOCKのトランスフア・ト
ランジスタQ3，Q4のゲートN3，N4をプリチヤー
ジするためのトランジスタであり、トランジスタ
Q5，Q6はノードN3，N4をフリツプフロツプ出力
端であるノードN9，N10と連結させるトランジス
タである。同様にトランジスタQ7，Q8はノード
N5，N6、すなわちトランジスタQ3，Q4のドレイ
ンN5，N6をフリツプフロツプの出力端であるノ
ードN9，N10と連結させるトランジスタ、トラン
ジスタQ9，Q10はそれぞれトランジスタQ11とキ
ヤパシタC1およびトランジスタQ12とキヤパシタ
C2よりなるブートストラツプ回路が動作したと
き、ブーストされたノードN7，N8のレベルが低
下しないようにトランジスタQ3，Q4のドレイン
であるノードN5，N6との連絡を断つためのトラ
ンジスタである。トランジスタQ13，Q14はゲー
ト端子N11，N12にフリツプフロツプの入力信号
を印加して出力端であるノードN9，N10のレベル
を決定するトランジスタであり、トランジスタ
Q15，Q16はその決定されたレベル関係を保持す
るトランジスタ、トランジスタQ17，Q18は出力
端であるノードN9，N10を初期状態においてロー
レベル（以下、“Ｌ”と略称する）にしておくト
ランジスタである。
N4すなわち制御信号CLOCKのトランスフア・ト
ランジスタQ3，Q4のゲートN3，N4をプリチヤー
ジするためのトランジスタであり、トランジスタ
Q5，Q6はノードN3，N4をフリツプフロツプ出力
端であるノードN9，N10と連結させるトランジス
タである。同様にトランジスタQ7，Q8はノード
N5，N6、すなわちトランジスタQ3，Q4のドレイ
ンN5，N6をフリツプフロツプの出力端であるノ
ードN9，N10と連結させるトランジスタ、トラン
ジスタQ9，Q10はそれぞれトランジスタQ11とキ
ヤパシタC1およびトランジスタQ12とキヤパシタ
C2よりなるブートストラツプ回路が動作したと
き、ブーストされたノードN7，N8のレベルが低
下しないようにトランジスタQ3，Q4のドレイン
であるノードN5，N6との連絡を断つためのトラ
ンジスタである。トランジスタQ13，Q14はゲー
ト端子N11，N12にフリツプフロツプの入力信号
を印加して出力端であるノードN9，N10のレベル
を決定するトランジスタであり、トランジスタ
Q15，Q16はその決定されたレベル関係を保持す
るトランジスタ、トランジスタQ17，Q18は出力
端であるノードN9，N10を初期状態においてロー
レベル（以下、“Ｌ”と略称する）にしておくト
ランジスタである。
トランジスタQLはゲート端子N11に印加される
入力信号であるデータ信号DATAがハイレベル
（以下、“Ｈ”と略称する）である場合に出力
DATA・OUTのノードN14を“Ｈ”にするため
のロードトランジスタであり、トランジスタQD
は入力信号であるデータ信号DATAがローレベ
ルである場合に出力DATA・OUTのノードN14
を“Ｌ”にするためのドライバトランジスタであ
るとともに、データ信号DATA及び信号
がともに“Ｈ”であると出力DATA・OUTを電
気的に浮いた状態、つまり高インピーダンス状態
となすものである。
入力信号であるデータ信号DATAがハイレベル
（以下、“Ｈ”と略称する）である場合に出力
DATA・OUTのノードN14を“Ｈ”にするため
のロードトランジスタであり、トランジスタQD
は入力信号であるデータ信号DATAがローレベ
ルである場合に出力DATA・OUTのノードN14
を“Ｌ”にするためのドライバトランジスタであ
るとともに、データ信号DATA及び信号
がともに“Ｈ”であると出力DATA・OUTを電
気的に浮いた状態、つまり高インピーダンス状態
となすものである。
つぎにこの回路の動作を説明する。
まず、フリツプフロツプの制御信号CLOCKは
はじめ、“Ｌ”であるとする。すなわち、制御信
号CLOCKの補数信号は“Ｈ”である。
そして、補数信号はトランジスタQ1，Q2
のゲートであるノードN2に接続されているので、
トランジスタQ1，Q2はオンし、トランジスタQ3，
Q4のゲートであるノードN3，N4は“Ｈ”にな
る。そこで、トランジスタQ3，Q4がオンするが
制御信号CLOCKが“Ｌ”であるので、ノードN1
は“Ｌ”であり、したがつて、トランジスタQ3，
Q4のドレインであるノードN5，N6も“Ｌ”であ
る。また、補数信号と同じレベルで位相
だけ遅い信号′がトランジスタQ17，Q18の
ゲートであるノードN13に印加されているので、
これらトランジスタQ17，Q18はオンしており、
また、トランジスタQ13，Q14のゲート端子N11，
N12に印加される入力信号であるデータ信号
DATAおよび信号は初め両方とも“Ｈ”
にプリチヤージされている。したがつて、出力端
であるノードN9，N10は“Ｌ”である。
はじめ、“Ｌ”であるとする。すなわち、制御信
号CLOCKの補数信号は“Ｈ”である。
そして、補数信号はトランジスタQ1，Q2
のゲートであるノードN2に接続されているので、
トランジスタQ1，Q2はオンし、トランジスタQ3，
Q4のゲートであるノードN3，N4は“Ｈ”にな
る。そこで、トランジスタQ3，Q4がオンするが
制御信号CLOCKが“Ｌ”であるので、ノードN1
は“Ｌ”であり、したがつて、トランジスタQ3，
Q4のドレインであるノードN5，N6も“Ｌ”であ
る。また、補数信号と同じレベルで位相
だけ遅い信号′がトランジスタQ17，Q18の
ゲートであるノードN13に印加されているので、
これらトランジスタQ17，Q18はオンしており、
また、トランジスタQ13，Q14のゲート端子N11，
N12に印加される入力信号であるデータ信号
DATAおよび信号は初め両方とも“Ｈ”
にプリチヤージされている。したがつて、出力端
であるノードN9，N10は“Ｌ”である。
一方、トランジスタQ5，Q6.Q7，Q8のゲートお
よびドレインであるノードN9，N10が“Ｌ”なの
で、これらのトランジスタQ5〜Q8はオフしてい
る。また、トランジスタQ15，Q16，QL，QDもオ
フしている。つまり、論理回路としてのフリツプ
フロツプ回路の入力である端子N11，N12に共に
“Ｈ”であるデータ信号DATA及びが印加
されると、フリツプフロツプ回路の出力ノードで
あるノードN9，N10は“Ｌ”となり、その結果、
出力回路のトランジスタQL，QPは共にオフし、
出力DATA・OUTは高インピーダンス状態にな
る。
よびドレインであるノードN9，N10が“Ｌ”なの
で、これらのトランジスタQ5〜Q8はオフしてい
る。また、トランジスタQ15，Q16，QL，QDもオ
フしている。つまり、論理回路としてのフリツプ
フロツプ回路の入力である端子N11，N12に共に
“Ｈ”であるデータ信号DATA及びが印加
されると、フリツプフロツプ回路の出力ノードで
あるノードN9，N10は“Ｌ”となり、その結果、
出力回路のトランジスタQL，QPは共にオフし、
出力DATA・OUTは高インピーダンス状態にな
る。
そして、制御信号CLOCKが“Ｌ”から“Ｈ”
に変化すると、補数信号は“Ｈ”から
“Ｌ”に変化する。そこで、トランジスタQ1，Q2
がオフし、トランジスタQ3，Q4のゲートである
ノードN3，N4は“Ｈ”フローテイングとなる。
このとき、制御信号CLOCKは“Ｈ”となるの
で、トランジスタQ3，Q4を通してそのドレイン
であるノードN5，N6が“Ｈ”となる。それによ
つて、トランジスタQ9，Q10を通してノードN7，
N8も“Ｈ”となり、トランジスタQ11，Q12がオ
ンしはじめる。ここで、補数信号′が
“Ｈ”から“Ｌ”へ変化するため、トランジスタ
Q17，Q18がオフする。ここで、今まで“Ｈ”に
プリチヤージされていた入力信号であるデータ信
号DATAおよび信号が活性化される。
に変化すると、補数信号は“Ｈ”から
“Ｌ”に変化する。そこで、トランジスタQ1，Q2
がオフし、トランジスタQ3，Q4のゲートである
ノードN3，N4は“Ｈ”フローテイングとなる。
このとき、制御信号CLOCKは“Ｈ”となるの
で、トランジスタQ3，Q4を通してそのドレイン
であるノードN5，N6が“Ｈ”となる。それによ
つて、トランジスタQ9，Q10を通してノードN7，
N8も“Ｈ”となり、トランジスタQ11，Q12がオ
ンしはじめる。ここで、補数信号′が
“Ｈ”から“Ｌ”へ変化するため、トランジスタ
Q17，Q18がオフする。ここで、今まで“Ｈ”に
プリチヤージされていた入力信号であるデータ信
号DATAおよび信号が活性化される。
いま、入力信号であるデータ信号DATAが
“Ｈ”、信号が“Ｌ”の場合について考え
る。このとき、トランジスタQ14がオフするの
で、出力端であるノードN10のレベルが上昇しは
じめる。それで、トランジスタQ12とコンデンサ
C2よりなるブートストラツプ回路が働いてノー
ドN8のレベルが電源VCC以上に昇圧される。ここ
で、トランジスタQ10がオフするので、ノードN8
のレベルがトランジスタQ4のドレインであるノ
ードN6に抜けることはない。そして、ノードN8
のレベルはVCC＋Vth（Vthはトランジスタのしき
い値電圧）以上に昇圧されると、出力端であるノ
ードN10のレベルは電源VCCの電圧にまで昇圧さ
れる。この間トランジスタQ5，Q7がオンして、
トランジスタQ3のゲートであるノードN3および
ドレインであるノードN5を“Ｌ”に引き抜く。
ノードN10が“Ｈ”になることによつて、ロード
トランジスタQLがオンし、出力端であるノード
N14に出力DATA・OUT（この場合“Ｈ”レベ
ル）が現われる。この際の“Ｈ”レベルはロード
トランジスタQLのゲートであるノードN10が電源
VCCなので、VCC−Vthとなる。つまり、論理回路
としてのフリツプフロツプ回路の入力に、データ
信号DATAである“Ｈ”と信号である
“Ｌ”が入力されると、出力ノードであるノード
N10に“Ｈ”、ノードN9に“Ｌ”が現われ、その
結果、出力回路のロードトランジスタQDがオン、
ドライバトランジスタQLがオフし、出力
DATA・OUTは“Ｈ”となる。
“Ｈ”、信号が“Ｌ”の場合について考え
る。このとき、トランジスタQ14がオフするの
で、出力端であるノードN10のレベルが上昇しは
じめる。それで、トランジスタQ12とコンデンサ
C2よりなるブートストラツプ回路が働いてノー
ドN8のレベルが電源VCC以上に昇圧される。ここ
で、トランジスタQ10がオフするので、ノードN8
のレベルがトランジスタQ4のドレインであるノ
ードN6に抜けることはない。そして、ノードN8
のレベルはVCC＋Vth（Vthはトランジスタのしき
い値電圧）以上に昇圧されると、出力端であるノ
ードN10のレベルは電源VCCの電圧にまで昇圧さ
れる。この間トランジスタQ5，Q7がオンして、
トランジスタQ3のゲートであるノードN3および
ドレインであるノードN5を“Ｌ”に引き抜く。
ノードN10が“Ｈ”になることによつて、ロード
トランジスタQLがオンし、出力端であるノード
N14に出力DATA・OUT（この場合“Ｈ”レベ
ル）が現われる。この際の“Ｈ”レベルはロード
トランジスタQLのゲートであるノードN10が電源
VCCなので、VCC−Vthとなる。つまり、論理回路
としてのフリツプフロツプ回路の入力に、データ
信号DATAである“Ｈ”と信号である
“Ｌ”が入力されると、出力ノードであるノード
N10に“Ｈ”、ノードN9に“Ｌ”が現われ、その
結果、出力回路のロードトランジスタQDがオン、
ドライバトランジスタQLがオフし、出力
DATA・OUTは“Ｈ”となる。
そして、入力信号であるデータ信号DATAが
“Ｌ”（入力信号が“Ｈ”）の場合には、ノ
ードN10のかわりにノードN9が“Ｈ”となり、ト
ランジスタQ11とコンデンサC1によるブートスト
ラツプ回路が働いてドライバトランジスタQDが
オンする。この場合、出力レベルは“Ｌ”とな
る。
“Ｌ”（入力信号が“Ｈ”）の場合には、ノ
ードN10のかわりにノードN9が“Ｈ”となり、ト
ランジスタQ11とコンデンサC1によるブートスト
ラツプ回路が働いてドライバトランジスタQDが
オンする。この場合、出力レベルは“Ｌ”とな
る。
しかしながら、このような回路においては、入
力信号のデータ信号DATAが“Ｈ”レベルの場
合、ロードトランジスタQLのゲートであるN10の
レベルが電源VCCの電圧レベルにしかならないの
で、出力レベルはVCC−Vthにまでしか上昇せず、
そのコンダクタンスgmもこのゲートレベルに対
応したものであり、出力電流も十分とれないとい
う欠点を有する。
力信号のデータ信号DATAが“Ｈ”レベルの場
合、ロードトランジスタQLのゲートであるN10の
レベルが電源VCCの電圧レベルにしかならないの
で、出力レベルはVCC−Vthにまでしか上昇せず、
そのコンダクタンスgmもこのゲートレベルに対
応したものであり、出力電流も十分とれないとい
う欠点を有する。
本発明は以上の点に鑑み、このような欠点を除
去すべくなされたもので、論理回路からの出力状
態に応じて、出力端に“Ｈ”及び“Ｌ”を出力す
るとともに、高インピーダンス状態とする３つの
出力状態を現わす出力回路を備えたものにおい
て、出力端における出力状態に悪影響を及ぼすこ
となく、出力状態が“Ｈ”レベルの時、出力端の
電位を電源電圧VCCにまで上昇させ、十分な出力
電流を得ることができるMOS集積回路の出力回
路を提供することを目的とする。
去すべくなされたもので、論理回路からの出力状
態に応じて、出力端に“Ｈ”及び“Ｌ”を出力す
るとともに、高インピーダンス状態とする３つの
出力状態を現わす出力回路を備えたものにおい
て、出力端における出力状態に悪影響を及ぼすこ
となく、出力状態が“Ｈ”レベルの時、出力端の
電位を電源電圧VCCにまで上昇させ、十分な出力
電流を得ることができるMOS集積回路の出力回
路を提供することを目的とする。
このような目的を達成するために、本発明は、
出力レベルを出力ロードトランジスタの電源電圧
と等しくするために、一方の電極が論理回路から
の出力状態が第１の出力状態であるときに出力回
路のロードトランジスタの制御端子に電気的に接
続され、他方の電極に論理回路の一方の出力ノー
ドに現われたレベルに応じたレベルが印加される
容量性素子を有する昇圧回路を設けるようにした
もので、以下、図面に基づき本発明の実施例を詳
細に説明する。
出力レベルを出力ロードトランジスタの電源電圧
と等しくするために、一方の電極が論理回路から
の出力状態が第１の出力状態であるときに出力回
路のロードトランジスタの制御端子に電気的に接
続され、他方の電極に論理回路の一方の出力ノー
ドに現われたレベルに応じたレベルが印加される
容量性素子を有する昇圧回路を設けるようにした
もので、以下、図面に基づき本発明の実施例を詳
細に説明する。
第３図は本発明によるMOS集積回路の出力回
路の一実施例の基本的構成を示すブロツク図であ
る。
路の一実施例の基本的構成を示すブロツク図であ
る。
図において、１はフリツプフロツプ回路、２，
３および４はフリツプフロツプ回路１の入力端お
よび制御入力端で、この入力端２，３にはそれぞ
れ入力信号であるデータ信号DATAおよび信号
DATAが印加され、制御入力端４には制御信号
CLOCKが印加されるように構成されている。
５，６はフリツプフロツプ回路１の出力端で、こ
の出力端５，６には本発明の特徴である出力レベ
ルを電源VCCの電圧にまで昇圧するためのブート
ストラツプ回路１０の入力端が接続されている。
このフリツプフロツプ回路１は論理回路を構成し
ているものであり、入力端２，３に入力されるデ
ータ信号DATA及びに応じて、第１の出
力ノードである出力端５に第１レベルである
“Ｈ”を、第２の出力ノードである出力端６に第
２レベルである“Ｌ”を出力する第１の出力状態
と、出力端５に“Ｌ”を、出力端６に“Ｈ”を出
力する第２の出力状態と、出力端５及び６に
“Ｌ”を出力する第３の出力状態を出力するもの
である。１１は、上記ブートストラツプ回路１０
の制御入力端で、この制御入力端１１には前記制
御信号CLOCKと同じレベルで位相だけ遅い信号
CLOCK′が印加されるように構成されている。ま
た、このブートストラツプ回路１０の出力端１
２，１３はそれぞれ出力回路を構成するMOSロ
ードトランジスタQL７およびMOSドライバトラ
ンジスタQD８の制御端子であるゲート電極に接
続されている。そして、ロードトランジスタQL
７およびドライバトランジスタQD８の一端はそ
れぞれ電源VCCおよびグラウンドVSSで接続され
ており、他端は互いに接続されて出力DATA・
OUTを発生させる端子９を構成している。これ
らロードトランジスタQL７及びドライバトラン
ジスタQD８により構成される出力回路は、上記
フリツプフロツプ回路１の３つの出力状態に応じ
て、出力DATA・OUT９に“Ｈ”及び“Ｌ”を
出力するとともに、出力DATA・OUT９を高イ
ンピーダンス状態となすものである。
３および４はフリツプフロツプ回路１の入力端お
よび制御入力端で、この入力端２，３にはそれぞ
れ入力信号であるデータ信号DATAおよび信号
DATAが印加され、制御入力端４には制御信号
CLOCKが印加されるように構成されている。
５，６はフリツプフロツプ回路１の出力端で、こ
の出力端５，６には本発明の特徴である出力レベ
ルを電源VCCの電圧にまで昇圧するためのブート
ストラツプ回路１０の入力端が接続されている。
このフリツプフロツプ回路１は論理回路を構成し
ているものであり、入力端２，３に入力されるデ
ータ信号DATA及びに応じて、第１の出
力ノードである出力端５に第１レベルである
“Ｈ”を、第２の出力ノードである出力端６に第
２レベルである“Ｌ”を出力する第１の出力状態
と、出力端５に“Ｌ”を、出力端６に“Ｈ”を出
力する第２の出力状態と、出力端５及び６に
“Ｌ”を出力する第３の出力状態を出力するもの
である。１１は、上記ブートストラツプ回路１０
の制御入力端で、この制御入力端１１には前記制
御信号CLOCKと同じレベルで位相だけ遅い信号
CLOCK′が印加されるように構成されている。ま
た、このブートストラツプ回路１０の出力端１
２，１３はそれぞれ出力回路を構成するMOSロ
ードトランジスタQL７およびMOSドライバトラ
ンジスタQD８の制御端子であるゲート電極に接
続されている。そして、ロードトランジスタQL
７およびドライバトランジスタQD８の一端はそ
れぞれ電源VCCおよびグラウンドVSSで接続され
ており、他端は互いに接続されて出力DATA・
OUTを発生させる端子９を構成している。これ
らロードトランジスタQL７及びドライバトラン
ジスタQD８により構成される出力回路は、上記
フリツプフロツプ回路１の３つの出力状態に応じ
て、出力DATA・OUT９に“Ｈ”及び“Ｌ”を
出力するとともに、出力DATA・OUT９を高イ
ンピーダンス状態となすものである。
第４図は本発明の具体的構成例を示す回路図
で、本発明をダイナミツクMOS・RAMに適用し
た場合の一例を示すものである。
で、本発明をダイナミツクMOS・RAMに適用し
た場合の一例を示すものである。
第４図において、MOSトランジスタ（以下、
トランジスタと略称する）Q1〜Q18およびキヤパ
シタC1，C2は第３図におけるフリツプフロツプ
回路１を構成し、ゲート端子N11，N12がその入
力端２，３に相当し、ノードN1，N2，N13がそ
の制御信号の入力端に、ノードN9，N10がその出
力端５，６にそれぞれ相当している。また、
MOSトランジスタ（以下、トランジスタと略称
する）Q19〜Q26およびキヤパシタC3〜C6が第３
図におけるブートストラツプ回路１０を構成して
おり、ノードN19，N20がその出力端１２，１３
に相当している。このブートストラツプ回路１０
におけるキヤパシタC6がロードトランジスタQL
のゲート電極の電位を、第１電位点となる電源電
位にロードトランジスタQLのスレシホールド電
圧を加算した電位以上の電位にする役割を果たす
ものである。
トランジスタと略称する）Q1〜Q18およびキヤパ
シタC1，C2は第３図におけるフリツプフロツプ
回路１を構成し、ゲート端子N11，N12がその入
力端２，３に相当し、ノードN1，N2，N13がそ
の制御信号の入力端に、ノードN9，N10がその出
力端５，６にそれぞれ相当している。また、
MOSトランジスタ（以下、トランジスタと略称
する）Q19〜Q26およびキヤパシタC3〜C6が第３
図におけるブートストラツプ回路１０を構成して
おり、ノードN19，N20がその出力端１２，１３
に相当している。このブートストラツプ回路１０
におけるキヤパシタC6がロードトランジスタQL
のゲート電極の電位を、第１電位点となる電源電
位にロードトランジスタQLのスレシホールド電
圧を加算した電位以上の電位にする役割を果たす
ものである。
そして、トランジスタQ1，Q2は制御信号
CLOCKのトランスフアトランジスタQ3，Q4のゲ
ートであるノードN3，N4をプリチヤージするた
めのトランジスタであり、トランジスタQ5，Q6
はノードN3，N4をフリツプフロツプの出力端で
あるノードN9，N10と連結させるトランジスタで
ある。同様に、トランジスタQ7，Q8はトランジ
スタQ3，Q4のドレインであるノードN5，N6をノ
ードN9，N10と連結させるトランジスタである。
また、トランジスタQ9，Q10はそれぞれトランジ
スタQ11とキヤパシタC1およびトランジスタQ12
とキヤパシタC2よりなるブートストラツプ回路
が動作したとき、ブーストされたノードN7，N8
のレベルが低下しないようにノードN5，N6との
連結を断つためのトランジスタである。トランジ
スタQ13，Q14はそのゲート端子N11，N12にフリ
ツプフロツプの入力信号を印加して出力端である
ノードN9，N10のレベルを決定するトランジスタ
であり、トランジスタQ15，Q16は、その決定さ
れたレベル関係を保持するトランジスタである。
また、トランジスタQ17，Q18はノードN9，N10を
初期状態において“Ｌ”にしておくトランジスタ
である。
CLOCKのトランスフアトランジスタQ3，Q4のゲ
ートであるノードN3，N4をプリチヤージするた
めのトランジスタであり、トランジスタQ5，Q6
はノードN3，N4をフリツプフロツプの出力端で
あるノードN9，N10と連結させるトランジスタで
ある。同様に、トランジスタQ7，Q8はトランジ
スタQ3，Q4のドレインであるノードN5，N6をノ
ードN9，N10と連結させるトランジスタである。
また、トランジスタQ9，Q10はそれぞれトランジ
スタQ11とキヤパシタC1およびトランジスタQ12
とキヤパシタC2よりなるブートストラツプ回路
が動作したとき、ブーストされたノードN7，N8
のレベルが低下しないようにノードN5，N6との
連結を断つためのトランジスタである。トランジ
スタQ13，Q14はそのゲート端子N11，N12にフリ
ツプフロツプの入力信号を印加して出力端である
ノードN9，N10のレベルを決定するトランジスタ
であり、トランジスタQ15，Q16は、その決定さ
れたレベル関係を保持するトランジスタである。
また、トランジスタQ17，Q18はノードN9，N10を
初期状態において“Ｌ”にしておくトランジスタ
である。
一方、トランジスタQ19，Q20，Q21，Q22，
Q23，Q24，Q25，Q26およびキヤパシタC3，C4，
C5，C6は、本発明の特徴である出力レベルを電
源VCCの電圧にまで昇圧するためのブートストラ
ツプ回路を構成している。ここで、キヤパシタ
C5の容量はキヤパシタC3の容量より大きく、ま
たキヤパシタC6の容量はキヤパシタC4の容量よ
り大きいものである。そして、トランジスタQL
は入力信号のデータ信号DATAが“Ｈ”である
場合に出力DATA・OUTのノードN14を“Ｈ”
にするためのロードトランジスタであり、トラン
ジスタQDは入力信号のデータ信号DATAが“Ｌ”
である場合に出力DATA・OUTのノードN14を
“Ｌ”にするためのドライバトランジスタである。
Q23，Q24，Q25，Q26およびキヤパシタC3，C4，
C5，C6は、本発明の特徴である出力レベルを電
源VCCの電圧にまで昇圧するためのブートストラ
ツプ回路を構成している。ここで、キヤパシタ
C5の容量はキヤパシタC3の容量より大きく、ま
たキヤパシタC6の容量はキヤパシタC4の容量よ
り大きいものである。そして、トランジスタQL
は入力信号のデータ信号DATAが“Ｈ”である
場合に出力DATA・OUTのノードN14を“Ｈ”
にするためのロードトランジスタであり、トラン
ジスタQDは入力信号のデータ信号DATAが“Ｌ”
である場合に出力DATA・OUTのノードN14を
“Ｌ”にするためのドライバトランジスタである。
なお、トランジスタQ20，Q22，Q24，Q26、コ
ンデンサC4，C6は論理回路出力すなわち、ノー
ドN10が「Ｈ」のときに電源電圧VCCよりロード
トランジスタのスレシホールド電圧Vthレベル以
上高い電圧を出力する昇圧回路を構成している。
ンデンサC4，C6は論理回路出力すなわち、ノー
ドN10が「Ｈ」のときに電源電圧VCCよりロード
トランジスタのスレシホールド電圧Vthレベル以
上高い電圧を出力する昇圧回路を構成している。
つぎにこの第４図に示す実施例の動作を説明す
る。
る。
まず、フリツプフロツプの制御信号CLOCKは
はじめ“Ｌ”であるとする。すなわち、制御信号
CLOCKの補数信号は“Ｈ”である。そ
して、この補数信号はトランジスタQ1，
Q2のゲートであるノードN2に接続されているの
で、トランジスタQ1，Q2はオン、ノードN3，N4
は“Ｈ”になる。そこで、トランジスタQ3，Q4
がオンするが、制御信号CLOCKが“Ｌ”である
ので、ノードN1は“Ｌ”であり、したがつて、
ノードN5，N6も“Ｌ”である。また、補数信号
CLOCKと同じレベルで位相だけ遅い信号
CLOCK′がトランジスタQ17，Q18のゲートである
ノードN13に印加されているので、これらトラン
ジスタQ17，Q18はオンしており、また、ゲート
端子N11，N12に印加される入力信号のデータ信
号DATAおよび信号は初め両方共“Ｈ”
にプリチヤージされている。したがつて、ノード
N9，N10は“Ｌ”である。このように、トランジ
スタQ5，Q6，Q7，Q8のゲートおよびドレインで
あるノードN9，N10が“Ｌ”なので、これらのト
ランジスタQ5〜Q8はオフしている。また、トラ
ンジスタQ15，Q16，QL，QDもオフしている。
はじめ“Ｌ”であるとする。すなわち、制御信号
CLOCKの補数信号は“Ｈ”である。そ
して、この補数信号はトランジスタQ1，
Q2のゲートであるノードN2に接続されているの
で、トランジスタQ1，Q2はオン、ノードN3，N4
は“Ｈ”になる。そこで、トランジスタQ3，Q4
がオンするが、制御信号CLOCKが“Ｌ”である
ので、ノードN1は“Ｌ”であり、したがつて、
ノードN5，N6も“Ｌ”である。また、補数信号
CLOCKと同じレベルで位相だけ遅い信号
CLOCK′がトランジスタQ17，Q18のゲートである
ノードN13に印加されているので、これらトラン
ジスタQ17，Q18はオンしており、また、ゲート
端子N11，N12に印加される入力信号のデータ信
号DATAおよび信号は初め両方共“Ｈ”
にプリチヤージされている。したがつて、ノード
N9，N10は“Ｌ”である。このように、トランジ
スタQ5，Q6，Q7，Q8のゲートおよびドレインで
あるノードN9，N10が“Ｌ”なので、これらのト
ランジスタQ5〜Q8はオフしている。また、トラ
ンジスタQ15，Q16，QL，QDもオフしている。
一方、トランジスタQ19，Q20はゲートおよび
ソースが電源VCCに接続されているので、オンし
ており、ノードN17，N18は“Ｈ”である。また、
トランジスタQ21，Q22はゲートが電源VCCに、ソ
ースがノードN5，N6にそれぞれ接続されている
が、ノードN5，N6が“Ｌ”なのでオンしてお
り、ノードN15，N16は“Ｌ”である。同様にト
ランジスタQ25，Q26もオンしている。トランジ
スタQ23，Q24はゲートが“Ｌ”なのでオフして
いる。つまり、フリツプフロツプ回路からの出力
状態が上記した第３の出力状態の時、出力回路の
ロードトランジスタQL及びドライバトランジス
タQDは共にオフしており、出力DATA・OUTは
高インピーダンス状態となる。
ソースが電源VCCに接続されているので、オンし
ており、ノードN17，N18は“Ｈ”である。また、
トランジスタQ21，Q22はゲートが電源VCCに、ソ
ースがノードN5，N6にそれぞれ接続されている
が、ノードN5，N6が“Ｌ”なのでオンしてお
り、ノードN15，N16は“Ｌ”である。同様にト
ランジスタQ25，Q26もオンしている。トランジ
スタQ23，Q24はゲートが“Ｌ”なのでオフして
いる。つまり、フリツプフロツプ回路からの出力
状態が上記した第３の出力状態の時、出力回路の
ロードトランジスタQL及びドライバトランジス
タQDは共にオフしており、出力DATA・OUTは
高インピーダンス状態となる。
そして制御信号CLOCKが“Ｌ”から“Ｈ”に
変化すると、補数信号は“Ｈ”から
“Ｌ”に変化する。そこで、トランジスタQ1，Q2
がオフし、ノードN3，N4は“Ｈ”フローテイン
グとなる。このとき、制御信号CLOCKは“Ｈ”
となるので、トランジスタQ3，Q4を通してノー
ドN5，N6が“Ｈ”となる。このノードN5，N6
が第３図の制御信号CLOCK′に相当する。それに
よつて、トランジスタQ9，Q10を通してノード
N7，N8が、またトランジスタQ21，Q22を通して
ノードN15，N16がそれぞれ“Ｈ”となり、トラ
ンジスタQ11，Q12，Q23，Q24がオンしはじめる。
ここで、補数信号′が“Ｈ”から“Ｌ”へ
変化するためトランジスタQ17，Q18がオフする。
変化すると、補数信号は“Ｈ”から
“Ｌ”に変化する。そこで、トランジスタQ1，Q2
がオフし、ノードN3，N4は“Ｈ”フローテイン
グとなる。このとき、制御信号CLOCKは“Ｈ”
となるので、トランジスタQ3，Q4を通してノー
ドN5，N6が“Ｈ”となる。このノードN5，N6
が第３図の制御信号CLOCK′に相当する。それに
よつて、トランジスタQ9，Q10を通してノード
N7，N8が、またトランジスタQ21，Q22を通して
ノードN15，N16がそれぞれ“Ｈ”となり、トラ
ンジスタQ11，Q12，Q23，Q24がオンしはじめる。
ここで、補数信号′が“Ｈ”から“Ｌ”へ
変化するためトランジスタQ17，Q18がオフする。
ここで、今まで“Ｈ”にプリチヤージされてい
た入力信号であるデータ信号DATAおよびその
補数信号が活性化される。いま、ここで、
データ信号DATAが“Ｈ”の信号が“Ｌ”
の場合について考察すると、このとき、トランジ
スタ14がオフするので、ノードN10のレベルが上
昇しはじめる。それで、トランジスタQ12とキヤ
パシタC2よりなるブートストラツプ回路が働い
てノードN8のレベルが電源VCCの電圧以上に昇圧
される。ここで、トランジスタQ10がオフするの
でノードN8のレベルがノードN6に抜けることは
ない。そして、ノードN8のレベルはVCC＋Vth以
上に昇圧されると、ノードN10のレベルは電源
VCCの電圧にまで昇圧される。この間トランジス
タQ5，Q7がオンしてノードN3，N5のノードを
“Ｌ”に引き抜く。一方、ノードN16，N18は
“Ｈ”となつているがノードN10が“Ｈ”となる
ことによつてキヤパシタC4，C6を通してこのレ
ベルよりさらに電源VCC分だけ昇圧されるので、
ノードN20はVCC＋Vth以上に昇圧される。ここ
で、トランジスタQ22がオフするのでノードN16
のレベルがノードN6に抜けることはない。ノー
ドN20が“Ｈ”となることによつて、トランジス
タQLがオンし、出力端であるノードN14に
DATA・OUT（この場合“Ｈ”レベル）があら
われる。この際の“Ｈ”レベルはトランジスタ
QLのゲートであるノードN20がVCC＋Vth以上な
ので、電源VCCの電圧レベルで出ることになる。
つまり、データ信号DATAが“Ｈ”、信号
が“Ｌ”であると、フリツプフロツプ回路からの
出力状態は上記した第１の出力状態となり、一方
の出力ノードであるノードN10に現われた“Ｈ”
を、昇圧回路のキヤパシタC6の他方の電極が受
けることにより、一方の電極にトランジスタQ24
を介して接続されたロードトランジスタQLのゲ
ート電極には、VCC＋VTH以上の電位が印加され
てロードトランジスタQLはオンとなり、一方、
ドライバトランジスタQDはオフであるため、出
力DATA・OUTには第１の電位点である電源電
位の電位VCC（“Ｈ”）がそのまま現われることに
なる。
た入力信号であるデータ信号DATAおよびその
補数信号が活性化される。いま、ここで、
データ信号DATAが“Ｈ”の信号が“Ｌ”
の場合について考察すると、このとき、トランジ
スタ14がオフするので、ノードN10のレベルが上
昇しはじめる。それで、トランジスタQ12とキヤ
パシタC2よりなるブートストラツプ回路が働い
てノードN8のレベルが電源VCCの電圧以上に昇圧
される。ここで、トランジスタQ10がオフするの
でノードN8のレベルがノードN6に抜けることは
ない。そして、ノードN8のレベルはVCC＋Vth以
上に昇圧されると、ノードN10のレベルは電源
VCCの電圧にまで昇圧される。この間トランジス
タQ5，Q7がオンしてノードN3，N5のノードを
“Ｌ”に引き抜く。一方、ノードN16，N18は
“Ｈ”となつているがノードN10が“Ｈ”となる
ことによつてキヤパシタC4，C6を通してこのレ
ベルよりさらに電源VCC分だけ昇圧されるので、
ノードN20はVCC＋Vth以上に昇圧される。ここ
で、トランジスタQ22がオフするのでノードN16
のレベルがノードN6に抜けることはない。ノー
ドN20が“Ｈ”となることによつて、トランジス
タQLがオンし、出力端であるノードN14に
DATA・OUT（この場合“Ｈ”レベル）があら
われる。この際の“Ｈ”レベルはトランジスタ
QLのゲートであるノードN20がVCC＋Vth以上な
ので、電源VCCの電圧レベルで出ることになる。
つまり、データ信号DATAが“Ｈ”、信号
が“Ｌ”であると、フリツプフロツプ回路からの
出力状態は上記した第１の出力状態となり、一方
の出力ノードであるノードN10に現われた“Ｈ”
を、昇圧回路のキヤパシタC6の他方の電極が受
けることにより、一方の電極にトランジスタQ24
を介して接続されたロードトランジスタQLのゲ
ート電極には、VCC＋VTH以上の電位が印加され
てロードトランジスタQLはオンとなり、一方、
ドライバトランジスタQDはオフであるため、出
力DATA・OUTには第１の電位点である電源電
位の電位VCC（“Ｈ”）がそのまま現われることに
なる。
一方、データ信号DATAが“Ｌ”（が
“Ｈ”）の場合には、ノードN10のかわりにノード
N9が“Ｈ”となり、同様にしてトランジスタQD
がオンする。なお、この場合出力レベルは“Ｌ”
となる。つまり、データ信号DATAが“Ｌ”、信
号が“Ｈ”であると、フリツプフロツプ
回路の出力状態は上記した第２の出力状態とな
り、ロードトランジスタQLはそのゲート電極に
“Ｌ”が印加されてオフとなり、ドライバトラン
ジスタQDはそのゲート電極に“Ｈ”が印加され
オンとなる。その結果、出力DATA・OUTには
第２の電位点である接地電位（“Ｌ”）が現われる
ことになる。
“Ｈ”）の場合には、ノードN10のかわりにノード
N9が“Ｈ”となり、同様にしてトランジスタQD
がオンする。なお、この場合出力レベルは“Ｌ”
となる。つまり、データ信号DATAが“Ｌ”、信
号が“Ｈ”であると、フリツプフロツプ
回路の出力状態は上記した第２の出力状態とな
り、ロードトランジスタQLはそのゲート電極に
“Ｌ”が印加されてオフとなり、ドライバトラン
ジスタQDはそのゲート電極に“Ｈ”が印加され
オンとなる。その結果、出力DATA・OUTには
第２の電位点である接地電位（“Ｌ”）が現われる
ことになる。
このように、フリツプフロツプ回路１と昇圧回
路であるブートストラツプ回路１０を制御信号
CLOCKおよびこれによつて生ずる信号
CLOCK′によつて活性化し、データ信号DATA
によつてフリツプフロツプ回路１を動作させ、こ
のフリツプフロツプ回路１の出力を用いてブート
ストラツプ回路１０を動作させるように構成され
ている。しかも、フリツプフロツプ回路からの出
力状態が上記した第１の出力状態である時に、出
力回路のロードトランジスタQLのゲート電極に
VCC＋VTH以上の電位を与えるための昇圧回路に
おけるキヤパシタC6を、一方の電極がロードト
ランジスタのゲート電極に、他方の電極がフリツ
プフロツプ回路の一方の出力ノードであるノード
N10に電気的に接続された構成にされている。こ
の回路を上記した様にダイナミツクMOS・RAM
に適用した場合、出力DATA・OUTを入力端子
として兼用する場合が多々有り、出力DATA・
OUTを入力端子として使用している時は、出力
回路の出力であるノードN14を高インピーダンス
状態に保つ必要がある。この場合、この回路にお
いては、ノードN14に昇圧回路のキヤパシタC6等
が接続されていない構成にしてあるため、昇圧回
路を設けても、高インピーダンス状態を維持でき
るものである。また、本発明はこれに限定される
ものではなくフリツプフロツプ回路１を制御信号
CLOCKによつて活性化し、ブートストラツプ回
路１０を制御信号CLOCKによつて生ずる信号
CLOCK′によつてではなく、全く別の信号によつ
て活性化することもできる。
路であるブートストラツプ回路１０を制御信号
CLOCKおよびこれによつて生ずる信号
CLOCK′によつて活性化し、データ信号DATA
によつてフリツプフロツプ回路１を動作させ、こ
のフリツプフロツプ回路１の出力を用いてブート
ストラツプ回路１０を動作させるように構成され
ている。しかも、フリツプフロツプ回路からの出
力状態が上記した第１の出力状態である時に、出
力回路のロードトランジスタQLのゲート電極に
VCC＋VTH以上の電位を与えるための昇圧回路に
おけるキヤパシタC6を、一方の電極がロードト
ランジスタのゲート電極に、他方の電極がフリツ
プフロツプ回路の一方の出力ノードであるノード
N10に電気的に接続された構成にされている。こ
の回路を上記した様にダイナミツクMOS・RAM
に適用した場合、出力DATA・OUTを入力端子
として兼用する場合が多々有り、出力DATA・
OUTを入力端子として使用している時は、出力
回路の出力であるノードN14を高インピーダンス
状態に保つ必要がある。この場合、この回路にお
いては、ノードN14に昇圧回路のキヤパシタC6等
が接続されていない構成にしてあるため、昇圧回
路を設けても、高インピーダンス状態を維持でき
るものである。また、本発明はこれに限定される
ものではなくフリツプフロツプ回路１を制御信号
CLOCKによつて活性化し、ブートストラツプ回
路１０を制御信号CLOCKによつて生ずる信号
CLOCK′によつてではなく、全く別の信号によつ
て活性化することもできる。
以上本発明をダイナミツクMOS・RAMに適用
した場合を例にとつて説明したが、本発明はこれ
に限定されるものではなく、ロジツク回路の出力
回路にも適用することができる。
した場合を例にとつて説明したが、本発明はこれ
に限定されるものではなく、ロジツク回路の出力
回路にも適用することができる。
以上説明したように、本発明によれば、３つの
出力状態を出力する論理回路と、第１電位点と出
力端との間に接続されたロードトランジスタ及び
出力端と第２電位点との間に接続されたドライバ
ートランジスタを有し、論理回路からの３つの出
力状態に応じて、出力端に第１レベル及び第２レ
ベルを出力するとともに、出力端を高インピーダ
ンス状態となす出力回路とを備えたものにおい
て、一方の電極が論理回路からの出力状態が第１
の出力状態であるときにロードトランジスタの制
御端子に電気的に接続されるとともに、他方の電
極に論理回路の一方の出力ノードに現われたレベ
ルに応じたレベルが印加される容量素子を有した
昇圧回路を設けたものとしたので、出力端に第１
レベルを出力する時に第１電位点の電位をそのま
ま出力端に出力でき、十分な出力電流を得ること
ができる上、出力端を高インピーダンス状態とす
る時に、高インピーダンス状態を維持でき、実用
上の効果は極めて大である。
出力状態を出力する論理回路と、第１電位点と出
力端との間に接続されたロードトランジスタ及び
出力端と第２電位点との間に接続されたドライバ
ートランジスタを有し、論理回路からの３つの出
力状態に応じて、出力端に第１レベル及び第２レ
ベルを出力するとともに、出力端を高インピーダ
ンス状態となす出力回路とを備えたものにおい
て、一方の電極が論理回路からの出力状態が第１
の出力状態であるときにロードトランジスタの制
御端子に電気的に接続されるとともに、他方の電
極に論理回路の一方の出力ノードに現われたレベ
ルに応じたレベルが印加される容量素子を有した
昇圧回路を設けたものとしたので、出力端に第１
レベルを出力する時に第１電位点の電位をそのま
ま出力端に出力でき、十分な出力電流を得ること
ができる上、出力端を高インピーダンス状態とす
る時に、高インピーダンス状態を維持でき、実用
上の効果は極めて大である。
第１図は従来のダイナミツクMOS集積回路の
出力回路の一例を示すブロツク図、第２図は第１
図に示した従来の出力回路のダイナミツク
MOS・RAMにおける具体的構成例を示す回路
図、第３図は本発明によるMOS集積回路の出力
回路の一実施例の基本的構成を示すブロツク図、
第４図は第３図に示した本発明の出力回路のダイ
ナミツクMOS・RAMにおける具体的構成例を示
す回路図である。 １……フリツプフロツプ回路、７……MOSロ
ードトランジスタ、８……MOSドライバトラン
ジスタ、１０……ブートストラツプ回路。
出力回路の一例を示すブロツク図、第２図は第１
図に示した従来の出力回路のダイナミツク
MOS・RAMにおける具体的構成例を示す回路
図、第３図は本発明によるMOS集積回路の出力
回路の一実施例の基本的構成を示すブロツク図、
第４図は第３図に示した本発明の出力回路のダイ
ナミツクMOS・RAMにおける具体的構成例を示
す回路図である。 １……フリツプフロツプ回路、７……MOSロ
ードトランジスタ、８……MOSドライバトラン
ジスタ、１０……ブートストラツプ回路。
Claims (1)
- 【特許請求の範囲】 １ ２つの出力ノードを有し、入力に応じて、第
１の出力ノードに第１レベルを、第２の出力ノー
ドに第２レベルを出力する第１の出力状態と、第
１の出力ノードに第２レベルを、第２の出力ノー
ドに第１レベルを出力する第２の出力状態と、初
期状態において第１の出力ノードに第２レベル
を、第２の出力ノードに第２レベルを出力する第
３の出力状態の３つの出力状態を出力する論理回
路、 第１電位点と出力端との間に接続され、制御端
子を有するロードトランジスタと、出力端と第２
電位点との間に接続されるとともに制御端子が上
記論理回路の第２の出力ノードに接続されるドラ
イバトランジスタを有し、上記論理回路から第１
の出力状態の出力を受けると第１出力レベルを、
上記論理回路から第２の出力状態の出力を受ける
と第２出力レベルを出力端に出力するとともに、
上記論理回路から第３の出力状態を受けると出力
端を高インピーダンス状態となす出力回路、 一方の電極があらかじめ所定のレベルにプリチ
ヤージされ、上記論理回路からの出力状態が第１
の出力状態であるときに他方の電極に上記論理回
路の第１の出力ノードに現れた第１レベルに応じ
た電圧が印加されて一方の電極が第１の出力レベ
ルの電圧にロードトランジスタのスレシホールド
電圧を加算した電圧以上に昇圧され、当該一方の
電極の昇圧レベルをロードトランジスタの制御端
子に加える容量性素子を有する昇圧回路を備えた
MOS集積回路の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8684880A JPS5711533A (en) | 1980-06-25 | 1980-06-25 | Output circuit for mos integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8684880A JPS5711533A (en) | 1980-06-25 | 1980-06-25 | Output circuit for mos integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5711533A JPS5711533A (en) | 1982-01-21 |
| JPH0324098B2 true JPH0324098B2 (ja) | 1991-04-02 |
Family
ID=13898226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8684880A Granted JPS5711533A (en) | 1980-06-25 | 1980-06-25 | Output circuit for mos integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5711533A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH063716B2 (ja) * | 1986-01-09 | 1994-01-12 | 伊勢電子工業株式会社 | 螢光表示装置 |
| US4919409A (en) * | 1986-07-03 | 1990-04-24 | Xerox Corporation | Sheet handling apparatus with narrow belt having raised frictional contact element |
| CN102751869B (zh) * | 2012-07-10 | 2014-11-19 | 旭曜科技股份有限公司 | 靴带式电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5334438A (en) * | 1976-09-10 | 1978-03-31 | Nec Corp | Semiconductor circuit using insulating gate type field effect transistor |
| JPS54142058A (en) * | 1978-04-27 | 1979-11-05 | Nec Corp | Logic circuit |
-
1980
- 1980-06-25 JP JP8684880A patent/JPS5711533A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5334438A (en) * | 1976-09-10 | 1978-03-31 | Nec Corp | Semiconductor circuit using insulating gate type field effect transistor |
| JPS54142058A (en) * | 1978-04-27 | 1979-11-05 | Nec Corp | Logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5711533A (en) | 1982-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5128563A (en) | CMOS bootstrapped output driver method and circuit | |
| US4090096A (en) | Timing signal generator circuit | |
| US4743784A (en) | Sense amplifier circuit | |
| US4574203A (en) | Clock generating circuit providing a boosted clock signal | |
| US5243573A (en) | Sense amplifier for nonvolatile semiconductor storage devices | |
| US5614856A (en) | Waveshaping circuit generating two rising slopes for a sense amplifier pulldown device | |
| JPS5916350B2 (ja) | ２進信号用再生回路 | |
| JPS6322395B2 (ja) | ||
| JPS633394B2 (ja) | ||
| US4542306A (en) | Buffer circuits for use with semiconductor memory devices | |
| US5936432A (en) | High speed low power amplifier circuit | |
| JPH0113657B2 (ja) | ||
| US4606012A (en) | Sense amplifier | |
| US5446694A (en) | Semiconductor memory device | |
| US4736343A (en) | Dynamic RAM with active pull-up circuit | |
| JPH0324098B2 (ja) | ||
| JP2680939B2 (ja) | 半導体記憶装置 | |
| JPH02101693A (ja) | 入力回路 | |
| JPH04205994A (ja) | プリチャージ回路 | |
| US4529889A (en) | Sense amplifier latch voltage waveform generator circuit | |
| JPH0217872B2 (ja) | ||
| US4435791A (en) | CMOS Address buffer for a semiconductor memory | |
| JPS62165787A (ja) | 半導体記憶装置 | |
| JP3475088B2 (ja) | 半導体記憶装置 | |
| KR930003253B1 (ko) | 워드선 구동신호 발생회로 |