JPH04205994A - プリチャージ回路 - Google Patents
プリチャージ回路Info
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- JPH04205994A JPH04205994A JP2336070A JP33607090A JPH04205994A JP H04205994 A JPH04205994 A JP H04205994A JP 2336070 A JP2336070 A JP 2336070A JP 33607090 A JP33607090 A JP 33607090A JP H04205994 A JPH04205994 A JP H04205994A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はプリチャージ回路に関するものであって、特に
ＤＲＡＭ等のプリチャージに使用されるものである。
ＤＲＡＭ等のプリチャージに使用されるものである。
（従来の技術）
第３図にＤＲＡＭ等のプリチャージに用いられる従来の
プリチャージ回路を示す。このプリチャージ回路はＮチ
ャネルＭＯＳトランジスタ（以下、トランジスタともい
う）Ｎ 、・・・Ｎ８と、Ｎチャ■ ネルＭＯＳギヤバンク（以下、キャパシタともいう）Ｃ
、・・・Ｃと、インノく一夕回路■ＮＶＩ’ａｐｌ
ａｐ４ ”’ ＩＮＶ３と、ＮＯＲ回路Ｎ０Ｒ１とを有している
。
プリチャージ回路を示す。このプリチャージ回路はＮチ
ャネルＭＯＳトランジスタ（以下、トランジスタともい
う）Ｎ 、・・・Ｎ８と、Ｎチャ■ ネルＭＯＳギヤバンク（以下、キャパシタともいう）Ｃ
、・・・Ｃと、インノく一夕回路■ＮＶＩ’ａｐｌ
ａｐ４ ”’ ＩＮＶ３と、ＮＯＲ回路Ｎ０Ｒ１とを有している
。
そして、このプリチャージ回路は、トランジスタＮ の
ドルインに入力される入力信号ＩＮ１）およびキャパシ
タＣａｐｌの一端に人力する入力信号■ ならびにイ
ンバータ回路ＩＮ■１の入力端にＮ２ゝ 入力する入力信号ＩＮ３の値にかかわらずキャノくシタ
Ｃの入力端に入力する入力信号Ｐｕ５ｈの値かｐ４ 零レベルである場合に、出力端Ｂｏｏ ｔの値を電源電
圧Ｖ レベルにし、入力信号Ｐｕ５ｈの値が電源電圧Ｃ ■ レベルである場合は、出力端Ｂｏｏｔの値をＶ。。
ドルインに入力される入力信号ＩＮ１）およびキャパシ
タＣａｐｌの一端に人力する入力信号■ ならびにイ
ンバータ回路ＩＮ■１の入力端にＮ２ゝ 入力する入力信号ＩＮ３の値にかかわらずキャノくシタ
Ｃの入力端に入力する入力信号Ｐｕ５ｈの値かｐ４ 零レベルである場合に、出力端Ｂｏｏ ｔの値を電源電
圧Ｖ レベルにし、入力信号Ｐｕ５ｈの値が電源電圧Ｃ ■ レベルである場合は、出力端Ｂｏｏｔの値をＶ。。
Ｃ
＋ Ｖ ｒｈ以上に昇圧するように動作するものである
。
。
たたしＶＴｈはＭＯＳトランジスタのしきい値を示す。
（発明が解決しようとする課題）
この従来のプリチャージ回路の問題点を第４図を参照し
て説明する。電源か投入された直後の初期状態（時刻ｔ
）においては、入力信号工Ｎｌ’ＩＩ の値は全て
電源電圧Ｖ レベル、すなＮ２° Ｎ３
ｃｃわち“Ｈ”の状態が、又は零レベルすなわ
ち“Ｌ”の状態の一方になっているが、ここでは“Ｈ“
の状態になっているものとする。一般にキャパシタＣ、
（ｉ＝１．・・・４）は各入力端に入力されるｐｌ 入力信号が変化して立上がり完了時点又は立下がり完了
時点において各出力端に接続されたノードとのカップリ
ングが生じる。このため時刻１０においては、キャパシ
タＣａｐ１とノード１０１との接続が生じず、トランジ
スタＮ１のソースに接続されたノード１０１の電位は■
−Ｃ ＶＴｈのレベルとなり、この電位かトランジスタＮ２）
Ｎ３のゲートに印加される。一方インハータ回路ＩＮＶ
Ｉの出力端に接続されたノード１０３の電位は入力信号
ＩＮ３か”Ｈ”の状態であるから“Ｌ′の状態となる。
て説明する。電源か投入された直後の初期状態（時刻ｔ
）においては、入力信号工Ｎｌ’ＩＩ の値は全て
電源電圧Ｖ レベル、すなＮ２° Ｎ３
ｃｃわち“Ｈ”の状態が、又は零レベルすなわ
ち“Ｌ”の状態の一方になっているが、ここでは“Ｈ“
の状態になっているものとする。一般にキャパシタＣ、
（ｉ＝１．・・・４）は各入力端に入力されるｐｌ 入力信号が変化して立上がり完了時点又は立下がり完了
時点において各出力端に接続されたノードとのカップリ
ングが生じる。このため時刻１０においては、キャパシ
タＣａｐ１とノード１０１との接続が生じず、トランジ
スタＮ１のソースに接続されたノード１０１の電位は■
−Ｃ ＶＴｈのレベルとなり、この電位かトランジスタＮ２）
Ｎ３のゲートに印加される。一方インハータ回路ＩＮＶ
Ｉの出力端に接続されたノード１０３の電位は入力信号
ＩＮ３か”Ｈ”の状態であるから“Ｌ′の状態となる。
したかってインバータ回路■ＮＶ２の出力端に接続され
たノード１０４のレベルは“Ｈ”となり、インバータ回
路ＩＮ■３の出力端に接続されたノード１０５のレベル
は“Ｌ”となる。ＮＯＲ回路Ｎ０Ｒ１の各入力端に接続
されたノード１０３及び１０５のレベルが“Ｌ”である
からＮＯＲ回路Ｎ０Ｒ１の出力端に接続されたノード１
０６のレベルは“Ｈ”、すなわち電源電圧Ｖ のレベル
となる。一方、トランジスタＮ３、Ｃ Ｎ のドルイン及びトランジスタＮ４に接続されたノー
ド１０２の電位１０２はトランジスタＮ４によってＶ。
たノード１０４のレベルは“Ｈ”となり、インバータ回
路ＩＮ■３の出力端に接続されたノード１０５のレベル
は“Ｌ”となる。ＮＯＲ回路Ｎ０Ｒ１の各入力端に接続
されたノード１０３及び１０５のレベルが“Ｌ”である
からＮＯＲ回路Ｎ０Ｒ１の出力端に接続されたノード１
０６のレベルは“Ｈ”、すなわち電源電圧Ｖ のレベル
となる。一方、トランジスタＮ３、Ｃ Ｎ のドルイン及びトランジスタＮ４に接続されたノー
ド１０２の電位１０２はトランジスタＮ４によってＶ。
ｏ−ｖＴｈのレベルに保たれる。又、トランジスタＮ５
、Ｎ６のドルイン及びトランジスタＮ のゲート並びに
キャパシタＣａｐ３の出力端に接続されるノード１０７
の電位はトランジスタＮ によってＶ。ｃ−ＶＴｈのレ
ベルに保たれる。そして、トランジスタＮ７、Ｎ８のド
レイン及びキャパシタＣａｐ４の出力端に接続されるプ
リチャージ回路の出力端Ｂｏｏｔのレベルはトランジス
タＮ８によって■。ｃ−ｖＴｈとなる。
、Ｎ６のドルイン及びトランジスタＮ のゲート並びに
キャパシタＣａｐ３の出力端に接続されるノード１０７
の電位はトランジスタＮ によってＶ。ｃ−ＶＴｈのレ
ベルに保たれる。そして、トランジスタＮ７、Ｎ８のド
レイン及びキャパシタＣａｐ４の出力端に接続されるプ
リチャージ回路の出力端Ｂｏｏｔのレベルはトランジス
タＮ８によって■。ｃ−ｖＴｈとなる。
次に時刻ｔ において、入力信号工Ｎｌを“Ｈ”■
から“Ｌ”に変化させるとトランジスタＮ１はオフ状態
となり、ノード１０１の電位は見かけ上Ｖｏｏ−ＶＴｈ
であるか実際はフローティングの状態（この場合はＨフ
ローティング（ハイフローティングともいう）となる。
となり、ノード１０１の電位は見かけ上Ｖｏｏ−ＶＴｈ
であるか実際はフローティングの状態（この場合はＨフ
ローティング（ハイフローティングともいう）となる。
その後時刻ｔ２において入力信号ＩＮ２を“Ｈ”から“
Ｌ”に変化させると、キャパシタＣａｐｌかカップリン
グし、ノート１０１のレベルはＶ。ｃ ’Ｔｈから零
レベルに変化するが、他のノード、例えばノード１０７
や出力端Ｂｏｏｔのレベルは以前のままである。そして
時刻ｔ において入力信号’Ｎ３を“Ｈ”から“じに変
化させると、ノード１０３のレベル“Ｈ″に、ノード１
０６のレベルは“Ｌ”になるとともに、キャパシタＣａ
ｐ２かノード１０２とカップリングしてノード１０２が
昇圧され、ノード１０２のレベルはＶ。ｏ−ＶＴｈ以上
となる。このためトランジスタＮ５のドレインに接続さ
れているノード１０７のレベルは■ｃｃになる。この時
（時刻ｔ３）、入力信号Ｐｕ５ｈの値を“Ｌ″から“Ｈ
”に変化させると、キャパシタＣａｐ４が出力端Ｂｏｏ
ｔとカップリングして出力端ＢｏｏｔのレベルがＶ に
昇圧される。
Ｌ”に変化させると、キャパシタＣａｐｌかカップリン
グし、ノート１０１のレベルはＶ。ｃ ’Ｔｈから零
レベルに変化するが、他のノード、例えばノード１０７
や出力端Ｂｏｏｔのレベルは以前のままである。そして
時刻ｔ において入力信号’Ｎ３を“Ｈ”から“じに変
化させると、ノード１０３のレベル“Ｈ″に、ノード１
０６のレベルは“Ｌ”になるとともに、キャパシタＣａ
ｐ２かノード１０２とカップリングしてノード１０２が
昇圧され、ノード１０２のレベルはＶ。ｏ−ＶＴｈ以上
となる。このためトランジスタＮ５のドレインに接続さ
れているノード１０７のレベルは■ｃｃになる。この時
（時刻ｔ３）、入力信号Ｐｕ５ｈの値を“Ｌ″から“Ｈ
”に変化させると、キャパシタＣａｐ４が出力端Ｂｏｏ
ｔとカップリングして出力端ＢｏｏｔのレベルがＶ に
昇圧される。
Ｃ
すなわち、入力信号Ｐｕ５ｈの値が“Ｌ′の時、出力端
ＢｏｏｔのレベルはＶ。ｃ ’Ｔｈであり、入力信号
Ｐｕ５ｈの値が“Ｎ２の時、出力端Ｂｏｏｔのレベルは
Ｖｃｃであって、プリチャージ回路の正規の出力、すな
わち入力信号Ｐｕ５ｈの値か“Ｌ”の時はＶＣＣｌ“Ｈ
”の時はＶ。ｏ十■Ｔｈ以上とはなっていない。
ＢｏｏｔのレベルはＶ。ｃ ’Ｔｈであり、入力信号
Ｐｕ５ｈの値が“Ｎ２の時、出力端Ｂｏｏｔのレベルは
Ｖｃｃであって、プリチャージ回路の正規の出力、すな
わち入力信号Ｐｕ５ｈの値か“Ｌ”の時はＶＣＣｌ“Ｈ
”の時はＶ。ｏ十■Ｔｈ以上とはなっていない。
このため次に示すようなイニシャライズ動作を行う必要
かある。
かある。
時刻ｔ において入力信号１〜１のレベルを“Ｌ“から
“Ｈ”にするとともに入力信号Ｐｕ５ｈのレベルを“Ｈ
”から“Ｈ″にする。するとノード１０１のレベルはト
ランジスタＮ によってＶ。ｃ−ＶＴｈのレベルに、出
力端ＢｏｏｔのレベルはＶ。ｃ’−ＶＴｈのレベルにな
る。その後時刻ｔ５において入力信号ＩＮ２のレベルを
“Ｌ”から“Ｈ″に変化させると、キャパシタＣａｐ２
がノード１０１とカップリングし、ノード１０１はＶ。
“Ｈ”にするとともに入力信号Ｐｕ５ｈのレベルを“Ｈ
”から“Ｈ″にする。するとノード１０１のレベルはト
ランジスタＮ によってＶ。ｃ−ＶＴｈのレベルに、出
力端ＢｏｏｔのレベルはＶ。ｃ’−ＶＴｈのレベルにな
る。その後時刻ｔ５において入力信号ＩＮ２のレベルを
“Ｌ”から“Ｈ″に変化させると、キャパシタＣａｐ２
がノード１０１とカップリングし、ノード１０１はＶ。
ｃ＋ＶＴｈ以上のあるレベルに昇圧される。そして時刻
ｔ６において入力信号ＩＮ３のレベルをＬ”から“Ｈ＃
に変化させると、インバータ回路’ ＮＶＩによってノ
ード１０３のレベルは“Ｌ”となり、キャパシタＣ８，
２かノード１０２とカップリングする。この時ノード１
０１のレベルがＶ。ｏ十ＶＴｈ以上であるため、トラン
ジスタＮ３によってノート１０２のレベルはＶ。０とな
る。一方ＮＯＲ回路Ｎ０Ｒ１の出力端に接続されたノー
ド１０６は“Ｌ”から′Ｈ”に変化し、これによりカッ
プリングｃａｐ３がノート１０７とカップ１ルグしてノ
ート１０７はＶ。ｃ十ＶＴｈ以上のあるレベルに昇圧さ
れる。したがって、トランジスタＮ７によって出力端Ｂ
ｏｏｔのレベルは〜’ｃｃとなる。
ｔ６において入力信号ＩＮ３のレベルをＬ”から“Ｈ＃
に変化させると、インバータ回路’ ＮＶＩによってノ
ード１０３のレベルは“Ｌ”となり、キャパシタＣ８，
２かノード１０２とカップリングする。この時ノード１
０１のレベルがＶ。ｏ十ＶＴｈ以上であるため、トラン
ジスタＮ３によってノート１０２のレベルはＶ。０とな
る。一方ＮＯＲ回路Ｎ０Ｒ１の出力端に接続されたノー
ド１０６は“Ｌ”から′Ｈ”に変化し、これによりカッ
プリングｃａｐ３がノート１０７とカップ１ルグしてノ
ート１０７はＶ。ｃ十ＶＴｈ以上のあるレベルに昇圧さ
れる。したがって、トランジスタＮ７によって出力端Ｂ
ｏｏｔのレベルは〜’ｃｃとなる。
次に時刻ｔ７において入力信号’Ｎｌのレベルを“Ｈ”
から“Ｌ”に変化させ、時刻ｔ８において入力信号ＩＮ
２のレベルを“Ｈ”がら“Ｌ” ｔｘｉ化させると、ノ
ード１０１のレベルはキャパシタＣ８，■によってＶ。
から“Ｌ”に変化させ、時刻ｔ８において入力信号ＩＮ
２のレベルを“Ｈ”がら“Ｌ” ｔｘｉ化させると、ノ
ード１０１のレベルはキャパシタＣ８，■によってＶ。
ｃ−ＶＴｈ以下のあるレベルまで降圧する。その後時刻
ｔ９において入力信号”Ｎ３のレベルを“Ｈ”から“Ｌ
′に変化させると、ノード１０３のレベルはインバータ
回路ＩＮ〜、１によって“Ｈ″から“Ｈ″になり、ノー
ト１０６のレベルはインバータ回路１ 、Ｉ
、及びＮＶ２ ＮＶ３ ＮＯ’Ｒ回路Ｎ０Ｒ１によって“Ｈ”から“Ｌ”になる
。したかってキャパシタＣａｐ２かノード１０２とカッ
プリングするとともにキャパシタＣａｐ３かノード１０
７とカップリングする。これによりノード１０２はキャ
パシタｃａｐ２によってＶ からＶｃｃ十ＶＴｈ以上の
あるレベルに昇圧されＣ るとともに、ノード１０７はキャパシタｃａｐ３によっ
てＶＣＣのレベルに降圧される。この時（時刻ｔ９）、
入力信号Ｐｕ５ｈのレベルを“Ｌ”がら“Ｈ“に変化さ
せると、キャパシタｃａｐ４によって出力端Ｂｏｏｔの
レベルはＶ から■。ｃ＋■Ｔｈ以上のあるＣ レベルまで昇圧される。
ｔ９において入力信号”Ｎ３のレベルを“Ｈ”から“Ｌ
′に変化させると、ノード１０３のレベルはインバータ
回路ＩＮ〜、１によって“Ｈ″から“Ｈ″になり、ノー
ト１０６のレベルはインバータ回路１ 、Ｉ
、及びＮＶ２ ＮＶ３ ＮＯ’Ｒ回路Ｎ０Ｒ１によって“Ｈ”から“Ｌ”になる
。したかってキャパシタＣａｐ２かノード１０２とカッ
プリングするとともにキャパシタＣａｐ３かノード１０
７とカップリングする。これによりノード１０２はキャ
パシタｃａｐ２によってＶ からＶｃｃ十ＶＴｈ以上の
あるレベルに昇圧されＣ るとともに、ノード１０７はキャパシタｃａｐ３によっ
てＶＣＣのレベルに降圧される。この時（時刻ｔ９）、
入力信号Ｐｕ５ｈのレベルを“Ｌ”がら“Ｈ“に変化さ
せると、キャパシタｃａｐ４によって出力端Ｂｏｏｔの
レベルはＶ から■。ｃ＋■Ｔｈ以上のあるＣ レベルまで昇圧される。
その後時刻ｔ１０” １１’ ｔ１２においてそれぞ
れ入力信号■Ｎｌ”Ｎ２”Ｎ３のレベルを“Ｌ”から“
Ｈ”に変化させるとともに時刻ｔ１０において入力信号
Ｐｕ５ｈのレベルを“Ｈ”から“Ｌ”にするとプリチャ
ージ回路の出力端ＢｏｏｔはＶ のレベルとＣ なる。
れ入力信号■Ｎｌ”Ｎ２”Ｎ３のレベルを“Ｌ”から“
Ｈ”に変化させるとともに時刻ｔ１０において入力信号
Ｐｕ５ｈのレベルを“Ｈ”から“Ｌ”にするとプリチャ
ージ回路の出力端ＢｏｏｔはＶ のレベルとＣ なる。
上述したように従来のプリチャージ回路においては、電
源投入直後は出力端ＢｏｏｔのレベルはＶ。０−ＶＴｈ
以下であり、この時入力信号Ｐｕ５ｈのレベルが“Ｌ”
から“Ｈ”になっても出力端ＢｏｏｔのレベルはＶ。０
となって、正規のレベル（Ｖｏｏ十ＶＴｈ以上）よりも
低い。そして、このレベルダウンは電源電圧か低い程顕
著となり、プリチャージ回路を使用している装置、例え
ばＤＲＡＭの誤動作を引起す恐れかあった。
源投入直後は出力端ＢｏｏｔのレベルはＶ。０−ＶＴｈ
以下であり、この時入力信号Ｐｕ５ｈのレベルが“Ｌ”
から“Ｈ”になっても出力端ＢｏｏｔのレベルはＶ。０
となって、正規のレベル（Ｖｏｏ十ＶＴｈ以上）よりも
低い。そして、このレベルダウンは電源電圧か低い程顕
著となり、プリチャージ回路を使用している装置、例え
ばＤＲＡＭの誤動作を引起す恐れかあった。
また、正常な出力レベルとなるようにイニシャライズ動
作を行う必要かあるが、時刻ｔ１がら時刻ｔ２の間ては
ノード１０１のレベルは前述したようにフローティング
状態となっている。一般的にこのようなフローティング
状態のノードはカップリング等のために他のノートに追
従しゃすく、プリチャージ回路の誤動作の原因となって
いた。
作を行う必要かあるが、時刻ｔ１がら時刻ｔ２の間ては
ノード１０１のレベルは前述したようにフローティング
状態となっている。一般的にこのようなフローティング
状態のノードはカップリング等のために他のノートに追
従しゃすく、プリチャージ回路の誤動作の原因となって
いた。
本発明は上記問題点を考慮してなされたものであって、
イニシャライズ動作を行うことなく、正常動作するプリ
チャージ回路を提供することを目的とする。
イニシャライズ動作を行うことなく、正常動作するプリ
チャージ回路を提供することを目的とする。
（課題を解決するための手段）
本発明のブリシャーシ回路は、ゲート端子に第１の入力
信号が、ソース端子と基板端子に出カ信号かそれぞれ接
続された第１のＰチャンネルＭＯＳトランジスタと、ケ
ート端子に第１の入力信号が、ソース端子に接地電源が
、トレイン端子に第１のＰチャンネルＭＯＳトランジス
タのトルイン端子かそれぞれ接続されたＮチャンネルＭ
ＯＳトランジスタと、ケート端子に第１のＰチャンネル
ＭＯＳトランジスタのトレイン端子が、ソース端子に正
の電位供給源が、トレイン端子と基板端子に出力信号か
それぞれ接続された第２のＰチャンネルＭＯＳトランジ
スタと、 を備えていることを特徴とする。
信号が、ソース端子と基板端子に出カ信号かそれぞれ接
続された第１のＰチャンネルＭＯＳトランジスタと、ケ
ート端子に第１の入力信号が、ソース端子に接地電源が
、トレイン端子に第１のＰチャンネルＭＯＳトランジス
タのトルイン端子かそれぞれ接続されたＮチャンネルＭ
ＯＳトランジスタと、ケート端子に第１のＰチャンネル
ＭＯＳトランジスタのトレイン端子が、ソース端子に正
の電位供給源が、トレイン端子と基板端子に出力信号か
それぞれ接続された第２のＰチャンネルＭＯＳトランジ
スタと、 を備えていることを特徴とする。
（作 用）
このように構成された本発明のプリチャージ回路によれ
ば、第１のＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタからなるＣＭＯＳトランジスタの
入力端子に第１の入力信号か入力され、このＣＭＯＳト
ランジスタの出力か第２のＰチャネルＭＯ３Ｉ−ランジ
スタのゲート端子に送られる。これにより第２のＰチャ
ネルＭＯＳトランジスタのドレイン端子を本発明のプリ
チャージ回路の出力端子とすれば、本発明のプリチャー
ジ回路は電源投入直後から正常の動作を行い、イニシャ
ライス動作か不要となる。
ば、第１のＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタからなるＣＭＯＳトランジスタの
入力端子に第１の入力信号か入力され、このＣＭＯＳト
ランジスタの出力か第２のＰチャネルＭＯ３Ｉ−ランジ
スタのゲート端子に送られる。これにより第２のＰチャ
ネルＭＯＳトランジスタのドレイン端子を本発明のプリ
チャージ回路の出力端子とすれば、本発明のプリチャー
ジ回路は電源投入直後から正常の動作を行い、イニシャ
ライス動作か不要となる。
（実施例）
本発明によるプリチャージ回路の実施例を第１図に示す
。この実施例のプリチャージ回路は、ＮチャネルＭＯＳ
トランジスタ（以下、トランジスタという）Ｎ１及びＰ
チャネルＭＯＳトランジスタ（以下、トランジスタとも
いう）ＰｌからなるＣＭＯＳトランジスタと、Ｐチャネ
ルＭＯＳトランジスタＰ２と、ＮチャネルＭＯＳキャパ
シタ（以下キャパシタという）Ｃａｐｌとを備えている
。
。この実施例のプリチャージ回路は、ＮチャネルＭＯＳ
トランジスタ（以下、トランジスタという）Ｎ１及びＰ
チャネルＭＯＳトランジスタ（以下、トランジスタとも
いう）ＰｌからなるＣＭＯＳトランジスタと、Ｐチャネ
ルＭＯＳトランジスタＰ２と、ＮチャネルＭＯＳキャパ
シタ（以下キャパシタという）Ｃａｐｌとを備えている
。
トランジスタＰ２のソース端子は電源電圧■。０に接続
され、ドレイン端子は基板端子に接続されるとともにＣ
ＭＯＳインバータのトランジスタＰ１のソース端子に接
続されている。そしてトランジスタＰ２のゲート端子は
ＣＭＯＳインバータの出力端子であるトランジスタＰ１
とトランジスタＮ１の中間ノード１１に接続されている
。キャパシタＣの一端（出力端）はトランジスタＰ２ｐ
ｌ のトレイン端子とともに出力端子Ｂｏｏｔに接続されて
いる。そして、ＣＭＯＳインバータのトランジスタＮ１
のソース端子には接地電位ＶＳＳ（＝０）か付加され、
トランジスタＰ およびＮ１のケー■ トに入力信号ＩＮｌか付加される。キャパシタＣａｐ１
の入力端には入力信号Ｐｕ５ｈか付加される。
され、ドレイン端子は基板端子に接続されるとともにＣ
ＭＯＳインバータのトランジスタＰ１のソース端子に接
続されている。そしてトランジスタＰ２のゲート端子は
ＣＭＯＳインバータの出力端子であるトランジスタＰ１
とトランジスタＮ１の中間ノード１１に接続されている
。キャパシタＣの一端（出力端）はトランジスタＰ２ｐ
ｌ のトレイン端子とともに出力端子Ｂｏｏｔに接続されて
いる。そして、ＣＭＯＳインバータのトランジスタＮ１
のソース端子には接地電位ＶＳＳ（＝０）か付加され、
トランジスタＰ およびＮ１のケー■ トに入力信号ＩＮｌか付加される。キャパシタＣａｐ１
の入力端には入力信号Ｐｕ５ｈか付加される。
次に上述のプリチャージ回路の動作を第２図を参照して
説明する。電源が投入された直後の初期状態（時刻ｔ
）において入力信号ＩＮｌのレベルはＶ １すなわち“
Ｈ”の状態であって、入力信Ｃ 号Ｐｕ５ｈのレベルは零、すなわち“Ｌ”の状態である
とする。するとＣＭＯＳインバータのトランジスタＰ
はＯＦＦ、 トランジスタＮ１はＯＮしてノード１１の
レベルは接地レベル■ 、すなわちＳ “Ｌ″となる。これによりトランジスタＰ２かＯＮして
出力端子Ｂｏｏｔの電位レベルは■ となる。
説明する。電源が投入された直後の初期状態（時刻ｔ
）において入力信号ＩＮｌのレベルはＶ １すなわち“
Ｈ”の状態であって、入力信Ｃ 号Ｐｕ５ｈのレベルは零、すなわち“Ｌ”の状態である
とする。するとＣＭＯＳインバータのトランジスタＰ
はＯＦＦ、 トランジスタＮ１はＯＮしてノード１１の
レベルは接地レベル■ 、すなわちＳ “Ｌ″となる。これによりトランジスタＰ２かＯＮして
出力端子Ｂｏｏｔの電位レベルは■ となる。
Ｃ
その後時刻１ （＞１０）において入力信号ＩＮ１
のレベルか“Ｌ”に変化すると、トランジスタＮ かＯ
ＦＦするとともにトランジスタＰ１かＯＮしてノード１
１のレベルか“Ｌ”から“Ｈ”になり、トランジスタＰ
２かＯＦＦする。しかし出力端子Ｂｏｏｔは基板端子に
も接続されているため、その電位レベルは変化せず、■
の状態を保つ。
のレベルか“Ｌ”に変化すると、トランジスタＮ かＯ
ＦＦするとともにトランジスタＰ１かＯＮしてノード１
１のレベルか“Ｌ”から“Ｈ”になり、トランジスタＰ
２かＯＦＦする。しかし出力端子Ｂｏｏｔは基板端子に
も接続されているため、その電位レベルは変化せず、■
の状態を保つ。
Ｃ
そして時刻１２ （＞１１）において入力信号Ｐｕ５ｈ
のレベルが“Ｌ”から“Ｈ″に変化するとキャパシタＣ
ａｐｌか出力端子Ｂｏｏｔとカップリングして出力端子
Ｂｏｏｔの電位レベルをＶ。ｏ十ＶＴｈ以上のレベルま
で昇圧する。この時ノード１１のレベルはトランジスタ
Ｐ１を介して出力端子Ｂｏｏｔのレベルとほぼ同レベル
まで充電される。これにより出力端子Ｂｏｏｔの電位は
トランジスタＰ２を介してトランジスタＰ２のソース側
に接続されている電源に放電されることはない。
のレベルが“Ｌ”から“Ｈ″に変化するとキャパシタＣ
ａｐｌか出力端子Ｂｏｏｔとカップリングして出力端子
Ｂｏｏｔの電位レベルをＶ。ｏ十ＶＴｈ以上のレベルま
で昇圧する。この時ノード１１のレベルはトランジスタ
Ｐ１を介して出力端子Ｂｏｏｔのレベルとほぼ同レベル
まで充電される。これにより出力端子Ｂｏｏｔの電位は
トランジスタＰ２を介してトランジスタＰ２のソース側
に接続されている電源に放電されることはない。
その後時刻ｔ において入力信号■ＮＬのレベルを“Ｌ
′から“Ｈ”に、入力信号Ｐｕ５ｈのレベルを“Ｈ”か
ら“Ｌ″にすると、トランジスタＰ１かＯＦＦ、ｈラン
ジスタＮ がＯＮしてノード１１■ のレベルが“Ｌ′になり、これによりトランジスタＰ２
がＯＮして出力端子ＢｏｏｔのレベルはＶ。０となる。
′から“Ｈ”に、入力信号Ｐｕ５ｈのレベルを“Ｈ”か
ら“Ｌ″にすると、トランジスタＰ１かＯＦＦ、ｈラン
ジスタＮ がＯＮしてノード１１■ のレベルが“Ｌ′になり、これによりトランジスタＰ２
がＯＮして出力端子ＢｏｏｔのレベルはＶ。０となる。
以上説明したことにより本実施例のプリチャージ回路は
電源投入直後から正常な動作か行われ、イニシャライズ
の動作か不要となる。
電源投入直後から正常な動作か行われ、イニシャライズ
の動作か不要となる。
尚、ＣＭＯＳインバータを使用しているため、ハイフロ
ティング状態となるノードは存在しない。
ティング状態となるノードは存在しない。
又、従来のプリチャージ回路に比べて回路構成が簡単に
なる。
なる。
本発明によれば、イニシャライズ動作を行うことなく、
正常の動作をすることができる。
正常の動作をすることができる。
第１図は本発明のプリチャージ回路の実施例を示す回路
図、第２図は第１図に示す実施例の動作を説明するタイ
ムチャート、第３図は従来のプリチャージ回路を示す回
路図、第４図は従来のプリチャージ回路の動作を説明す
るタイムチャートである。 Ｐｌ、Ｐ２・・・ＰチャネルＭＯ５）ランジスタ、Ｎ１
・・・チャネルＭＯＳトランジスタ、Ｃａｐｌ・・・Ｎ
チャ早ルｋｉＯｓキャパシタ、■＼ｌ、 ｐ ｕ ｓ
ｈ 入力信号、Ｂｏｏ ｔ・出力端子。 出願人代理人 佐 藤 −雄
図、第２図は第１図に示す実施例の動作を説明するタイ
ムチャート、第３図は従来のプリチャージ回路を示す回
路図、第４図は従来のプリチャージ回路の動作を説明す
るタイムチャートである。 Ｐｌ、Ｐ２・・・ＰチャネルＭＯ５）ランジスタ、Ｎ１
・・・チャネルＭＯＳトランジスタ、Ｃａｐｌ・・・Ｎ
チャ早ルｋｉＯｓキャパシタ、■＼ｌ、 ｐ ｕ ｓ
ｈ 入力信号、Ｂｏｏ ｔ・出力端子。 出願人代理人 佐 藤 −雄
Claims (1)
- 【特許請求の範囲】 １）ゲート端子に第１の入力信号が、ソース端子と基板
端子に出力信号がそれぞれ接続された第１のＰチャンネ
ルＭＯＳトランジスタと、 ゲート端子に前記第１の入力信号が、ソース端子に接地
電源か、ドレイン端子に前記第１のＰチャンネルＭＯＳ
トランジスタのドレイン端子がそれぞれ接続されたＮチ
ャンネルＭＯＳトランジスタと、 ゲート端子に前記第１のＰチャンネルＭＯＳトランジス
タのドレイン端子が、ソース端子に正の電位供給源が、
ドレイン端子と基板端子に前記出力信号がそれぞれ接続
された第２のＰチャンネルＭＯＳトランジスタと、 を備えていることを特徴とするプリチャージ回路。 ２）一端に第２の入力信号が、他端に前記出力信号がそ
れぞれ接続されたＮチャンネルＭＯＳキャパシタを備え
、 第２の入力信号が接地レベルの時、第１の入力信号が正
の電位供給源レベルであり、第２の入力信号が正の電位
供給源レベルに立ち上がる直前に、第１の入力信号が接
地レベルに立ち下がることを特徴とする請求項１記載プ
リチャージ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336070A JPH04205994A (ja) | 1990-11-30 | 1990-11-30 | プリチャージ回路 |
| US07/799,960 US5212415A (en) | 1990-11-30 | 1991-11-29 | Precharge circuit |
| KR1019910021919A KR960006882B1 (ko) | 1990-11-30 | 1991-11-30 | 선충전 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336070A JPH04205994A (ja) | 1990-11-30 | 1990-11-30 | プリチャージ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04205994A true JPH04205994A (ja) | 1992-07-28 |
Family
ID=18295385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2336070A Pending JPH04205994A (ja) | 1990-11-30 | 1990-11-30 | プリチャージ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5212415A (ja) |
| JP (1) | JPH04205994A (ja) |
| KR (1) | KR960006882B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940005691B1 (ko) * | 1991-10-25 | 1994-06-22 | 삼성전자 주식회사 | 기판전압 발생 장치의 차아지 펌프회로 |
| US5644266A (en) * | 1995-11-13 | 1997-07-01 | Chen; Ming-Jer | Dynamic threshold voltage scheme for low voltage CMOS inverter |
| US5828259A (en) * | 1996-11-18 | 1998-10-27 | International Business Machines Corporation | Method and apparatus for reducing disturbances on an integrated circuit |
| EP0875991A1 (de) * | 1997-04-25 | 1998-11-04 | Philips Patentverwaltung GmbH | Schaltungsanordnung zur Generierung eines elektronisch gesteuerten Widerstandes |
| EP0887931A1 (en) * | 1997-06-24 | 1998-12-30 | STMicroelectronics S.r.l. | Protection circuit for controlling the gate voltage of a high voltage LDMOS transistor |
| JP3501705B2 (ja) * | 2000-01-11 | 2004-03-02 | 沖電気工業株式会社 | ドライバー回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900012436A (ko) * | 1989-01-25 | 1990-08-04 | 미다 가쓰시게 | 논리 회로 |
| JPH02215154A (ja) * | 1989-02-16 | 1990-08-28 | Toshiba Corp | 電圧制御回路 |
-
1990
- 1990-11-30 JP JP2336070A patent/JPH04205994A/ja active Pending
-
1991
- 1991-11-29 US US07/799,960 patent/US5212415A/en not_active Expired - Lifetime
- 1991-11-30 KR KR1019910021919A patent/KR960006882B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5212415A (en) | 1993-05-18 |
| KR960006882B1 (ko) | 1996-05-23 |
| KR920010907A (ko) | 1992-06-27 |
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