JPS6347176B2 - - Google Patents
Info
- Publication number
- JPS6347176B2 JPS6347176B2 JP56131002A JP13100281A JPS6347176B2 JP S6347176 B2 JPS6347176 B2 JP S6347176B2 JP 56131002 A JP56131002 A JP 56131002A JP 13100281 A JP13100281 A JP 13100281A JP S6347176 B2 JPS6347176 B2 JP S6347176B2
- Authority
- JP
- Japan
- Prior art keywords
- bus line
- circuit
- potential
- precharge
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018557—Coupling arrangements; Impedance matching circuits
Description
【発明の詳細な説明】
本発明は、バスラインを用いてデータを転送す
るバスライン駆動回路に関する。
るバスライン駆動回路に関する。
通常、集積回路において、データ転送にバスラ
インを利用する方法は非常によく用いられ、特に
マイクロコンピユータのシステムを構成する大規
模集積回路LSIにおいて顕著である。このような
バスラインを介してデータを転送するバスライン
駆動回路の従来例を第１図に示す。
インを利用する方法は非常によく用いられ、特に
マイクロコンピユータのシステムを構成する大規
模集積回路LSIにおいて顕著である。このような
バスラインを介してデータを転送するバスライン
駆動回路の従来例を第１図に示す。
第１図のバスライン駆動回路においては、Ｎチ
ヤンネルMOS―FETにより構成され、４ビツト
のバスライン１の場合を示している。図におい
て、各ビツトのバスラインDB０〜DB３にはプ
リチヤージ回路２と入出力回路３とが接続されて
いる。この入出力回路３は、演算回路、記憶回路
４等のデータバスに所定データを出力したり、デ
ータバスからデータを入力したりするためのイン
ターフエース用の回路である。バスライン１に対
するプリチヤージは第２図のタイムチヤートに示
すように１ステート毎に毎回行なわれ、プリチヤ
ージクロツクφPを受けたプリチヤージ回路２に
よりバスライン１を“１”レベルに持ち上げる。
すなわち、プリチヤージクロツクφPが“１”レ
ベルの時がプリチヤージ期間で、“０”レベルの
時がデータ成立期間である。つまり、プリチヤー
ジ期間にプリチヤージ回路２はバスライン１に
“１”レベル信号を出力し、データ成立期間には
高インピーダンス出力となる。一方、入出力回路
３の各出力トランジスタT1〜T4はプリチヤージ
期間に高インピーダンス出力となり、データ成立
期間には出力したいデータが“０”の時のみロー
レベル電位をバスライン１に供給し、出力したい
データが“１”の時に高インピーダンス出力とな
るように構成されている。従つて、データ成立期
間に必要な“１”のデータは、プリチヤージ期間
に供給された“１”レベルの電荷をダイナミツク
的に保持することによつて作られる。また、入出
力回路３の入力部は、書き込みクロツク信号φW
によつてデータを入力させたいステート時のデー
タ成立期間の間だけバスライン１と連結され、そ
れ以外の時はバスライン１から切り離されるよう
に構成されている。
ヤンネルMOS―FETにより構成され、４ビツト
のバスライン１の場合を示している。図におい
て、各ビツトのバスラインDB０〜DB３にはプ
リチヤージ回路２と入出力回路３とが接続されて
いる。この入出力回路３は、演算回路、記憶回路
４等のデータバスに所定データを出力したり、デ
ータバスからデータを入力したりするためのイン
ターフエース用の回路である。バスライン１に対
するプリチヤージは第２図のタイムチヤートに示
すように１ステート毎に毎回行なわれ、プリチヤ
ージクロツクφPを受けたプリチヤージ回路２に
よりバスライン１を“１”レベルに持ち上げる。
すなわち、プリチヤージクロツクφPが“１”レ
ベルの時がプリチヤージ期間で、“０”レベルの
時がデータ成立期間である。つまり、プリチヤー
ジ期間にプリチヤージ回路２はバスライン１に
“１”レベル信号を出力し、データ成立期間には
高インピーダンス出力となる。一方、入出力回路
３の各出力トランジスタT1〜T4はプリチヤージ
期間に高インピーダンス出力となり、データ成立
期間には出力したいデータが“０”の時のみロー
レベル電位をバスライン１に供給し、出力したい
データが“１”の時に高インピーダンス出力とな
るように構成されている。従つて、データ成立期
間に必要な“１”のデータは、プリチヤージ期間
に供給された“１”レベルの電荷をダイナミツク
的に保持することによつて作られる。また、入出
力回路３の入力部は、書き込みクロツク信号φW
によつてデータを入力させたいステート時のデー
タ成立期間の間だけバスライン１と連結され、そ
れ以外の時はバスライン１から切り離されるよう
に構成されている。
通常、１つのLSIの中に上記入出力回路３は多
数存在するが、プリチヤージ回路２は１個しかな
い。従つて、プリチヤージ用のトランジスタT5
〜T8のコンダクタンスを増加するために、その
トランジスタの幅方向の大きさを多少増加しても
全体の面積が増加することは殆んどない。ところ
が、入出力回路３の出力用トランジスタT1〜T4
は１つのLSIの内部に少なくとも10個、多い場合
には30個以上も存在する。しかも、高速化を図つ
た場合、この出力用トランジスタT1〜T4のコン
ダクタンスを増加させるため、そのトランジスタ
の幅を大きく設計しておかなければならない。そ
のために、チツプサイズが増加することは避けら
れないばかりか、この出力用トランジスタT1〜
T4のトランジスタ幅を大きくすることはそれだ
けドレイン領域の面積が大きくなり、その結果バ
スライン１に付加される容量が増加するための高
速化には不利となる。
数存在するが、プリチヤージ回路２は１個しかな
い。従つて、プリチヤージ用のトランジスタT5
〜T8のコンダクタンスを増加するために、その
トランジスタの幅方向の大きさを多少増加しても
全体の面積が増加することは殆んどない。ところ
が、入出力回路３の出力用トランジスタT1〜T4
は１つのLSIの内部に少なくとも10個、多い場合
には30個以上も存在する。しかも、高速化を図つ
た場合、この出力用トランジスタT1〜T4のコン
ダクタンスを増加させるため、そのトランジスタ
の幅を大きく設計しておかなければならない。そ
のために、チツプサイズが増加することは避けら
れないばかりか、この出力用トランジスタT1〜
T4のトランジスタ幅を大きくすることはそれだ
けドレイン領域の面積が大きくなり、その結果バ
スライン１に付加される容量が増加するための高
速化には不利となる。
本発明は上記の事情に鑑みてなされたもので、
LSIのチツプサイズを増加することなしに高速で
バスラインを駆動し得る簡単なバスライン駆動回
路を提供することを目的とする。
LSIのチツプサイズを増加することなしに高速で
バスラインを駆動し得る簡単なバスライン駆動回
路を提供することを目的とする。
以下、図面を参照して本発明の一実施例を説明
する。第３図のバスライン駆動回路では、前述と
同様４ビツトの場合を示しており、さらにバスラ
イン１にプリチヤージ回路２と入出力回路３が前
述同様に接続されている。本回路は、更にバスラ
イン１に正帰還回路５が新たに接続されることを
特徴としている。この正帰還回路５は、バスライ
ンのプリチヤージ電位に対して所定の偏差を有す
る基準電位とバスラインの電位とを比較する比較
回路と、この比較回路の出力によつて制御され、
バスラインの電位が上記基準電位より大きい場合
には高インピーダンス状態であり、基準電位より
も小さくなると低インピーダンス状態となつてバ
スラインを所定電位に接続する回路とにより構成
される。この正帰還回路５の出力は、バスライン
１のプリチヤージ期間には出力させないように設
計されている。つまり、プリチヤージ期間はその
出力を高インピーダンス状態とするように回路設
計されている。第３図では、各正帰還回路５1〜
５4は、インバータI1によつてプリチヤージ信号
φPを反転した反転プリチヤージ信号φPでオンす
るアナログスイツチトランジスタST1〜ST4をそ
れぞれ介して各バスラインDB０〜DB３に接続
されている。
する。第３図のバスライン駆動回路では、前述と
同様４ビツトの場合を示しており、さらにバスラ
イン１にプリチヤージ回路２と入出力回路３が前
述同様に接続されている。本回路は、更にバスラ
イン１に正帰還回路５が新たに接続されることを
特徴としている。この正帰還回路５は、バスライ
ンのプリチヤージ電位に対して所定の偏差を有す
る基準電位とバスラインの電位とを比較する比較
回路と、この比較回路の出力によつて制御され、
バスラインの電位が上記基準電位より大きい場合
には高インピーダンス状態であり、基準電位より
も小さくなると低インピーダンス状態となつてバ
スラインを所定電位に接続する回路とにより構成
される。この正帰還回路５の出力は、バスライン
１のプリチヤージ期間には出力させないように設
計されている。つまり、プリチヤージ期間はその
出力を高インピーダンス状態とするように回路設
計されている。第３図では、各正帰還回路５1〜
５4は、インバータI1によつてプリチヤージ信号
φPを反転した反転プリチヤージ信号φPでオンす
るアナログスイツチトランジスタST1〜ST4をそ
れぞれ介して各バスラインDB０〜DB３に接続
されている。
第４図は前記正帰還回路の具体的回路例を示し
ている。この正帰還回路５ではコンパレータ６を
用いており、バスライン１の電位と電源VCCおよ
び接地間に直列接続する抵抗R1，R2の相互接続
点に得られる電位Vgとをコンパレータ６にて比
較し、比較の結果、バスラインDB０の電位レベ
ルが電位Vgよりも大きい時、その出力は電源VCC
レベルを保持し、バスラインDB０の電位レベル
が電位Vgよりも小さくなつた時、その出力は急
速に接地レベルとなる。このコンパレータ６の出
力はノア回路７の一方入力端に入力され、このノ
ア回路７の他方入力端にはプリチヤージ信号φP
が入力されている。このノア回路７の出力端は、
ドレインがバスラインDB０に、ソースが接地に
それぞれ接続されるＮチヤンネルMOSトランジ
スタT9のゲートに接続される。バスライン１の
その他のビツトDB１〜DB３も上述同様の正帰
還回路が接続される。
ている。この正帰還回路５ではコンパレータ６を
用いており、バスライン１の電位と電源VCCおよ
び接地間に直列接続する抵抗R1，R2の相互接続
点に得られる電位Vgとをコンパレータ６にて比
較し、比較の結果、バスラインDB０の電位レベ
ルが電位Vgよりも大きい時、その出力は電源VCC
レベルを保持し、バスラインDB０の電位レベル
が電位Vgよりも小さくなつた時、その出力は急
速に接地レベルとなる。このコンパレータ６の出
力はノア回路７の一方入力端に入力され、このノ
ア回路７の他方入力端にはプリチヤージ信号φP
が入力されている。このノア回路７の出力端は、
ドレインがバスラインDB０に、ソースが接地に
それぞれ接続されるＮチヤンネルMOSトランジ
スタT9のゲートに接続される。バスライン１の
その他のビツトDB１〜DB３も上述同様の正帰
還回路が接続される。
上記回路の動作を第５図のバスライン電位波形
図を参照して説明する。バスライン１のプリチヤ
ージ期間ではプリチヤージ信号φPは“１”とな
り、ノア回路７の出力は“０”となるためトラン
ジスタT9はオンせず、従つてこの正帰還回路５
はバスライン１とは切り離される。この時、バス
ライン１は電源VCCレベル、つまりハイレベルに
なる。プリチヤージ期間が終了し、データ成立期
間になるとプリチヤージ信号φP＝“０”となるた
め、トランジスタT9はノア回路７を介してコン
パレータ６にコントロールされることになる。こ
のデータ成立期間にバスライン１に接続された入
出力回路がローレベルを出力すると、バスライン
１の電位は徐々に接地レベルに下がる。その時、
バスライン１の電位がVg電位よりも小さくなつ
た直後コンパレータ６は急速にローレベルを出力
するため、ノア回路７の出力は急速にハイレベル
となつてトランジスタT9をオンさせ、これによ
つてデータバスDB０の電位が下降するのを強力
に助ける。従つて、バスライン１の電位は第５図
に示すようにVg電位まで下がつた後、急速に接
地電位に向う。図において、曲線L1は正帰還回
路を有する本発明の回路の場合であり、曲線L2
は正帰還回路のない従来の回路の場合についての
バスライン電位変化を示している。もし、どの入
出回路３もローレベルを出力しないときは、バス
ライン１はハイレベルをダイナミツク的に保持
し、正帰還回路５の出力はトランジスタT9がオ
フとなる高インピーダンス状態となる。
図を参照して説明する。バスライン１のプリチヤ
ージ期間ではプリチヤージ信号φPは“１”とな
り、ノア回路７の出力は“０”となるためトラン
ジスタT9はオンせず、従つてこの正帰還回路５
はバスライン１とは切り離される。この時、バス
ライン１は電源VCCレベル、つまりハイレベルに
なる。プリチヤージ期間が終了し、データ成立期
間になるとプリチヤージ信号φP＝“０”となるた
め、トランジスタT9はノア回路７を介してコン
パレータ６にコントロールされることになる。こ
のデータ成立期間にバスライン１に接続された入
出力回路がローレベルを出力すると、バスライン
１の電位は徐々に接地レベルに下がる。その時、
バスライン１の電位がVg電位よりも小さくなつ
た直後コンパレータ６は急速にローレベルを出力
するため、ノア回路７の出力は急速にハイレベル
となつてトランジスタT9をオンさせ、これによ
つてデータバスDB０の電位が下降するのを強力
に助ける。従つて、バスライン１の電位は第５図
に示すようにVg電位まで下がつた後、急速に接
地電位に向う。図において、曲線L1は正帰還回
路を有する本発明の回路の場合であり、曲線L2
は正帰還回路のない従来の回路の場合についての
バスライン電位変化を示している。もし、どの入
出回路３もローレベルを出力しないときは、バス
ライン１はハイレベルをダイナミツク的に保持
し、正帰還回路５の出力はトランジスタT9がオ
フとなる高インピーダンス状態となる。
上述したようにバスライン１に正帰還回路５を
接続したバスライン駆動回路によれば、バスライ
ンの駆動を高速に行なうことができる。この正帰
還回路は１本のバスラインに１回路あればよいの
で、この回路が存在するためにチツプサイズが大
幅に増加することはない。しかも本回路では、入
出力回路３が多数存在した場合でも、高速化のた
めに入出力回路の出力バツフアの幅方向の大きさ
を特別に大きくする必要がないため、チツプサイ
ズの増大を防止することに関して非常に有効であ
る。また、ノイズ等の原因でバイラインの電位が
多少変動しても、正帰還回路はバイスラインの電
位が基準電位よりも小さくなるまでは動作しない
ので、ノイズによる誤動作を防止することができ
る。
接続したバスライン駆動回路によれば、バスライ
ンの駆動を高速に行なうことができる。この正帰
還回路は１本のバスラインに１回路あればよいの
で、この回路が存在するためにチツプサイズが大
幅に増加することはない。しかも本回路では、入
出力回路３が多数存在した場合でも、高速化のた
めに入出力回路の出力バツフアの幅方向の大きさ
を特別に大きくする必要がないため、チツプサイ
ズの増大を防止することに関して非常に有効であ
る。また、ノイズ等の原因でバイラインの電位が
多少変動しても、正帰還回路はバイスラインの電
位が基準電位よりも小さくなるまでは動作しない
ので、ノイズによる誤動作を防止することができ
る。
第６図及び第７図はそれぞれ本発明の他の実施
例に係る正帰還回路を示している。すなわち、第
６図の回路は、ドレインが電源VDDに接続され、
ゲートが電源VDDと接地との間に直列接続された
抵抗R1，R2の相互接続点に接続されるＮチヤン
ネルMOSトランジスタT10と、このトランジスタ
T10のソースにドレインが、ソースが接地に、ゲ
ートがデータバスDBiにそれぞれ接続されるＮチ
ヤンネルトランジスタT11と、ソースが接地に接
続され、ゲートがインバータH1を介したプリチ
ヤージ信号φPに接続されるＮチヤンネルトラン
ジスタT12と、このトランジスタT12のドレイン
にソースが接続され、ドレインが上記データバス
DBiに、ゲートが上記トランジスタT10，T11の相
互接続点にそれぞれ接続されるＮチヤンネルトラ
ンジスタT13と、ドレインが電源VDDに、ソース
が上記データバスDBiに、ゲートがプリチヤージ
信号φPにそれぞれ接続されるＰチヤンネルトラ
ンジスタT14にて構成されている。つまりトラン
ジスタT10，T11にてコンパレータを、トランジ
スタT12，T13にてノア回路を構成している。従
つて、この回路も前述した第４図の回路と同様の
動作をし、その効果もまた同様である。
例に係る正帰還回路を示している。すなわち、第
６図の回路は、ドレインが電源VDDに接続され、
ゲートが電源VDDと接地との間に直列接続された
抵抗R1，R2の相互接続点に接続されるＮチヤン
ネルMOSトランジスタT10と、このトランジスタ
T10のソースにドレインが、ソースが接地に、ゲ
ートがデータバスDBiにそれぞれ接続されるＮチ
ヤンネルトランジスタT11と、ソースが接地に接
続され、ゲートがインバータH1を介したプリチ
ヤージ信号φPに接続されるＮチヤンネルトラン
ジスタT12と、このトランジスタT12のドレイン
にソースが接続され、ドレインが上記データバス
DBiに、ゲートが上記トランジスタT10，T11の相
互接続点にそれぞれ接続されるＮチヤンネルトラ
ンジスタT13と、ドレインが電源VDDに、ソース
が上記データバスDBiに、ゲートがプリチヤージ
信号φPにそれぞれ接続されるＰチヤンネルトラ
ンジスタT14にて構成されている。つまりトラン
ジスタT10，T11にてコンパレータを、トランジ
スタT12，T13にてノア回路を構成している。従
つて、この回路も前述した第４図の回路と同様の
動作をし、その効果もまた同様である。
第７図の回路では、ドレインが電源VDDに、ゲ
ートがデータバスDBiにそれぞれ接続されるＰチ
ヤンネルMOSトランジスタT15と、ゲートがこの
トランジスタT15のソースに、ソースが接地に、
ドレインが上記データバスDBiにそれぞれ接続さ
れるＮチヤンネルMOSトランジスタT16との
CMOS回路（相補形MOS回路）にてコンパレー
タを構成し、さらにドレインが上記トランジスタ
T15のソース及びトランジスタT16のゲートに、
ソースが接地に、ゲートがプリチヤージ信号φP
に接続されるＮチヤンネルトランジスタT17と、
ドレインが電源VDDに、ソースが上記データバス
CBiに、ゲートがインバーターI1を介してプリチ
ヤージ信号φPにそれぞれ接続されるＰチヤンネ
ルMOSトランジスタT18とを有している。この回
路では、前述したVg電位に相当するものは、Ｐ
チヤンネルMOSトランジスタT15の閾値をVthと
すると（VDD―Vth）なる値である。この場合も
前述した第４図の回路と同様の動作をし、またそ
の効果も同様である。
ートがデータバスDBiにそれぞれ接続されるＰチ
ヤンネルMOSトランジスタT15と、ゲートがこの
トランジスタT15のソースに、ソースが接地に、
ドレインが上記データバスDBiにそれぞれ接続さ
れるＮチヤンネルMOSトランジスタT16との
CMOS回路（相補形MOS回路）にてコンパレー
タを構成し、さらにドレインが上記トランジスタ
T15のソース及びトランジスタT16のゲートに、
ソースが接地に、ゲートがプリチヤージ信号φP
に接続されるＮチヤンネルトランジスタT17と、
ドレインが電源VDDに、ソースが上記データバス
CBiに、ゲートがインバーターI1を介してプリチ
ヤージ信号φPにそれぞれ接続されるＰチヤンネ
ルMOSトランジスタT18とを有している。この回
路では、前述したVg電位に相当するものは、Ｐ
チヤンネルMOSトランジスタT15の閾値をVthと
すると（VDD―Vth）なる値である。この場合も
前述した第４図の回路と同様の動作をし、またそ
の効果も同様である。
以上説明したように本発明によれば、LSIのチ
ツプサイズを増加することなしに高速でバスライ
ンを駆動し得る簡単なバスライン駆動回路が提供
できる。
ツプサイズを増加することなしに高速でバスライ
ンを駆動し得る簡単なバスライン駆動回路が提供
できる。
第１図は従来のバスライン駆動回路の構成図、
第２図は第１図の回路動作を説明するためのタイ
ムチヤート、第３図は本発明の一実施例に係るバ
スライン駆動回路の構成図、第４図は第３図の正
帰還回路の具体的回路構成図、第５図は第４図の
回路動作を説明するためのバスライン電位変化波
形図、第６図及び第７図はそれぞれ本発明の他の
実施例に係る正帰還回路の構成図である。 １……バスライン、２……プリチヤージ回路、
３……入出力回路、４……演算回路（記憶回路）、
５……正帰還回路、６……コンパレータ、７……
ノア回路、DB０〜DB３，DBi……データバス、
T1〜T18……トランジスタ、I1……インバータ、
R1，R2……抵抗。
第２図は第１図の回路動作を説明するためのタイ
ムチヤート、第３図は本発明の一実施例に係るバ
スライン駆動回路の構成図、第４図は第３図の正
帰還回路の具体的回路構成図、第５図は第４図の
回路動作を説明するためのバスライン電位変化波
形図、第６図及び第７図はそれぞれ本発明の他の
実施例に係る正帰還回路の構成図である。 １……バスライン、２……プリチヤージ回路、
３……入出力回路、４……演算回路（記憶回路）、
５……正帰還回路、６……コンパレータ、７……
ノア回路、DB０〜DB３，DBi……データバス、
T1〜T18……トランジスタ、I1……インバータ、
R1，R2……抵抗。
Claims (1)
- 【特許請求の範囲】 １ プリチヤージ期間とデータ成立期間を１サイ
クルとして動作し、データの転送を司るバスライ
ンと、このバスラインを上記プリチヤージ期間に
プリチヤージするプリチヤージ回路と、上記バス
ラインに接続されデータの受け渡しを行なう入出
力回路とを具備し、バイラインを駆動してデータ
を転送するバスライン駆動回路において、 上記バスラインのプリチヤージ電位に対してそ
の電位より下方の所定の偏差を有する基準電位と
上記バスラインの電位とを比較する比較回路と、 上記データ成立期間において上記比較回路の出
力によつて制御され、上記バスラインの電位が上
記基準電位より大きい場合には高インピーダンス
状態であり、上記基準電位よりも小さくなると低
インピーダンス状態となつて上記バスラインを所
定電位に接続する回路とを具備し、前記バスライ
ンのデータ伝達の高速化を図つたことを特徴とす
るバスライン駆動回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131002A JPS5833739A (ja) | 1981-08-21 | 1981-08-21 | バスライン駆動回路 |
| US06/398,892 US4486753A (en) | 1981-08-21 | 1982-07-16 | Bus line drive circuit |
| DE19823228013 DE3228013A1 (de) | 1981-08-21 | 1982-07-27 | Treiberschaltung fuer eine sammelleitung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131002A JPS5833739A (ja) | 1981-08-21 | 1981-08-21 | バスライン駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833739A JPS5833739A (ja) | 1983-02-28 |
| JPS6347176B2 true JPS6347176B2 (ja) | 1988-09-20 |
Family
ID=15047649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131002A Granted JPS5833739A (ja) | 1981-08-21 | 1981-08-21 | バスライン駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4486753A (ja) |
| JP (1) | JPS5833739A (ja) |
| DE (1) | DE3228013A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02104278U (ja) * | 1989-02-08 | 1990-08-20 | ||
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