JP2521522B2 - 信号伝送回路 - Google Patents
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- H03K5/02—Shaping pulses by amplifying
- H03K5/026—Shaping pulses by amplifying with a bidirectional operation
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号伝送回路に関し、更に詳述すれば、信号
伝送線をプリチャージし、このチャージを維持するか放
電するか（接地電位に接続するか）により信号を伝送す
るように構成された信号伝送回路に関する。
伝送線をプリチャージし、このチャージを維持するか放
電するか（接地電位に接続するか）により信号を伝送す
るように構成された信号伝送回路に関する。
〔従来の技術〕 第５図は従来の一般的なプリチャージ方式の信号伝送
回路の構成を示す模式的回路図である。
回路の構成を示す模式的回路図である。
図中１は信号伝送線（バス）であり、Ｐチャネル型MO
Sトランジスタ２を介して電源電位Vccに、コンデンサＣ
を介して接地電位に接続されている。
Sトランジスタ２を介して電源電位Vccに、コンデンサＣ
を介して接地電位に接続されている。
この信号伝送線１には、信号を送信するデータラッチ
３及び信号を受信するレジスタ４がそれぞれ接続されて
いる。
３及び信号を受信するレジスタ４がそれぞれ接続されて
いる。
データラッチ３は、一端を接地電位にまた他端をＮチ
ャネル型MOSトランジスタ６の一端に接続されたＮチャ
ネル型MOSトランジスタ５のゲート端子に接続されてお
り、Ｎチャネル型MOSトランジスタ６の他端は信号伝送
線１に、またゲート端子はANDゲート７の出力端子に接
続されている。
ャネル型MOSトランジスタ６の一端に接続されたＮチャ
ネル型MOSトランジスタ５のゲート端子に接続されてお
り、Ｎチャネル型MOSトランジスタ６の他端は信号伝送
線１に、またゲート端子はANDゲート７の出力端子に接
続されている。
ANDゲート７は２入力であり、一方の入力には信号を
信号伝送線１へ出力させるための出力クロックが、また
他方の入力にはこのANDゲート７が接続されているデー
タラッチ３から信号を出力させるための選択信号がそれ
ぞれ与えられている。
信号伝送線１へ出力させるための出力クロックが、また
他方の入力にはこのANDゲート７が接続されているデー
タラッチ３から信号を出力させるための選択信号がそれ
ぞれ与えられている。
一方、レジスタ４は一端を信号伝送線１に接続された
Ｎチャネル型MOSトランジスタ８の他端に接続されてい
る。このＮチャネル型MOSトランジスタ８のゲート端子
には、信号を信号伝送線１から取込むための入力クロッ
クが与えられている。
Ｎチャネル型MOSトランジスタ８の他端に接続されてい
る。このＮチャネル型MOSトランジスタ８のゲート端子
には、信号を信号伝送線１から取込むための入力クロッ
クが与えられている。
このような従来のプリチャージ方式の信号伝送回路の
動作は以下の如くである。
動作は以下の如くである。
第６図（ａ）に示す如く、プリチャージ期間において
ローレベル，信号伝送期間においてハイレベルとなる負
論理のプリチャージクロックがＰチャネル型MOSトラン
ジスタ２のゲート端子に与えられている。
ローレベル，信号伝送期間においてハイレベルとなる負
論理のプリチャージクロックがＰチャネル型MOSトラン
ジスタ２のゲート端子に与えられている。
また第６図（ｂ）に示す如く、プリチャージ期間にお
いてローレベル，信号伝送期間においてハイレベルとな
る出力クロックがANDゲート７の一方の入力に与えられ
ている。
いてローレベル，信号伝送期間においてハイレベルとな
る出力クロックがANDゲート７の一方の入力に与えられ
ている。
更に第６図（ｃ）に示す如く、プリチャージ期間の全
体及び信号伝送期間の大半においてローレベル，信号伝
送期間の後半の一部期間においてのみハイレベルとなる
入力クロックがＮチャネル型MOSトランジスタ８のゲー
ト端子に与えられている。
体及び信号伝送期間の大半においてローレベル，信号伝
送期間の後半の一部期間においてのみハイレベルとなる
入力クロックがＮチャネル型MOSトランジスタ８のゲー
ト端子に与えられている。
まずプリチャージ期間においては、負論理のプリチャ
ージグロックがローレベル信号としてＰチャネル型MOS
トランジスタ２のゲート端子に与えられるので、Ｐチャ
ネル型MOSトランジスタ２は導通状態となり、信号伝送
線１は電源電位Vccと接続される。これにより、信号伝
送線１に接続されているコンデンサＣが第６図（ｄ）に
示す如くチャージされる。
ージグロックがローレベル信号としてＰチャネル型MOS
トランジスタ２のゲート端子に与えられるので、Ｐチャ
ネル型MOSトランジスタ２は導通状態となり、信号伝送
線１は電源電位Vccと接続される。これにより、信号伝
送線１に接続されているコンデンサＣが第６図（ｄ）に
示す如くチャージされる。
次に信号伝送期間においては、共にハイレベル信号の
出力クロック及び選択信号がANDゲート７に与えられる
のでＮチャネル型MOSトランジスタ６のゲート端子にハ
イレベル信号が与えられ、Ｎチャネル型MOSトランジス
タ６は導通状態となる。この時点で更に、データラッチ
３からの出力信号がたとえば“1"（ハイレベル）である
とすると、このハイレベル信号がＮチャネル型MOSトラ
ンジスタ５のゲート端子にも与えられるので、Ｎチャネ
ル型MOSトランジスタ５も導通状態となる。これによ
り、信号伝送線１はＮチャネル型MOSトランジスタ６及
び５を介して接地される。信号伝送線１が接地される
と、第６図（ｄ）に破線にて示す如く、コンデンサＣが
放電される。この後、第６図（ｃ）に示す如く、ハイレ
ベルの入力クロックがＮチャネル型MOSトランジスタ８
のゲート端子に与えられると、レジスタ４にはＮチャネ
ル型MOSトランジスタ８を介して信号伝送線１の電位、
即ちローレベルの信号が入力される。
出力クロック及び選択信号がANDゲート７に与えられる
のでＮチャネル型MOSトランジスタ６のゲート端子にハ
イレベル信号が与えられ、Ｎチャネル型MOSトランジス
タ６は導通状態となる。この時点で更に、データラッチ
３からの出力信号がたとえば“1"（ハイレベル）である
とすると、このハイレベル信号がＮチャネル型MOSトラ
ンジスタ５のゲート端子にも与えられるので、Ｎチャネ
ル型MOSトランジスタ５も導通状態となる。これによ
り、信号伝送線１はＮチャネル型MOSトランジスタ６及
び５を介して接地される。信号伝送線１が接地される
と、第６図（ｄ）に破線にて示す如く、コンデンサＣが
放電される。この後、第６図（ｃ）に示す如く、ハイレ
ベルの入力クロックがＮチャネル型MOSトランジスタ８
のゲート端子に与えられると、レジスタ４にはＮチャネ
ル型MOSトランジスタ８を介して信号伝送線１の電位、
即ちローレベルの信号が入力される。
一方、データラッチ３からローレベルの信号が出力さ
れている場合は、Ｎチャネル型MOSトランジスタ５は非
導通状態になるので、信号伝送線１は接地されることは
なく、コンデンサＣは放電されない。従って、信号伝送
期間においても信号伝送線１はハイレベルを維持するの
で、第６図（ｃ）に示す入力クロックのタイミングにお
いてレジスタ４にはハイレベルの信号が入力される。
れている場合は、Ｎチャネル型MOSトランジスタ５は非
導通状態になるので、信号伝送線１は接地されることは
なく、コンデンサＣは放電されない。従って、信号伝送
期間においても信号伝送線１はハイレベルを維持するの
で、第６図（ｃ）に示す入力クロックのタイミングにお
いてレジスタ４にはハイレベルの信号が入力される。
以上のように、第５図に示した従来のプリチャージ方
式の信号伝送回路では、データラッチ３から出力された
信号“1"（ハイレベル）または“0"（ローレベル）はそ
れぞれ反転されてレジスタ４に入力される。
式の信号伝送回路では、データラッチ３から出力された
信号“1"（ハイレベル）または“0"（ローレベル）はそ
れぞれ反転されてレジスタ４に入力される。
ところで、このような従来のプリチャージ方式の信号
伝送回路では、信号伝送線１の物理的距離が長くなれば
なる程、Ｎチャネル型MOSトランジスタ５及び６が導通
した際のコンデンサＣの放電が第６図（ｄ）に一点破線
にて示す如く不安定になって放電し難くなるという現象
が生じる。
伝送回路では、信号伝送線１の物理的距離が長くなれば
なる程、Ｎチャネル型MOSトランジスタ５及び６が導通
した際のコンデンサＣの放電が第６図（ｄ）に一点破線
にて示す如く不安定になって放電し難くなるという現象
が生じる。
このような事情に鑑みて、たとえば第７図に示す如き
構成のプリチャージ方式の信号伝送回路が知られてい
る。
構成のプリチャージ方式の信号伝送回路が知られてい
る。
この第７図に示した構成の信号伝送回路は、信号伝送
線（バス）をB1とB2とに二分割して前述の如きプリチャ
ージ電位の不安定化を防止することを主眼としている。
線（バス）をB1とB2とに二分割して前述の如きプリチャ
ージ電位の不安定化を防止することを主眼としている。
第７図において、B1及びB2はそれぞれ第１及び第２の
信号伝送線（バス）であり、それぞれの一端は信号が入
出力される第１及び第２の信号入出力端子I01及び102に
接続され、それぞれの他端は第１のNORゲートN1の一方
の入力及び第２のNORゲートN2の一方の入力に接続され
ている。そして、後述するように、両信号入出力端子I0
1,I02間で信号の伝送が行われる。即ち、１系統の信号
が伝送される。
信号伝送線（バス）であり、それぞれの一端は信号が入
出力される第１及び第２の信号入出力端子I01及び102に
接続され、それぞれの他端は第１のNORゲートN1の一方
の入力及び第２のNORゲートN2の一方の入力に接続され
ている。そして、後述するように、両信号入出力端子I0
1,I02間で信号の伝送が行われる。即ち、１系統の信号
が伝送される。
両MORゲートN1,N2の他方の入力は共に第１のプリチャ
ージ信号端子PC1に接続されている。
ージ信号端子PC1に接続されている。
第１の信号伝送線B1はまたスイッチング素子としての
第１のMOSトランジスタT51（Ｐチャネル型）を介して電
源電位Vccと、また第２のMOSトランジスタT52（Ｎチャ
ネル型）を介して接地電位とそれぞれ接続されている。
第１のMOSトランジスタT51（Ｐチャネル型）を介して電
源電位Vccと、また第２のMOSトランジスタT52（Ｎチャ
ネル型）を介して接地電位とそれぞれ接続されている。
第２の信号伝送線B2はまたスイッチング素子としての
第３のMOSトランジスタT53（Ｐチャネル型）を介して電
源電位Vccと、また第４のMOSトランジスタT54（Ｎチャ
ネル型）を介して接地電位とそれぞれ接続されている。
第３のMOSトランジスタT53（Ｐチャネル型）を介して電
源電位Vccと、また第４のMOSトランジスタT54（Ｎチャ
ネル型）を介して接地電位とそれぞれ接続されている。
これらの共にＰチャネル型である第１及び第３のMOS
トランジスタT51,T53のゲート端子は第２のプリチャー
ジ信号端子PC2と接続されている。従って、第２のプリ
チャージ信号端子PC2にローレベルの信号が与えられる
と、両Ｐチャネル型MOSトランジスタT51,T53が導通して
両信号伝送線B1及びB2は共に電源電位が供給される。
トランジスタT51,T53のゲート端子は第２のプリチャー
ジ信号端子PC2と接続されている。従って、第２のプリ
チャージ信号端子PC2にローレベルの信号が与えられる
と、両Ｐチャネル型MOSトランジスタT51,T53が導通して
両信号伝送線B1及びB2は共に電源電位が供給される。
一方、Ｎチャネル型である第２のMOSトランジスタT52
のゲート端子には第２のNORゲートN2の出力が、また同
じくＮチャネル型である第４のMOSトランジスタT54のゲ
ート端子には第１のNORゲートN1の出力がそれぞれ与え
られる。従って、第２のNORゲートN2の出力がハイレベ
ルであれば、即ち第１のプリチャージ信号端子PC1及び
第２の信号入出力端子I02が共にローレベル入力であれ
ば、第２のMOSトランジスタT52が導通して第１の信号伝
送線B1は接地される。また第１のNORゲートN1の出力が
ハイレベルであれば、即ち第１のプリチャージ信号端子
PC1及び第１の信号入出力端子I01が共にローレベル入力
であれば、第４のMOSトランジスタT54が導通して第２の
信号伝送線B2は接地される。
のゲート端子には第２のNORゲートN2の出力が、また同
じくＮチャネル型である第４のMOSトランジスタT54のゲ
ート端子には第１のNORゲートN1の出力がそれぞれ与え
られる。従って、第２のNORゲートN2の出力がハイレベ
ルであれば、即ち第１のプリチャージ信号端子PC1及び
第２の信号入出力端子I02が共にローレベル入力であれ
ば、第２のMOSトランジスタT52が導通して第１の信号伝
送線B1は接地される。また第１のNORゲートN1の出力が
ハイレベルであれば、即ち第１のプリチャージ信号端子
PC1及び第１の信号入出力端子I01が共にローレベル入力
であれば、第４のMOSトランジスタT54が導通して第２の
信号伝送線B2は接地される。
このようなプリチャージ方式の信号伝送回路の動作は
以下の如くである。
以下の如くである。
第１及び第２のプリチャージ信号端子PC1,PC2には第
８図（ａ）及び（ｂ）に示す如き相補的な第１及び第２
のプリチャージ信号が与えられる。そして、第１のプリ
チャージ信号がハイレベルである期間がプリチャージ期
間、同じくローレベルである期間が信号伝送期間であ
る。
８図（ａ）及び（ｂ）に示す如き相補的な第１及び第２
のプリチャージ信号が与えられる。そして、第１のプリ
チャージ信号がハイレベルである期間がプリチャージ期
間、同じくローレベルである期間が信号伝送期間であ
る。
通常、プリチャージ方式の信号伝送回路においては、
プリチャージ期間に信号伝送線（プリチャージ線）に充
電された電荷を信号伝送期間に放電するか否かにより信
号“1"または“0"を伝送するということは既に第５図に
示した構成の動作説明で述べた。この第７図に示した構
成の回路においては以下の如くである。
プリチャージ期間に信号伝送線（プリチャージ線）に充
電された電荷を信号伝送期間に放電するか否かにより信
号“1"または“0"を伝送するということは既に第５図に
示した構成の動作説明で述べた。この第７図に示した構
成の回路においては以下の如くである。
プリチャージ期間においては、第２のプリチャージ信
号端子PC2にはローレベル信号が入力されるため、第１
及び第３のMOSトランジスタT51,T53は共に導通し、また
第１のプリチャージ信号端子PC1にはハイレベル信号が
入力されるため、両NORゲートN1,N2の出力がローレベル
となり、これらがゲート端子に与えられる第２及び第４
のMOSトランジスタT52,T54は共に非導通状態になる。
号端子PC2にはローレベル信号が入力されるため、第１
及び第３のMOSトランジスタT51,T53は共に導通し、また
第１のプリチャージ信号端子PC1にはハイレベル信号が
入力されるため、両NORゲートN1,N2の出力がローレベル
となり、これらがゲート端子に与えられる第２及び第４
のMOSトランジスタT52,T54は共に非導通状態になる。
従って、プリチャージ期間には両信号伝送線B1,B2は
共に電源電位Vccとは接続されるが、接地電位とは遮断
されるため共に電源電位から電荷を充電（プリチャー
ジ）される。
共に電源電位Vccとは接続されるが、接地電位とは遮断
されるため共に電源電位から電荷を充電（プリチャー
ジ）される。
次に信号伝送期間においては、第２のプリチャージ信
号端子PC2がハイレベルに転じるので、第１及び第３のM
OSトランジスタT51,T53は非導通状態になる。第１のプ
リチャージ信号端子PC1への入力信号はローレベルに転
じるので、両NORゲートN1,N2の出力はそれぞれ第１の信
号入出力端子I01及び第２の信号入出力端子I02への入力
信号のレベルに応じて変化する。
号端子PC2がハイレベルに転じるので、第１及び第３のM
OSトランジスタT51,T53は非導通状態になる。第１のプ
リチャージ信号端子PC1への入力信号はローレベルに転
じるので、両NORゲートN1,N2の出力はそれぞれ第１の信
号入出力端子I01及び第２の信号入出力端子I02への入力
信号のレベルに応じて変化する。
いまたとえば、第１の信号入出力端子I01への入力信
号、換言すれば第１の信号入出力端子I01から第２の信
号入出力端子I02へ伝送すべき信号が“0"であるとする
と、第１の信号入出力端子I01への入力信号はローレベ
ルになる。これにより、第１のNORゲートN1の出力はハ
イレベルに転じて第４のMOSトランジスタT54のゲート端
子に与えられる。従って、第４のMOSトランジスタT54は
導通するので、第２の信号伝送線B2は第４のMOSトラン
ジスタT54を介して接地され、第２の信号入出力端子I02
の信号出力はローレベルとなる。
号、換言すれば第１の信号入出力端子I01から第２の信
号入出力端子I02へ伝送すべき信号が“0"であるとする
と、第１の信号入出力端子I01への入力信号はローレベ
ルになる。これにより、第１のNORゲートN1の出力はハ
イレベルに転じて第４のMOSトランジスタT54のゲート端
子に与えられる。従って、第４のMOSトランジスタT54は
導通するので、第２の信号伝送線B2は第４のMOSトラン
ジスタT54を介して接地され、第２の信号入出力端子I02
の信号出力はローレベルとなる。
逆に伝送すべき信号が“1"である場合は、第１の信号
入出力端子I01にハイレベル信号が与えられるので、第
１のNORゲートN1の出力はローレベルであり、これがゲ
ート端子に与えられる第４のMOSトランジスタT54は非導
通状態を維持するので、第２の信号入出力端子I02から
の信号出力はハイレベルとなる。
入出力端子I01にハイレベル信号が与えられるので、第
１のNORゲートN1の出力はローレベルであり、これがゲ
ート端子に与えられる第４のMOSトランジスタT54は非導
通状態を維持するので、第２の信号入出力端子I02から
の信号出力はハイレベルとなる。
即ち、第７図の構成の信号伝送回路では、第１の信号
入出力端子I01（又は第２の信号入出力端子I02）から入
力された“1"または“0"の信号は反転して第２の信号入
出力端子I02（又は第１の信号入出力端子I01）に出力さ
れる。
入出力端子I01（又は第２の信号入出力端子I02）から入
力された“1"または“0"の信号は反転して第２の信号入
出力端子I02（又は第１の信号入出力端子I01）に出力さ
れる。
ところで、上述の第７図に示した構成では２個の２入
力NORゲートを使用しているが、通常２入力のNORゲート
は第９図に示す如き構成を採っている。即ち、二つの参
照符号INはそれぞれ入力端子であり、一つの参照符号OU
Tが出力端子である。そして、MOSトランジスタをTR1〜T
R4の４個使用している。
力NORゲートを使用しているが、通常２入力のNORゲート
は第９図に示す如き構成を採っている。即ち、二つの参
照符号INはそれぞれ入力端子であり、一つの参照符号OU
Tが出力端子である。そして、MOSトランジスタをTR1〜T
R4の４個使用している。
従来のプリチャージ方式の信号伝送回路は上述のよう
な構成を採っているので、スイッチング素子としてMOS
トランジスタを総計で12個使用する必要があり、素子数
の増加を招来するという問題がある。
な構成を採っているので、スイッチング素子としてMOS
トランジスタを総計で12個使用する必要があり、素子数
の増加を招来するという問題がある。
本発明はこのような事情に鑑みてなされたものであ
り、スイッチング素子としてMOSトランジスタの数をよ
り少なくすることを可能としたプリチャージ方式の信号
伝送回路の提供を目的とする。
り、スイッチング素子としてMOSトランジスタの数をよ
り少なくすることを可能としたプリチャージ方式の信号
伝送回路の提供を目的とする。
本発明は信号伝送回路は、プリチャージされた２本の
信号伝送線の放電用のスイッチング素子をＰチャネル型
MOSトランジスタ３個とＮチャネル型MOSトランジスタ１
個とで制御する構成を採っている。
信号伝送線の放電用のスイッチング素子をＰチャネル型
MOSトランジスタ３個とＮチャネル型MOSトランジスタ１
個とで制御する構成を採っている。
本発明の信号伝送回路では、信号伝送期間に一方の信
号伝送線がローレベルになると、双方の信号伝送線の放
電用MOSトランジスタが導通されて信号伝送線が放電さ
れ、他方の信号伝送線にローレベルの信号が伝送され
る。
号伝送線がローレベルになると、双方の信号伝送線の放
電用MOSトランジスタが導通されて信号伝送線が放電さ
れ、他方の信号伝送線にローレベルの信号が伝送され
る。
以下、本発明をその実施例を示す図面に基づいて詳述
する。
する。
第１図は本発明に係る信号伝送回路の第１の実施例と
しての１系統の信号を伝送するための基本的な構成を示
す回路図である。なお、この第１図においては前述の第
７図に示した従来の回路と同一または対応する部分には
同一の参照符号を付与してある。
しての１系統の信号を伝送するための基本的な構成を示
す回路図である。なお、この第１図においては前述の第
７図に示した従来の回路と同一または対応する部分には
同一の参照符号を付与してある。
第１図において、第１の信号伝送線B1はスイッチング
素子としてのＰチャネル型のMOSトランジスタT1を介し
て電源電位Vccと、またＮチャネル型のMOSトランジスタ
（第２のＮチャネルMOSトランジスタ）T2を介して接地
電位とそれぞれ接続されている。即ち、MOSトランジス
タT2は第１の信号伝送線B1を放電するための第１の放電
用スイッチング素子として動作する。
素子としてのＰチャネル型のMOSトランジスタT1を介し
て電源電位Vccと、またＮチャネル型のMOSトランジスタ
（第２のＮチャネルMOSトランジスタ）T2を介して接地
電位とそれぞれ接続されている。即ち、MOSトランジス
タT2は第１の信号伝送線B1を放電するための第１の放電
用スイッチング素子として動作する。
第２の信号伝送線B2はスイッチング素子としてのＰチ
ャネル型のMOSトランジスタT4を介して電源電位Vccと、
またＮチャネル型のMOSトランジスタ（第３のＮチャネ
ルMOSトランジスタ）T5を介して接地電位とそれぞれ接
続されている。即ち、MOSトランジスタT5は第２の信号
伝送線B2を放電するための第２の放電用スイッチング素
子として動作する。
ャネル型のMOSトランジスタT4を介して電源電位Vccと、
またＮチャネル型のMOSトランジスタ（第３のＮチャネ
ルMOSトランジスタ）T5を介して接地電位とそれぞれ接
続されている。即ち、MOSトランジスタT5は第２の信号
伝送線B2を放電するための第２の放電用スイッチング素
子として動作する。
これらの共にＰチャネル型であるMOSトランジスタT1,
T4のゲート端子には第２のプリチャージ信号端子PC2が
接続されている。従って、第２のプリチャージ信号端子
PC2にローレベルの信号が与えられると、両Ｐチャネル
型MOSトランジスタT1,T4が導通して両信号伝送線B1及び
B2は共に電源電位が供給される。
T4のゲート端子には第２のプリチャージ信号端子PC2が
接続されている。従って、第２のプリチャージ信号端子
PC2にローレベルの信号が与えられると、両Ｐチャネル
型MOSトランジスタT1,T4が導通して両信号伝送線B1及び
B2は共に電源電位が供給される。
また両信号伝送線B1,B2のそれぞれの一端は信号が入
出力される第１及び第２の信号入出力端子I01及びI02に
接続され、それぞれの他端はＰチャネル型のMOSトラン
ジスタ（第１のＰチャネルMOSトランジスタ）T3のゲー
ト端子及びＰチャネル型のMOSトランジスタ（第２のＰ
チャネルMOSトランジスタ）T6のゲート端子に接続され
ている。そして、後述するように、両信号入出力端子I0
1,I02間で信号の伝送が行われる。即ち、両MOSトランジ
スタT3,T6は第１及び第２の信号入力用スイッチングト
ランジスタとして動作する。
出力される第１及び第２の信号入出力端子I01及びI02に
接続され、それぞれの他端はＰチャネル型のMOSトラン
ジスタ（第１のＰチャネルMOSトランジスタ）T3のゲー
ト端子及びＰチャネル型のMOSトランジスタ（第２のＰ
チャネルMOSトランジスタ）T6のゲート端子に接続され
ている。そして、後述するように、両信号入出力端子I0
1,I02間で信号の伝送が行われる。即ち、両MOSトランジ
スタT3,T6は第１及び第２の信号入力用スイッチングト
ランジスタとして動作する。
これらのMOSトランジスタT3,T6の一端はＰチャネル型
のMOSトランジスタ（第３のＰチャネルMOSトランジス
タ）T7を介して電源電位Vccに接続され、また他端はMOS
トランジスタT2及びMOSトランジスタT5のゲート端子に
接続されると共に、Ｎチャネル型のMOSトランジスタ
（第１のＮチャネル型MOSトランジスタ）T8を介して接
地電位に接続されている。
のMOSトランジスタ（第３のＰチャネルMOSトランジス
タ）T7を介して電源電位Vccに接続され、また他端はMOS
トランジスタT2及びMOSトランジスタT5のゲート端子に
接続されると共に、Ｎチャネル型のMOSトランジスタ
（第１のＮチャネル型MOSトランジスタ）T8を介して接
地電位に接続されている。
一方、Ｎチャネル型であるMOSトランジスタT2,T5のゲ
ート端子にはMOSトランジスタT3,T6の他端が接続されて
いる。従って、MOSトランジスタT7が導通状態で且つMOS
トランジスタT3,T6のいずれか一方が導通状態であれ
ば、即ち第１のプリチャージ信号端子PC1へ入力信号が
ローレベルで且つ両信号入出力端子I01,I02のいずれか
一方への入力信号がローレベルあれば、MOSトランジス
タT2,T5が導通して両信号伝送線B1,B2は共に接地され
る。
ート端子にはMOSトランジスタT3,T6の他端が接続されて
いる。従って、MOSトランジスタT7が導通状態で且つMOS
トランジスタT3,T6のいずれか一方が導通状態であれ
ば、即ち第１のプリチャージ信号端子PC1へ入力信号が
ローレベルで且つ両信号入出力端子I01,I02のいずれか
一方への入力信号がローレベルあれば、MOSトランジス
タT2,T5が導通して両信号伝送線B1,B2は共に接地され
る。
このようなプリチャージ方式の信号伝送回路の動作は
以下の如くである。
以下の如くである。
第１及び第２のプリチャージ信号端子PC1,PC2には従
来の回路同様に第８図（ａ）及び（ｂ）に示す如き相補
的な第１及び第２のプリチャージ信号が与えられる。そ
して、第１のプリチャージ信号がハイレベルである期間
がプリチャージ期間、同じくローレベルである期間が信
号伝送期間である。
来の回路同様に第８図（ａ）及び（ｂ）に示す如き相補
的な第１及び第２のプリチャージ信号が与えられる。そ
して、第１のプリチャージ信号がハイレベルである期間
がプリチャージ期間、同じくローレベルである期間が信
号伝送期間である。
通常、プリチャージ方式の信号伝送回路においては、
プリチャージ期間に信号伝送線（プリチャージ線）に充
電された電荷を信号伝送期間に放電するか否かにより信
号“1"または“0"を伝送するということは既に第５図及
び第７図に示した従来の構成の動作説明で述べた。この
第１図に示した本発明の信号伝送回路においても基本的
には同様である。
プリチャージ期間に信号伝送線（プリチャージ線）に充
電された電荷を信号伝送期間に放電するか否かにより信
号“1"または“0"を伝送するということは既に第５図及
び第７図に示した従来の構成の動作説明で述べた。この
第１図に示した本発明の信号伝送回路においても基本的
には同様である。
プリチャージ期間においては、第２のプリチャージ信
号端子PC2にはローレベル信号が入力されるため、MOSト
ランジスタT1,T4は共に導通し、また第１のプリチャー
ジ信号端子PC1にはハイレベル信号が入力されるため、M
OSトランジスタT7は非導通状態であり、またMOSトラン
ジスタT8は導通状態となる。これにより、MOSトランジ
スタT2,T5のゲート端子の電荷はMOSトランジスタT8を介
して放電されるので、MOSトランジスタT2,T5は非導通状
態になる。
号端子PC2にはローレベル信号が入力されるため、MOSト
ランジスタT1,T4は共に導通し、また第１のプリチャー
ジ信号端子PC1にはハイレベル信号が入力されるため、M
OSトランジスタT7は非導通状態であり、またMOSトラン
ジスタT8は導通状態となる。これにより、MOSトランジ
スタT2,T5のゲート端子の電荷はMOSトランジスタT8を介
して放電されるので、MOSトランジスタT2,T5は非導通状
態になる。
従って、プリチャージ期間には両信号伝送線B1,B2は
共に電源電位Vccとは接続されるが、接地電位とは遮断
されるため共に電源電位からの電荷を充電される（プリ
チャージされる）。
共に電源電位Vccとは接続されるが、接地電位とは遮断
されるため共に電源電位からの電荷を充電される（プリ
チャージされる）。
次に信号伝送期間においては、第２のプリチャージ信
号端子PC2がハイレベルに転じるので、MOSトランジスタ
T1,T4は非導通状態になる。一方、第１のプリチャージ
信号端子PC1への入力信号はローレベルに転じるので、M
OSトランジスタT7が導通し、MOSトランジスタT8は非導
通状態となる。従って、MOSトランジスタT2,T5が導通す
るか否かはMOSトランジスタT3,T6のいずかれ一方が導通
するか否か、換言すれば第１の信号入出力端子I01及び
第２の信号入出力端子I02への入力信号のレベルに応じ
て変化する。
号端子PC2がハイレベルに転じるので、MOSトランジスタ
T1,T4は非導通状態になる。一方、第１のプリチャージ
信号端子PC1への入力信号はローレベルに転じるので、M
OSトランジスタT7が導通し、MOSトランジスタT8は非導
通状態となる。従って、MOSトランジスタT2,T5が導通す
るか否かはMOSトランジスタT3,T6のいずかれ一方が導通
するか否か、換言すれば第１の信号入出力端子I01及び
第２の信号入出力端子I02への入力信号のレベルに応じ
て変化する。
いまたとえば、第１の信号入出力端子I01への入力信
号、換言すれば第１の信号入出力端子I01から第２の信
号入出力端子I02へ伝送すべき信号が“0"であるとする
と、第１の信号入出力端子I01への入力信号はローレベ
ルになる。これにより、MOSトランジスタT3が導通してM
OSトランジスタT2,T5のゲート端子に電源電位を与え
る。従って、MOSトランジスタT2,T6は導通するので、第
２の信号伝送線B2はMOSトランジスタT5を介して接地さ
れ、第２の信号入出力端子I02の信号出力はローレベル
となる。
号、換言すれば第１の信号入出力端子I01から第２の信
号入出力端子I02へ伝送すべき信号が“0"であるとする
と、第１の信号入出力端子I01への入力信号はローレベ
ルになる。これにより、MOSトランジスタT3が導通してM
OSトランジスタT2,T5のゲート端子に電源電位を与え
る。従って、MOSトランジスタT2,T6は導通するので、第
２の信号伝送線B2はMOSトランジスタT5を介して接地さ
れ、第２の信号入出力端子I02の信号出力はローレベル
となる。
逆に伝送すべき信号が“1"である場合は、第１の信号
入出力端子I01にハイレベル信号が与えられるので、ト
ランジスタT3は導通せず、従ってMOSトランジスタT5は
非導通状態を維持するので、第２の信号入出力端子I02
からの信号出力はハイレベルとなる。
入出力端子I01にハイレベル信号が与えられるので、ト
ランジスタT3は導通せず、従ってMOSトランジスタT5は
非導通状態を維持するので、第２の信号入出力端子I02
からの信号出力はハイレベルとなる。
即ち、第１図に示した本発明の信号伝送回路では、第
１の信号入出力端子I01（又は第２の信号入出力端子I0
2）から入力された“1"または“0"の信号はそのまま第
２の信号入出力端子I02（又は第１の信号入出力端子I0
1）に出力される。
１の信号入出力端子I01（又は第２の信号入出力端子I0
2）から入力された“1"または“0"の信号はそのまま第
２の信号入出力端子I02（又は第１の信号入出力端子I0
1）に出力される。
第２図は本発明の信号伝送回路の第２の実施例を示す
回路図である。この実施例では、MOSトランジスタT7をM
OSトランジスタT3,T6とMOSトランジスタT8との間に位置
させ、またMOSトランジスタT3,T6とMOSトランジスタT7
との間の電荷を放電するためのＮチャネル型のMOSトラ
ンジスタT9を新たに備えている。このMOSトランジスタT
9はプリチャージ期間において第１のプリチャージ信号
端子PC1に与えられるハイレベルのプリチャージ信号に
より導通してMOSトランジスタT3,T6とMOSトランジスタT
7との間の電荷を放電するために備えられている。
回路図である。この実施例では、MOSトランジスタT7をM
OSトランジスタT3,T6とMOSトランジスタT8との間に位置
させ、またMOSトランジスタT3,T6とMOSトランジスタT7
との間の電荷を放電するためのＮチャネル型のMOSトラ
ンジスタT9を新たに備えている。このMOSトランジスタT
9はプリチャージ期間において第１のプリチャージ信号
端子PC1に与えられるハイレベルのプリチャージ信号に
より導通してMOSトランジスタT3,T6とMOSトランジスタT
7との間の電荷を放電するために備えられている。
この第２図に示した第２の実施例の回路の動作は、第
１図に示した第１の実施例とほぼ同様である。
１図に示した第１の実施例とほぼ同様である。
ところで、上述の第１及び第２の実施例では共に、本
来は１本である信号伝送線を二分割した第１及び第２の
信号伝送線B1,B2間にて１系統の信号を伝送するための
回路構成を示している。信号伝送線の系統が複数に亙る
場合には上述の構成を複数備えればよいことは勿論であ
るが、たとえば信号伝送線が２系統である場合には第３
図に示す如き構成を、また３系統である場合には第４図
に示す如き構成を採ることにより、それぞれMOSトラン
ジスタの数を削減することが可能になる。
来は１本である信号伝送線を二分割した第１及び第２の
信号伝送線B1,B2間にて１系統の信号を伝送するための
回路構成を示している。信号伝送線の系統が複数に亙る
場合には上述の構成を複数備えればよいことは勿論であ
るが、たとえば信号伝送線が２系統である場合には第３
図に示す如き構成を、また３系統である場合には第４図
に示す如き構成を採ることにより、それぞれMOSトラン
ジスタの数を削減することが可能になる。
第３図に示した信号伝送線が２系統の例では、第１の
信号入出力端子I01から第２の信号入出力端子I02へ、ま
た第３の信号入出力端子I011から第４の信号入出力端子
I012へ２系統の信号が伝送される。そして、伝送される
べき信号が１系統である場合のMOSトランジスタがT1〜T
6及びT11〜T16の２組必要であるが、MOSトランジスタは
T7及びT8を共用することが可能になる。従って、第１図
に示した回路を２組使用するよりはMOSトランジスタを
２個削減することが可能になっている。
信号入出力端子I01から第２の信号入出力端子I02へ、ま
た第３の信号入出力端子I011から第４の信号入出力端子
I012へ２系統の信号が伝送される。そして、伝送される
べき信号が１系統である場合のMOSトランジスタがT1〜T
6及びT11〜T16の２組必要であるが、MOSトランジスタは
T7及びT8を共用することが可能になる。従って、第１図
に示した回路を２組使用するよりはMOSトランジスタを
２個削減することが可能になっている。
また第４図に示した、伝送すべき信号が３系統、即ち
信号入出力端子I01から信号入出力端子I02へ、信号入出
力端子I011から信号入出力端子I012へ、信号入出力端子
I021から信号入出力端子I022の３系統の場合の構成にお
いても、MOSトランジスタがT1〜T6,T11〜T16及びT21〜T
26の３組必要であるが、MOSトランジスタは第３図の構
成同様に共用出来るので、この場合も同様にMOSトラン
ジスタの数を削減することが出来る。
信号入出力端子I01から信号入出力端子I02へ、信号入出
力端子I011から信号入出力端子I012へ、信号入出力端子
I021から信号入出力端子I022の３系統の場合の構成にお
いても、MOSトランジスタがT1〜T6,T11〜T16及びT21〜T
26の３組必要であるが、MOSトランジスタは第３図の構
成同様に共用出来るので、この場合も同様にMOSトラン
ジスタの数を削減することが出来る。
以下、同様に伝送すべき信号の系統数が更に増加した
場合にも、MOSトランジスタを共用することが可能であ
ることは言うまでもない。
場合にも、MOSトランジスタを共用することが可能であ
ることは言うまでもない。
以上に詳述したように、本発明の信号伝送回路によれ
ば、バス間の双方向データ転送を遅延なく行い得ると共
に使用されるべきMOSトランジスタの数を削減すること
が出来るので、回路素子数が削減され、回路構成の単純
化，故障発生率の低減，コストダウン等の効果が得られ
る。
ば、バス間の双方向データ転送を遅延なく行い得ると共
に使用されるべきMOSトランジスタの数を削減すること
が出来るので、回路素子数が削減され、回路構成の単純
化，故障発生率の低減，コストダウン等の効果が得られ
る。
第１図は本発明の伝送すべき信号が１系統である場合の
基本的な第１の実施例を示す回路図、第２図は同第２の
実施例を示す回路図、第３図は伝送すべき信号が２系統
の場合の構成を示す回路図、第４図は伝送すべき信号が
３系統の場合の回路構成を示す回路図、第５図は従来の
一般的なプリチャージ方式の信号伝送回路の構成を示す
模式的回路図、第６図はプリチャージ方式の信号伝送回
路の各クロックのタイミングを示すタイミングチャー
ト、第７図は従来の信号伝送線を二分割した構成のプリ
チャージ方式の信号伝送回路の構成を示す回路図、第８
図はそのプリチャージ信号のタイミングを示すタイミン
グチャート、第９図は第７図に示した従来のプリチャー
ジ方式の信号伝送回路に使用されているNORゲートの構
成を示す回路図である。 T1〜T8……MOSトランジスタ、I01,I02……信号入出力端
子、B1,B2……信号伝送線、PC1,PC2……プリチャージ信
号端子 なお、各図中同一符号は同一又は相当部分を示す。
基本的な第１の実施例を示す回路図、第２図は同第２の
実施例を示す回路図、第３図は伝送すべき信号が２系統
の場合の構成を示す回路図、第４図は伝送すべき信号が
３系統の場合の回路構成を示す回路図、第５図は従来の
一般的なプリチャージ方式の信号伝送回路の構成を示す
模式的回路図、第６図はプリチャージ方式の信号伝送回
路の各クロックのタイミングを示すタイミングチャー
ト、第７図は従来の信号伝送線を二分割した構成のプリ
チャージ方式の信号伝送回路の構成を示す回路図、第８
図はそのプリチャージ信号のタイミングを示すタイミン
グチャート、第９図は第７図に示した従来のプリチャー
ジ方式の信号伝送回路に使用されているNORゲートの構
成を示す回路図である。 T1〜T8……MOSトランジスタ、I01,I02……信号入出力端
子、B1,B2……信号伝送線、PC1,PC2……プリチャージ信
号端子 なお、各図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】第１の期間に第１及び第２の信号伝送線を
充電し、前記第１の期間に続く第２の期間に一方の信号
伝送線の一端に与えられた信号に応じて他方の信号伝送
線を放電するか否かにより他方の信号伝送線の一端に信
号を伝送する信号伝送回路において、 前記第１及び第２の信号伝送線はそれぞれソースとドレ
インが並列に接続された第１及び第２のＰチャネルMOS
トランジスタのゲート端子に接続し、前記第１及び第２
のＰチャネルMOSトランジスタのソースはソースを電源
に接続された第３のＰチャネルMOSトランジスタのドレ
インに接続し、前記第１及び第２のＰチャネルMOSトラ
ンジスタのドレインはソースをグランド電位に接続され
た第１のＮチャネルMOSトランジスタのドレインとソー
スをグランド電位に接続された第２及び第３のＮチャネ
ルMOSトランジスタのゲートとに接続し、前記第３のＰ
チャネルMOSトランジスタ及び第１のＮチャネルMOSトラ
ンジスタのゲートはそれぞれ前記第１の期間にＨ及び前
記第２の期間にＬとなるプリチャージ信号端子に接続さ
れ、前記第２のＮチャネルMOSトランジスタのドレイン
は前記第１の信号伝送線に接続し、前記第３のＮチャネ
ルMOSトランジスタのドレインは前記第２の信号伝送線
に接続したことを特徴とする信号伝送回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226942A JP2521522B2 (ja) | 1988-09-09 | 1988-09-09 | 信号伝送回路 |
| US07/303,797 US4962343A (en) | 1988-09-09 | 1989-01-27 | Signal transmission circuit |
| DE3913216A DE3913216A1 (de) | 1988-09-09 | 1989-04-21 | Signaluebertragungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226942A JP2521522B2 (ja) | 1988-09-09 | 1988-09-09 | 信号伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0275244A JPH0275244A (ja) | 1990-03-14 |
| JP2521522B2 true JP2521522B2 (ja) | 1996-08-07 |
Family
ID=16853027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63226942A Expired - Fee Related JP2521522B2 (ja) | 1988-09-09 | 1988-09-09 | 信号伝送回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4962343A (ja) |
| JP (1) | JP2521522B2 (ja) |
| DE (1) | DE3913216A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239661A (en) * | 1989-08-18 | 1993-08-24 | Mitsubishi Denki Kabushiki Kaisha | Hierarchical bus circuit having decoder generating local buses and devices select signals enabling switching elements to perform data transfer operations |
| JPH0377129A (ja) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | プリチャージ方式バス回路 |
| EP0547891B1 (en) * | 1991-12-17 | 2001-07-04 | STMicroelectronics, Inc. | A precharging output driver circuit |
| JPH10224270A (ja) * | 1997-02-03 | 1998-08-21 | Mitsubishi Electric Corp | 送受信システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4725747A (en) | 1986-08-29 | 1988-02-16 | Texas Instruments Incorporated | Integrated circuit distributed geometry to reduce switching noise |
| US4745305A (en) | 1985-09-23 | 1988-05-17 | Ncr Corporation | Common cell I/O interface circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833739A (ja) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | バスライン駆動回路 |
| JPS60238923A (ja) * | 1984-05-11 | 1985-11-27 | Seiko Epson Corp | バス・ライン駆動回路 |
| JPS62224119A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | デ−タ処理装置 |
| JPS6326717A (ja) * | 1986-07-18 | 1988-02-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1988
- 1988-09-09 JP JP63226942A patent/JP2521522B2/ja not_active Expired - Fee Related
-
1989
- 1989-01-27 US US07/303,797 patent/US4962343A/en not_active Expired - Lifetime
- 1989-04-21 DE DE3913216A patent/DE3913216A1/de active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4745305A (en) | 1985-09-23 | 1988-05-17 | Ncr Corporation | Common cell I/O interface circuit |
| US4725747A (en) | 1986-08-29 | 1988-02-16 | Texas Instruments Incorporated | Integrated circuit distributed geometry to reduce switching noise |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3913216C2 (ja) | 1991-06-06 |
| DE3913216A1 (de) | 1990-03-22 |
| JPH0275244A (ja) | 1990-03-14 |
| US4962343A (en) | 1990-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |