JPS5833739A - バスライン駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、パスラインを用いてデータを転送するパスラ
イン駆動回路に関する。

通常、集積回路において、データ転送にパスラインを利
用する方−法は非常圧よく用いられ、特にマイクロコン
ビ、−夕のシステムを構成する大規模集積回路（Ｌ８Ｉ
　）において顕著である。

このようなパスラインを介してデータを転送するパスラ
イン駆動回路の従来例を第１図に示す。

第１図のパスライン駆動回路においては、Ｎチャンネル
ＭＯＢ　−ＦＥＴ　Ｋより構成され、４ピツトのパスラ
イン１の場合を示している０図において、各ピットのパ
スツインＤＢＯ〜ＤＢＪ　Ｋはプリチャージ回路２と入
出力回路３とが接続されている。この入出力回路３は、
演算回路、記憶回路４等のデータバスに所定データを出
力したシ、データバスからデータを入力したりするため
のインターフェース用の回路である。パスライン１に対
するノリチャージは第２図のタイムチャー）Ｋ示すよう
に１ステート毎に毎回性なわれ、！リチャーノグロ、り
φ、を受けたシリチャージ回路２によシパスライン１を
１１ｍレベルに持ち上げる。すなわち、！リチャージク
ロックφ、が″″１１ルベルがプリチャージ期間で、′
″０“レベルの時がデータ成立期間である。

つまり、プリチャージ期間にシリチャージ回路２はパス
ラインＪＫ＠ｌ”レベル信号を出力し、データ成立期間
には高インピーダンス出力となる。一方、入出力回路３
の各出力トランジスタＴ１〜Ｔ４はプリチャージ期間に
高インに＃−ダンス出力となシ、データ成立期間には出
力したいデータがＩＩ　Ｏ＃の時のみローレベル電位を
／４スライン１に供給し、出力したいデータが″１′の
時は＾インピーダンス出力となるように構成されている
。従って、データ成立期間に必要な″″１１のデータは
、プリチャージ期間に供給された゛ｌ″レベルの電荷を
ダイナミ、り的に保持することによって作られる。また
、入出力回路３０入力部は、書き込みクロ、り信号φ、
によってデータを入力させたいステート時のデータ成立
期間の間だけパスライン１と連結され、それ以外の時は
パスライン１から切シ離されるように構成されている。

通常、１つのＬＳＩの中に上記入出力回路３は多数存在
するが、ノリチャージ回路２は１個しかない、従って、
プリチャージ用のトランジスタＴＩＩ〜Ｔ８のコンダク
タンスを増加するために、そのトランジスタの幅方向の
大きさを多少増加しても全体の面積が増加することは殆
んどない、ところが、入出力回路３の出力用トランジス
タＴ１〜Ｔ４は１つのＬＳＩの内部に少なくとも１０個
、多い場合には３０個以上も存在する。しかも、高速化
を図った場合、仁の出力用トランジスタＴ１〜Ｔ４のコ
ンダクタンスを増加させるため、そのトランジスタの幅
を大きく設計しておかなければならない、そのために、
チップサイズが増加することは避けられないばかりか、
この出力用トランジスタＴ１〜Ｔ４のトランジスタ幅を
大きくすることはそれだけドレイン領域の面積が大きく
がシ、その結果パスライン１に付加される容量が増加す
るための高速化には不利となる。

本発明は上記の事情に鑑みてなされたもので、ノリチャ
ージ回路が接続されるＩ々スラインに、プリチャージ期
間にはその出力が高インピーダンス状態になり、プリチ
ャージ期間以外の期間でパスライン電位がプリチャージ
電位に等しい時にはそのレベルを保持し、パスラインの
電位がノリチャージ電位よりもわずかに変化した時には
その変化を拡大するような正帰還回路を接続する回路構
成とすることＫよって、ＬＳＩのチ、！サイズを増加す
ることなしに高停で・パスラインを駆動し得る簡単なパ
スライン駆動回路を提供することを目的とする。

以下、図面を参照して本発明の一実施例を説明する。第
３図のパスライン駆動回路では、前述と同様４ビ、トの
場合を示しており、さらに・々スフィン１にシリチャー
ジ回路２と入出力回路３が前述同様に接続されている０
本回路は、更にパスライン１に正帰還回路５が新たに接
続されることを特徴としている。この正帰還回路５は、
ノリチャージ期間以外の場合に／ぐスライン１の信号を
入力し、もしその信号電圧レベルがプリチャージレベル
と等しい時はそのレベルを保つようにし、またもしパス
ライ／１の信号レベルがノリチャージレベルからある電
位差だけ変化した場合はその変化を拡大するように正帰
還をかける回路である。この正帰還回路５の出力は、ノ
苛スライン１のプリチャージ期間には出力させないよう
に設計されている。りｔｂ、プリチャージ期間はその出
力を高インピーダンス状態とするように回路設計されて
いる。第３崗反転ノリチャージ信号φ、でオンするアナ
ログスイッチトランジスタ８Ｔ、〜ＳＴ、をそれぞれ介
して各パスラインＤＢＩ）〜ＤＢＪに接続されている。

第４図は前記正帰還回路の具体的回路例を示している。

この正帰還回路５ではコンパレータ６を用いており、ノ
童スラインｌの電位と電源ｖｃｃお３．ｊび、接地間に
直列接続される抵抗Ｒ１。

Ｒ３の相互接続点に得られる電位Ｖｇとをコン・臂レー
タ６にて比較し、比較の結果、パスライ／ＤＢＯの電位
レベルが電位Ｖｇよシも大きい時、その出力は電源ｖｃ
ｃ　ｖイ、を保持シ、パユ、イア　ＤＢＯの電位レベル
が電位Ｖｇよシも小さくな−）走時、その出力は急速に
接地レベルとなる。

このコン／４レータ６の出力はノア回路１の一方入力端
に入力され、このノア回路ｒの他方入力端にはｌリチャ
ージ信号φ、が入力されてｉる。

このノア回路１の出力端は、ドレイエンがパスラインＤ
ＢＯに、ソースが接地にそれぞれ接続されるＮチャンネ
ルＭＯ８）ランジスタＴ・のｒ−）に接続される。パス
ツイン１のその他のｆ、）ＤＢＩ〜ＤＢＪも上述同様の
正帰還回路が接続される。

上記回路の動作を第５図のパスライン電位波形図を参照
して説明する。パスライン１の！リチャージ期間では！
リチャージ信号φ、は＠１１となシ、ノア回路１の出力
は＠０”となる丸めトランジスタＴ―はオンせず、従っ
てこの正帰還回路５はパスライン１とは切シ離される。

この時、・肴スライン１は電源ｖｃｃレベル、つｔ）ノ
１イレペルになる。ｆリチャージ期間が終了し、データ
成立期間になるとノリチャージ信号φ。

＝６０１となるため、トランジスタＴ・はノア回路ｒを
介してコン／４レータ６に＝ントーールされることにな
る。このデータ成立期間ＫＡスライ／１に接続された入
出力回路が四−レベルを出力すると、パスライン１の電
位紘徐々に接地レベルに下がる。その時、パスライン１
の電位がＶｇ電位よりも小さくなった直後コン／臂レー
タ６は急速にローレベルを出力するため、ノア回路７の
出力は急速にＩ・イレペルとなってトランジスタＴ・を
オンさせ、これによりてデータ・ぐスＤＢＯの電位が下
降するのを強力に助ける。

従９て、パスライン１の電位は第５図に示すようにＶｇ
電位まで下がった後、急速に接地電位に向う０図におい
て、曲線ＬＨは正帰還回路を有する本発明の回路の場合
でＴｏり、曲線り、は、正帰還回路のない従来の回路の
場合についてのノ々スライ／電位変化を示している。も
し、どの人出回路Ｊもローレベルを出力しないときは、
パスライン１はノ１イレペルをダイナミック的に保持し
、正帰還回路５の出力はトランジスタＴ−がオフとなる
丸め高インビーメ／ス状廖となる・ 上述したようにパスライン１に正帰還回路５を接続した
ノ櫂スライン駆動回路によれば、／９スツインの駆動を
高速に行なうことができる。この正帰還回路は１本のパ
スライ／１＠路あればよいので、この回路が存在するた
めにチップサイズが大幅に増加することはない。しかも
本回路では、入出力回路３が多数存在した場合でも、高
速化の丸めに入出力回路の出力バッファの幅方向の大き
さを特別に大きくする必要がないため、チップサイズの
増大を防止するととに関して非常に有効である。

第６図及び第７図はそれぞれ本発明の他の実施例に係る
正帰還回路を示している。すなわち、第６図の回路は、
ドレインが電源ＶＤＩＤに接続され、ｒ−）が電源Ｖ□
と接地との間に直列接続された抵抗Ｒ１＊　Ｒ＠の相互
接続点に接続されるＮチャンネルＭＯ８−トランジスタ
Ｔ、０と、このトランジスタＴＩ。のソースにドレイン
が、ソースが接地に、ｒ−トがデータノ譬スＤＢｉ　ｖ
ｃそれぞれ接続されるＮチャンネルトランジスタＴ　１
１と、ソースが接地に接続され、ｆ−）がインノ４−タ
Ｈ，を介したノリチャージ信号φ、Ｋｍ続されるＮチャ
ンネルトランジスタＴ■と、このトランジスタ７１ｍの
ドレインにソースが接続され、ドレインが上記データバ
スＤＢ番に、ダートが上記トランジスタＴｌ＠＃Ｔ１１
の相互接続点くそれぞれ接続されるＮチャンネルトラン
ジスタＴｔｓ　と、ドレインが電源ＶＤ！、に、ソース
が上記データバスＤＢ龜に、ダートが！リチャージ信号
φ、にそれぞれ接続されるＰチャンネ゛ルトランジスタ
’ｉ’、、にて構成されて込る。つｔシトランジスタ’
ｒｌｅ＊Ｔ１１にてコンル−タに、）ランジスタＴ１ｓ
ｓＴｓｍにてノア回路を構成している。従って、この回
路も前述した第４図の回路と同様の動作をし、その効果
もまた同様である・ 第７図の回路では、ドレインが電源ｖＤＤに、ダートが
データバス　ＤＢｉｉｃそれぞれ接続されるＰｆざンネ
ルＭＯ８）ランジスタ’ｒｔｉと、ダートがこのトラン
ジスタＴｌｌのソースに、ソー□ スが接地に、ドレインが上記データバスＤＢｊにそれぞ
れ接続されるＮチャンネルＭＯ８）ランジスタＴ１８と
のＣＭＤＢ回路（相補形ＭＯ８回路）にて：１７／臂レ
ータを構成し、さらにドレインカ上記トランジスタＴ１
ｇのソース及びトランジスタ’ｒｔ＋ｓのダートに１ソ
ースが接地に、ダートが！リチャージ信号φ、に接続さ
れるＮチャンネルトランノスタＴｌ？　と、ドレインが
電源■ＤＤに、ソースが上記データバスｃＢｉに、ダー
トがイ゛ンパータエ１を介してプリチャージ信号φ、に
それぞれ接続されるＰチャンネルＭＯ８トランジスタＴ
’ｔｓ　とを有している。この回路では、前述したＶｇ
電位に相当するものは、ＰチャンネルＭＯ８）ランジス
タＴＩＳの閾値をｖｔｈトスルト（ＶＤＤ−ｖｔｈ）な
る値である。この場合も前述した第４図の回路と同様の
動作をし、またその効果も同様である。

以上説明したように本発明によれば、ノリチャージ回路
が接続されるパスラインに、プリチャージ期間にはその
出力が高インピーダンス状態となり、！リチャージ期間
以外の期間でノ々スラインの電位がノリチャージ電位に
等しい時にはそのレベルを保持し、パスラインの電位が
ノリチャージ電位よりもわずかに変化した時その変化を
拡大するような正帰還回路を接続するようにしているの
で、Ｌ８Ｉのチ、！サイズを増加することなしに高滓で
パスラインを駆動し得る簡単なパスライン駆動回路が提
供できる。

【図面の簡単な説明】

第１図は従来のパスライン駆動回路の構成図第２図は第
１図の回路動作を説明するためのタイムチャート、第３
図は本発明の一実施例に係るパスライン駆動回路の構成
図、第４図は第３図の正帰還回路の具体的回路構成図、
第５図は第４図の回路動作を説明するための・９スライ
ン電位変化波形図、第６図及び第７図はそれぞれ本発明
の他の実施例に係る正帰還回路の構成図である。 １・・・パスライン、２・・・グリチャージ回路、３・
・・入出力回路、４・・・演算回路（記憶回路）、５″
　・・・正帰還回路、６・・・コン／ｌレータ、１・・
・ノア回路、ＤＢＯ〜ＤＢＪ　、　ＤＢｊ・・・データ
ノ噌ス、Ｔ１〜Ｔ’ｔｓ・・・トランジスタ、１１・・
・イン／４−タ、Ｒ１゜Ｒ２・・・抵抗。

Claims (2)

【特許請求の範囲】
1. （１）データの伝達を司るパスラインと、とのノ４スラ
   インをプリチャージするプリチャージ回路と、上記パス
   ラインに接続されデータの受は渡しを行なう入出力回路
   とを具備し、パスラインを駆動してデータを転送するパ
   スライン駆動回路において、！リチャージ期間にはその
   出力が高インーーダンス状態と＆シ、！リチャージ期間
   以外のデータ成立期間で、前記パスラインの電位がプリ
   チャージ電位に等しい時にはそのレベルを保持し、パス
   ラインの電位がグリチャージ電位よシもわずかに変化し
   た時にはその変化を拡大するような正帰回路を前記パス
   ラインに接続し、前記パスライ／のデータ伝達の高速化
   を図ったことを特徴とするパスライン駆動回路。
2. （２）　　前記正帰還回路は、／ヤスラインの電位とグ
   リチャージ電位とを比較するコン７々し一タと、とのコ
   ／・母レークの出力及びノリチャージを実施する！リチ
   ャージ信号を入力するノア回路と、このノア回路の出力
   をダートに入力しドレインが前記パスラインに接続され
   ソースが接地されたトランジスタとを具備することを特
   徴とする特許請求の範囲第１項記載のパスライン駆動回
   路・