JPH0456400B2 - - Google Patents

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JPH0456400B2
JPH0456400B2 JP63240023A JP24002388A JPH0456400B2 JP H0456400 B2 JPH0456400 B2 JP H0456400B2 JP 63240023 A JP63240023 A JP 63240023A JP 24002388 A JP24002388 A JP 24002388A JP H0456400 B2 JPH0456400 B2 JP H0456400B2
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JP
Japan
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mos transistor
input
circuit
power supply
buffer circuit
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Shinichi Kikuchi
Isao Sato
Hiroshi Iwasaki
Hideo Kato
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Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリに係り、特に半導体メモ
リからデータが外部へ出力されるときに起きる電
源電位または接地電位の変動によつてメモリ内部
のチツプイネーブル信号に生じる電位変動に起因
する誤動作を防止し得る入力バツフアに関する。
（従来の技術） 第４図は、半導体メモリの一般的な構成を示し
ており、４１はローアドレス・バツフア回路、４
２はローデコーダ回路、４３はメモリセルアレ
イ、４４はカラムアドレス・バツフア回路、４５
はカラムデコーダ回路、４６はセンスアンプ回
路、４７は出力バツフア回路、Bcはチツプイネ
ーブル・バツフア回路である。チツプイネーブ
ル・バツフア回路Bcは、メモリチツプ動作制御
用の外部からのチツプイネーブル信号CE入力を
増幅・整形して内部チツプイネーブル信号CEiを
出力し、このCEi信号出力をローアドレス・バツ
フア回路４１、ローデコーダ回路４２、カラムア
ドレス・バツフア回路４４、カラムデコーダ回路
４５等に活性化制御用信号として供給するもので
あり、これによつてチツプが非選択状態のときの
チツプ消費電流を削滅することが可能になつてい
る。
一般に、半導体メモリでは、その出力によつて
外部に存在する大きな容量、例えば100pF程度の
負荷容量を駆動する必要がある。このため、半導
体メモリの内部データを外部へ出力する出力バツ
フア回路４７は、大きな負荷容量を十分に駆動し
得るように、その出力段トランジスタの電流駆動
能力が極めて大きく設定されている。
次に、出力バツフア回路４７の一例を第６図に
示し、この出力バツフア回路４７の動作と問題点
について述べる。メモリ内部で形成された内部デ
ータDiは、出力バツフア回路４７の入力端子５
１に供給される。この出力バツフア回路４７を動
作させる期間では、出力イネーブル信号OE１が
高レベル“１”に、その反転信号１が低レベ
ル“０”にされる。これにより、反転信号１
により制御されるＰチヤネルMOSトランジスタ
５２がオン、ＮチヤネルMOSトランジスタ５３
がオフになる。これにより、内部データDiは、
ＰチヤネルMOSトランジスタ５４とＮチヤネル
MOSトランジスタ５５とからなる実質的な
CMOSインバータおよびＰチヤネルMOSトラン
ジスタ５６とＮチヤネルMOSトランジスタ５７
とからなるCMOSインバータを順次介して、出
力段のＰチヤネルMOSトランジスタ５８のゲー
トに供給される。
他方、信号OE１により制御されるＮチヤネル
MOSトランジスタ５９がオン、ＰチヤネルMOS
トランジスタ６０がオフになる。これにより、内
部データDiは、ＰチヤネルMOSトランジスタ６
１とＮチヤネルMOSトランジスタ６２とからな
る実質的なCMOSインバータおよびＰチヤネル
MOSトランジスタ６３とＮチヤネルMOSトラン
ジスタ６４とからなるCMOSインバータを順次
介して、出力段のＮチヤネルMOSトランジスタ
６５のゲートに供給される。ここで出力段のトラ
ンジスタ５８，６５の各ソースは正極性の電源電
圧Vcc、接地電位Vssにそれぞれ接続され、各ド
レインは共に出力端子６６に接続されている。
このような出力バツフア回路では、内部データ
Diのレベルに応じて出力段のトランジスタ５８，
６５のいずれか一方がオンになり、このオン状態
のトランジスタを介して、出力端子６６に接続さ
れている負荷容量６７をVcc電位に充電し、もし
くはVss電位に放電させる。この場合、負荷容量
６７を大きな電流で充電もしくは放電して出力端
子６６から出力すべきデータDoutの立上がり、
立下がりを急俊にするため、出力段のトランジス
タ５８，６５の素子寸法が大きくされ、それぞれ
のコンダクタンスが大きく設定されている。
ところで、このような出力バツフア回路を有す
る半導体集積回路をシステム製品に組込む場合、
電源電圧Vcc、接地電位Vssは、それぞれ電源装
置７０から配線を介して出力バツフア回路に供給
される。このため、Vcc配線およびVss配線に存
在するインダクタンス７１，７２の影響により、
これらの配線に大きな電流が流れると、Vcc電位
またはVss電位に大きな電位変動が発生する。即
ち、これらの配線に存在するインダクタンス成分
をＬ、配線に流れる電流の時間的変化の割合を
di／dtで表すと、配線には次の式で表されるよう
な電位変化Δvが生じる。
Δv＝Ｌ・di／dt ……(1) 第７図は、出力バツフア回路４７における各部
分の電圧、電流波形を示している。ここで、Va
は出力段のＰチヤネルMOSトランジスタ５８の
ゲート電位、Vbは出力段のＮチヤネルMOSトラ
ンジスタ６５のゲート電位、IsはＰチヤネル
MOSトランジスタ５８のドレイン電流、ItはＮ
チヤネルMOSトランジスタ６５のドレイン電流
である。
第７図に示すように、内部データDiのレベル
が変化した後に、出力段のＰチヤネルMOSトラ
ンジスタ５８のゲート電位VaおよびＮチヤネル
MOSトランジスタ６５のゲート電位Vbが変化
し、このトランジスタ５８およびトランジスタ６
５がそれぞれスイツチング動作する。この結果、
トランジスタ５８のドレイン電流Isもしくはトラ
ンジスタ６５のドレイン電流Itが流れ、この電流
によつてVcc電位またはVss電位に電位変動が生
じる。
このように出力バツフア回路４７からデータが
出力される時、出力段に大きな電流が流れること
により、集積回路内部で電源電圧Vcc、接地電位
Vssに電位変動（以下、電源ノイズと言う）が生
じ、この電源ノイズにより集積回路に誤動作が引
き起こされるようになつてきた。このような負荷
容量に対する充、放電電流により引き起こされる
誤動作は、集積回路が高速性が要求され、より短
時間で外部負荷容量の充、放電を行う必要がある
場合、より大きな電流を流す必要があるので、
益々起り易くなる。
次に、このような電源ノイズにより引き起こさ
れる誤動作の一つとして、入力段、例えば第５図
に示すようなアドレス・バツフア回路（ローアド
レス・バツフア回路４１、カラムアドレス・バツ
フア回路４４）Baにおける誤動作について詳述
する。ここで、初段入力ゲートは二入力の
CMOSノアゲートNORであり、Vcc電源電位端
とVss接地電位端との間に、内部チツプイネーブ
ル信号CEiがゲートに与えられるＰ型MOSトラ
ンジスタＰ１とアドレス信号入力がゲートに与え
られるＰ型MOSトランジスタＰ２およびＮ型
MOSトランジスタＮ２が直列に接続され、この
アドレス信号入力用のＮ型MOSトランジスタＮ
２に並列に内部チツプイネーブル信号がゲー
トに与えられるＮ型MOSトランジスタＮ１が接
続されている。
この場合、アドレス信号入力用のＮ型MOSト
ランジスタＮ２と内部チツプイネーブル信号入力
用のＮ型MOSトランジスタＮ１とは同じサイズ
で構成されており、それぞれの導通抵抗は等しく
なつている。
そして、ノアゲートNORの後段にCMOSイン
バータINVが接続されており、このCMOSイン
バータINVは、Vcc電源電位端とVss接地電位端
との間にＰ型MOSトランジスタＰ３およびＮ型
MOSトランジスタＮ３が直列に接続されている。
さらに、CMOSインバータINVの後段にバツ
フア回路BUF１が接続されている。このバツフ
ア回路BUF１はCMOSインバータからなり、そ
の出力に存在する大きな負荷容量を充分駆動でき
るように設定されている。
アドレス・バツフア回路Baの入力段は、他の
集積回路から供給されている例えばTTL（トラン
ジスタ・トランジスタ・ロジツク）のデータを内
部に取込んでいるが、前記したような電源ノイズ
は、データを外部に出力しているメモリの内部で
発生する。従つて、データを外部に出力している
メモリの内部で電源ノイズが発生して、このメモ
リのVccあるいはVssの電位が変化しても、この
アドレス・バツフア回路Baに入力データを供給
している、たとえば前記TTLの電源変動はない
ため、このTTLの出力であるところの、アドレ
スバツフア回路Baに入力するデータのレベルは
変化しない。これにより誤動作が引き起こされ
る。
即ち、例えば低レベル““”のデータがアドレ
ス・バツフア回路Baに入力しているとき、メモ
リの接地電位Vssが負方向に変動すると、この接
地電位Vssを基準としているアドレス・バツフア
回路Baは、上記入力データと接地電位Vssとの
差が大きくなるので、上記入力データを高レベル
“１”とみなしてしまうことがある。
上記したようなアドレス・バツフア回路Baに
おける電源ノイズによる誤動作を防止するため
に、従来、第５図に示すように、アドレス入力端
子Taとアドレス・バツフア回路Baの初段入力ゲ
ートNORとの間に抵抗Ｒおよび容量Ｃからなる
時定数回路TCを挿入し、この時定数回路の時定
数RCをある程度大きくしておくことにより前記
電源ノイズを吸収している。
すなわち、接地電位Vssが変動したとき、容量
ＣにるVssと入力ゲートNORとの容量結合によ
つて、Vssの変動に応じて入力ゲートNORの入
力部の電位も変動するため、Vssと入力ゲート
NORの入力部との電位差は変化しないからであ
る。
一方、チツプイネーブル・バツフア回路Bcは、
例えば第５図に示すように、初段入力ゲートとし
てCMOSインバータINV１が用いられ、この後
段にCMOSインバータINV２が接続され、この
後段に更にCMOSインバータINV３が接続され、
この後段に前記バツフア回路BUF１と同様の構
成を持つバツフア回路BUF２が接続されている。
このチツプイネーブル・バツフア回路Bcでも、
前記したアドレス・バツフア回路Baにおける誤
動作と同様に、外部からのチツプイネーブル信号
CE入力のレベルの検出を前記電源ノイズにより
誤つてしまうという誤動作が引き起こされる。
しかし、このチツプイネーブル・バツフア回路
Bcにおける電源ノイズによる誤動作を防止する
ために、前記したアドレス・バツフア回路Baと
同様に、チツプイネーブル入力端子Tcとチツプ
イネーブル回路Bcにおける初段入力インバータ
INV１との間に抵抗および容量からなる時定数
回路を挿入することは、半導体メモリのデータ読
出し速度の遅れが生じるので不都合である。
仮に、時定数回路を挿入したとしても、データ
読出し速度の制約上、その時定数をアドレス・バ
ツフア回路Baにおける時定数回路TCと同程度ま
で大きくとることはできないので、チツプイネー
ブル・バツフア回路Bcにおける電源ノイズによ
る誤動作を完全に防止することは難しい。
ここで、チツプイネーブル・バツフア回路Bc
における入力部の時定数をアドレス・バツフア回
路Baにおける時定数回路の時定数と同程度まで
大きくとることができない理由を簡単に述べる。
半導体メモリにおいて、メモリセルからデータ
を読出す場合として、チツプが選択状態（動作状
態）のときにアドレス入力が変化することによつ
て新しく選択されたメモリセルからデータを読出
す場合と、チツプが非選択状態（非動作状態）か
ら選択状態（動作状態）になつたときに入力され
ているアドレスによつて選択されたメモリセルか
らデータを読出す場合とがある。換言すれば、ア
ドレス入力が変化してデータが読出される場合
と、チツプイネーブル入力が変化してデータが読
出される場合とがある。この２つの場合を比較す
ると、チツプイネーブル入力が変化したときのデ
ータ読出し速度は、アドレス入力が変化したとき
のデータ読出し速度よりも遅くなる。
即ち、チツプイネーブル入力が変化したと
きは、これをチツプイネーブル・バツフア回路
Bcで増幅・整形して出力した内部チツプイネー
ブル信号でアドレス入力部を制御することか
ら、アドレス入力部は入力されているアドレスに
対して内部チツプイネーブル信号が変化した
後に応答するので、チツプイネーブル・バツフア
回路Bcにおける遅延時間分だけ、アドレス入力
が変化したときのデータ読出し速度よりも遅くな
る。
一般に、半導体メモリは、チツプイネーブル入
力が変化したときのデータ読出し速度とアドレス
入力が変化したときのデータ読出し速度とは等し
い値が要求されるが、上記したようにチツプイネ
ーブル入力が変化したときのデータ読出し速度は
アドレス入力が変化したときのデータ読出し速度
よりも遅くなるので、半導体メモリのデータ読出
し速度はチツプイネーブル入力が変化したときの
データ読出し速度で決まる。このため、アドレス
入力が変化したときのデータ読出し速度をチツプ
イネーブル入力が変化したときのデータ読出し速
度まで遅くしたとしても、半導体メモリとしての
データ読出し速度は遅くなつたことにはならな
い。
即ち、前記したように、アドレス・バツフア回
路Baにおける電源ノイズによる誤動作を防止す
るために、アドレス入力端子Taとアドレス・バ
ツフア回路Baにおける初段入力ゲートNORとの
間に時定数回路TCを挿入しても、この時定数回
路TCによる遅延に伴うデータ読出し速度の遅れ
が、チツプイネーブル入力が変化したときのデー
タ読出し速度以下であれば、半導体メモリとして
のデータ読出し速度は遅くならない。
これに対して、チツプイネーブル・バツフア回
路Bcに電源ノイズによる誤動作防止用の時定数
回路を挿入することは、この時定数回路による遅
延に伴うデータ読出し速度の遅れ分だけ半導体メ
モリのデータ読出し速度の遅れが生じることにな
る。仮に、時定数回路を挿入したとしても、デー
タ読出し速度の制約上、その時定数をアドレス・
バツフア回路Baにおける時定数回路TCと同程度
まで大きくとることはできないので、このチツプ
イネーブル・バツフア回路Bcにおける電源ノイ
ズによる誤動作を完全に防止することは難しい。
上記したような電源ノイズの影響は、チツプイ
ネーブル入力部もアドレス入力部も同様に受ける
ので、アドレス入力部のみ時定数回路TCを挿入
して対策を施してもチツプイネーブル入力部に対
策を施すことができなければ、電源ノイズに対し
て何ら解決することができない。即ち、従来は、
データ読出し速度の高速性を保つたままで電源ノ
イズに強い半導体メモリを実現することは因難で
あつた。換言すれば、データ読出し速度の高速性
をより追究しようとすると、動作マージンが低い
チツプイネーブル・バツフア回路Bcにおける電
源ノイズによる誤動作を完全に防止することは難
しく、この電源ノイズによつてチツプイネーブ
ル・バツフア回路Bcの出力（内部チツプイネー
ブル信号）に電位変動が生じ、極端な場合に
は内部チツプイネーブル信号の論理レベルが
反転し、この内部チツプイネーブル信号によ
り活性化制御される他の内部回路も誤動作するこ
とになる。
例えば、第５図に示したアドレス・バツフア回
路Baが“０”レベルのアドレス入力を受けて動
作しているときに、電源ノイズによつて内部チツ
プイネーブル信号の論理レベルが“０”→
“１”に反転すると、ノアゲートNORのＮ型
MOSトランジスタＮ１がオン状態になり、ノア
ゲートNORの出力ノードを“１”から“０”に
プルダウンし、次段のインバータINVの出力が
“０”から“１”に反転してしまうので、アドレ
ス・バツフア回路Baの出力に誤りが発生するこ
とになる。これによつて、この誤つたアドレス・
バツフア回路Baの出力によりアドレスが指定さ
れたメモリセルから読出される誤つたデータが出
力バツフア回路４７から出力することになる。
（発明が解決しようとする課題） 本発明は、上記したようにデータ読出し速度の
高速性をより追究しようとすると、データ出力に
よる電源電位または接地電位の変動に伴つて内部
チツプイネーブル信号の電位変動が生じ、この内
部チツプイネーブル信号により活性化制御される
アドレス・バツフア回路に誤動作が発生するとい
う問題点を解決すべくなされたもので、内部チツ
プイネーブル信号により活性化制御されるアドレ
ス・バツフア回路の電源ノイズに対する動作マー
ジンが高く、データ出力時の電源電位または接地
電位の変動に伴つて内部チツプイネーブル信号に
短時間の電位変動が生じてもアドレス・バツフア
回路の誤動作が発生しなくなり、データ読出し速
度の高速性を保つたままで電源ノイズに強くて信
頼性が高い半導体メモリを提供することを目的と
する。
［発明の構成］ （課題を解決するための手段） 本発明の半導体メモリは、たとえばメモリチツ
プ動作制御用の外部からのチツプイネーブル信号
（制御信号）から内部チツプイネーブル信号（内
部制御信号）を生成するチツプイネーブル・バツ
フア回路（第１の回路）と、前記内部チツプイネ
ーブル信号により制御される入力部を有し、外部
からのアドレス信号が入力されるアドレス・バツ
フア回路とを具備する半導体メモリにおいて、 前記アドレス・バツフア回路は、第１の電源と
出力端との間に互いに直列に接続され、ゲートに
前記内部制御信号又は前記アドレス信号が入力さ
れる複数の第１導電型MOSトランジスタ、及び、
前記出力端と第２の電源との間に互いに並列に接
続され、ゲートに前記内部制御信号又は前記アド
レス信号が入力される複数の第２導電型MOSト
ランジスタから構成されるゲート回路とからな
り、前記内部制御信号が入力される第２導電型
MOSトランジスタの導通抵抗は、当該第２導電
型MOSトランジスタが選択された場合であつて
も、当該第２導電型MOSトランジスタによる前
記出力端の放電がゆつくり行われるように、後段
の配線容量と当該第２導電型MOSトランジスタ
の導通抵抗により決まる時定数が前記後段の配線
容量と前記内部制御信号が入力される第２導電型
MOSトランジスタの導通抵抗により決まる時定
数よりも大きくなるように、前記アドレス信号が
入力される第２導電型MOSトランジスタの導通
抵抗よりも大きな値に設定されていることを特徴
とする。
（作用） アドレス・バツフア回路の入力部の二入力の
CMOSノアゲートにおける内部チツプイネーブ
ル信号入力用のＮ型MOSトランジスタの導通抵
抗が従来の場合よりも大きく設定されているの
で、この内部チツプイネーブル信号入力用のＮ型
MOSトランジスタの導通抵抗と、このノアゲー
トの出力部に存在する寄生容量とによる時定数が
大きくなり、電源ノイズに伴う前記内部チツプイ
ネーブル信号の電位変動によつて前記内部チツプ
イネーブル信号入力用のＮ型MOSトランジスタ
が誤動作により短時間導通した場合でも後段の回
路が誤動作しなくなり、アドレス・バツフア回路
の電源ノイズに対する動作マージンが高くなる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細
に説明する。
第１図は、例えば第４図に示したような半導体
メモリにおけるローアドレス・バツフア回路４
１、カラムアドレス・バツフア回路４４をおよび
チツプイネーブル・バツフア回路Bcを取出して
示しており、ローアドレス・バツフア回路４１、
カラムアドレス・バツフア回路４４を代表してア
ドレス・バツフア回路Ba′として示している。こ
のアドレス・バツフア回路Ba′およびチツプイネ
ーブル・バツフア回路Bcは、第５図に示した従
来例のアドレス・バツフア回路Baおよびチツプ
イネーブル・バツフア回路Bcに比べて、アドレ
ス・バツフア回路Ba′の入力部の二入力のCMOS
ノアゲートNORにおける内部チツプイネーブル
信号入力用のＮ型MOSトランジスタＮ１の導通
抵抗が従来の場合よりも大きく設定されており、
具体的には、二入力のCMOSノアゲートNORに
おけるアドレス信号入力用のＮ型MOSトランジ
スタＮ２の導通抵抗よりも内部チツプイネーブル
信号入力用のＮ型MOSトランジスタＮ１の導通
抵抗の方が大きく設定されている点が異なり、そ
の他は同じであるので第５図と同一符号を付して
いる。
なお、上記導通抵抗は、トランジスタのチヤネ
ル幅をＷ、チヤネル長をＬで表すと、Ｗ／Ｌに依
存するので、アドレス信号入力用のＮ型MOSト
ランジスタＮ２のＷ／Ｌよりも内部チツプイネー
ブル信号入力用のＮ型MOSトランジスタＮ１の
Ｗ／Ｌが小さく設定されている。
次に、アドレス・バツフア回路Ba′およびチツ
プイネーブル・バツフア回路Bcの動作について
第２図および第３図を参照して説明する。チツプ
イネーブル・バツフア回路Bcに外部から入力す
るチツプイネーブル信号が活性化（“０”）す
ると、内部チツプイネーブル信号が活性化
（“０”）する。アドレス・バツフア回路Ba′では、
CEi信号がゲートに与えられるＰ型MOSトラン
ジスタＰ１はオンし、同じく信号がゲートに
与えられるＮ型MOSトランジスタＮ１はオフす
る。
このようにチツプが選択状態（動作状態）にな
つているときに、アドレス入力が例えば“１”か
ら“０”に変化することによつて新しく選択され
たメモリセルからデータを読出す場合を考える。
この場合、アドレス・バツフア回路Ba′のノアゲ
ートNORの入力ノードは、時定数回路TCで決ま
るある程度の遅れをもつて“１”から“０”に変
化し、アドレス信号入力がゲートに与えられるＰ
型MOSトランジスタＰ２およびＮ型MOSトラン
ジスタＮ２が各対応してオン、オフになる。これ
により、ノアゲートNORの出力ノードは、オン
状態の２個のＰ型MOSトランジスタＰ１および
Ｐ２を介してVcc電源から充電されて“０”から
“１”になる。これにより、後段のCMOSインバ
ータINVのＰ型MOSトランジスタＰ３およびＮ
型MOSトランジスタＮ３が各対応してオフ、オ
ンになる。これにより、後段のCMOSインバー
タINVの出力ノードは“１”から“０”になり、
この出力は後段のバツフア回路BUF１に伝達さ
れる。
そして、このバツフア回路BUF１の出力が反
転して前記各アドレス・デコーダ（第５図４２，
４５参照）に伝達され、メモリセルのデータが読
出されて出力バツフア４７から出力されることに
なる。このとき、前記したように出力データの変
化により電源ノイズが発生すると、前記チツプイ
ネーブル・バツフア回路Bcの出力（内部チツプ
イネーブル信号）に電位変動が生じ、極端な
場合には内部チツプイネーブル信号の論理レ
ベルが反転し、この内部チツプイネーブル信号
CEiにより活性化制御されるアドレス・バツフア
回路Ba′も誤動作するおそれがある。
即ち、電源ノイズによつて内部チツプイネーブ
ル信号の論理レベルが非活性状態（“１”）に
反転すると、ノアゲートNORのＮ型MOSトラン
ジスタＮ１がオン状態になり、第２図に点線で示
すように、ノアゲートNORの出力ノードを“１”
から“０”にプルダウンし、次段のインバータ
INVの出力が“０”から“１”に反転してしま
うおそれがある。
しかし、本実施例では、アドレス・バツフア回
路Ba′の入力部の二入力のCMOSノアゲート
NORにおける内部チツプイネーブル信号入力用
のＮ型MOSトランジスタＮ１の導通抵抗が従来
の場合よりも大きく設定されているので、アドレ
ス・バツフア回路Ba′の電源ノイズに対する動作
マージンが高くなつている。
即ち、この内部チツプイネーブル信号入力用の
Ｎ型MOSトランジスタＮ１の導通抵抗と後段側
の容量（ノアゲートNORからインバータINVま
での配線容量およびインバータINVのゲート容
量）との時定数が大きくなり、電源ノイズに伴う
内部チツプイネーブル信号の電位変動によつ
て内部チツプイネーブル信号入力用のＮ型MOS
トランジスタＮ１が誤動作により導通した場合で
も、ノアゲートNORの出力ノードの放電がゆつ
くりと行われるので、後段のインバータINVが
誤動作するまでの間に内部チツプイネーブル信号
CEiが正常に回復してＮ型MOSトランジスタＮ
１が非導通状態に回復してしまえば、後段のイン
バータINVが誤動作しなくなる。
上記Ｎ型MOSトランジスタＮ１の導通抵抗と
後段側の容量との時定数の決め方の目安として
は、電源ノイズが発生してから終息するまでの時
間と、上記電源ノイズによつて生じるチツプイネ
ーブル・バツフア回路Bcの誤動作時間とにより
決めることができる。つまり、この誤動作時間の
間、Ｎ型MOSトランジスタＮ１がオンになつて
ノアゲートNORの出力ノードが放電されても、
この出力ノードの電位が次段のCMOSインバー
タINVの閾値電圧以下にならなければ、このイ
ンバータINVの誤動作を防止することが可能に
なる。
具体的には、内部チツプイネーブル信号入力用
のＮ型MOSトランジスタＮ１が誤動作により最
大5nsの間導通した場合でも、ノアゲートNORの
出力ノードの電位が次段のCMOSインバータ
INVの閾値電圧以下にならないように（つまり、
次段のCMOSインバータINVが誤動作しないよ
うに）、内部チツプイネーブル信号入力用のＮ型
MOSトランジスタＮ１の導通抵抗の値および後
段側の容量の値が設定されている。
なお、上記時定数を大きく設定する場合、Ｎ型
MOSトランジスタＮ１の後段側の容量を大きく
すると、第３図に点線で示すように、アドレス入
力が変化してデータが読出される場合に、ノアゲ
ートNORの出力ノードの電位がゆつくりと変化
するのでアドレス・バツフア回路Ba′の出力が遅
れることになり、データ読出し速度が低下するの
で好ましくない。
これに対して、上記時定数を大きく設定する場
合、Ｎ型MOSトランジスタＮ１の導通抵抗を大
きくしておけば、アドレス入力が変化してデータ
が読出される場合に、アドレス・バツフア回路
Ba′の出力が遅れることもなく、データ読出し速
度が低下することもない。
なお、前記実施例では、アドレス入力初段が二
入力のノアゲートで説明したが、これは必要な制
御信号の数によつて決まるものであり、二入力ノ
アゲートに限定されないことは言うまでもない。
たとえば、アドレス入力初段が３つの制御信号で
制御される必要があるならば、三入力ノアゲート
を用いればよく、このとき必要なMOSトランジ
スタの導通抵抗を大きく設定すればよい。
また、アドレス入力初段は、ノアゲートを用い
る例で示したが、これはナンドゲートを用いても
よいことは言うまでもない。アドレスバツフア回
路がアドレス入力と内部チツプイネーブル信号で
制御される場合は、二入力ナンドゲートを入力初
段に用いる。この二入力ナンドゲートは、ゲート
にそれぞれアドレス入力信号と内部チツプイネー
ブル信号が供給され、ナンドゲートの出力端と接
地電位Vssとの間に直列に接続された２つのＮ型
MOSトランジスタ、およびゲートにそれぞれア
ドレス入力信号と内部チツプイネーブル信号が供
給され、ナンドゲートの出力端と電源電圧Vccと
の間に並列に接続された２つのＰ型MOSトラン
ジスタからなる。この場合は、内部チツプイネー
ブル信号が“１”のとき、このアドレス・バツフ
ア回路は活性化される。ナンドゲートを用いる場
合は、内部チツプイネーブル信号がゲート入力さ
れているＰ型MOSトランジスタの導通抵抗を従
来よりも大きく設定すればよい。
また、前記実施例では、半導体メモリで示した
が、外部からの制御信号から内部制御信号を生成
し、この内部制御信号を用いて外部から他の制御
信号入力初段のゲート回路を制御するものであれ
ば、どのような半導体集積回路にでも適用でき
る。さらに、CMOS集積回路で説明したが、
CMOS集積回路に限定されず、NMOSのみを用
いるNMOS集積回路にも適用できることは言う
までもない。
［発明の効果］ 上述したように本発明によれば、内部チツプイ
ネーブル信号により活性化制御される入力バツフ
ア回路の電源ノイズに対する動作マージンが高
く、データが外部に出力されるとき生じる電源電
位または接地電位の変動によつて内部チツプイネ
ーブル信号の電位変動が生じてもアドレス・バツ
フア回路の誤動作が発生しなくなり、データ読出
し速度の高速性を保つたままで電源ノイズに強く
て信頼性の高い半導体メモリを実現できる。
【図面の簡単な説明】
第１図は本発明の半導体メモリの一実施例にお
けるアドレス・バツフア回路およびチツプイネー
ブル・バツフア回路の一具体例を示す回路図、第
２図および第３図は第１図の回路の動作を示す波
形図、第４図は半導体メモリの一般的な構成を示
す図、第５図は第４図中のアドレス・バツフア回
路およびチツプイネーブル・バツフア回路を示す
回路図、第６図は半導体メモリの出力バツフア回
路の一例を示す回路図、第７図は第６図の出力バ
ツフア回路の動作を示す波形図である。 ４１…ローアドレス・バツフア回路、４２…ロ
ーデコーダ回路、４３…メモリセルアレイ、４４
…カラムアドレス・バツフア回路、４５…カラム
デコーダ回路、４６…センスアンプ回路、４７…
出力バツフア回路、Ba′…アドレス・バツフア回
路、Bc…チツプイネーブル・バツフア回路、
NOR…ノアゲート、INV，INV１，INV２，
INV３…インバータ、BUF１，BUF２…バツフ
ア回路、TC…時定数回路、Ｐ１〜Ｐ３…Ｐ型
MOSトランジスタ、Ｎ１〜Ｎ３…Ｎ型MOSトラ
ンジスタ、Ta…アドレス信号入力端子、Tc…チ
ツプイネーブル信号入力端子。

Claims (1)

  1. 【特許請求の範囲】 １ チツプ動作制御用の外部からの制御信号から
    内部制御信号を生成する第１の回路と、 前記内部制御信号により制御される入力部を有
    し、外部からのアドレス信号が入力されるアドレ
    ス・バツフア回路とを備え、 前記アドレス・バツフア回路は、 第１の電源と出力端との間に互いに直列に接続
    され、ゲートに前記内部制御信号又は前記アドレ
    ス信号が入力される複数の第１導電型MOSトラ
    ンジスタ、及び、前記出力端と第２の電源との間
    に互いに並列に接続され、ゲートに前記内部制御
    信号又は前記アドレス信号が入力される複数の第
    ２導電型MOSトランジスタから構成されるゲー
    ト回路とからなり、 前記内部制御信号が入力される第２導電型
    MOSトランジスタの導通抵抗は、 当該第２導電型MOSトランジスタが選択され
    た場合であつても、当該第２導電型MOSトラン
    ジスタによる前記出力端の放電がゆつくり行われ
    るように、後段の配線容量と当該第２導電型
    MOSトランジスタの導通抵抗により決まる時定
    数が前記後段の配線容量と前記内部制御信号が入
    力される第２導電型MOSトランジスタの導通抵
    抗により決まる時定数よりも大きくなるように、
    前記アドレス信号が入力される第２導電型MOS
    トランジスタの導通抵抗よりも大きな値に設定さ
    れていることを特徴とする半導体メモリ。 ２ 前記アドレス・バツフア回路の入力部とアド
    レス信号入力端子との間に時定数回路が挿入され
    ており、前記第１の回路の入力部と制御信号入力
    端子との間の信号経路の時定数は、前記アドレ
    ス・バツフア回路の前記時定数回路の時定数より
    も小さく設定されていることを特徴とする請求項
    １記載の半導体メモリ。 ３ 前記内部制御信号が変化して、この内部制御
    信号が入力される第２導電型MOSトランジスタ
    が導通してから、前記出力端の電位が変化して、
    前記出力端の電圧が入力される次段ゲート回路の
    出力論理レベルが変化するまでの応答速度が５ナ
    ノ秒以上に設定されていることを特徴とする請求
    項１記載の半導体メモリ。 ４ 前記前段のゲート回路は、前記第１導電型
    MOSトランジスタがＰチヤンネル型MOSトラン
    ジスタで、前記第２導電型MOSトランジスタが
    Ｎチヤンネル型MOSトランジスタのCMOS型
    NOR回路であり、前記第１の電源は高電位側電
    源であり、前記第２の電源は低電位側電源である
    とを特徴とする請求項１記載の半導体メモリ。 ５ 前記前段のゲート回路は、前記第１導電型
    MOSトランジスタがＮチヤンネル型MOSトラン
    ジスタで、前記第２導電型MOSトランジスタが
    Ｐチヤンネル型MOSトランジスタのCMOS型
    NAND回路であり、前記第１の電源は低電位側
    電源であり、前記第２の電源は高電位側電源であ
    ることを特徴とする請求項１記載の半導体メモ
    リ。
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