JPS61104397A

JPS61104397A - 半導体記憶装置

Info

Publication number: JPS61104397A
Application number: JP59222129A
Authority: JP
Inventors: Kazuo Yoshizaki; 吉崎　和夫; Yoshiaki Tomae; 吐前　佳晃; Hideaki Takahashi; 秀明高橋
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1984-10-24
Filing date: 1984-10-24
Publication date: 1986-05-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体記憶装置に関するもので、例えば、
ＥＦＲＯＭ　（エレクトリカリ・プログラマブル・リー
ド・オンリー・メモリ）に利用して有効な技術に関する
ものである。

〔背景技術〕

ＦＡＭＯ５（フローティングゲート・アバランシェイン
ジェクションＭＯＬ）ｌ−ランジスタを記憶素子とした
ＥＰＲＯＭ装置が公知である（例えば、特開昭５４−１
５２９３３号公報参照）。

ＥＰＲＯＭ装置において、周辺回路における低消費電力
化等を図るために、チップ選択信号によってアドレスバ
ッファのような信号入力回路を制御するように成し、チ
ップ非選択状態においてアドレスバッファのような回路
を非動作状態にさせることが考えられる。出力バッファ
は、チップ選択信号面と出力イネーブル信号面との実質
的な論理積信号によってその動作が制御される。ＥＰＲ
ＯＭ装置にあっては、通常書き込み終了後は、読み出し
動作しか行わないので、上記出力イネーブル信号面をロ
ウレベルのままとして読み出し動作を行うことが多い。

したがって、上記チップ選択信号ＣＥがロウレベルにさ
れることによってチップ選択状態されると、それに応じ
てアドレスバッファと出力バッファが同時に動作状態に
される。これによって、電源供給線Ｖｃｃ及び回路の接
地線Ｖｓｓに比較的大きな電流が流れる。ここで、出力
バッファは、その出力端子に結合されてしまうプリント
配線板等の実装基板に存在する浮遊容量や信号入力装置
の入力容量などからなる比較的大きな容量値の負荷容量
（寄生容量）を駆動できることが必要とされる。そのた
め、出力バッファは、かかる負荷容量のチャージアップ
又はディスチャージのために、比較的大きな電流を電源
供給線及び回路の接地線に流させる。ＥＰＲＯＭ装置内
の電源電圧線Ｖｃｃと回路の接地線Ｖｓｓがそれぞれ無
視できない抵抗及びインダクタンスを持つので、それぞ
れに比較的大きなノイズが発生する。

これらの電源電圧線及び回路の接地線のノイズは、外部
端子から供給される入力信号のレベルマージンを悪化さ
せる。

例えば、上記アドレスバッファをＣＭＯＳ回路により構
成した場合、その動作開始とともに上記ノイズが発生す
ると、そのソースに回路の接地電位Ｖｓｓが与えられた
ＮチャンネルＭＯ５ＦＥＴの実効的なしきい値電圧が高
（され、そのソースに、電源電圧Ｖｃｃが与えられたＰ
チャンネルＭＯ３ＦＥＴの実効的なしきい値電圧が高く
される。したがって、上記ノイズの発生によって、アド
レスバッファはその遷移期間が長くさせられる。これに
より、その消費電力が大きくなるとともに、動作速度が
遅くなってしまう。

〔発明の目的〕

この発明の目的は、動作マージジンの拡大を図った半導
体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、チップ選択信号の遅延信号と、出力イネーブ
ル信号との実質的な論理積出力により出力バッファの動
作タイミング信号を形成することによって、アドレスバ
ッファと出力バッファの動作タイミングに時間的なずれ
を設けるようにするものである。

〔実施例〕

第１図には、この発明が通用されたＥＰＲＯＭの一実施
例の回路図が示されている。

実施例のＥＰＲＯＭは、アドレス信号が供給される外部
端子ＡＯないしＡ　ｎ　ｓデータ入出力端子１１０、書
き込み高電圧が与えられる端子ｖｐｐ。

制御信号が与えられる制御端子ＰＧＭ、０ＥＳＣ百、電
源端子Ｖｃｃ及び基準電位端子もしくはアース端子ＧＮ
Ｄを持つ、基準電位端子ＧＮＤと電源電圧端子Ｖｃｃと
の間には、はゾ５ｖの電源電圧が供給される。書き込み
入力端子ｖｐｐには、書き込み動作時にはり１０数Ｖの
ような書き込み高電圧が供給される。この端子Ｖｐｐは
、読み出し動作時において、はゾＯｖのような電位に維
持される。

実施例のＥＰＲＯＭ装置は、特に制限されないが、公知
の０Ｍ０５回路の製造技術によって、Ｐ型車結晶シリコ
ンからなるような半導体基板上に形成される。Ｎチャン
ネルＭＯ３ＦＥＴ及びメモリセルを構成するＦＡＭＯＳ
トランジスタは、Ｐ型半導体基板上に形成され、Ｐチャ
ンネルＭＯ３ＦＥＴは、かかる基板上に形成されたＮ型
ウェル領域上に形成される。ＮチャンネルＭＯＳ　Ｆ　
ＥＴ及びＦＡＭＯＳトランジスタの共通の基体ゲートと
しての半導体基板は、回路の接地電位に維持される。Ｐ
チャンネルＭＯＳＦＥＴのうちの電源電圧Ｖｃｃに応答
されるべきＭＯＳ　Ｆ　ＥＴの基体ゲートすなわちＮ型
ウェル領域は、電源電圧Ｖｃｃレベルに維持され、書き
込み電圧レベルに応答されるべきＭＯＳＦＥＴの基体ゲ
ートとしてのＮ型ウェル領域は、端子Ｖｆ）Ｐの電位と
される。

外部端子ＡＯないしＡｎに供給されたＸ、Ｙアドレス信
号は、アドレスバッファＸＡＤＢ及びＹＡＤＢに供給さ
れる。上記アドレスバッファＸＡＤＢ、ＹＡＤＢは、電
源電圧Ｖｃｃによって動作され、外部端子ＡＯないしＡ
ｎを介して供給されたアドレス信号と同相の内部アドレ
ス信号と逆相のアドレス信号とからなる相補アドレス信
号を形成する。これらのアドレスバッファＸＡＤＢ及び
ＹＡＤＢは、チップ選択信号ＣＥに基づいて後述する制
御回路Ｃ０ＮＴによって形成された内部チップ選択信号
乙によって動作状態にされる。これらのアドレスバッフ
ァＸＡＤＢ及びＹＡＤＢは、後述するようにＣＭＯ５回
路によって構成される。

ロウアドレスデコーダＸＤＣＲは、電源電圧Ｖｃｃによ
って動作され、ロウアドレスバッファＸＡＤＢから供給
される相補アドレス信号に応じて、メモリアレイＭ−Ａ
ＲＹのワード線Ｗに供給すべき選択信号を形成する。カ
ラムアドレスデコーダＹＤＣＲは、カラムアドレスバッ
ファＹＡＤＢから供給される相補アドレス信号に応じて
メモリアレイＭ−ＡＲＹのデー、夕線りを選択するため
のカラム選択信号を形成する。

上記メモリアレイＭ−ＡＲＹは、図示されているように
、複数のＦＡＭＯＳ　）ランジスタからなる不揮発性メ
モリ素子Ｑｌ−Ｑ６と、ワードＩＪ！Ｗ１、Ｗ２及びデ
ータ線Ｄ１〜Ｄｎとにより構成されている。上記メモリ
アレイＭ−ＡＲＹにおいて、同じ行に配置されたＦＡＭ
Ｏ３Ｉ−ランジスタＱ１〜Ｑ３　　（Ｑ４〜Ｑ６）のコ
ントロールゲートは１．。

それぞれ対応するワード線Ｗｌ　　（Ｗ２）に接続され
、同じ列に配置されたＦＡＭＯＳ）ランジスタＱｌ、Ｑ
４〜Ｑ３．Ｑ６のドレインは、それぞれ対応するデータ
線Ｄ１〜Ｄｎに接続されている。

ＦＡＭＯＳ）ランジスタのそれぞれは、２つのしきい値
電圧の一方を取り得る。データの書き込みが実行されて
いないＦＡＭＯＳ）ランジスタは、ロウアドレスデコー
ダＸＤＣＲによって決定される読み出し動作時のワード
線の選択レベル（は＼５Ｖ）と非選択レベル（はＶＯＶ
）との中間レベルに等しいような低しきい値電圧を持ち
、データの書き込みが実行されたＦＡＭＯＳトランジス
タは、読み出し動作時のワード線の選択レベルよりも大
きいレベルの高しきい値電圧を持つ。

ＦＡＭＯＳ　）ランジスタへのデータの書き込みは、良
く知られているＥＰＲＯＭのそれと同様に、そのコント
ロールゲートが結合されたワード線とそのドレインが結
合されたデータ線に十数ボルトのような書き込みレベル
の電圧が印加されることによって実行される。

各ワード線Ｗ１．Ｗ２と書き込み電圧端子Ｖｐρとの間
には、各ワード線に書き込み電圧を印加できるようにす
るためのプルアップ抵抗素子Ｑ２０゜Ｑ２１が設けられ
ている。

特に制限されないが、プルアップ抵抗素子Ｑ２０、Ｑ２
１のそれぞれは、スタンバイモード時及び読み出しモー
ド時のＥＰＲＯＭ装置の消費電力を低減させるため、及
びロウアドレスデコーダの出力インピーダンス及び各ワ
ード線の持つインピーダンスにかかわらずに各ワード線
の選択レベル、非選択レベルを充分なレベルにさせるた
めに、次のようなスイッチ制御可能な素子から構成され
る。

すなわち、各プルアップ抵抗素子は、例えば、Ｎ型ウェ
ル領域上に薄いゲー日色縁膜を介して形成されたイント
リンシックタイプのポリシリコン層と、そのポリシリコ
ン層の両端に結合されたソース、ドレイン領域としての
Ｐ型ポリシリコン層とから構成される。上記Ｎ型ウェル
領域は、プルアンプ抵抗素子の制御電極とされ、後述の
制御回路Ｃ０ＮＴから制御信号ｗｅが加えられる。

プルアップ抵抗素子は、ＥＰＲＯＭ装置のスタンバイモ
ード及び読み出しモードにおいて書き込み電圧端子Ｖｌ
）ＰがはＶＱボルトに維持され、かつ制御信号；１がは
ゾ電源電圧Ｖｃｃレベル（は＼゛５ボルト）に維持され
ているなら、これによってオフ状態にされる。プルアン
プ抵抗素子は、書き込み電圧端子ＶＰＩ）が十数ボルト
の書き込み電圧レベルにされ、制御信号賃かはＶＱボル
トにされているなら、それに応じてオン状態にされ、そ
のとき高抵抗素子として動作する。

上記ＦＡＭＯ３）ランジスタの共通ソース線Ｃ３と回路
の接地点との間には、特に制限されないが、ゲートに内
部書込み信号ｉ１を受けるディプレッション型ＭＯ５Ｆ
ＥＴＱＩ　Ｏが設けられている。このＭＯ３ＦＥＴＱＩ
Ｏは、書き込み動作において書き込み信号石がロウレベ
ルにされると、それに応じて、そのコンダクタンスが比
較的小さくされる。なお、ＭＯＳＦＥＴＱＩ　Ｏのよう
なディプレフジョン型ＭＯ３ＦＥＴには、記号りが付け
られている。

ＭＯＳＦＥＴＱＩ　Ｏは、書き込み動作の時に、非選択
状態とされるべきＦ″ＡＭＯＳＡＭＯＳトランジスタ流
が流れてしまうことを防止するために設けられている。

すなわち、選択されるべきデータ線に結合された非選択
のＦＡＭＯＳトランジスタにおいて、そのフローティン
グゲートは、それとデータ線との間の不所望なカップリ
ング容量が存在することによって、データ線に書き込み
レベルの電圧が印加されると、それに応じて不所望な電
位を持つようになる。それに応じて、非選択のＦＡＭＯ
Ｓトランジスタに不所望なリーク電流が流れるようにな
る。

上記のようにＭＯＳＦＥＴＱＩ　Ｏが設けられている場
合、書き込み電流は、選択されるべきＦＡＭＯＳＩ−ラ
ンジスタ及び共通ソース線Ｃ３を介して、そのＭＯＳＦ
ＥＴＱＩ　Ｏに流れる。この場合、ＭＯＳＦＥＴＱＩ　
Ｏのコンダクタンスが比較的小さくされていることによ
って、共通ソース線Ｃ５に比較的高い電位が与えられる
。これに応じて青き込み動作時におけるＦＡＭＯＳトラ
ンジスタの実効的なしきい値電圧は、共通ソース線ＣＳ
の電位が高（されることに応じてを高くされる。その結
果、非選択のＦＡＭＯＳＩ−ランジスタに流れるリーク
電流を減少させることができる。一方、ＭＯ３ＦＥＴＱ
ＩＯは、読み出し動作の時に上記書き込み信号Ｗ１がハ
イレベルにされるとそれに応じて、比較的大きなコンダ
クタンスを持つようにされる。これにより、共通ソース
線Ｃ３の電位かはソ′回路の接地電位に等しいような低
いレベルにされるので、ＦＡＭＯ３）ランジスタの実効
的なしきい値電圧は低くなる。これにより、ワード線の
選択レベルによってオン状態にされるＦＡＭＯＳトラン
ジスタに流れる電流が大きくなり、その読み出し動作の
高速化を図ることができるように　。

なる。。

上記各データ線Ｄ１〜Ｄｎと共通データ線ＣＤとの間に
は、カラムアドレスデコーダＹＤＣＲによって形成され
る選択信号によってスイッチ制御されるカラム（列）選
択スイッチＭＯ５ＦＥＴＱ７〜Ｑ９が設けられている。

カラム選択スイッチＭＯ３ＦＥＴＱ７〜Ｑ９のそれぞれ
は、書き込み動作時に共通データ線ＣＤに与えられる書
き込みレベルの高電圧を転送できるように制御されるこ
とが必要とされる。それ故に、各カラム選択スイッチＭ
Ｏ５ＦＥＴＱ７ないしＱ９のそれぞれのゲートと書き込
み電圧端子Ｖｐｐとの間に、前述のプリアップ抵抗素子
Ｑ２０゜Ｑ２１と同様な構成のプルアップ抵抗素子Ｑ２
３〜Ｑ２５が設けられている。

以上の各ＭＯ５ＦＥＴは、特に制限されないが、Ｎチャ
ンネルＭＯＳ　Ｆ　ＥＴによって構成されている。

上記共通データ線ＣＤは、一方において外部端子Ｉ１０
を介して書込み信号を受ける書込み用のデータ入力回路
ＤＩＧの出力端子に接続され、他方においてセンスアン
プを含むデータ出力回路ＤＯＣの入力端子に接続されて
いる。データ出力回路ＤＯＣの出力端子は、上記外部端
子Ｉ１０に共通に接続されている。

データ入力回路ＤＩＧは、制御回路Ｃ０ＮＴから出力さ
れる制御信号７］及びＶｐ−によってその動作が制御さ
れる。特に制限されないが、制御信号ｗｅは、はゾ電源
電圧Ｖｃｃに等しいハイレベルとは−′０ポルトに等し
いロウレベルとを持ら、制御信号Ｖｐ−は、はり書き込
み電圧ｖｐｐレベルに等しいハイレベルとはり０ボルト
に等しいロウレベルとを持つ。

制御信号Ｗ１がロウレベルにされかつＶｐ−がハイレベ
ルにされてるなら、これに応じてデータ入力回路ＤＩＣ
は動作状態にされる。この動作状態において、データ入
力回路ＤＩＣは、データ入出力端子Ｉ１０に応じたレベ
ルの書き込み電圧を出力する。ずなわぢ、共通データ線
ＣＤは、は譬′０ボルトのロウレベル又はほり書き込み
電圧ｖｐｐに等しいハイレベルにされる。

制御信号Ｗ１がハイレベルにされているなら、データ入
力回路ＤＩＧは１．非動作状態にされる。

この非動作状態において、データ入力回路ＤＩＣの出力
インピーダンスは、ハイインピーダンス状態にされる。

データ入力回路Ｌ）ＩＣの具体的ｌ路側は、後で第６図
によって説明される。

データ出力回路ＤＯＣにおける出力バッファは、３状態
（トライステート）出力機能をもち、タイミング信号Ｏ
Ｃがハイレベルなら、センスアンプの出力に従ったハイ
レベル又はロウレベルの出力信号を外部端子Ｉ１０へ送
出する。また、上記タイミング信号ＯＣがロウレベルな
ら、その出力がハイインピーダンス状態にされる。デー
タ出力回路ＤＯＣの具体的構成は、第２図によって明ら
かとなる。

制御回路Ｃ０ＮＴは、外部端子を介して書き込み高電圧
Ｖｌ）ｐ、プログラム信号ＰＧＭ、出カイネーブル信号
ｄπ及びチップ選択信号で１とを受けて、内部制御信号
ｃｅ、ｗｅ、Ｖｐｗ及びＯＣの等の内部回路の動作に必
要な各種制御信号を形成する。

内部制御信号ｉは、チップ選択信号（、Ｅのハイレベル
、ロウレベルに応じてはゾ電源電圧Ｖｃｃレベルのハイ
レベル、はゾロボルトのロウレベル。

にされる、内部制御信号１は、チ・ノブ選択信号ｎがロ
ウレベルのチップ選択レベルにされ、かつ書き込み電圧
端子ｖｐｐが十数ボルトの書き込み電圧レベルにされて
いる状態において、プログラム信号ｐｃＭがロウレベル
にされると、それに応じてロウレベルにされる。この内
部制御信号ｗｅは、プログラム信号ＰＧＭがハイレベル
にされている時、チップ選択信号ＣＥがハイレベルのチ
ップ非選択レベルにされている時、及び書き込み電圧端
子ｖｐｐがはゾロボルトもしくははソ電源電圧Ｖｃｃレ
ベルのロウレベルにされている時にはソ電源電圧Ｖｃｃ
レベルのハイレベルにされる。

訓１１計シ彰よ、ミニ込も虜正淵子■陀証ｌ亀＝＝、＋一部　　　　□ ｖｉき込み電圧レベルに等しいハイレベルにされ、上記
端子Ｖｌ）ｌ）がはり０ボルトもしくははり電源電圧Ｖ
ｃｃに等しいロウレベルにされている時それに応じては
ソ°０ボルトのロウレベルにされる。

制御信号ＯＣは、基本的には出力イネーブル信号ＯＥの
ハイレベル、ロウレベルに応じてハイレベル、ロウレベ
ルにされる。しかしながら、制御Ｃ０ＮＴの一部の回路
及びデータ出力回路の一実施例の回路図が示されている
。同図において、ソース・ドレイン間に直線が付加され
たＭＯ３ＦＥＴＱＩＩはＰチャンネル型である。

制御回路Ｃ０ＮＴは、図示のような波形整形回路もしく
はバッファ回路としてのＣＭＯＳインバータ回路■ｖＯ
１Ｉｖｌ、信号遅延回路としてのＣＭＯＳインバータ回
路ＩＶ２ないしＩＶ４及びＣＭ　ＯＳナンド（Ｎ　Ａ　
Ｎ　Ｄ）ゲート回路Ｇｏを含□□□□□□□□□□□１
■ｒ□１□ 同図において、ＣＭＯＳインバータ回路ＩＶ２ないしＩ
Ｖ４及びナントゲート回路ＧＯは、実質的に１つの可変
遅延回路ＤＬを構成している。すなわち、この可変遅延
回路ＤＬは、チップ選択信号ＣＥが非選択レベル（ハイ
レベル）から選択レベル（ロウレベル）に変化された時
に比佼的大きい遅延時間をもって動作し、チップ選択信
号ＣＥ外部端子から供給されたチップ選択信号ＣＥは、
ＣＭＯＳインバータ回路ＩＶＯ，ＩＶＩによって内部チ
ップ選択信号前に変換された上で、動作制御信号として
、アドレスバッファに供給される。

アドレスバッファを構成する１つの単位回路は、特に制
限されないが、図示のように、ＣＭ　ＯＳノア（ＮＯＲ
）ゲート回路Ｇ４、及びＣＭＯＳインバータ回路ＩＶ９
及びＩＶＩＯから成る。他の単位回路も同様に１つづつ
のノアゲート回路Ｇ５、Ｇ６、及び直列接続されたイン
バータ回路ＩＶ１１、ＩＶＩ２、ｒＶ１３、ＩＶＩ４か
ら成る。

各単位回路を構成するノアゲート回路０４〜Ｇ６のそれ
ぞれの一方の入力には、内部チップ選択信号前が供給さ
れる。また、これらのノアゲート回路０４〜Ｇ６の他方
の入力には、外部端子を介してアドレス信号ＡＯ〜Ａｎ
がそれぞれ供給される。

上記チップ選択信号ＣＥがハイレベルにされている状態
、すなわちチップ非選択状態なら内部チップ選択信号前
もこれに応じてハイレベルにされている。この内部チッ
プ選択信号ｃｏのハイレベル（論理“ｌ”）により、上
記各ノアゲート回路０４〜Ｇ６の出力はゲートを閉じて
、外部端子から供給されるアドレス信号ＡＯ〜Ａｎのそ
れぞれのレベルに無関係にロウレベル（論理“０”）に
固定される。これに応じて、インバータ回路■■９、Ｉ
ＶＩＩ、及び１Ｖ１３の出力ａＯ１ａ１、及びａｎはハ
イレベルに固定され、インバータ回路ＩＶ１０、ＩＶＩ
２及びＩＶＩ４（７）出力ａＳＳｉ１及びａｎは、ロウ
レベルに固定されている。

この状態においては、上記ノアゲート回路０４〜Ｇ６、
インバータ回路ＩＶ９〜ＩＶ１４の消費電力は、良く知
られているＣＭＯＳスタティック回路のそれと同様に実
質的に０となる。

これに対して、上記チップ選択信号ＣＥがロウレベルに
された状態すなわちチップ選択状態においては、内部チ
ップ選択信号前はロウレベルｉされる。この内部チップ
選択信号四のロウレベル（論理“０”）により、上記各
ノアゲート回路０４〜Ｇ６は開かれる。それ故に、各ノ
アゲート回路０４〜Ｇ６は、外部端子から供給されるア
ドレス信号ＡＯ〜Ａ　ｎに対して逆相にされた内部アド
レス信号を形成する。上記各ノアゲート回路０４〜Ｇ６
の出力は、ＣＭＯＳインパーク回路ＩＶ９〜ＩＶ１４に
供給される。これにより、各インバータ回路は、それぞ
れ上記外部アドレス信号ＡＧ　”　−Ａ　ｎと同相の内
部）′ド１／ス信号ａ（１−ａｎと逆相の内部アドレス
信号ａＯ〜ａｎとを形成する。

以上のようにして形成された内部相補アドレス信号ａＯ
−ａｎ及び７０〜ｉｎは、アドレスデコーダ；（ＤＣＲ
，ＹＤＣＲに送出される。

この実施例では、データ出力回路の動作タイミング（８
号ＯＣは、前述の遅延回路ＤＬと、Ｉアゲート回路Ｇ１
とによって形成される。

図示の構成によって、上記内部チップ選択信号前は、縦
列形態のＣＭＯＳインパーク回路ＩＶ２〜ＩＶ４を通し
て遅延され、ナンド（ＮＡＮＤ）ゲート回路ＧＯの一方
の入力に供給される。また、上記外部端子から供給され
たチップ選択信号ＧＥを受けるＣλ５０　Ｓインバータ
回路ＩＶＯの出力は、上記ナントゲート回路ＧＯの他方
の入力に供給される。上記ＣＭＯＳインバータ回路ＩＶ
２〜ＩＶ４により設定される遅延時間は、少なくともア
ドレスバッファの出力が確定した後からアドレスデコー
ダによるメモリアレイＭ−ＡＲＹの選択動作に要する時
間にはり合わせた時間、言い換えるならば、メモリアレ
イからの読み出し信号がデータ出力回路ＤＯＣに伝えら
れるまで間の時間に設定される。

上記遅延回路ＤＬの出力であるナントゲート回路ＧＯの
出力と外部端子から供給される出力イネーブル信号ＯＥ
とは、ノアゲート回路Ｇ１の入力に供給される。このノ
アゲート回路Ｇ１の出力端子から、データ出力回路ＤＯ
Ｃに供給するための制御信号ＯＣが形成される。上記ノ
アゲート回路Ｇｌは、出力回路の動作条件を作り出す実
質的な論理積回路を構成する。これにより、制御信号Ｏ
Ｃは、チップ選択状態（ＧＥがロウレベル）であり、し
かも出力選択状態（ＯＥがロウレベル）の時に出力回路
を動作状りにさせるよ・）なロウレベル（論理“０“）
にされる。

出力回路ＤＯＣは、特に制限されないが、図示されたよ
うなＣ，ＭＯＳインバータ回路ＩＶ６ないしＩＶ８．Ｃ
ＭＯＳノアゲート回路Ｇ２．ＣＭＯＳナントゲート回路
Ｇ３．Ｐチャンネル出力ＭＯ３ＦＥＴＱＩ　１．Ｎチャ
ンネル出力ＭＯＳ　Ｆ　ＥＴＱ１２．センスアンプＳＡ
及び人力用ＭＯ５ＦＥＴＱ２６から構成されている。

上記制御信号ＯＣは、一方においてナントゲート回路Ｇ
３の一方の入力に供給され、他方においてＣＭＯＳイン
バータ回路ＩＶ６を介してノアゲート回路Ｇ２の一方の
入力に供給される。これらのゲート回路Ｇ２．Ｇ３の他
方の入力には、センスアンプＳＡからの出力信号が共通
に供給される。

そして、上記各ゲート回路Ｇ２．Ｇ３の出力は、それぞ
れＣＭＯＳインバータ回路ＩＶ７．１Ｖ８を介してＰチ
ャンネル出力ＭＯ５ＦＥＴＱＩ　１゜Ｎチャンネル出力
ＭＯ５ＦＥＴＱＩ　２のゲートに供給される。これらの
出力ＭＯ５ＦＥＴＱＩ　１゜Ｇ１２は、プッシュプル出
力回路を構成し、その出力端子は外部端子Ｉ１０に結合
される。この外部端子Ｉ１０は、第１図のようにデータ
入力回路ＤＩＧの入力端子にも結合される。なお、この
外部端子Ｉ１０に結合され、外部に示したキャパシタＣ
は、負荷ｆｆ１（寄生容量）である、キャパシタＣは、
この実施例のＥＦＲＯＭ装置が実装されるプリント配線
基板のような実装基板に存在する配線容量や、信号入力
用型、子装置の入力容量からなる。このキャパシタＣは
、例えば数１０ｐＦ以上のような大きい値になることが
考慮される必要がある。それ故に、出力ＭＯ５ＦＥＴＱ
Ｉ　１及びＧ１２は、このキャパシタＣを充分に駆動で
きるように充分に低いオン抵抗を持つことが必要とされ
る。

特に制限されないが、センスアンプＳＡの入力端子と第
１図の共通データ線ＣＤとの間には、制御信号ｉによっ
て制御されるディプレッシヨン　１゜型ＭＯ３ＦＥＴＱ
２６が配置されている。これによって、センスアンプＳ
Ａの入力端子と共通データ線ＣＤは、書き込み動作にお
いて実質的に分離される。

この実施例回路の動作の一例を第３図に示したタイミン
グ図に従って説明する。

同図では、その読み出し動作のために、出力イネーブル
信号ＯＥは、定常的にロウレベルの状態にされている。

チップ選択信号ＧＥがハイレベルのとき、すなわちチッ
プ非選択状態の時には、内部チップ選択信号乙はハイレ
ベルにされている。

これに応じてアドレスバッフ１を構成する全ノアゲート
回路０４〜Ｇ６は、閉状態にされている。

また、遅延回路ＤＩ、の出力もハイレベルにされている
ので、ノアゲート回路Ｇ１の出力、言い換えるならば、
データ出力回路ＤＯＣの制御信号ＯＣは、ロウレベルに
される。これにより、ノアゲート回路Ｇ２とナントゲー
ト回路Ｇ３は、共にそのゲートを閉じられるのでセンス
アンプＳＡからの出力に無関係にそれぞれ出力がロウレ
ベル、ハイレベルにされている。これに応じてインバー
タロ路ＩＶ７とＩＶ８の出力が、それぞれハイレベル、
ロウレベルにされるので、それを受けるＰチャンネルＭ
Ｏ３ＦＥＴＱＩ　１とＮチャンネルＭＯ３ＦＩＥＴＱ１
２は共にオフ状態にされる。その結果として出力回路の
出力は、ハイインピーダンス状態にされ°ζいる。

次に、読み出し動作のために、外部端子ＡＯないし、Ａ
ｎにアドレス信号が供給され、チップ選択信号面がロウ
レベルのチップ選択レベルにされると、図示しない内部
チップ選択信号ｉが遅れてロウレベルにされる。その結
果、アドレスバッファを構成するノアゲート回路０４〜
Ｇ６が一斉に動作状態にされる。これにより、外部アド
レス信号ＡＩに従って内部アドレス信号ａｔが切り替ね
、６．この時にノアゲート回路０４〜Ｇ６、及びインパ
ーク回路ＩＶ９〜ＩＶ１４の出力信号は、それぞれ外部
アドレス信号に従って遷移（切り替え）される、これに
応じ°Ｃ１これらの回路に貫通電流が発生する。同図に
は、回路の接地線に流れる貫通電流Ｖｓｌ−１が示され
ている。回路の接地配線に無視できない抵抗成分、イン
ダクタンス成分が存在するのでこの電流Ｖｓｓ−１によ
っζ、回路の接地電位にはＶｓｓ−Ｖのようなノイズが
発生する。

上記チップ選択信号ＧＥがロウレベルへ変化された直後
においては、インバータ回路ＩＶＯの出力がハイレベル
（論理“ｌ”）にされ、インバータ回路ＩＶ４の出力が
ロウレベルにされているので、ナントゲート回路ＧＯの
出力はロウレベルである。ナントゲート回路ＧＯの出力
は、上記インバータ回路ＩＶＯからの信号が先にハイレ
ベルになっていので、上記アドレスバッファが動作状態
にされてから、インバータ回路ＩＶ２〜Ｉ　Ｖ　４によ
って遅延された信号がハイレベルにされると、これに応
じてロウレベルにされる。このナントゲート回路ＧＯの
出力のロウレベルによって、ノアゲート回路Ｇ１の出力
は、ロウレベルからハイレベルに変化する。これにより
、制御信号ＯＣはロウレベルからハイレベルに変化して
出力バッファを動作状態にさせる。すなわち、ナントゲ
ート回路Ｇ３は、上記制御信号ＯＣのハイレベルによっ
ｆ：開き、センスアンプＳＡの出力に従った反転信号を
形成する。また、ノアゲート回路Ｇ２は、インバータ回
路ＩＶ６を通した制御信号ＯＣのロウレベルによって開
き、センスアンプＳＡの出力に従った反転信号を形成す
る。

今、センスアンプＳＡの出力信号がハ・ｆレベルなら、
ノアゲート回路Ｇ２の出力は、ロウレベルになる。これ
に応じてインバータ回路ＩＶ７の出力がハイレベルにさ
れるので、ＰチャンネルＭＯ３ＦＥＴＱＩＩがオフ状態
にされる。また、ナンドゲ−１・回路Ｇ３の出力は、ロ
ウレベルにされる。

これに応じてインパーク回路ＩＶ８の出力がハイレベル
にされるので、Ｎチ・−ノネルＭＯＳＦＥＴＱ１２がオ
ン状態にされる。このとき、オフ状態のＮチャンネルＭ
Ｏ３ＦＥＴＱＩ　２によって、負荷容量Ｃに蓄積された
′Ｒ荷がディスチャージされるので、回路の接地線には
このＭＯ３ＦＥＴＱＩ２を介して電流Ｖｓｓ−１が流さ
れる。この電流Ｖｓｓ−１の発生によっζ、回路の接地
線にはＶｓｓ　−■のようなノ・ｆズが発生する。なお
、上記センスアンプＳＡの出力がロウレベルなら、Ｐチ
ャンネルＭＯ５ＦＥＴＱＩ　１がオン状態にされるので
、電源線に上記同様なノイズが発生する。

この実施例に従うと、このように、チップ選択信号ＧＥ
により、読み出し動作を行わせる場合には、チップ選択
信号ＣＥのロウレベルから時間Ｔ１だけ遅れて出力バッ
ファが動作状態にされる。

これにより、上記チップ選択信号ＧＥのロウレベルから
れずかに遅れて動作状態にされるアドレスパンツ１等の
動作タイミングと、出力バッファとの動作タイミングと
に時間差を持たせることができる。したがって、電源線
及び回路の接地線に流れる電流が２つのタイミングに分
散されるので、電源線及び接地線に発生するノイズレベ
ルをはり半減させることができる。これにより、ア・ド
レスバッファ等の回路の動作マージンの拡大と、アドレ
スバッフ１等回路における信号の遷移期間を短くできる
から、低消費電力及び動作の高速化を実現できる。なお
、以上の動作は、チップ選択信号ＧＥと出力イネーブル
信号ＯＥをはり同時にロウレベルにして、読み出し動作
を行う時も同様である。

また、先に、チップ選択信号ＧＥをロウレベル状態にし
ておいて、言い換えならば、アドレスバッファの出力を
確定してメモリアレイＭ−ＡＲＹの読み出し信号を形成
しておいて、出力イネーブル信号ＯＥをハ・ｆレベルか
らロウレベルにする場合、既に遅延回路ＤＬの出力信号
がロウ【・ベルにされているので、上記出力イネーブル
信号ＯＥのロウレベルにより短い時間Ｔ２だけ遅れて上
記制御信号ＯＣがロウレベルからハイレベルにされる。

これにより、出力バッフ１は、出力イネーブル信号ＯＥ
に直ちに応答して動作状態にされるので、高速に読み出
し信号を外部端子へ送出することができる。このような
動作は、例えば、書き込み後の読み出し動作（ベリファ
イ）として行われる。

また、図示しないが、チップ選択信号ＣＥがロウレベル
からハイレベルに変化させられることによってチップ非
選択状態に移行する場合、上記チップ選択信号ＣＥのハ
イレベルに従ってインバータ回路ＩＶＯの出力は、直ち
にロウレベルにされる、これにより、ナントゲート回路
ＧＯの出力は、直ちにハイレベルにされるので、ノアゲ
ート回路Ｇ１の出力（制御信号ＤＯＣ）は、ロウレベル
に変化する。したがって、チップ非選択状態に移行する
場合は、上記遅延時間を待たずに出力バッファを非選択
状態にさせることができる。

第４図は、アドレスバッファを構成する１つの単位回路
の具体的回路図である。ノアゲート回路Ｇ１は、Ｐチャ
ンネルＭＯ３ＦＥＴＱ３１、Ｑ３２、及びＮチャンネル
ＭＯ３ＦＥＴＱ３３、Ｑ３４から構成され、インバータ
回路ＩＶ９、ＩＶＩＯは、それぞれＰチャンネルＭＯ３
ＦＥＴＱ３５、ＮチャンネルＭＯ５ＦＥＴＱ３６、Ｐチ
ャンネルＭＯ３ＦＥＴＱ３　？、ＮチャンネルＭ　ＯＳ
　Ｆ　Ｅ　ＴＱ３Ｂから構成されている。

外部端子ＡＯとＭＯ５Ｆ’ＥＴＱ３２及びＱ３３のゲー
トとの間には、抵抗Ｒと、ＭＯ３ＦＥＴ’Ｑ３０とから
なるゲート保護回路が設けられている。

ＭＯＳ　Ｆ　Ｅｌ”Ｑ　３０は、そのゲートが回路の接
地点に接続されていることによって、比較的低いサーフ
ェイスブレークダウン電圧を持つ。

第５図は、ロウアドレスデコーダＸＤｅｌ’ｌ）一部の
具体的回路図である。　　　　” ロウアドレスデコーダＸＤＣＲは、特に制限されないが
、内部アドレス信号ＴＯないしａｋ−’１を受けるＣＭ
ＯＩンドゲート回路Ｇ７と、ＣＭＯＳノアゲート回路Ｇ
８．Ｇ９と、２ビツトの内部アドレス信号ａ　ｋ　−１
，ａ　ｋ　−１，ａ　ｋ及びｉｋを受けるプリデコーダ
ＰＬ）ＥＣと、ディプレッション型ＭＯ３ＦＥＴＱ４７
ないしＱ４８から構成されている。

外部アドレス信号ＡＯ〜Ａｋがワード１ＪｉｌＷ１を指
示するレベルにされているなら、これに応じてゲート回
路Ｇ８の出力Ｎ１は、はゾ電源電圧Ｖｃｃ（５ｖ）に等
しいハイレベルにされる、このときに１．ケート回路Ｇ
９の出力Ｎ２はは鵞０ボルトのワウレベルとされる。こ
のとき、読み出し動作が指示されているなら、制御信号
ｊ１は、は覧゛電源電田Ｖｃｃのレベルのハイレベルで
ある。これに応じて、ＭＯ８ＦＥＴＱ４７〜Ｑ４Ｂは、
良好にオン状態にされている。それ故に、ワード線Ｗ１
は出力Ｎ１によってハイ、レベル（は’、’５Ｖ）の選
択レベルにされ、残りのワード線Ｗ２は、出力Ｎ２によ
ってロウレベルの非選択レベルにされる。書き込み動作
が指示されているなら、制御信号Ｗ１は、はゾロポルト
のロウレベルである。このとき、ＭＯ３ＦＥＴＱ４７は
、ゲート回路Ｇ８から供給サレるハ１゛レベルの電位と
、そのゲートに加えられているロウレベルの電位とによ
って自動的にオフ状態にされる。ＭＯ３ＦＥＴＱ４７が
オフ状態にされるので、ワード線Ｗ１は、プルアンプ抵
抗素子Ｑ２０（第１図参照）によって書き込み電圧レヘ
ルニされる。Ｍ　ＯＳ　Ｆ　Ｅ　’！’　−Ｑ　４　Ｇ
は、ゲート回路Ｇ９の出力がはゾロボルトのロウレベル
にされているのでオン状態を維持する。それ故に、非選
択であるべきワードＩｆ＋ＩＷ２は、ゲートｒｆｉＩ賂
Ｇ９によっては一゛Ｏボルトの非選択レベルに維持され
る。

第６図は、データ入力回路ＤＩＧの具体的回路図である
。

データ入力回路ＤＩＧは、特に制限されないが、図示の
ように、ＣＭＯＳノアゲート回路ＧＩＯ１ＣＭＯＳイン
バータ回路ＩＶ１５ないし［Ｖ１７、Ｎチャ二ノネルＭ
Ｏ３ＦＥＴＱ４９、Ｑ５０、Ｑ５２、Ｑ５４、Ｐナヤン
ネルＭＯ５ＦＥＴＱ５１、Ｑ５３、及びゲート保護回路
としての抵抗Ｒ及びＭＯ５ＦＥＴＱ６０からなる。ゲー
Ｉ・回路ＧＩＱ、及びインバータ回路！ｖ１５ないしＩ
Ｖ１７は電＃電圧Ｖｃｃによって動作される。

ＩＪ　ｆａｌｌ　Ｉｙ　”ｊ　Ｗｓがハイレベルなら、
インバータ回路ＩＶ７の出力は、データ入出力端子Ｉ１
０のレベルにかかわらずにはｖｍａｗ圧ＶＣＣのハイレ
ベルニ維持すレ６．．ＭＯＳ　Ｆ　Ｅ’ｒＱ　５２は、
インバータ回路ＩＶ１７の出力によプてオン状態に維持
され、ＭＯ３ＦＥＴＱ５４はオフ状態に維持される。そ
れ故に、データ入力回路ＤＩＣは、高出力インピーダン
ス状態となる。

制御信号ｗｅがロウレベルなら、インバータ回路Ｉ　Ｖ
　１７の出力は、データ入出力端子Ｖ１０に供給される
書き込みデータ信号によってそのレベルが決定される。

書き込みデータ信号がロウレベルなら、インバータ回路
ＩＶ１７の出力はロウレベルにされ、ＭＯ３ＦＥＴＱ５
２はオフ状態にされる。ＭＯ３ＦＥＴＱ５４は、そのゲ
ー１−　ニＭ　０５ＦＥＴＱ４０〜Ｑ５１を介して書き
込み電圧Ｖｐｐが供給され、オン状態となる。その結果
、共通データ線ＣＤには、ＭＯ３ＦＥＴＱ５３及びＱ５
４を介して書き込み電圧ｖｐｐが供給される。書き込み
データ信号がハイレベルなら、ＭＯ３ＦＥＴＱ５４はオ
フ状態である。それ故に、このときは共通データ線ＣＬ
）には書き込み電圧は与えられない。

〔効　果〕

（１）チップ選択信号の遅延信号により、出力バッファ
の動作制御信号を形成するものであるので、アドレスバ
ッファ等と出力バッファの動作タイミングに時間差を設
定することができる。これにより、電源線及び回路の接
地線に流れる電流を分散させることができるから、発生
するノイズレベルをぼり半減できることによって動作マ
ージンの拡大を図ることがてきるとい・）効果が得られ
る。

（２）上記（１１により、アドレスパン７アにおいて、
ノイズによる負帰還量が低減できるから、その信号遷移
期間を短くすることができる。これによって、特にＣＭ
　ＯＳ回路にあっては、その貫通電流の低減による低消
費電力化及び動作の高速化を図ることかできるという効
果が得られる。

（３）出力バッファの動作タイミングをセンスアンプＳ
Ａの出力が得られるタイミングに合わせることによって
、動作の高速化を図ることができるという効果が得られ
る。なぜなら、センスアンプＳＡの出力が確定する前に
、出力バンファを動作状態にさせると、出力バッファが
無意味な信号に応答してしまい、これと逆の信号に対す
る応答速度が遅くなってしまうからである。

以上本発明を実施例に基づき具体的に説明したが、この
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることばいうまで
もない０例えは、アドレスバッファ等の周辺回路は、Ｃ
ＭＯＳ回路の他、パワースイッチによって動作状態にさ
れるＮチャンネルＭＯＳ　Ｆ　ＥＴ等によるスタティッ
ク型回路であってもよい、また、遅延回路の遅延時間は
、少なくともアドレスバッファの動作タイミング期間と
、出力バッファの動作タイミング期間とが重なり合うこ
との無いように設定するものであればよい。

〔利用分野〕

以上の説明では主として本発明をその背景となった技術
分野であるＥＰＲＯＭに通用した場合について説明した
が、これに限定されるものではなく、例えば、ＭＮＯＳ
　（メタル・ナイトライド・オキサイド・セミコンダク
タ）を記憶素子とするＥＥＰＲＯＭ　（エレクトリカリ
・イレーザブル・プログラマブル・リード・オンリー・
メモリ）、マスク型ＲＯＭ又はＲＡＭ　（ランダム・ア
クセス・メモリ）のような半導体記憶装置に広く利用で
きるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＰＲＯＭ装置の一実
施例を示す回路図、第２図は、そのアドレスバッファ、出力バッファ及びそ
の制御回路の一実施例を示す回路図、　。第３図は、その動作の一例を説明するためのタイミング
図、第４図は、アドレスバッファの具体的回路図、ｆｆ１５
図は、ロウアドレスデコーダの具体的回路図、第６図は、データ入力回路の具体的回路図である。ＸＡＤＢ・・ロウアドレスバッファ、ＸＤＣＲ・・ロウ
アドレスデコーダ、ＹＡＤＢ・・カラムアドレスバッフ
ァ、ＹＤＣＲ・・カラムアドレスデコーダ、Ｍ−ＡＲＹ
・・メモリアレイ、ＤＩＧ・・データ入力回路、ＤＯＣ
・・データ出力回路ζ第２図ｎｌ第　３　図Ｆ＋Ｖｇｎ−Ｖ）第４図第６図

Claims

【特許請求の範囲】１、複数の記憶素子がマトリックス配置されて構成され
たメモリアレイと、チップ選択信号に従って外部端子を
介して入力信号が供給される入力バッファと、チップ選
択信号の遅延信号と、出力イネーブル信号との実質的な
論理積出力によりその動作タイミングが規定される出力
バッファ回路とを含み、上記各回路が１つの基板上に構
成されてなることを特徴とする半導体記憶装置。２、上記入力バッファが上記チップ選択信号によってそ
の動作が制御されるアドレスバッファからなることを特
徴とする特許請求の範囲第１項記載の半導体記憶装置。３、上記遅延時間は、アドレスバッファの出力が確定し
た後からメモリアレイからの読み出し情報が上記出力バ
ッファの入力に供給されるまでの間の時間に設定される
ものであることを特徴とする特許請求の範囲第２項記載
の半導体記憶装置。４、上記遅延時間は、上記チップ選択信号の立ちさがり
に対してのみ設定されるものであることを特徴とする特
許請求の範囲第２又は第３項記載の半導体記憶装置。５、上記記憶素子は、ＦＡＭＯＳトランジスタにより構
成され、上記アドレスバッファ及び出力バッファ等の周
辺回路は、ＣＭＯＳ回路によって構成されるものである
ことを特徴とする特許請求の範囲第２、第３又は第４項
記載の半導体記憶装置。