JPS63291290A - チップイネ−ブル回路 - Google Patents
チップイネ−ブル回路Info
- Publication number
- JPS63291290A JPS63291290A JP62126615A JP12661587A JPS63291290A JP S63291290 A JPS63291290 A JP S63291290A JP 62126615 A JP62126615 A JP 62126615A JP 12661587 A JP12661587 A JP 12661587A JP S63291290 A JPS63291290 A JP S63291290A
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- Japan
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- circuit
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- memory
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- 239000000872 buffer Substances 0.000 claims abstract description 22
- 230000015654 memory Effects 0.000 claims abstract description 21
- 230000003213 activating effect Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 2
- 230000001934 delay Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 235000006732 Torreya nucifera Nutrition 0.000 description 2
- 244000111306 Torreya nucifera Species 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はチップイネーブル入力信号ＣＥを有するＩＣメ
モリにおけるチップイネーブル回路に関し、特に非同期
型メモリのチップイネーブル信号による出力バッファの
制御を行なうチップイネーブル回路に関する。
モリにおけるチップイネーブル回路に関し、特に非同期
型メモリのチップイネーブル信号による出力バッファの
制御を行なうチップイネーブル回路に関する。
従来、この種のＩＣメモリは、第５図の回路図（メモリ
セル部は図示せず）および第６図の波形図に示すように
、チップイネーブル信号−ｒとアウトプットイネーブル
信号て「Ｉ−によって入力バッファ５１．ＯＲゲー）５
２．ＩＮＶ５３を介して出力バッファ５４を制御し、ｆ
ｆ４こより出カバ・。
セル部は図示せず）および第６図の波形図に示すように
、チップイネーブル信号−ｒとアウトプットイネーブル
信号て「Ｉ−によって入力バッファ５１．ＯＲゲー）５
２．ＩＮＶ５３を介して出力バッファ５４を制御し、ｆ
ｆ４こより出カバ・。
ファ５４が高インピーダンスからアクティブになる時間
遅れ、（第６図参照）ｔｌは、データが出力されるまで
の遅れｔ２より少なく、ｔ２とｔｌの時間差の間に出力
される信号又は有効でない出力であった。
遅れ、（第６図参照）ｔｌは、データが出力されるまで
の遅れｔ２より少なく、ｔ２とｔｌの時間差の間に出力
される信号又は有効でない出力であった。
上述した従来のＩＣメモリのｒ「による出力バッファの
制御によるタイミングは、第６図においてｔｌとｔ３は
同一回路パスのため、はぼ同じ値になっている。メモリ
容量が増大し複数のＩＣメモリを使用する場合、アドレ
ス信号をデコーダに通して、このデコーダ出力をｒ丁に
入力して、出力バッファは出力バスに接続していた。こ
のため異なるＩＣメモリのｔｌ （ｔｓ）はシくラツキ
があるため、アドレス変化に伴なうデコーダ出力変化時
点で複数チップの出力バッファがアクティブ状態になり
、出力がぶつかり合うことが生じていた。出力バッファ
の駆動能力は大きいために、大電流が流れ、電源ノイズ
を増大したり、信頼性を低くし、最悪の場合破壊を生じ
ることもあった。
制御によるタイミングは、第６図においてｔｌとｔ３は
同一回路パスのため、はぼ同じ値になっている。メモリ
容量が増大し複数のＩＣメモリを使用する場合、アドレ
ス信号をデコーダに通して、このデコーダ出力をｒ丁に
入力して、出力バッファは出力バスに接続していた。こ
のため異なるＩＣメモリのｔｌ （ｔｓ）はシくラツキ
があるため、アドレス変化に伴なうデコーダ出力変化時
点で複数チップの出力バッファがアクティブ状態になり
、出力がぶつかり合うことが生じていた。出力バッファ
の駆動能力は大きいために、大電流が流れ、電源ノイズ
を増大したり、信頼性を低くし、最悪の場合破壊を生じ
ることもあった。
このため通常はアウトプットイネーブル信号ｒで出力バ
ッファを制御する必要があった。
ッファを制御する必要があった。
上述した従来のＩＣメモリ回路、特に非同期型に対して
、本発明はｒによりデータが出力される近くまでを高イ
ンピーダンスにする独創的内容を有する。
、本発明はｒによりデータが出力される近くまでを高イ
ンピーダンスにする独創的内容を有する。
本発明は、入力されたチップイネーブル入力信号により
出力バッファを高インピーダンスからアクティブにしデ
ータを出力するＩＣメモリにおけるチップイネーブル回
路において、前記入力されたチップイネーブル信号によ
って出力バッファを高インピーダンスからアクティブに
する開始点だけを有効なデータが出力する時間近くまで
遅らせるチップイネーブル開始点遅延手段を有する。
出力バッファを高インピーダンスからアクティブにしデ
ータを出力するＩＣメモリにおけるチップイネーブル回
路において、前記入力されたチップイネーブル信号によ
って出力バッファを高インピーダンスからアクティブに
する開始点だけを有効なデータが出力する時間近くまで
遅らせるチップイネーブル開始点遅延手段を有する。
次に本発明について図面を参照して説明する。
第１図は本発明のチップイネーブル回路の一実施例を示
す回路図である。但し、メモリセル部は図示していない
、チップイネーブル開始点遅延回路１５は、インバータ
１５１，１５２，１５３およびコンデンサ１５６，１５
７からなる遅延回路と、ＮＯＲゲート１５４．１５５に
よるフリップフロップとにより入力されたＴ信号の開始
点であるＨレベルからＬレベルに立ち下り側のみ遅れる
回路である０回路ブロック１１〜１４は第５図の５１〜
５４と同じである。回路ブロック１６はＮＡＮＤゲート
であり、ＮＯＲゲート１２の出力とチップイネーブル開
始点遅延回路１５の出力との論理ＮＡＮＤを出力する。
す回路図である。但し、メモリセル部は図示していない
、チップイネーブル開始点遅延回路１５は、インバータ
１５１，１５２，１５３およびコンデンサ１５６，１５
７からなる遅延回路と、ＮＯＲゲート１５４．１５５に
よるフリップフロップとにより入力されたＴ信号の開始
点であるＨレベルからＬレベルに立ち下り側のみ遅れる
回路である０回路ブロック１１〜１４は第５図の５１〜
５４と同じである。回路ブロック１６はＮＡＮＤゲート
であり、ＮＯＲゲート１２の出力とチップイネーブル開
始点遅延回路１５の出力との論理ＮＡＮＤを出力する。
第２図は第１図の回路の入出力波形及び内部動作波形を
示す図である。丁ｒがＬレベルの時、丁ｒがＨレベルか
らＬレベルに変化するとチップイネーブル開始点遅延回
路の出力Ａ点は、遅延回路およびフリップフロップ回路
１５１〜１５７を通り、遅れ時間ｔ２４を生じ、出力バ
ッファが活性化される時間ｔ２１が長くなり、アウトプ
ットデータがデータ出力信号ＤＯへ出力されるまでの時
間ｔ２２との差が小さくなる。−「がＬレベルからＨレ
ベルの時Ｇ点の出力遅れは少なくて、出力バッファが高
インピーダンスになる時間ｔ２３は、従来の回路の動作
波形、第６図のｔ、と同じ速さで変わらない。
示す図である。丁ｒがＬレベルの時、丁ｒがＨレベルか
らＬレベルに変化するとチップイネーブル開始点遅延回
路の出力Ａ点は、遅延回路およびフリップフロップ回路
１５１〜１５７を通り、遅れ時間ｔ２４を生じ、出力バ
ッファが活性化される時間ｔ２１が長くなり、アウトプ
ットデータがデータ出力信号ＤＯへ出力されるまでの時
間ｔ２２との差が小さくなる。−「がＬレベルからＨレ
ベルの時Ｇ点の出力遅れは少なくて、出力バッファが高
インピーダンスになる時間ｔ２３は、従来の回路の動作
波形、第６図のｔ、と同じ速さで変わらない。
第５図は本発明のチップイネーブル回路の第２の実施例
を示す回路図である０回路ブロック３１〜３４．３６は
第１図の各回路ブロックと同じである。入力バッファ３
１．ＮＯＲゲート３５１゜ＩＮＶ３５４により得られた
アドレス人力Ａとσ■）の論理出力１ （Ａ−ＣＥ）と
同様に入力バッファ３１．ＮＯＲゲート３５１，３５２
．ＩＮ■３５３により得られた論理出力２（Ａ−・ＣＥ
）とがＮＡＮＤゲート３５６により論理出力され、この
出力がダミーのワードライン３５７の抵抗Ｒ及び浮遊容
量Ｃを通してダミーのセルトランジスタ３５８を通して
ダミーのデジットライン３５９を通り、負荷ＭＯ３）ラ
ンジスタ（Ｐ型）３６０により、このデジットラインの
レベルをセンスアンプ３６１で増幅して、チップイネー
ブル開始点遅延回路３５の出力信号として出力バッファ
制御のためのＮＡＮＤゲート３６の入力に与えられる。
を示す回路図である０回路ブロック３１〜３４．３６は
第１図の各回路ブロックと同じである。入力バッファ３
１．ＮＯＲゲート３５１゜ＩＮＶ３５４により得られた
アドレス人力Ａとσ■）の論理出力１ （Ａ−ＣＥ）と
同様に入力バッファ３１．ＮＯＲゲート３５１，３５２
．ＩＮ■３５３により得られた論理出力２（Ａ−・ＣＥ
）とがＮＡＮＤゲート３５６により論理出力され、この
出力がダミーのワードライン３５７の抵抗Ｒ及び浮遊容
量Ｃを通してダミーのセルトランジスタ３５８を通して
ダミーのデジットライン３５９を通り、負荷ＭＯ３）ラ
ンジスタ（Ｐ型）３６０により、このデジットラインの
レベルをセンスアンプ３６１で増幅して、チップイネー
ブル開始点遅延回路３５の出力信号として出力バッファ
制御のためのＮＡＮＤゲート３６の入力に与えられる。
この実施例のように実際のｆｆ信号から出力まで同じ回
路方式にすることによって、１信号から出力までの遅れ
に近い遅れを実現し、製造条件のバラツキによる差が最
小におさえられる。
路方式にすることによって、１信号から出力までの遅れ
に近い遅れを実現し、製造条件のバラツキによる差が最
小におさえられる。
第４図は本発明のチップイネーブル回路を用いたメモリ
を複数構成としたブロック図である。この例は記号１０
１〜１０４で示すように２５６にビット（３２にワード
×８ビット）メモリを４個用い１Ｍビットメモリとし、
このメモリをチップセレクトするデコーダ１００の出力
によりチップイネーブルするものである。
を複数構成としたブロック図である。この例は記号１０
１〜１０４で示すように２５６にビット（３２にワード
×８ビット）メモリを４個用い１Ｍビットメモリとし、
このメモリをチップセレクトするデコーダ１００の出力
によりチップイネーブルするものである。
以上説明したように本発明は、Ｗ信号によって有効なデ
ータが出力されるまで出力バッファを高インピーダンス
に保つことにより、複数のＩＣメモリを接続して大容量
化できる。特にＩＣメモリカードなどに用いる場合、外
部から見て、出力のオーバーラツプを考慮しなくてもよ
く設計が容易になる。
ータが出力されるまで出力バッファを高インピーダンス
に保つことにより、複数のＩＣメモリを接続して大容量
化できる。特にＩＣメモリカードなどに用いる場合、外
部から見て、出力のオーバーラツプを考慮しなくてもよ
く設計が容易になる。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図の動作波形を示す図、第３図は本発明の第２の実
施例を示す回路図、第４図はＩＣメモリ製品をＩＣメモ
リカードに搭載した例を示す図、第５図は従来の回路の
一例を示す図、第６図は従来の非同期型ＩＣメモリの出
力制御信号丁ｒ、チップ制御信号ｆｆ及び出力信号Ｄｏ
の動作波形を示す図である。 １１．３１．５１は入力バッファ、１２，３２゜５２は
ＮＯＲゲート、１３，３３．５３はＩＮＶ、１４．３４
．５４は出力バッファ、１５．３５はチップイネーブル
開始点遅延回路を示す。 代理人 弁理士 内 原 音１ 茅 ｌ 凹 ＄ ２ 図 ４３１Ｍ 茅 ４ 図
第１図の動作波形を示す図、第３図は本発明の第２の実
施例を示す回路図、第４図はＩＣメモリ製品をＩＣメモ
リカードに搭載した例を示す図、第５図は従来の回路の
一例を示す図、第６図は従来の非同期型ＩＣメモリの出
力制御信号丁ｒ、チップ制御信号ｆｆ及び出力信号Ｄｏ
の動作波形を示す図である。 １１．３１．５１は入力バッファ、１２，３２゜５２は
ＮＯＲゲート、１３，３３．５３はＩＮＶ、１４．３４
．５４は出力バッファ、１５．３５はチップイネーブル
開始点遅延回路を示す。 代理人 弁理士 内 原 音１ 茅 ｌ 凹 ＄ ２ 図 ４３１Ｍ 茅 ４ 図
Claims (1)
- 入力されたチップイネーブル入力信号により出力バッフ
ァを高インピーダンスからアクティブにしデータを出力
するＩＣメモリにおけるチップイネーブル回路において
、前記入力されたチップイネーブル信号によって出力バ
ッファを高インピーダンスからアクティブにする開始点
だけを有効なデータが出力する時間近くまで遅らせるチ
ップイネーブル開始点遅延手段を含むことを特徴とした
チップイネーブル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62126615A JPS63291290A (ja) | 1987-05-22 | 1987-05-22 | チップイネ−ブル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62126615A JPS63291290A (ja) | 1987-05-22 | 1987-05-22 | チップイネ−ブル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63291290A true JPS63291290A (ja) | 1988-11-29 |
Family
ID=14939586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62126615A Pending JPS63291290A (ja) | 1987-05-22 | 1987-05-22 | チップイネ−ブル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63291290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08297980A (ja) * | 1994-11-18 | 1996-11-12 | Sgs Thomson Microelettronica Spa | 電子メモリの出力段のための同期装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552587A (en) * | 1978-10-06 | 1980-04-17 | Hitachi Ltd | Static semiconductor memory circuit |
| JPS60254488A (ja) * | 1984-05-30 | 1985-12-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61104397A (ja) * | 1984-10-24 | 1986-05-22 | Hitachi Ltd | 半導体記憶装置 |
-
1987
- 1987-05-22 JP JP62126615A patent/JPS63291290A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552587A (en) * | 1978-10-06 | 1980-04-17 | Hitachi Ltd | Static semiconductor memory circuit |
| JPS60254488A (ja) * | 1984-05-30 | 1985-12-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61104397A (ja) * | 1984-10-24 | 1986-05-22 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08297980A (ja) * | 1994-11-18 | 1996-11-12 | Sgs Thomson Microelettronica Spa | 電子メモリの出力段のための同期装置 |
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