JP3475088B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3475088B2 JP3475088B2 JP23906998A JP23906998A JP3475088B2 JP 3475088 B2 JP3475088 B2 JP 3475088B2 JP 23906998 A JP23906998 A JP 23906998A JP 23906998 A JP23906998 A JP 23906998A JP 3475088 B2 JP3475088 B2 JP 3475088B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、更に言えば、ダイナミックＲＡＭ（以下、ＤＲＡ
Ｍと称す。）等のデータ入力部に使用されるデータ入力
バッファやアドレス入力バッファ等の入力バッファ回路
の改良技術に関する。
関し、更に言えば、ダイナミックＲＡＭ（以下、ＤＲＡ
Ｍと称す。）等のデータ入力部に使用されるデータ入力
バッファやアドレス入力バッファ等の入力バッファ回路
の改良技術に関する。
【０００２】
【従来の技術】以下、従来の半導体記憶装置について図
面を参照しながら説明する。
面を参照しながら説明する。
【０００３】図２は従来の半導体記憶装置、特にＤＲＡ
Ｍ等のデータ入力部に使用されるデータ入力バッファや
アドレス入力バッファ等の入力バッファ回路の回路構成
を示している。
Ｍ等のデータ入力部に使用されるデータ入力バッファや
アドレス入力バッファ等の入力バッファ回路の回路構成
を示している。
【０００４】図２において、１は一対のＣＭＯＳインバ
ータ（Ｐチャネル型ＭＯＳトランジスタＭ１とＮチャネ
ル型ＭＯＳトランジスタＭ２及びＰチャネル型ＭＯＳト
ランジスタＭ３とＮチャネル型ＭＯＳトランジスタＭ
４）から成る差動増幅器である。
ータ（Ｐチャネル型ＭＯＳトランジスタＭ１とＮチャネ
ル型ＭＯＳトランジスタＭ２及びＰチャネル型ＭＯＳト
ランジスタＭ３とＮチャネル型ＭＯＳトランジスタＭ
４）から成る差動増幅器である。
【０００５】２は前記差動増幅器１両端のノードＮ１，
Ｎ２と電源電圧に接続されるプリチャージ手段で、プリ
チャージ信号Ｓ１がそれぞれゲート入力され、各ソース
が電源電圧に接続され、各ドレインが前記ノードＮ１，
Ｎ２に接続されるＰチャネル型ＭＯＳトランジスタＭ
５，Ｍ６とで構成されている。
Ｎ２と電源電圧に接続されるプリチャージ手段で、プリ
チャージ信号Ｓ１がそれぞれゲート入力され、各ソース
が電源電圧に接続され、各ドレインが前記ノードＮ１，
Ｎ２に接続されるＰチャネル型ＭＯＳトランジスタＭ
５，Ｍ６とで構成されている。
【０００６】３は外部データＤｉｎ及び内部参照電位Ｖ
ｒｅｆが入力される入力手段で、前記外部データＤｉｎ
及び内部参照電位Ｖｒｅｆがそれぞれゲート入力され、
各ソースが接地され、各ドレインが後述する差動増幅初
期値伝達手段４に接続されたＮチャネル型ＭＯＳトラン
ジスタＭ７，Ｍ８とで構成されている。
ｒｅｆが入力される入力手段で、前記外部データＤｉｎ
及び内部参照電位Ｖｒｅｆがそれぞれゲート入力され、
各ソースが接地され、各ドレインが後述する差動増幅初
期値伝達手段４に接続されたＮチャネル型ＭＯＳトラン
ジスタＭ７，Ｍ８とで構成されている。
【０００７】４は差動増幅初期値伝達手段で、前記差動
増幅器１の両端（前記ノードＮ１，Ｎ２）に各ドレイン
が接続され、その各ソースが後述する差動増幅外部入力
分離手段６に接続され、かつ差動増幅開始信号Ｓ２がそ
れぞれゲート入力される各ゲート同士が接続された差動
増幅初期値伝達用の第１のＮチャネル型ＭＯＳトランジ
スタＭ９及び第２のＮチャネル型ＭＯＳトランジスタＭ
１０とで構成されている。
増幅器１の両端（前記ノードＮ１，Ｎ２）に各ドレイン
が接続され、その各ソースが後述する差動増幅外部入力
分離手段６に接続され、かつ差動増幅開始信号Ｓ２がそ
れぞれゲート入力される各ゲート同士が接続された差動
増幅初期値伝達用の第１のＮチャネル型ＭＯＳトランジ
スタＭ９及び第２のＮチャネル型ＭＯＳトランジスタＭ
１０とで構成されている。
【０００８】５は差動増幅開始手段で、前記差動増幅器
１の端部（ノードＮ３）にそのドレインが接続され、前
記差動増幅開始信号Ｓ２がゲート入力される差動増幅開
始用の第３のＮチャネル型ＭＯＳトランジスタＭ１３か
ら構成されている。そして、前記差動増幅開始信号Ｓ２
（“Ｈ”レベル）がそれぞれゲート入力されて前記第
１，第２及び第３のＮチャネル型ＭＯＳトランジスタＭ
９，Ｍ１０，Ｍ１３がオンされ、前記入力手段３と差動
増幅器１とが電気的に接続される。
１の端部（ノードＮ３）にそのドレインが接続され、前
記差動増幅開始信号Ｓ２がゲート入力される差動増幅開
始用の第３のＮチャネル型ＭＯＳトランジスタＭ１３か
ら構成されている。そして、前記差動増幅開始信号Ｓ２
（“Ｈ”レベル）がそれぞれゲート入力されて前記第
１，第２及び第３のＮチャネル型ＭＯＳトランジスタＭ
９，Ｍ１０，Ｍ１３がオンされ、前記入力手段３と差動
増幅器１とが電気的に接続される。
【０００９】６は差動増幅外部入力分離手段で、前記差
動増幅初期値伝達手段４の第１のＮチャネル型ＭＯＳト
ランジスタＭ９及び第２のＮチャネル型ＭＯＳトランジ
スタＭ１０の各ソースがその各ドレインに接続され、か
つその各ソースが前記入力手段３のＮチャネル型ＭＯＳ
トランジスタＭ７，Ｍ８の各ドレインに接続され、かつ
前記差動増幅開始信号Ｓ２がゲート入力される第３のＮ
チャネル型ＭＯＳトランジスタＭ１３のドレインが差動
増幅外部入力分離用の第４のＮチャネル型ＭＯＳトラン
ジスタＭ１１及び第５のＮチャネル型ＭＯＳトランジス
タＭ１２の各ゲートに共通接続され、更には差動増幅器
１端部（ノードＮ３）に接続されている。そして、前記
差動増幅開始信号Ｓ２（“Ｈ”レベル）がゲート入力さ
れた前記第３のＮチャネル型ＭＯＳトランジスタＭ１３
がオンされることで、それまでオンされていた前記第４
及び第５のＮチャネル型ＭＯＳトランジスタＭ１１，Ｍ
１２がオフされて、前記入力手段３と差動増幅器１とが
電気的に分離される。即ち、前記第３のＮチャネル型Ｍ
ＯＳトランジスタＭ１３の駆動能力に応じて外部データ
Ｄｉｎ及び内部参照電位Ｖｒｅｆを取り込む有効データ
取り込み期間が設定されている。
動増幅初期値伝達手段４の第１のＮチャネル型ＭＯＳト
ランジスタＭ９及び第２のＮチャネル型ＭＯＳトランジ
スタＭ１０の各ソースがその各ドレインに接続され、か
つその各ソースが前記入力手段３のＮチャネル型ＭＯＳ
トランジスタＭ７，Ｍ８の各ドレインに接続され、かつ
前記差動増幅開始信号Ｓ２がゲート入力される第３のＮ
チャネル型ＭＯＳトランジスタＭ１３のドレインが差動
増幅外部入力分離用の第４のＮチャネル型ＭＯＳトラン
ジスタＭ１１及び第５のＮチャネル型ＭＯＳトランジス
タＭ１２の各ゲートに共通接続され、更には差動増幅器
１端部（ノードＮ３）に接続されている。そして、前記
差動増幅開始信号Ｓ２（“Ｈ”レベル）がゲート入力さ
れた前記第３のＮチャネル型ＭＯＳトランジスタＭ１３
がオンされることで、それまでオンされていた前記第４
及び第５のＮチャネル型ＭＯＳトランジスタＭ１１，Ｍ
１２がオフされて、前記入力手段３と差動増幅器１とが
電気的に分離される。即ち、前記第３のＮチャネル型Ｍ
ＯＳトランジスタＭ１３の駆動能力に応じて外部データ
Ｄｉｎ及び内部参照電位Ｖｒｅｆを取り込む有効データ
取り込み期間が設定されている。
【００１０】そして、前記差動増幅初期値伝達手段４と
前記差動増幅開始手段５と前記差動増幅外部入力分離手
段６とで、差動増幅駆動手段７を構成している。
前記差動増幅開始手段５と前記差動増幅外部入力分離手
段６とで、差動増幅駆動手段７を構成している。
【００１１】８，９は不図示の後続回路に接続されるイ
ンバータである。
ンバータである。
【００１２】
【発明が解決しようとする課題】しかしながら、前述し
た入力バッファ回路において、外部データが“Ｌ”レベ
ルのときに、回路構成上、前記差動増幅駆動手段７を構
成する第１のＮチャネル型ＭＯＳトランジスタＭ９及び
第４のＮチャネル型ＭＯＳトランジスタＭ１１が接続さ
れた部位Ａ１，Ａ２は不安定なフローティング状態とな
り、従って、外部データＤｉｎ用のＮチャネル型ＭＯＳ
トランジスタＭ７のゲートからのノイズを受け易くな
り、ゲート−ドレイン間のカップリング容量等により前
記部位Ａ１，Ａ２に対応した内部電位参照用の部位Ｂ
１，Ｂ２に対し、負電位になるケースがある。
た入力バッファ回路において、外部データが“Ｌ”レベ
ルのときに、回路構成上、前記差動増幅駆動手段７を構
成する第１のＮチャネル型ＭＯＳトランジスタＭ９及び
第４のＮチャネル型ＭＯＳトランジスタＭ１１が接続さ
れた部位Ａ１，Ａ２は不安定なフローティング状態とな
り、従って、外部データＤｉｎ用のＮチャネル型ＭＯＳ
トランジスタＭ７のゲートからのノイズを受け易くな
り、ゲート−ドレイン間のカップリング容量等により前
記部位Ａ１，Ａ２に対応した内部電位参照用の部位Ｂ
１，Ｂ２に対し、負電位になるケースがある。
【００１３】このように“Ｌ”レベルが入力された際に
は、前記部位Ａ１，Ａ２は“Ｈ”レベルである必要があ
り、負電位のままでは、実際に入力されたデータと逆の
データであると前記差動増幅器１が誤認識してしまうこ
とになる。
は、前記部位Ａ１，Ａ２は“Ｈ”レベルである必要があ
り、負電位のままでは、実際に入力されたデータと逆の
データであると前記差動増幅器１が誤認識してしまうこ
とになる。
【００１４】特に、このような不具合は、５Ｖの電源電
圧Ｖｃｃを使用するものよりも３．３Ｖのような低電源
電圧Ｖｃｃを使用するものにおいて発生し易く、更に言
えば、“Ｈ”レベルから“Ｌ”レベルへの急峻な波形を
入力した際にも発生し易い傾向にある。これは、低電源
電圧使用時には、部位Ｂ１，Ｂ２の電位よりも負電位と
なった部位Ａ１，Ａ２の電位が、部位Ｂ１，Ｂ２の電位
よりも高くなるまでに、より時間がかかるため、部位Ａ
１，Ａ２の電位が十分に回復しないうちに差動増幅が開
始されてしまうためである。
圧Ｖｃｃを使用するものよりも３．３Ｖのような低電源
電圧Ｖｃｃを使用するものにおいて発生し易く、更に言
えば、“Ｈ”レベルから“Ｌ”レベルへの急峻な波形を
入力した際にも発生し易い傾向にある。これは、低電源
電圧使用時には、部位Ｂ１，Ｂ２の電位よりも負電位と
なった部位Ａ１，Ａ２の電位が、部位Ｂ１，Ｂ２の電位
よりも高くなるまでに、より時間がかかるため、部位Ａ
１，Ａ２の電位が十分に回復しないうちに差動増幅が開
始されてしまうためである。
【００１５】従って、本発明では差動増幅器による誤認
識を抑制する半導体記憶装置を提供することを目的とす
る。
識を抑制する半導体記憶装置を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】そこで、本発明は外部デ
ータＤｉｎ及び内部参照電位Ｖｒｅｆがそれぞれ入力さ
れる入力手段３と、該入力手段３に接続され、差動増幅
開始信号Ｓ２の制御を受ける差動増幅駆動手段７と、該
差動増幅駆動手段７に接続された差動増幅器１と、前記
差動増幅駆動手段７と電源電圧との間に接続されてプリ
チャージ信号Ｓ１の制御を受けるプリチャージ手段２と
を具備した半導体記憶装置において、前記差動増幅器１
端部のノードＮ１，Ｎ２と差動増幅駆動手段７との間に
容量Ｃ１，Ｃ２を接続したことを特徴とするものであ
る。
ータＤｉｎ及び内部参照電位Ｖｒｅｆがそれぞれ入力さ
れる入力手段３と、該入力手段３に接続され、差動増幅
開始信号Ｓ２の制御を受ける差動増幅駆動手段７と、該
差動増幅駆動手段７に接続された差動増幅器１と、前記
差動増幅駆動手段７と電源電圧との間に接続されてプリ
チャージ信号Ｓ１の制御を受けるプリチャージ手段２と
を具備した半導体記憶装置において、前記差動増幅器１
端部のノードＮ１，Ｎ２と差動増幅駆動手段７との間に
容量Ｃ１，Ｃ２を接続したことを特徴とするものであ
る。
【００１７】
【発明の実施の形態】以下、本発明の半導体記憶装置に
係る一実施形態について図面を参照しながら説明する。
尚、従来構成と同構成には同符号を付して説明を省略す
る。ここで、本発明の特徴は、図１に示すように差動増
幅器１端部のノードＮ１，Ｎ２と、該ノードＮ１，Ｎ２
に接続される差動増幅駆動手段７の第１及び第２のＮチ
ャネル型ＭＯＳトランジスタＭ９，Ｍ１０の各ドレイン
との間に容量Ｃ１，Ｃ２をそれぞれ接続することで、従
来と同様にフローティング状態の部位Ａ１，Ａ２がノイ
ズを受けて部位Ｂ１，Ｂ２に対して負電位になったとし
ても、前記容量Ｃ１，Ｃ２の働きによって差動増幅器１
の差動増幅が緩慢となり、部位Ａ１，Ａ２の負電位をチ
ャージする時間を稼ぎ、実際に入力された外部データＤ
ｉｎ（“Ｌ”レベル）と逆のデータとして誤認識するこ
とを抑制するものである。また、容量Ｃ１，Ｃ２に電荷
をチャージしておくことで、前記部位Ａ１，Ａ２をチャ
ージするための電荷としても利用するものである。
係る一実施形態について図面を参照しながら説明する。
尚、従来構成と同構成には同符号を付して説明を省略す
る。ここで、本発明の特徴は、図１に示すように差動増
幅器１端部のノードＮ１，Ｎ２と、該ノードＮ１，Ｎ２
に接続される差動増幅駆動手段７の第１及び第２のＮチ
ャネル型ＭＯＳトランジスタＭ９，Ｍ１０の各ドレイン
との間に容量Ｃ１，Ｃ２をそれぞれ接続することで、従
来と同様にフローティング状態の部位Ａ１，Ａ２がノイ
ズを受けて部位Ｂ１，Ｂ２に対して負電位になったとし
ても、前記容量Ｃ１，Ｃ２の働きによって差動増幅器１
の差動増幅が緩慢となり、部位Ａ１，Ａ２の負電位をチ
ャージする時間を稼ぎ、実際に入力された外部データＤ
ｉｎ（“Ｌ”レベル）と逆のデータとして誤認識するこ
とを抑制するものである。また、容量Ｃ１，Ｃ２に電荷
をチャージしておくことで、前記部位Ａ１，Ａ２をチャ
ージするための電荷としても利用するものである。
【００１８】尚、他の構成は、従来の半導体記憶装置の
構成と同様であり、重複を避けるために説明を省略す
る。
構成と同様であり、重複を避けるために説明を省略す
る。
【００１９】以下、本発明の半導体記憶装置の動作につ
いて説明する。
いて説明する。
【００２０】先ず、プリチャージ信号Ｓ１（“Ｌ”レベ
ル）がゲート入力されることで、前記プリチャージ手段
２のＰチャネル型ＭＯＳトランジスタＭ５，Ｍ６がオン
され、ノードＮ１，Ｎ２がプリチャージされている。
ル）がゲート入力されることで、前記プリチャージ手段
２のＰチャネル型ＭＯＳトランジスタＭ５，Ｍ６がオン
され、ノードＮ１，Ｎ２がプリチャージされている。
【００２１】また、差動増幅開始信号Ｓ２（“Ｌ”レベ
ル）がゲート入力されることで、前記差動増幅駆動手段
７の第１，第２及び第３のＮチャネル型ＭＯＳトランジ
スタＭ９，Ｍ１０，Ｍ１３はオフされている。そして、
前記第３のＮチャネル型ＭＯＳトランジスタＭ１３はオ
フされている間、前記第４及び第５のＮチャネル型ＭＯ
ＳトランジスタＭ１１，Ｍ１２はオンされている。
ル）がゲート入力されることで、前記差動増幅駆動手段
７の第１，第２及び第３のＮチャネル型ＭＯＳトランジ
スタＭ９，Ｍ１０，Ｍ１３はオフされている。そして、
前記第３のＮチャネル型ＭＯＳトランジスタＭ１３はオ
フされている間、前記第４及び第５のＮチャネル型ＭＯ
ＳトランジスタＭ１１，Ｍ１２はオンされている。
【００２２】そして、差動増幅開始信号Ｓ２（“Ｈ”レ
ベル）がゲート入力されることで、前記差動増幅駆動手
段７の第１，第２及び第３のＮチャネル型ＭＯＳトラン
ジスタＭ９，Ｍ１０，Ｍ１３がオンされることになる。
従って、外部データ入力用のＮチャネル型ＭＯＳトラン
ジスタＭ７に入力されている外部データＤｉｎと内部参
照電位入力用のＮチャネル型ＭＯＳトランジスタＭ８に
入力されている内部参照電位Ｖｒｅｆとが各Ｎチャネル
型ＭＯＳトランジスタＭ９，Ｍ１０，Ｍ１１，Ｍ１２を
通ってノードＮ１，Ｎ２を介して差動増幅器１に入力さ
れ、ここで差動増幅されて認識される。
ベル）がゲート入力されることで、前記差動増幅駆動手
段７の第１，第２及び第３のＮチャネル型ＭＯＳトラン
ジスタＭ９，Ｍ１０，Ｍ１３がオンされることになる。
従って、外部データ入力用のＮチャネル型ＭＯＳトラン
ジスタＭ７に入力されている外部データＤｉｎと内部参
照電位入力用のＮチャネル型ＭＯＳトランジスタＭ８に
入力されている内部参照電位Ｖｒｅｆとが各Ｎチャネル
型ＭＯＳトランジスタＭ９，Ｍ１０，Ｍ１１，Ｍ１２を
通ってノードＮ１，Ｎ２を介して差動増幅器１に入力さ
れ、ここで差動増幅されて認識される。
【００２３】ここで、従来と同様に前記部位Ａ１，Ａ２
は不安定なフローティング状態であり、ノイズ等の影響
により部位Ａ１，Ａ２が部位Ｂ１，Ｂ２に対して負電位
になったとしても、本発明では前記容量Ｃ１，Ｃ２の働
きによって差動増幅器１の差動増幅が緩慢となり、部位
Ａ１，Ａ２の負電位をチャージする時間を稼ぐことがで
き、実際に入力された外部データＤｉｎと逆のデータと
して誤認識してしまうことが抑制される。また、容量Ｃ
１，Ｃ２に電荷をチャージしておくことで、部位Ａ１，
Ａ２をチャージするための電荷としても利用できるた
め、チャージ時間の短縮が図れる。
は不安定なフローティング状態であり、ノイズ等の影響
により部位Ａ１，Ａ２が部位Ｂ１，Ｂ２に対して負電位
になったとしても、本発明では前記容量Ｃ１，Ｃ２の働
きによって差動増幅器１の差動増幅が緩慢となり、部位
Ａ１，Ａ２の負電位をチャージする時間を稼ぐことがで
き、実際に入力された外部データＤｉｎと逆のデータと
して誤認識してしまうことが抑制される。また、容量Ｃ
１，Ｃ２に電荷をチャージしておくことで、部位Ａ１，
Ａ２をチャージするための電荷としても利用できるた
め、チャージ時間の短縮が図れる。
【００２４】従って、例えば入力ハイ電位（ＶＩＨ）が
２．０Ｖ以上で、入力ロー電位（ＶＩＬ）が０．８Ｖ以
下である広い領域を電源動作範囲として有する入力バッ
ファ回路を実現できる。
２．０Ｖ以上で、入力ロー電位（ＶＩＬ）が０．８Ｖ以
下である広い領域を電源動作範囲として有する入力バッ
ファ回路を実現できる。
【００２５】以下、前述したように前記第３のＮチャネ
ル型ＭＯＳトランジスタＭ１３がオンされたことで、あ
る期間経過後に前記第４のＮチャネル型ＭＯＳトランジ
スタＭ１１及び第５のＮチャネル型ＭＯＳトランジスタ
Ｍ１２がオフされて、ある期間経過（有効データ取り込
み期間）後に前記差動増幅器１と前記入力手段３とが電
気的に分離される。
ル型ＭＯＳトランジスタＭ１３がオンされたことで、あ
る期間経過後に前記第４のＮチャネル型ＭＯＳトランジ
スタＭ１１及び第５のＮチャネル型ＭＯＳトランジスタ
Ｍ１２がオフされて、ある期間経過（有効データ取り込
み期間）後に前記差動増幅器１と前記入力手段３とが電
気的に分離される。
【００２６】
【発明の効果】本発明によれば、部位Ａ１，Ａ２が負電
位になったとしても、容量Ｃ１，Ｃ２の働きによって差
動増幅器の差動増幅が緩慢となり、その間に部位Ａ１，
Ａ２の負電位をチャージする時間を稼ぐことができる。
従って、実際に入力された外部データと逆のデータとし
て誤認識してしまうことを抑制することができる。ま
た、容量Ｃ１，Ｃ２に電荷をチャージしておくことで、
部位Ａ１，Ａ２をチャージするための電荷として利用で
き、チャージ時間の短縮が図れる。
位になったとしても、容量Ｃ１，Ｃ２の働きによって差
動増幅器の差動増幅が緩慢となり、その間に部位Ａ１，
Ａ２の負電位をチャージする時間を稼ぐことができる。
従って、実際に入力された外部データと逆のデータとし
て誤認識してしまうことを抑制することができる。ま
た、容量Ｃ１，Ｃ２に電荷をチャージしておくことで、
部位Ａ１，Ａ２をチャージするための電荷として利用で
き、チャージ時間の短縮が図れる。
【００２７】従って、電源動作範囲の広い入力バッファ
回路を実現できる。
回路を実現できる。
【図１】本発明の一実施形態の半導体記憶装置を示す構
成回路図である。
成回路図である。
【図２】従来の半導体記憶装置を示す構成回路図であ
る。
る。
１…差動増幅器
２…プリチャージ手段
３…入力手段
４…差動増幅初期値伝達手段
５…差動増幅開始手段
６…差動増幅外部入力分離手段
７…差動増幅駆動手段
Ｃ１，Ｃ２…容量
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/408 - 11/4093
G11C 11/418 - 11/419
H03K 19/0185
Claims (2)
- 【請求項１】 外部データがゲート入力される外部デー
タ入力用ＭＯＳトランジスタ及び内部参照電位がゲート
入力される内部参照電位入力用ＭＯＳトランジスタとか
ら成る入力手段と、 前記入力手段に入力された外部データ及び内部参照電位
に基づき差動増幅を行う差動増幅器と、 前記差動増幅器両端のノードと前記入力手段との間に介
在され、差動増幅開始信号の制御を受けて前記差動増幅
器と前記入力手段とを電気的に接続する差動増幅初期値
伝達用ＭＯＳトランジスタとから成る差動増幅初期値伝
達手段と、 前記差動増幅器端にそのドレインが接続され、差動増幅
開始信号がゲート入力される差動増幅開始用ＭＯＳトラ
ンジスタから成る差動増幅開始手段と、 前記ノードと電源電圧との間に接続され、プリチャージ
信号の制御を受けるプリチャージ用ＭＯＳトランジスタ
から成るプリチャージ手段と、 前記ノードと差動増幅初期値伝達手段との間の接続点と
接地との間に接続された容量とを具備したことを特徴と
する半導体記憶装置。 - 【請求項２】 外部データがゲート入力される外部デー
タ入力用ＭＯＳトランジスタ及び内部参照電位がゲート
入力される内部参照電位入力用ＭＯＳトランジスタとか
ら成る入力手段と、 前記入力手段に入力された外部データ及び内部参照電位
に基づき差動増幅を行う差動増幅器と、 前記差動増幅器両端のノードと前記入力手段との間に介
在され、差動増幅開始信号も制御を受けて前記差動増幅
器と前記入力手段とを電気的に接続する差動増幅初期値
伝達用ＭＯＳトランジスタとから成る差動増幅初期値伝
達手段と、 前記差動増幅器端にそのドレインが接続され、差動増幅
開始信号がゲート入力される差動増幅開始用ＭＯＳトラ
ンジスタから成る差動増幅開始手段と、 ある期間経過後に前記差動増幅器と前記入力手段とを電
気的に分離する差動増幅外部入力分離用ＭＯＳトランジ
スタから成る差動増幅外部入力分離手段と、 前記ノードと電源電圧との間に接続され、プリチャージ
信号の制御を受けるプリチャージ用ＭＯＳトランジスタ
から成るプリチャージ手段と、 前記ノードと前記差動増幅初期値伝達手段，前記差動増
幅開始手段及び前記差動増幅外部入力分離手段とから成
る差動増幅駆動手段との間の接続点と接地との間に接続
された容量とを具備したことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23906998A JP3475088B2 (ja) | 1998-08-25 | 1998-08-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23906998A JP3475088B2 (ja) | 1998-08-25 | 1998-08-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000076856A JP2000076856A (ja) | 2000-03-14 |
| JP3475088B2 true JP3475088B2 (ja) | 2003-12-08 |
Family
ID=17039399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23906998A Expired - Fee Related JP3475088B2 (ja) | 1998-08-25 | 1998-08-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3475088B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414210B1 (ko) * | 2001-11-19 | 2004-01-13 | 삼성전자주식회사 | 반도체 메모리 장치 |
-
1998
- 1998-08-25 JP JP23906998A patent/JP3475088B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JP2000076856A (ja) | 2000-03-14 |
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