JPS633394B2 - - Google Patents
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- JPS633394B2 JPS633394B2 JP54100893A JP10089379A JPS633394B2 JP S633394 B2 JPS633394 B2 JP S633394B2 JP 54100893 A JP54100893 A JP 54100893A JP 10089379 A JP10089379 A JP 10089379A JP S633394 B2 JPS633394 B2 JP S633394B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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- Computer Hardware Design (AREA)
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- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子によつて構成され、特に絶
縁ゲート型トランジスタを用いた回路に関するも
のである。
縁ゲート型トランジスタを用いた回路に関するも
のである。
以下の説明はすべて絶縁ゲート型電界効果トラ
ンジスタのうち、代表的なMOSトランジスタ
（以下MOSTと称す）を用い、かつＮチヤネル
MOSTで行ない、高レベルが論理“１”レベル
であり、低レベルが論理“０”レベルである。し
かし回路的にはＰチヤネルMOSTでも本質的に
同様である。
ンジスタのうち、代表的なMOSトランジスタ
（以下MOSTと称す）を用い、かつＮチヤネル
MOSTで行ない、高レベルが論理“１”レベル
であり、低レベルが論理“０”レベルである。し
かし回路的にはＰチヤネルMOSTでも本質的に
同様である。
一般にMOSTを用いた半導体回路においては
容量とMOSTで構成された高インピーダンス状
態の節点を“０”レベルあるいは“１”レベルに
長時間保持する必要がある。この時上記節点内に
リーク源が存在すれば高インピーダンス節点はそ
の情報を保持できなくなり除々にそのレベルは減
衰していく。特に多重アドレス方式のダイナミツ
クメモリでは（行アドレスストローブ）
CAS（列アドレスストローブ）と呼ばれる２本
の外部制御信号によつて制御されるため内部回路
の節点は長時間リフレツシユされることなくかつ
そのレベルを保持する手段を持たないとすれば
除々にそのレベルは低下して、ついには正常な応
答を得られなくなつてしまう。この例を第１図及
び第２図の動作波形図を使つて説明する。多重ア
ドレス方式では出力レベルのみによつて制
御されとは非同期になる。しかしによ
つて発生する内部信号のリセツトはに同期
して行なわれるため出力バツフアと出力MOST
の間に分離用のトランスフアーゲート型MOST
が必要になる。第１図においてフリツプフロツプ
の活性化信号φ1によりOUT-1の論理信号がフリ
ツプフロツプＦ１にラツチされその真補信号が接
点N1，N2に現われる。同時に制御信号φ2が
“０”レベルから“１”レベルに変化することに
より節点N1と節点N3，節点N2と節点N4がそれ
ぞれMOST Q1，Q2を通して導通状態となり
OUT端子にOUT-1の論理信号に対応したレベル
が出る。ここではがリセツト状態に変化し
た時CASによつて制御されている信号φ1により
内部情報OUT-1はリセツトされる。しかし出力
OUTのレベルはそのまま保持する必要があるた
め節点N3，N4の論理レベルが残るように制御信
号φ1とφ2のリセツトには時間差を設けることが
要求される。従来、制御信号φ2を制御信号φ1よ
り先にリセツト（“０”レベル）することにより
節点N1と節点N3、節点N2と節点N4をインピー
ダンス的に切り離し、節点N3と節点N4を高イン
ピーダンス状態で“０”レベル、“１”レベルに
分離保持する。この回路では節点N3と節点N4を
高インピーダンス状態で放置するため何らかの原
因でこのレベルが変化した時、それを前の状態に
回復する能力はどこにもない。高インピーダンス
レベルを変化させる要因として制御信号φ2が
“１”レベルから“０”レベルに変化する時に
MOST Q1，Q2のゲート−ソース間容量のために
節点N3、節点N4のレベルが落とされ、その低下
電圧量はゲート−ソース間容量と節点N3，N4の
容量比で決まる。更に節点N3，N4に接続されて
いるMOST、浮遊容量にリークがある時も高イ
ンピーダンスレベルが低下する。5V単一電源で
動作するメモリデバイスでは特にこの問題が起こ
りやすく、上記現象は出力OUTが“１”レベル
を出す時、つまり節点N3が“１”レベルの時に
顕著である。なせならMOST Q3はゲートレベル
である節点N3が“１”レベルでは電源VDDレベル
であるので飽和領域で使われている。従つて節点
N3のレベル低下はそのまま出力MOST Q3の能
力不足として現われるからである。一方節点N4
が“１”レベルとなり出力OUTが“０”レベル
の場合はMOST Q4は三極管領域であり出力の能
力としても余裕があるため問題とならない。
容量とMOSTで構成された高インピーダンス状
態の節点を“０”レベルあるいは“１”レベルに
長時間保持する必要がある。この時上記節点内に
リーク源が存在すれば高インピーダンス節点はそ
の情報を保持できなくなり除々にそのレベルは減
衰していく。特に多重アドレス方式のダイナミツ
クメモリでは（行アドレスストローブ）
CAS（列アドレスストローブ）と呼ばれる２本
の外部制御信号によつて制御されるため内部回路
の節点は長時間リフレツシユされることなくかつ
そのレベルを保持する手段を持たないとすれば
除々にそのレベルは低下して、ついには正常な応
答を得られなくなつてしまう。この例を第１図及
び第２図の動作波形図を使つて説明する。多重ア
ドレス方式では出力レベルのみによつて制
御されとは非同期になる。しかしによ
つて発生する内部信号のリセツトはに同期
して行なわれるため出力バツフアと出力MOST
の間に分離用のトランスフアーゲート型MOST
が必要になる。第１図においてフリツプフロツプ
の活性化信号φ1によりOUT-1の論理信号がフリ
ツプフロツプＦ１にラツチされその真補信号が接
点N1，N2に現われる。同時に制御信号φ2が
“０”レベルから“１”レベルに変化することに
より節点N1と節点N3，節点N2と節点N4がそれ
ぞれMOST Q1，Q2を通して導通状態となり
OUT端子にOUT-1の論理信号に対応したレベル
が出る。ここではがリセツト状態に変化し
た時CASによつて制御されている信号φ1により
内部情報OUT-1はリセツトされる。しかし出力
OUTのレベルはそのまま保持する必要があるた
め節点N3，N4の論理レベルが残るように制御信
号φ1とφ2のリセツトには時間差を設けることが
要求される。従来、制御信号φ2を制御信号φ1よ
り先にリセツト（“０”レベル）することにより
節点N1と節点N3、節点N2と節点N4をインピー
ダンス的に切り離し、節点N3と節点N4を高イン
ピーダンス状態で“０”レベル、“１”レベルに
分離保持する。この回路では節点N3と節点N4を
高インピーダンス状態で放置するため何らかの原
因でこのレベルが変化した時、それを前の状態に
回復する能力はどこにもない。高インピーダンス
レベルを変化させる要因として制御信号φ2が
“１”レベルから“０”レベルに変化する時に
MOST Q1，Q2のゲート−ソース間容量のために
節点N3、節点N4のレベルが落とされ、その低下
電圧量はゲート−ソース間容量と節点N3，N4の
容量比で決まる。更に節点N3，N4に接続されて
いるMOST、浮遊容量にリークがある時も高イ
ンピーダンスレベルが低下する。5V単一電源で
動作するメモリデバイスでは特にこの問題が起こ
りやすく、上記現象は出力OUTが“１”レベル
を出す時、つまり節点N3が“１”レベルの時に
顕著である。なせならMOST Q3はゲートレベル
である節点N3が“１”レベルでは電源VDDレベル
であるので飽和領域で使われている。従つて節点
N3のレベル低下はそのまま出力MOST Q3の能
力不足として現われるからである。一方節点N4
が“１”レベルとなり出力OUTが“０”レベル
の場合はMOST Q4は三極管領域であり出力の能
力としても余裕があるため問題とならない。
本発明の目的は以上のような高インピーダンス
高レベルのレベル低下の問題点を解決した高イン
ピーダンス状態の節点に対して安定したレベル保
持が可能な論理回路を提供することにある。
高レベルのレベル低下の問題点を解決した高イン
ピーダンス状態の節点に対して安定したレベル保
持が可能な論理回路を提供することにある。
本発明による回路は第１入力節点を入力とする
遅延回路、ドレインが上記第１入力節点、ゲート
が上記第１入力節点と逆相である上記遅延回路の
第１の出力、ソースが第２節点に接続される第１
のMOSトランジスタ、１端が上記第２節点、他
端が上記第１入力節点と同相である上記遅延回路
の第２出力に接続される第１のコンデンサ、及び
ドレインが第１電源、ゲートが第２節点、ソース
が前記第１入力節点に接続される第２のMOSト
ランジスタから構成され、上記第１入力節点の高
インピーダンス高レベルを、低インピーダンスの
上記第１電源レベルに維持することを特徴として
いる。
遅延回路、ドレインが上記第１入力節点、ゲート
が上記第１入力節点と逆相である上記遅延回路の
第１の出力、ソースが第２節点に接続される第１
のMOSトランジスタ、１端が上記第２節点、他
端が上記第１入力節点と同相である上記遅延回路
の第２出力に接続される第１のコンデンサ、及び
ドレインが第１電源、ゲートが第２節点、ソース
が前記第１入力節点に接続される第２のMOSト
ランジスタから構成され、上記第１入力節点の高
インピーダンス高レベルを、低インピーダンスの
上記第１電源レベルに維持することを特徴として
いる。
本発明の基本回路を第３図動作波形を第４図に
示す。
示す。
高インピーダンスの高レベル節点OUT11を入
力に持つ遅延回路Ｂ１は２つの出力があり、その
一方は高インピーダンス高レベル入力OUT11と
逆相の出力N11で、他方は同相出力N12であり、
この遅延回路Ｂ１のリセツトは制御信号φ11によ
つて行なわれる。高インピーダンス高レベル入力
は更にMOST Q11のドレインに接続され、ゲー
トは上記遅延回路の逆相出力N11、ソースは第２
のMOSTQ12のゲート及び高インピーダンス高レ
ベル節点OUT11を一端に持つコンデンサC11の他
端が接続される。MOST Q12のドレインは電源
VDDに接続され、そのソースは上記高インピーダ
ンス高レベル入力OUT11となりMOST Q13を通
して高レベル節点のレベルを保持する働きをして
いる。また節点１１は制御信号φ12をゲートに持
つMOST Q13を通して入力信号INと結ばれる。
リセツト状態では制御信号φ11，φ12は共に“０”
レベル、節点OUT11も“０”レベルであり、節
点N11は節点OUT11と逆相であるため“１”レベ
ル、節点N12は“０”レベル、N13は“０”レベ
ルとなつている。また入力信号INは“０”レベ
ルである。入力信号INの活性化と同時に制御信
号φ12も“０”レベルから“１”レベルに変化し、
入力信号が節点OUT11に伝達される。同時に
MOST Q11を通して節点N13が充電される。遅延
回路Ｂ１の１出力節点N12は節点N13の充電完了
後“０”レベルから“１”レベルに変化し節点
N13のレベルを電源以上のレベルとしMOST Q12
を通して出力である節点OUT11は電源と低イン
ピーダンス状態で結ばれる。この状態では入力信
号IN以外に節点OUT11は電源VDDに対して保持回
路を形成しており制御信号φ12を“０”レベルと
してMOST Q13をオフしても出力節点OUT11は
電源レベルに保持できる。
力に持つ遅延回路Ｂ１は２つの出力があり、その
一方は高インピーダンス高レベル入力OUT11と
逆相の出力N11で、他方は同相出力N12であり、
この遅延回路Ｂ１のリセツトは制御信号φ11によ
つて行なわれる。高インピーダンス高レベル入力
は更にMOST Q11のドレインに接続され、ゲー
トは上記遅延回路の逆相出力N11、ソースは第２
のMOSTQ12のゲート及び高インピーダンス高レ
ベル節点OUT11を一端に持つコンデンサC11の他
端が接続される。MOST Q12のドレインは電源
VDDに接続され、そのソースは上記高インピーダ
ンス高レベル入力OUT11となりMOST Q13を通
して高レベル節点のレベルを保持する働きをして
いる。また節点１１は制御信号φ12をゲートに持
つMOST Q13を通して入力信号INと結ばれる。
リセツト状態では制御信号φ11，φ12は共に“０”
レベル、節点OUT11も“０”レベルであり、節
点N11は節点OUT11と逆相であるため“１”レベ
ル、節点N12は“０”レベル、N13は“０”レベ
ルとなつている。また入力信号INは“０”レベ
ルである。入力信号INの活性化と同時に制御信
号φ12も“０”レベルから“１”レベルに変化し、
入力信号が節点OUT11に伝達される。同時に
MOST Q11を通して節点N13が充電される。遅延
回路Ｂ１の１出力節点N12は節点N13の充電完了
後“０”レベルから“１”レベルに変化し節点
N13のレベルを電源以上のレベルとしMOST Q12
を通して出力である節点OUT11は電源と低イン
ピーダンス状態で結ばれる。この状態では入力信
号IN以外に節点OUT11は電源VDDに対して保持回
路を形成しており制御信号φ12を“０”レベルと
してMOST Q13をオフしても出力節点OUT11は
電源レベルに保持できる。
以上が本発明の基本動作であり、特徴として
(1) MOST Q13のゲート制御信号φ12が“１”レ
ベルから“０”レベルに変化した時節点
OUT11はMOST Q12により電源VDDに低インピ
ーダンスで導通しているためMOST Q13のゲ
ート−ソース間容量によるレベルの低下が防げ
る。
ベルから“０”レベルに変化した時節点
OUT11はMOST Q12により電源VDDに低インピ
ーダンスで導通しているためMOST Q13のゲ
ート−ソース間容量によるレベルの低下が防げ
る。
(2) 同様に接点OUT11が高インピーダンス状態
では何らかのリーク源が存在すれば除々にこの
“１”レベルは低下してくるがMOST Q12の存
在のためレベルの低下を防げる。
では何らかのリーク源が存在すれば除々にこの
“１”レベルは低下してくるがMOST Q12の存
在のためレベルの低下を防げる。
等がある。
第５図は本発明の実施例を示し、第６図はその
内部波形である。入力信号In21は制御信号φ21を
ゲートに持つMOST Q21を通して出力節点
OUT21に結ばれ、上記出力節点OUT21は、出力
節点OUT21を低インピーダンス状態に保持する
MOST Q29を駆動するトランスフアMOST Q30
のドレインとMOST Q22，Q23，Q24，Q25で構成
される遅延回路のトリガーとなるMOST Q22の
ゲートに接続される。またこの遅延回路出力は
MOST Q27，Q28、ブートストラツプ用コンデン
サC21より成るブートストラツプ回路を駆動する
と同時にMOST Q26を通してMOST Q30を出力
節点活性化後オフさせる働きをする。リセツト状
態では制御信号φ22が“１”レベルの状態で、節
点N21，N24，N25、OUT21は“０”レベルに節
点N22，N23は“１”レベルになつている。制御
信号φ22が“１”レベルから“０”レベルに、制
御信号φ21が“０”レベルから“１”レベルに変
化することにより出力節点OUT21は入力信号In21
と低インピーダンスで結ばれこの後入力信号In21
が“０”レベルから“１”レベルに変化し本回路
の応答が始まる。出力節点OUT21MOST Q21を
通して充電が行なわれ“１”レベルとなる。同時
にMOST Q30を通してMOST Q27，Q29のゲート
である節点N24を充電する。遅延回路出力である
節点N22は一定時間後“１”レベルから“０”レ
ベルに変化し、これに従い、節点N25が“１”レ
ベルとなるためブートストラツプ効果により節点
N24は電源VDD以上の電位となり、出力節点
OUT21はMOST Q29により電源レベルに保持さ
れる。制御信号φ21は以上の動作完了後“０”レ
ベルとなりMOST Q21がオフ状態になつても出
力節点OUT21は高インピーダンスになることな
くMOST Q29によつて低インピーダンス状態で
電源に結ばれる。
内部波形である。入力信号In21は制御信号φ21を
ゲートに持つMOST Q21を通して出力節点
OUT21に結ばれ、上記出力節点OUT21は、出力
節点OUT21を低インピーダンス状態に保持する
MOST Q29を駆動するトランスフアMOST Q30
のドレインとMOST Q22，Q23，Q24，Q25で構成
される遅延回路のトリガーとなるMOST Q22の
ゲートに接続される。またこの遅延回路出力は
MOST Q27，Q28、ブートストラツプ用コンデン
サC21より成るブートストラツプ回路を駆動する
と同時にMOST Q26を通してMOST Q30を出力
節点活性化後オフさせる働きをする。リセツト状
態では制御信号φ22が“１”レベルの状態で、節
点N21，N24，N25、OUT21は“０”レベルに節
点N22，N23は“１”レベルになつている。制御
信号φ22が“１”レベルから“０”レベルに、制
御信号φ21が“０”レベルから“１”レベルに変
化することにより出力節点OUT21は入力信号In21
と低インピーダンスで結ばれこの後入力信号In21
が“０”レベルから“１”レベルに変化し本回路
の応答が始まる。出力節点OUT21MOST Q21を
通して充電が行なわれ“１”レベルとなる。同時
にMOST Q30を通してMOST Q27，Q29のゲート
である節点N24を充電する。遅延回路出力である
節点N22は一定時間後“１”レベルから“０”レ
ベルに変化し、これに従い、節点N25が“１”レ
ベルとなるためブートストラツプ効果により節点
N24は電源VDD以上の電位となり、出力節点
OUT21はMOST Q29により電源レベルに保持さ
れる。制御信号φ21は以上の動作完了後“０”レ
ベルとなりMOST Q21がオフ状態になつても出
力節点OUT21は高インピーダンスになることな
くMOST Q29によつて低インピーダンス状態で
電源に結ばれる。
第７図に本発明を用いた他の実施例を示す。こ
の例は多重アドレス方式を用いたメモリの出力回
路に使用した場合である。多重アドレス方式の場
合、、と呼ばれる２本の外部制御信号
で制御され、、で作られる内部制御信
号はにより全てリセツトされる必要がある
がデータ出力はのみにより制御を受ける構
成になつている。このような動作を実現するため
に内部制御信号φ31，φ32及びＩ／Ｏバス真補信号
In31，31は、の両者によつて制御を受
けるが、内部制御信号φ33はのみの制御を受
けるような回路構成になつている。第８図に各入
出力波形及び各節点の電圧波形を示し、この例で
はが先にリセツトする場合である。の
リセツト状態である“１”レベルから“０”レベ
ルの変化によりメモリが活性化され行アドレス入
力に応じたワードラインが１本選ばれ各ビツト線
毎にその選ばれたメモリセルに応じた信号が現わ
れ、センスアンプの活性化によりビツト線上に
“０”レベル、“１”レベルの論理レベルが得られ
る。次にCASの活性化により列アドレスに応じ
たビツト線とＩ／Ｏバス間のスイツチがオンし、
ビツト線情報がＩ／Ｏバスに現われＩ／Ｏバスア
ンプにより“０”、“１”レベルに増巾される。第
７図中のＩ／Ｏバス真補信号In31，31はこの信
号に対応し、制御信号φ31，φ32の活性化はこの
Ｉ／Ｏバス真補信号In31，31に差信号が現われ
た後、行なわれる。制御信号φ31とφ32の活性化時
刻はほぼ同時刻で制御信号φ32の活性化により節
点N1と節点N3、節点N2と節点N4がそれぞれ
MOST Q35，Q36で通して低インピーダンスで結
ばれる。活性化信号φ31の活性化によりＩ／Ｏバ
ス真補信号In31，31に応じてMOST Q31，Q32，
Q33，Q34で構成されるフリツプフロツプの出力
N31，N32のレベルが決まる。今、Ｉ／Ｏバス信
号In31が“０”レベル、31が“１”レベルとし
た時、節点N1が“１”レベルに、節点N2が
“０”になりMOST Q35，Q36を通して節点N3が
“１”レベル、節点N2が“０”レベルになる。同
時に前記実施例と同様にしてMOST Q37がオン
し、節点N33を電源レベルに保持する。従つて
RAS活性期間中はMOST Q32とMOST Q35、
MOST Q37で節点N33の“１”レベルを保持する
ことになる。がリセツト状態になると先ず
制御信号φ32が“０”となり節点N31と節点N33、
節点N32と節点N34を切離す。この時にMOST
Q35のゲート−ソース間容量のために節点N33の
レベル低下が考えられるがMOST Q37により保
持されるため出力レベルの低下はない。この後制
御信号φ1のリセツト、Ｉ／ＯバスIn31，In32のプ
リチヤージを行ないスタンバイ状態となる。しか
し節点N33及び出力OUT31のレベルはMOST
Q37により保持されたままである。CASのリセツ
トにより内部制御信号φ33が“１”になれば節点
N33，N35及び遅延回路のリセツトが完了し、出
力節点OUT31が高インピーダンス状態となる。
の例は多重アドレス方式を用いたメモリの出力回
路に使用した場合である。多重アドレス方式の場
合、、と呼ばれる２本の外部制御信号
で制御され、、で作られる内部制御信
号はにより全てリセツトされる必要がある
がデータ出力はのみにより制御を受ける構
成になつている。このような動作を実現するため
に内部制御信号φ31，φ32及びＩ／Ｏバス真補信号
In31，31は、の両者によつて制御を受
けるが、内部制御信号φ33はのみの制御を受
けるような回路構成になつている。第８図に各入
出力波形及び各節点の電圧波形を示し、この例で
はが先にリセツトする場合である。の
リセツト状態である“１”レベルから“０”レベ
ルの変化によりメモリが活性化され行アドレス入
力に応じたワードラインが１本選ばれ各ビツト線
毎にその選ばれたメモリセルに応じた信号が現わ
れ、センスアンプの活性化によりビツト線上に
“０”レベル、“１”レベルの論理レベルが得られ
る。次にCASの活性化により列アドレスに応じ
たビツト線とＩ／Ｏバス間のスイツチがオンし、
ビツト線情報がＩ／Ｏバスに現われＩ／Ｏバスア
ンプにより“０”、“１”レベルに増巾される。第
７図中のＩ／Ｏバス真補信号In31，31はこの信
号に対応し、制御信号φ31，φ32の活性化はこの
Ｉ／Ｏバス真補信号In31，31に差信号が現われ
た後、行なわれる。制御信号φ31とφ32の活性化時
刻はほぼ同時刻で制御信号φ32の活性化により節
点N1と節点N3、節点N2と節点N4がそれぞれ
MOST Q35，Q36で通して低インピーダンスで結
ばれる。活性化信号φ31の活性化によりＩ／Ｏバ
ス真補信号In31，31に応じてMOST Q31，Q32，
Q33，Q34で構成されるフリツプフロツプの出力
N31，N32のレベルが決まる。今、Ｉ／Ｏバス信
号In31が“０”レベル、31が“１”レベルとし
た時、節点N1が“１”レベルに、節点N2が
“０”になりMOST Q35，Q36を通して節点N3が
“１”レベル、節点N2が“０”レベルになる。同
時に前記実施例と同様にしてMOST Q37がオン
し、節点N33を電源レベルに保持する。従つて
RAS活性期間中はMOST Q32とMOST Q35、
MOST Q37で節点N33の“１”レベルを保持する
ことになる。がリセツト状態になると先ず
制御信号φ32が“０”となり節点N31と節点N33、
節点N32と節点N34を切離す。この時にMOST
Q35のゲート−ソース間容量のために節点N33の
レベル低下が考えられるがMOST Q37により保
持されるため出力レベルの低下はない。この後制
御信号φ1のリセツト、Ｉ／ＯバスIn31，In32のプ
リチヤージを行ないスタンバイ状態となる。しか
し節点N33及び出力OUT31のレベルはMOST
Q37により保持されたままである。CASのリセツ
トにより内部制御信号φ33が“１”になれば節点
N33，N35及び遅延回路のリセツトが完了し、出
力節点OUT31が高インピーダンス状態となる。
以上のように本発明回路を高インピーダンス節
点に採用することにより高インピーダンス状態で
の高レベルの低下を防ぐことができる。
点に採用することにより高インピーダンス状態で
の高レベルの低下を防ぐことができる。
第１図は従来回路を示し回路図、第２図はその
内部波形を示す図である。第３図は本発明の基本
回路を示す図で、第４図はその内部波形を示す図
である。第５図は本発明の実施例の一つを示す回
路図で、第６図はその入出力及び内部節点波形を
示す図である。第７図は本発明の他の実施例を示
す回路図で、第８図にその入出力及び内部節点波
形を示す図である。 Ｆ１……フリツプフロツプ回路、Ｂ１……遅延
回路、VDD……電源、Q11〜Q48……MOST。
内部波形を示す図である。第３図は本発明の基本
回路を示す図で、第４図はその内部波形を示す図
である。第５図は本発明の実施例の一つを示す回
路図で、第６図はその入出力及び内部節点波形を
示す図である。第７図は本発明の他の実施例を示
す回路図で、第８図にその入出力及び内部節点波
形を示す図である。 Ｆ１……フリツプフロツプ回路、Ｂ１……遅延
回路、VDD……電源、Q11〜Q48……MOST。
Claims (1)
- １ 入力接点と、該入力接点に第１の期間信号源
を接続し該第１の期間後は該信号源を該入力節点
から切り離す手段と、該入力節点の信号と逆相の
信号を出力する第１の出力節点と該入力節点の遅
延信号を出力する第２の出力節点とを有する制御
回路と、コンデンサと、ゲートに前記逆相の信号
が供給された第１の絶縁ゲート型電界効果トラン
ジスタと、該第１のトランジスタと該コンデンサ
を該入力節点と該第２の出力節点との間に直列に
接続する手段と、電源と該入力節点との間に接続
されゲートが該コンデンサと該第１のトランジス
タとの中間接続点に接続された第２の絶縁ゲート
型電界効果トランジスタとを備え、前記第１の期
間後も前記入力節点の高レベルを前記第２のトラ
ンジスタによつて実質的に前記電源のレベルに維
持しうるようにしたことを特徴とする半導体回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089379A JPS5625290A (en) | 1979-08-07 | 1979-08-07 | Semiconductor circuit |
| US06/175,806 US4390797A (en) | 1979-08-07 | 1980-08-06 | Semiconductor circuit |
| DE8080302700T DE3071677D1 (en) | 1979-08-07 | 1980-08-07 | Semiconductor circuit for a dynamic random access memory |
| EP80302700A EP0023847B1 (en) | 1979-08-07 | 1980-08-07 | Semiconductor circuit for a dynamic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089379A JPS5625290A (en) | 1979-08-07 | 1979-08-07 | Semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5625290A JPS5625290A (en) | 1981-03-11 |
| JPS633394B2 true JPS633394B2 (ja) | 1988-01-23 |
Family
ID=14286007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10089379A Granted JPS5625290A (en) | 1979-08-07 | 1979-08-07 | Semiconductor circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4390797A (ja) |
| EP (1) | EP0023847B1 (ja) |
| JP (1) | JPS5625290A (ja) |
| DE (1) | DE3071677D1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56101694A (en) * | 1980-01-18 | 1981-08-14 | Nec Corp | Semiconductor circuit |
| JPS57152589A (en) * | 1981-03-13 | 1982-09-20 | Fujitsu Ltd | Semiconductor memory |
| US4725746A (en) * | 1981-10-20 | 1988-02-16 | Kabushiki Kaisha Toshiba | MOSFET buffer circuit with an improved bootstrapping circuit |
| JPS58185091A (ja) * | 1982-04-24 | 1983-10-28 | Toshiba Corp | 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路 |
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| JPS60119698A (ja) * | 1983-12-01 | 1985-06-27 | Fujitsu Ltd | 半導体メモリ |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5922316B2 (ja) * | 1976-02-24 | 1984-05-25 | 株式会社東芝 | ダイナミツクメモリ装置 |
| US4181862A (en) * | 1976-09-27 | 1980-01-01 | Rca Corporation | High speed resettable dynamic counter |
| JPS54153565A (en) * | 1978-05-24 | 1979-12-03 | Nec Corp | Semiconductor circuit using insulation gate type field effect transistor |
| DE2824727A1 (de) * | 1978-06-06 | 1979-12-13 | Ibm Deutschland | Schaltung zum nachladen der ausgangsknoten von feldeffekt-transistorschaltungen |
-
1979
- 1979-08-07 JP JP10089379A patent/JPS5625290A/ja active Granted
-
1980
- 1980-08-06 US US06/175,806 patent/US4390797A/en not_active Expired - Lifetime
- 1980-08-07 EP EP80302700A patent/EP0023847B1/en not_active Expired
- 1980-08-07 DE DE8080302700T patent/DE3071677D1/de not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570991A (en) * | 1978-09-07 | 1980-05-28 | Texas Instruments Inc | Semiconductor highhspeed read*write memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0023847B1 (en) | 1986-07-30 |
| EP0023847A2 (en) | 1981-02-11 |
| JPS5625290A (en) | 1981-03-11 |
| DE3071677D1 (en) | 1986-09-04 |
| US4390797A (en) | 1983-06-28 |
| EP0023847A3 (en) | 1981-09-23 |
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