JPH0215953B2 - - Google Patents
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- JPH0215953B2 JPH0215953B2 JP56031752A JP3175281A JPH0215953B2 JP H0215953 B2 JPH0215953 B2 JP H0215953B2 JP 56031752 A JP56031752 A JP 56031752A JP 3175281 A JP3175281 A JP 3175281A JP H0215953 B2 JPH0215953 B2 JP H0215953B2
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- JP
- Japan
- Prior art keywords
- input
- transistor
- clock
- circuit
- flip
- Prior art date
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- Expired - Lifetime
Links
- 239000000872 buffer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
Landscapes
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、外部アドレスから同極性の信号およ
びそれを反転した信号を発生するアドレスバツフ
アにおいて、特にアドレスバツフアのフリツプフ
ロツプの動作を完全にすることにより安定化およ
び高速化を図つたアドレスバツフアに関する。
びそれを反転した信号を発生するアドレスバツフ
アにおいて、特にアドレスバツフアのフリツプフ
ロツプの動作を完全にすることにより安定化およ
び高速化を図つたアドレスバツフアに関する。
ダイナミツクメモリで用いられるアドレスバツ
フアには例えば第１図に示す構成が知られてい
る。このアドレスバツフアはTTLレベル（“１”
＝2.4V、“０”＝0.8V）の外部アドレスADDから、
Ｈ（ハイ）レベルがVcc（5V）、Ｌ（ロー）レベル
がVSS（0V）の同極性の信号Ａおよびその反転信
号を作成するものであるが、その動作を第２図
を参照して説明する。トランジスタQ1〜Q4はフ
リツプフロツプ（メインアンプ）FFを構成し、
そのノードN1，N2は入力端としてもまた出力端
としても使用される。つまり、ノードN1にはク
ロツクφ0と外部アドレスADDが入力するトラン
ジスタQ6とQ8を直列接続した入力回路が接続さ
れ、またノードN2にはクロツクφ0と基準電圧
REFが入力されるトランジスタQ7とQ9を直列接
続した入力回路が接続されている。ここで各トラ
ンジスタの大きさは、Q1＝Q2、Q3＝Q4、Q6＝
Q7、Q8＝Q9で左右対称であり、φ0が立上ると、
トランジスタQ8，Q9のゲート電圧の違いにより
ノードN1，N2の間の微少な電圧差ができ、その
後Q1，Q2，Q3，Q4によるフリツプフロツプFFに
より電圧差が増幅される。すなわち基準電圧
REFはADDのＨである2.4VとＬである0.8Vの中
間値の1.6Vに設定してあり、ADDのＨ、Ｌによ
りフリツプフロツプFFの動作が決まる。
フアには例えば第１図に示す構成が知られてい
る。このアドレスバツフアはTTLレベル（“１”
＝2.4V、“０”＝0.8V）の外部アドレスADDから、
Ｈ（ハイ）レベルがVcc（5V）、Ｌ（ロー）レベル
がVSS（0V）の同極性の信号Ａおよびその反転信
号を作成するものであるが、その動作を第２図
を参照して説明する。トランジスタQ1〜Q4はフ
リツプフロツプ（メインアンプ）FFを構成し、
そのノードN1，N2は入力端としてもまた出力端
としても使用される。つまり、ノードN1にはク
ロツクφ0と外部アドレスADDが入力するトラン
ジスタQ6とQ8を直列接続した入力回路が接続さ
れ、またノードN2にはクロツクφ0と基準電圧
REFが入力されるトランジスタQ7とQ9を直列接
続した入力回路が接続されている。ここで各トラ
ンジスタの大きさは、Q1＝Q2、Q3＝Q4、Q6＝
Q7、Q8＝Q9で左右対称であり、φ0が立上ると、
トランジスタQ8，Q9のゲート電圧の違いにより
ノードN1，N2の間の微少な電圧差ができ、その
後Q1，Q2，Q3，Q4によるフリツプフロツプFFに
より電圧差が増幅される。すなわち基準電圧
REFはADDのＨである2.4VとＬである0.8Vの中
間値の1.6Vに設定してあり、ADDのＨ、Ｌによ
りフリツプフロツプFFの動作が決まる。
第２図ａはADD＝０の場合である。この場合
にはクロツクφ0を立上らせてもトランジスタQ8
はオフであるからN1点は略Vccを保つ。これに対
しN2点は、Q9が1.6Vの電圧でもオンしているの
でφ0が立上つてQ7がオンになればQ2，Q7，Q9に
電流が流れ、Vcc以下の値（図のVccとVcc−Vth
の間の値）となるのでN1＞N2となる。この状態
でクロツクφ1を立上らせるとトランジスタQ5が
オンしてフリツプフロツプFFが活性化され、ト
ランジスタQ4がオン、Q3がオフの状態に傾く。
つまり、N1はVCCに、またN2はVssに低下して両
者の電位差が増幅される。出力回路側のノード
N6，N7はいずれもゲート用のトランジスタQ10，
Q11を通して予めVCC−Vthに充電されているが、
N1＝VCC、N2＝VSSになるとQ11オン、Q10オフと
なつてノードN7の電荷はトランジスタQ11，Q4，
Q5を通して引抜かれ、VSSに落ちる。これに対し
N6の電荷は残存するので、アドレスラインのド
ライブ信号ADを立上らせるとブートストラツプ
効果でノードN6はVCC以上に突き上げられ、この
結果トランジスタQ12，Q15オンでアドレスＡ＝
Ｌ（VSS）となり、またトランジスタQ13，Q14オフ
でアドレス＝Ｈ（VCC）となる。
にはクロツクφ0を立上らせてもトランジスタQ8
はオフであるからN1点は略Vccを保つ。これに対
しN2点は、Q9が1.6Vの電圧でもオンしているの
でφ0が立上つてQ7がオンになればQ2，Q7，Q9に
電流が流れ、Vcc以下の値（図のVccとVcc−Vth
の間の値）となるのでN1＞N2となる。この状態
でクロツクφ1を立上らせるとトランジスタQ5が
オンしてフリツプフロツプFFが活性化され、ト
ランジスタQ4がオン、Q3がオフの状態に傾く。
つまり、N1はVCCに、またN2はVssに低下して両
者の電位差が増幅される。出力回路側のノード
N6，N7はいずれもゲート用のトランジスタQ10，
Q11を通して予めVCC−Vthに充電されているが、
N1＝VCC、N2＝VSSになるとQ11オン、Q10オフと
なつてノードN7の電荷はトランジスタQ11，Q4，
Q5を通して引抜かれ、VSSに落ちる。これに対し
N6の電荷は残存するので、アドレスラインのド
ライブ信号ADを立上らせるとブートストラツプ
効果でノードN6はVCC以上に突き上げられ、この
結果トランジスタQ12，Q15オンでアドレスＡ＝
Ｌ（VSS）となり、またトランジスタQ13，Q14オフ
でアドレス＝Ｈ（VCC）となる。
逆にADD＝１の場合は第２図ｂのようになり、
クロツクφ0を立上らせるとトランジスタQ8がオ
ンになりQ8のゲート電圧がQ9のゲート電圧より
高くなり、Q8のgmの方が大きくなる結果N1＜
N2となる。クロツクφ1を立上らせてフリツプフ
ロツプFFを活性化するとノードN1はVSSに低下
する。一方N2はN1より高いレベルになるが、
Q7，Q9がオン状態であるため、ノードN2の電位
はａの場合のＨ側のノードN1の電位VCCより低
い。このためトランジスタQ10のgmはａの場合の
トランジスタQ11のそれより小さいので、ノード
N6の電荷引抜きに時間がかかる。従つて、ａと
同一のタイミングでドライブ信号ADを立上らせ
るとその時点でのN6の残留電荷のためにトラン
ジスタQ12が一時的にオンし、本来VSSであるべき
アドレスに電位の浮き上がりが生ずる（Ａ＝
VCCには問題はない）。これを避けるためにはド
ライブ信号ADを破線AD′の様に遅らせればよい
が、その様にすると動作速度が遅くなる。
クロツクφ0を立上らせるとトランジスタQ8がオ
ンになりQ8のゲート電圧がQ9のゲート電圧より
高くなり、Q8のgmの方が大きくなる結果N1＜
N2となる。クロツクφ1を立上らせてフリツプフ
ロツプFFを活性化するとノードN1はVSSに低下
する。一方N2はN1より高いレベルになるが、
Q7，Q9がオン状態であるため、ノードN2の電位
はａの場合のＨ側のノードN1の電位VCCより低
い。このためトランジスタQ10のgmはａの場合の
トランジスタQ11のそれより小さいので、ノード
N6の電荷引抜きに時間がかかる。従つて、ａと
同一のタイミングでドライブ信号ADを立上らせ
るとその時点でのN6の残留電荷のためにトラン
ジスタQ12が一時的にオンし、本来VSSであるべき
アドレスに電位の浮き上がりが生ずる（Ａ＝
VCCには問題はない）。これを避けるためにはド
ライブ信号ADを破線AD′の様に遅らせればよい
が、その様にすると動作速度が遅くなる。
本発明は、反転信号の浮き上がりを防止して
安定化および高速化を図るものであり、その特徴
とするところは、外部アドレス信号をゲートに受
ける第１のトランジスタを含み、第１のクロツク
に応答して動作可能となる第１の入力回路と、前
記外部アドレス信号の電圧振幅の中間値を基準電
圧としてゲートに受ける第２のトランジスタを含
み、前記第１のクロツクに応答して動作可能とな
る第２の入力回路と、一対の入出力端にこれらの
第１、第２の回路が接続され、第２のクロツクに
応答して動作可能となつて、該一対の入出力端か
ら前記第１および第２のトランジスタを介して流
れる電流によつて該一対の入出力端間に生じる微
小電位差を増幅するフリツプフロツプと、前記フ
リツプフロツプが第２のクロツクに応答して動作
してその共通ソース電位が低下したとき少なくと
も前記第２の入力回路を遮断して、前記入出力端
より第２の入力回路へ流出する電流を断つて該入
出力端を電源電位へ上昇させる開閉回路とを設け
たことにある。以下図示の実施例を参照しながら
これを詳細に説明する。
安定化および高速化を図るものであり、その特徴
とするところは、外部アドレス信号をゲートに受
ける第１のトランジスタを含み、第１のクロツク
に応答して動作可能となる第１の入力回路と、前
記外部アドレス信号の電圧振幅の中間値を基準電
圧としてゲートに受ける第２のトランジスタを含
み、前記第１のクロツクに応答して動作可能とな
る第２の入力回路と、一対の入出力端にこれらの
第１、第２の回路が接続され、第２のクロツクに
応答して動作可能となつて、該一対の入出力端か
ら前記第１および第２のトランジスタを介して流
れる電流によつて該一対の入出力端間に生じる微
小電位差を増幅するフリツプフロツプと、前記フ
リツプフロツプが第２のクロツクに応答して動作
してその共通ソース電位が低下したとき少なくと
も前記第２の入力回路を遮断して、前記入出力端
より第２の入力回路へ流出する電流を断つて該入
出力端を電源電位へ上昇させる開閉回路とを設け
たことにある。以下図示の実施例を参照しながら
これを詳細に説明する。
第３図は本発明の一実施例で、破線内の開閉回
路Ｘ，X′を設けた点が第１図と異なる。開閉回
路ＸはトランジスタQ22と容量C2を備え、フリツ
プフロツプFFの共通ソースN3とトランジスタQ9
のゲートN12との間に該容量C2を接続し、且つ同
じN3点にゲートを接続したトランジスタQ22を通
してトランジスタQ9のゲートN12に基準電圧REF
を与える様にしたものである。開閉回路X′は本
来不要であるが対称性を持たせるために設けたも
ので、容量C1はトランジスタQ8のゲートN11とノ
ードN3との間に接続し、またN3点にゲートを接
続したトランジスタQ21を通して各部アドレス
ADDをトランジスタQ8のゲートにN11に印加す
る。このようにするとADD＝１のときのの浮
き上がり（第２図ｂ）は生じない。この動作を第
４図を参照して説明する。ADD＝１であるから
クロツクφ0を立上らせるとトランジスタQ6〜Q9
は全てオンし、電流はQ1，Q6，Q8系列とQ2，
Q7，Q9系列に流れ、かつN1＜N2となる。この状
態で時刻t0でクロツクφ1を立上らせるとトランジ
スタQ5がオンしてフリツプフロツプFFは活性化
し、N1，N2間の電位差に従つてトランジスタQ3
がオン、Q4がオフの状態になり、N1点はQ3，Q5
を通してVSSに低下しようとする。N2点はトラン
ジスタQ9側に電流が流れるのでVCC以下の値にと
どまる。これを阻止するのが回路Ｘで、トランジ
スタQ5のオンでフリツプフロツプFFが活性化さ
れ該フリツプフロツプの状態が決定される過程で
N3点がVSSに低下する時、この電位低下を容量C2
を通してN12点に帰還し、トランジスタQ9をオフ
にする（同時にトランジスタQ22もオフになる）。
この結果トランジスタQ2からトランジスタQ7，
Q9に電流が流れなくなるのでN2点はVCCに上昇す
る。このため、トランジスタQ10はgm大の状態で
オンし、N6点の電荷は速やかにN1側に引抜かれ
る。従つて、第２図ａと同一タイミングでドライ
ブ信号ADを立上らせてもトランジスタQ12が一
時的にオンすることはなくなり、はVSSを保つ。
こうして内部アドレス信号Ａ，の序速な確定、
ひいては高速アクセスが確保される。
路Ｘ，X′を設けた点が第１図と異なる。開閉回
路ＸはトランジスタQ22と容量C2を備え、フリツ
プフロツプFFの共通ソースN3とトランジスタQ9
のゲートN12との間に該容量C2を接続し、且つ同
じN3点にゲートを接続したトランジスタQ22を通
してトランジスタQ9のゲートN12に基準電圧REF
を与える様にしたものである。開閉回路X′は本
来不要であるが対称性を持たせるために設けたも
ので、容量C1はトランジスタQ8のゲートN11とノ
ードN3との間に接続し、またN3点にゲートを接
続したトランジスタQ21を通して各部アドレス
ADDをトランジスタQ8のゲートにN11に印加す
る。このようにするとADD＝１のときのの浮
き上がり（第２図ｂ）は生じない。この動作を第
４図を参照して説明する。ADD＝１であるから
クロツクφ0を立上らせるとトランジスタQ6〜Q9
は全てオンし、電流はQ1，Q6，Q8系列とQ2，
Q7，Q9系列に流れ、かつN1＜N2となる。この状
態で時刻t0でクロツクφ1を立上らせるとトランジ
スタQ5がオンしてフリツプフロツプFFは活性化
し、N1，N2間の電位差に従つてトランジスタQ3
がオン、Q4がオフの状態になり、N1点はQ3，Q5
を通してVSSに低下しようとする。N2点はトラン
ジスタQ9側に電流が流れるのでVCC以下の値にと
どまる。これを阻止するのが回路Ｘで、トランジ
スタQ5のオンでフリツプフロツプFFが活性化さ
れ該フリツプフロツプの状態が決定される過程で
N3点がVSSに低下する時、この電位低下を容量C2
を通してN12点に帰還し、トランジスタQ9をオフ
にする（同時にトランジスタQ22もオフになる）。
この結果トランジスタQ2からトランジスタQ7，
Q9に電流が流れなくなるのでN2点はVCCに上昇す
る。このため、トランジスタQ10はgm大の状態で
オンし、N6点の電荷は速やかにN1側に引抜かれ
る。従つて、第２図ａと同一タイミングでドライ
ブ信号ADを立上らせてもトランジスタQ12が一
時的にオンすることはなくなり、はVSSを保つ。
こうして内部アドレス信号Ａ，の序速な確定、
ひいては高速アクセスが確保される。
尚、信号Ａ側に関しては、N3点の電位低下で
トランジスタQ8がオフしてもトランジスタQ3が
既にオンしてN1点の電位がVSSに向つて低下して
いるのでトランジスタQ11はオフを維持し、N7の
蓄積電荷は維持される。従つてドライブ信号AD
を立上げればブーストラツプ効果でトランジスタ
Q13はオンしＡ＝VCCになる。かゝる動作に関し
て回路X′は特に必要ないが、これを設けるとフ
リツプフロツプFFが動作した後は該フリツプフ
ロツプから電流が流れ出ず、消費電流が少なくな
る利点がある。ADD＝０の動作は省略するが、
この時も回路Ｘ，X′付加による支障はなく、同
様に消費電流節減になる。
トランジスタQ8がオフしてもトランジスタQ3が
既にオンしてN1点の電位がVSSに向つて低下して
いるのでトランジスタQ11はオフを維持し、N7の
蓄積電荷は維持される。従つてドライブ信号AD
を立上げればブーストラツプ効果でトランジスタ
Q13はオンしＡ＝VCCになる。かゝる動作に関し
て回路X′は特に必要ないが、これを設けるとフ
リツプフロツプFFが動作した後は該フリツプフ
ロツプから電流が流れ出ず、消費電流が少なくな
る利点がある。ADD＝０の動作は省略するが、
この時も回路Ｘ，X′付加による支障はなく、同
様に消費電流節減になる。
以上述べたように本発明によれば、簡単な回路
を追加するだけでアドレスバツフアの動作を安定
化し、高速化できる利点がある。
を追加するだけでアドレスバツフアの動作を安定
化し、高速化できる利点がある。
第１図は従来のアドレスバツフアの一例を示す
回路図、第２図はその動作波形図、第３図は本発
明の一実施例を示す回路図、第４図はその動作波
形図である。 図中、Q1〜Q5はフリツプフロツプ、Q6，Q8お
よびQ7，Q9は入力回路、Q10〜Q15は出力回路、
Ｘ，X′は帰還回路、ADDは外部アドレス、φ0は
第１のクロツク、φ1は第２のクロツク、ADは第
３のクロツクである。
回路図、第２図はその動作波形図、第３図は本発
明の一実施例を示す回路図、第４図はその動作波
形図である。 図中、Q1〜Q5はフリツプフロツプ、Q6，Q8お
よびQ7，Q9は入力回路、Q10〜Q15は出力回路、
Ｘ，X′は帰還回路、ADDは外部アドレス、φ0は
第１のクロツク、φ1は第２のクロツク、ADは第
３のクロツクである。
Claims (1)
- 【特許請求の範囲】 １ 外部アドレス信号をゲートに受ける第１のト
ランジスタを含み、第１のクロツクφ0に応答し
て動作可能となる第１の入力回路と、 前記外部アドレス信号の電圧振幅の中間値を基
準電圧としてゲートに受ける第２のトランジスタ
を含み、前記第１のクロツクφ0に応答して動作
可能となる第２の入力回路と、 一対の入出力端N1，N2にこれらの第１、第２
の回路が接続され、第２のクロツクφ1に応答し
て動作可能となつて、該一対の入出力端から前記
第１および第２のトランジスタを介して流れる電
流によつて該一対の入出力端間に生じる微小電位
差を増幅するフリツプフロツプQ1〜Q5と、 前記フリツプフロツプが第２のクロツクに応答
して動作してその共通ソース電位が低下したとき
少なくとも前記第２の入力回路を遮断して、前記
入出力端より第２の入力回路へ流出する電流を断
つて該入出力端を電源電位へ上昇させる開閉回路
Ｘとを設けたことを特徴とするアドレスバツフ
ア。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56031752A JPS57147194A (en) | 1981-03-05 | 1981-03-05 | Address buffer |
| US06/354,498 US4458337A (en) | 1981-03-05 | 1982-03-03 | Buffer circuit |
| IE493/82A IE52567B1 (en) | 1981-03-05 | 1982-03-04 | Buffer circuit |
| EP82301133A EP0060105B1 (en) | 1981-03-05 | 1982-03-05 | Buffer circuit |
| DE8282301133T DE3268738D1 (en) | 1981-03-05 | 1982-03-05 | Buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56031752A JPS57147194A (en) | 1981-03-05 | 1981-03-05 | Address buffer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57147194A JPS57147194A (en) | 1982-09-10 |
| JPH0215953B2 true JPH0215953B2 (ja) | 1990-04-13 |
Family
ID=12339745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56031752A Granted JPS57147194A (en) | 1981-03-05 | 1981-03-05 | Address buffer |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4458337A (ja) |
| EP (1) | EP0060105B1 (ja) |
| JP (1) | JPS57147194A (ja) |
| DE (1) | DE3268738D1 (ja) |
| IE (1) | IE52567B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110394A (ja) * | 1984-10-31 | 1986-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4825409A (en) * | 1985-05-13 | 1989-04-25 | Wang Laboratories, Inc. | NMOS data storage cell for clocked shift register applications |
| JPS628614A (ja) * | 1985-07-05 | 1987-01-16 | Nec Corp | 入力インバ−タ回路 |
| US4952826A (en) * | 1985-07-05 | 1990-08-28 | Nec Corporation | Signal input circuit utilizing flip-flop circuit |
| JPS62205597A (ja) * | 1986-03-05 | 1987-09-10 | Toshiba Corp | 半導体感知増幅回路 |
| JPH0284811A (ja) * | 1988-01-30 | 1990-03-26 | Nec Corp | 入力インバータ回路 |
| US5144168A (en) * | 1990-08-17 | 1992-09-01 | Texas Instruments Incorporated | Self latching input buffer |
| EP0560623B1 (en) * | 1992-03-12 | 1999-12-01 | Sharp Kabushiki Kaisha | A semiconductor memory |
| JP5620428B2 (ja) * | 2012-03-26 | 2014-11-05 | 株式会社東芝 | 電池セル監視回路、および電池セル監視システム |
| US9553584B2 (en) * | 2014-12-23 | 2017-01-24 | International Business Machines Corporation | Level-shifting latch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5373039A (en) * | 1976-12-13 | 1978-06-29 | Nippon Telegr & Teleph Corp <Ntt> | Sense amplifier |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4038567A (en) * | 1976-03-22 | 1977-07-26 | International Business Machines Corporation | Memory input signal buffer circuit |
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Also Published As
| Publication number | Publication date |
|---|---|
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| US4458337A (en) | 1984-07-03 |
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| EP0060105B1 (en) | 1986-01-29 |
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