JPS628614A - 入力インバ−タ回路 - Google Patents
入力インバ−タ回路Info
- Publication number
- JPS628614A JPS628614A JP60148639A JP14863985A JPS628614A JP S628614 A JPS628614 A JP S628614A JP 60148639 A JP60148639 A JP 60148639A JP 14863985 A JP14863985 A JP 14863985A JP S628614 A JPS628614 A JP S628614A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- flip
- voltage
- external input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003321 amplification Effects 0.000 claims abstract description 19
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 19
- 230000004913 activation Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 8
- 241000981595 Zoysia japonica Species 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 241000272814 Anser sp. Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356069—Bistable circuits using additional transistors in the feedback circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力インバータ回路に関し、特に外部入力電圧
と基準電圧と全比較増幅する入力インバータ回路に関す
る。
と基準電圧と全比較増幅する入力インバータ回路に関す
る。
第３図および第４図は従来の入力インバータ回路の一例
管示すブロック図および回路図である。
管示すブロック図および回路図である。
現在、メモリ集積回路の分野において数多くの入力イン
バータ回路が考案され用いられている０人カインバータ
回路の特性においては、安定かつ正常に動作するために
、入力レベル判定における不感帯幅が狭いこと、外部入
力の電圧のラッチ機能を有すること１回路構成が簡素で
あシ、かつ低消費電流であること、などが要求される。
バータ回路が考案され用いられている０人カインバータ
回路の特性においては、安定かつ正常に動作するために
、入力レベル判定における不感帯幅が狭いこと、外部入
力の電圧のラッチ機能を有すること１回路構成が簡素で
あシ、かつ低消費電流であること、などが要求される。
以下の説明は、すべて絶縁ゲート型電界効果トランジス
タのうち代表的なＭＯＳ）ランジスタ（以下ＭＯ８Ｔと
称す）で、かつＮチャンネルＭＯ８Ｔ’を用いて行う。
タのうち代表的なＭＯＳ）ランジスタ（以下ＭＯ８Ｔと
称す）で、かつＮチャンネルＭＯ８Ｔ’を用いて行う。
しかし、回路的にはＰチャンネルＭＯＳ Ｔ。
さらにはバイポーラトランジスタでも本質的には同様で
ある。
ある。
第３図に示す従来の入力インバータ回路は、外部入力電
圧Ｖｔｙｉおよび基準電圧ｖｒｅｆｔ−それぞれラッチ
するエンハンスメント型ＭＯ８）ランジスタ（以下ＥＭ
Ｏ８Ｔと称丁）ＪｔｙおよびＪ□、ゲ） ｋ ＥＭＯＳ
Ｔ Ｊａｙのソースに接続されるＥ／ＭＯ８Ｔ Ｊｓ
ｓ、ゲートをＥＭＯ３Ｔ Ｊｓｓのソースに接続され
るＥＭＯＳ Ｔ Ｊｅ。、外部入力電圧ｖ、ｒＭおよ
゛び基準電圧ｖｒａｆによ）生じた差電圧を比較。
圧Ｖｔｙｉおよび基準電圧ｖｒｅｆｔ−それぞれラッチ
するエンハンスメント型ＭＯ８）ランジスタ（以下ＥＭ
Ｏ８Ｔと称丁）ＪｔｙおよびＪ□、ゲ） ｋ ＥＭＯＳ
Ｔ Ｊａｙのソースに接続されるＥ／ＭＯ８Ｔ Ｊｓ
ｓ、ゲートをＥＭＯ３Ｔ Ｊｓｓのソースに接続され
るＥＭＯＳ Ｔ Ｊｅ。、外部入力電圧ｖ、ｒＭおよ
゛び基準電圧ｖｒａｆによ）生じた差電圧を比較。
増幅する差電圧増幅フリツプフ四ツブ回路１および差電
圧増幅７リツプフロツプ回路ｌの出力を電流増幅する出
力電流増幅フリップフロップ回路５から構成される。こ
こで基準電圧ｖｒｅｆは、この入力インバータ回路が形
成されている半導体基板と同一基板の他の場所に設けら
れている図示しない基準電圧発生回路から出力されてい
る０この入力インバータ回路は、この基準電圧ｖｒｅｆ
ｔ”リファレンスレベルとして外部入力電圧ｖｘＮと
の判定に用いることが特徴である。
圧増幅７リツプフロツプ回路ｌの出力を電流増幅する出
力電流増幅フリップフロップ回路５から構成される。こ
こで基準電圧ｖｒｅｆは、この入力インバータ回路が形
成されている半導体基板と同一基板の他の場所に設けら
れている図示しない基準電圧発生回路から出力されてい
る０この入力インバータ回路は、この基準電圧ｖｒｅｆ
ｔ”リファレンスレベルとして外部入力電圧ｖｘＮと
の判定に用いることが特徴である。
第４図の回路は、従来の５ボルト単一電源の集積回路で
あるＭＯＳダイナミックランダムアクセスメモリにおい
て用いられてお９．ＥＭＯ８Ｔ Ｊｓ〜ＪＨにより差電
圧増幅７リツプフロツグ回路ｌｔ構成し、ＥＭＯ８Ｔ
Ｊ＊＊〜Ｊｌによシ出力電流増幅フリップフロップ回路
５を構成している。
あるＭＯＳダイナミックランダムアクセスメモリにおい
て用いられてお９．ＥＭＯ８Ｔ Ｊｓ〜ＪＨにより差電
圧増幅７リツプフロツグ回路ｌｔ構成し、ＥＭＯ８Ｔ
Ｊ＊＊〜Ｊｌによシ出力電流増幅フリップフロップ回路
５を構成している。
次に、この従来の入力インバータ回路の動作について説
明する。
明する。
初期にプリチャージ信号φ２．がＥＭＯ８Ｔのしきい値
ｖＴレベルを十分越える高い電圧（以下高レベルと称す
）であることから、プリチャージ信号φｐ！をゲート入
力とするＥＭＯ８Ｔ Ｊｅ ＝ Ｊｅ。。
ｖＴレベルを十分越える高い電圧（以下高レベルと称す
）であることから、プリチャージ信号φｐ！をゲート入
力とするＥＭＯ８Ｔ Ｊｅ ＝ Ｊｅ。。
Ｊ□ｅ Ｊｓｏ ｔ Ｊ８ｔおよびＪ３！は活性化され
、節点Ｎ、およびＮ、は高レベル、節点Ｎ、お工ヒＮ６
、出力信号φ。、およびφ［株］はしきい値ｖＴレベル
よシ低い電圧（以下低レベルと称す）となり、その後プ
リチャージ信号φ、！は低レベルとなる０ラッチ信号φ
、が高レベルから低レベルになると、外部入力電圧ｖ０
および基準電圧ｖｒｅｆの電圧が節点Ｎ１および節点Ｎ
４に各々ラッチされる。第１の活性化信号φ、１が低レ
ベルから高レベルになるとき、節点信号Ｎ０．およびＮ
ｅｗの電位が上昇する。このとき、外部入力電圧Ｖ□、
がラッチされた節点Ｎｓｋゲート入力とするＥＭＯ８Ｔ
Ｊｓｏと、基準電圧”ｒｅｆの電圧がラッチされた
節点Ｎ、 ｔ−ゲート入力とするＥＭＯＳ Ｔ Ｊ！Ｉ
ｓによシ、節点信号Ｎ。！とＮｏ、の間に差電圧が生ず
る０この節点信号ＮＨとＮ７の間の差電位により、フリ
ップ７０ツブを構成するＥＭＯＳ Ｔ ＪｖおよびＪ、
が作動し、節点信号Ｎ０．とＮｏ！のうちの低い電圧で
ある一方の節点信号を低レベルにする０そして節点信号
Ｎ、およびＮｅｔ？ゲート入力とするＥＭＯ８ＴＪ０お
よびＪ□によル節点Ｎ、および８重の一方が低レベルと
な９１節点Ｎ、および８重をゲート入力とするＥＭＯ８
Ｔ ＪｓおよびＪ、の一方が非活性化（以下オフと称す
）される。続いて第２の活性化信号φわが低レベルから
高レベルになると、節点Ｎ、２および侵・２會ゲート入
力とするＥ／ＭＯ８Ｔ Ｊ！１およびＪｎの一方の活
性化されたＥＭＯ８Ｔｔ−通して節点Ｎ、およびＮ、の
一方の節点が高レベルとなる。節点ＮｍおよびＮｏをゲ
ート入力とするＥＭＯ８Ｔ Ｊ□およびＪ、−の一方の
ＥＭＯ８Ｔが活性化され、出力信号φ。鵞およびφ。冨
の一方が電流増幅された信号として出力される。このと
き、出力信号φ。、は外部入力電圧ｖＩＮと同相、出力
信号φ。雪は外部入力電圧ｖＩ）ｌと逆相の増幅された
信号が出力される。
、節点Ｎ、およびＮ、は高レベル、節点Ｎ、お工ヒＮ６
、出力信号φ。、およびφ［株］はしきい値ｖＴレベル
よシ低い電圧（以下低レベルと称す）となり、その後プ
リチャージ信号φ、！は低レベルとなる０ラッチ信号φ
、が高レベルから低レベルになると、外部入力電圧ｖ０
および基準電圧ｖｒｅｆの電圧が節点Ｎ１および節点Ｎ
４に各々ラッチされる。第１の活性化信号φ、１が低レ
ベルから高レベルになるとき、節点信号Ｎ０．およびＮ
ｅｗの電位が上昇する。このとき、外部入力電圧Ｖ□、
がラッチされた節点Ｎｓｋゲート入力とするＥＭＯ８Ｔ
Ｊｓｏと、基準電圧”ｒｅｆの電圧がラッチされた
節点Ｎ、 ｔ−ゲート入力とするＥＭＯＳ Ｔ Ｊ！Ｉ
ｓによシ、節点信号Ｎ。！とＮｏ、の間に差電圧が生ず
る０この節点信号ＮＨとＮ７の間の差電位により、フリ
ップ７０ツブを構成するＥＭＯＳ Ｔ ＪｖおよびＪ、
が作動し、節点信号Ｎ０．とＮｏ！のうちの低い電圧で
ある一方の節点信号を低レベルにする０そして節点信号
Ｎ、およびＮｅｔ？ゲート入力とするＥＭＯ８ＴＪ０お
よびＪ□によル節点Ｎ、および８重の一方が低レベルと
な９１節点Ｎ、および８重をゲート入力とするＥＭＯ８
Ｔ ＪｓおよびＪ、の一方が非活性化（以下オフと称す
）される。続いて第２の活性化信号φわが低レベルから
高レベルになると、節点Ｎ、２および侵・２會ゲート入
力とするＥ／ＭＯ８Ｔ Ｊ！１およびＪｎの一方の活
性化されたＥＭＯ８Ｔｔ−通して節点Ｎ、およびＮ、の
一方の節点が高レベルとなる。節点ＮｍおよびＮｏをゲ
ート入力とするＥＭＯ８Ｔ Ｊ□およびＪ、−の一方の
ＥＭＯ８Ｔが活性化され、出力信号φ。鵞およびφ。冨
の一方が電流増幅された信号として出力される。このと
き、出力信号φ。、は外部入力電圧ｖＩＮと同相、出力
信号φ。雪は外部入力電圧ｖＩ）ｌと逆相の増幅された
信号が出力される。
上述した従来の入力インバータ回路は、外部入力電圧が
高レベルの場合、一方の節点信号が高レベルとなるが、
基準電圧をゲート入力とするＥＭＯ８Ｔが常に活性化状
態にあるため、一方の節点信号の高レベルを大地電流に
流して消費電流が増大してしまい、さらにこのＥＭＯ８
Ｔが常に活性化状態にあるため、差電圧増幅フリップフ
ロップ回路には外部入力の情報を保持することができな
いので。
高レベルの場合、一方の節点信号が高レベルとなるが、
基準電圧をゲート入力とするＥＭＯ８Ｔが常に活性化状
態にあるため、一方の節点信号の高レベルを大地電流に
流して消費電流が増大してしまい、さらにこのＥＭＯ８
Ｔが常に活性化状態にあるため、差電圧増幅フリップフ
ロップ回路には外部入力の情報を保持することができな
いので。
出力電流増幅回路内に外部入力の情報上保持するフリッ
プ７０ツブが必要となり、そのため出力電流増幅回路が
複雑とな）、使用するＥＭＯ８Ｔも多く必要とする欠点
を有している０さらに、差電圧増幅フリップ７０ツブ回
路の活性化時に、外部入力電圧が変化した場合に差電圧
増幅を正常に行う九め、さらに２個のＥＭＯ８Ｔと、こ
れらのゲート入力であるラッチ信号とを必要とする欠点
を有している。
プ７０ツブが必要となり、そのため出力電流増幅回路が
複雑とな）、使用するＥＭＯ８Ｔも多く必要とする欠点
を有している０さらに、差電圧増幅フリップ７０ツブ回
路の活性化時に、外部入力電圧が変化した場合に差電圧
増幅を正常に行う九め、さらに２個のＥＭＯ８Ｔと、こ
れらのゲート入力であるラッチ信号とを必要とする欠点
を有している。
本発明の入力インバータ回路は、活性化信号の入力によ
シ外部入力電圧と基準電圧と金比較増幅するフリップフ
ロップ回路および出力電流増幅回路と、前記外部入力電
圧をゲートに入力し所定の電位にソースを接続する第１
のトランジスタと、一端全前記第１のトランジスタのド
レインに他端を前記フリップフロップ回路にそれぞれ接
続し前記フリップフロップ回路の信号により制御される
第１のゲートと、前記基準電圧をゲートに入力し所定の
電位にソース全接続する第２のトランジスタと、一端金
前記第２のトランジスタのドレインに他端を前記フリッ
プフロップ回路にそれぞれ接続し前記フリップフロップ
回路の信号によプ制御される第２のゲートとを備えてい
る。
シ外部入力電圧と基準電圧と金比較増幅するフリップフ
ロップ回路および出力電流増幅回路と、前記外部入力電
圧をゲートに入力し所定の電位にソースを接続する第１
のトランジスタと、一端全前記第１のトランジスタのド
レインに他端を前記フリップフロップ回路にそれぞれ接
続し前記フリップフロップ回路の信号により制御される
第１のゲートと、前記基準電圧をゲートに入力し所定の
電位にソース全接続する第２のトランジスタと、一端金
前記第２のトランジスタのドレインに他端を前記フリッ
プフロップ回路にそれぞれ接続し前記フリップフロップ
回路の信号によプ制御される第２のゲートとを備えてい
る。
次に、本発明について図面を参照して説明する〇第１図
および第２図は１本発明の一実施例のブロック図および
回路図である。
および第２図は１本発明の一実施例のブロック図および
回路図である。
本実施例は、差電圧増幅フリップフロップ回路１および
出力電流増幅回路２を主構成要素として構成され、第１
の活性化信号φ、ｌの入力により、図示しない基準電圧
発生回路から入力される基準電圧ｖｒｅ、ｆと外部入力
電圧ｖＩＮとｔ比較し、増幅された信号を受け、第２の
活性化信号φｌの入力によシミ流増幅された信号を出力
する入力インバータ回路において、外部入力電圧ｖｘＮ
と基準電圧ｖｒｅｆとに応答して、外部入力電圧ｖ１Ｎ
ｔ−ゲート入力とするＥＭＯ８Ｔ Ｊｓ と基準電圧Ｖ
、ｅ１ ’ｔ”ゲート入力とするＥＭＯ８Ｔ Ｊ４−の
それぞれのドレイン電流の制御を行なう第１ゲート３お
よび第２ゲート４を設けることにより構成されている０
本実施例においてＥＭＯＳ Ｔ ＪｓおよびＪ４は、差
電圧増幅フリップフロッグ回路ＩＰ’Ｅの節点の電圧全
初期において低レベルに入力する。
出力電流増幅回路２を主構成要素として構成され、第１
の活性化信号φ、ｌの入力により、図示しない基準電圧
発生回路から入力される基準電圧ｖｒｅ、ｆと外部入力
電圧ｖＩＮとｔ比較し、増幅された信号を受け、第２の
活性化信号φｌの入力によシミ流増幅された信号を出力
する入力インバータ回路において、外部入力電圧ｖｘＮ
と基準電圧ｖｒｅｆとに応答して、外部入力電圧ｖ１Ｎ
ｔ−ゲート入力とするＥＭＯ８Ｔ Ｊｓ と基準電圧Ｖ
、ｅ１ ’ｔ”ゲート入力とするＥＭＯ８Ｔ Ｊ４−の
それぞれのドレイン電流の制御を行なう第１ゲート３お
よび第２ゲート４を設けることにより構成されている０
本実施例においてＥＭＯＳ Ｔ ＪｓおよびＪ４は、差
電圧増幅フリップフロッグ回路ＩＰ’Ｅの節点の電圧全
初期において低レベルに入力する。
外部入力電圧ｖ１Ｎおよび基準電圧ｖｒｅｆをゲート入
力とするＥＭＯ８ＴＪｓおよびＪ４で生ずる差電圧増幅
フリップフロップ回路ｌ内の信号により、第１ゲート３
および第２ゲート４に流れる電流全制御し、差電圧増幅
フリップフロップ回路１を安定に動作させ、外部入力電
圧ｖｆＮの情報を差電圧増幅フリップフロップ回路１内
に保持することができるのである。
力とするＥＭＯ８ＴＪｓおよびＪ４で生ずる差電圧増幅
フリップフロップ回路ｌ内の信号により、第１ゲート３
および第２ゲート４に流れる電流全制御し、差電圧増幅
フリップフロップ回路１を安定に動作させ、外部入力電
圧ｖｆＮの情報を差電圧増幅フリップフロップ回路１内
に保持することができるのである。
第２図を用いて本実施例の動作について説明する０
初期にプリチャージ信号φ、ｌが低レベルから高レベル
になり、プリチャージ信号φ ｔゲート入力とするＥ
ＭＯ８Ｔ Ｊａ −Ｊｉｏ−ＪｕおよびＪｌｌによ夕
、節点Ｎ、およびＮ、は高レベル、出力信号φ。１およ
びφ。、は低レベルとなシ、その後、プリチャージ信号
φｐ、は高レベルから低レベルとなる。第１の活性化信
号φ１１が低レベルから高レベルになるとき、外部入力
電圧ｖＸＮおよび基準電圧Ｖｒｅ１ ’１１：：ゲート
入力とするＥＭＯ８ＴＪｓおよびＪ４によシ節点信号Ｎ
、ｌおよびＮｏ、に差電圧が生じ、との差電ＥＥ’ｔフ
リップ７０ツブを構成するｎωＳＴＪ、およびＪａが増
幅し、節点信号ＮＯＩおよび艮。、の一方會低レベルに
する。これと平行して、節点Ｎ１およびＮ、は１節点信
号Ｎｏ１およびＮｏＩをゲート入力とするＥＭＯＳ Ｔ
−ＬｉおよびＪｕによシ一方を低レベルにされ、節点
Ｎ、およびＮ。
になり、プリチャージ信号φ ｔゲート入力とするＥ
ＭＯ８Ｔ Ｊａ −Ｊｉｏ−ＪｕおよびＪｌｌによ夕
、節点Ｎ、およびＮ、は高レベル、出力信号φ。１およ
びφ。、は低レベルとなシ、その後、プリチャージ信号
φｐ、は高レベルから低レベルとなる。第１の活性化信
号φ１１が低レベルから高レベルになるとき、外部入力
電圧ｖＸＮおよび基準電圧Ｖｒｅ１ ’１１：：ゲート
入力とするＥＭＯ８ＴＪｓおよびＪ４によシ節点信号Ｎ
、ｌおよびＮｏ、に差電圧が生じ、との差電ＥＥ’ｔフ
リップ７０ツブを構成するｎωＳＴＪ、およびＪａが増
幅し、節点信号ＮＯＩおよび艮。、の一方會低レベルに
する。これと平行して、節点Ｎ１およびＮ、は１節点信
号Ｎｏ１およびＮｏＩをゲート入力とするＥＭＯＳ Ｔ
−ＬｉおよびＪｕによシ一方を低レベルにされ、節点
Ｎ、およびＮ。
全ゲート入力とするＥＭＯ８Ｔ ＪｔおよびＪｔの一方
をオフする。第２の活性化信号φ１．が低レベルから高
レベルになると、節点信号ＮｏｌおよびＮ６１會ゲート
入力とするＫＭＯ８Ｔ ＪｉｏおよびＪｔ４の一方を通
して、出力信号φ。１およびφ。。
をオフする。第２の活性化信号φ１．が低レベルから高
レベルになると、節点信号ＮｏｌおよびＮ６１會ゲート
入力とするＫＭＯ８Ｔ ＪｉｏおよびＪｔ４の一方を通
して、出力信号φ。１およびφ。。
の一方が電流増幅された信号として出力される０このと
き、出力信号−０１は外部入力電圧ｖ１Ｎに同相、出力
信号φ０１は外部入力電圧ｖｒＮに逆相となる。
き、出力信号−０１は外部入力電圧ｖ１Ｎに同相、出力
信号φ０１は外部入力電圧ｖｒＮに逆相となる。
このように、差電圧増幅フリップフロップ回路１円の信
号である節点Ｎ１およびＮｔの出力全ゲート入力とする
第１ゲートおよび第２ゲートを用いて、差電圧増幅フリ
ップフロップ回路１で低しベルと判定される外部入力電
圧Ｖ□Ｗまたは基準電圧ｖｒｅｆ ｔ−ゲート入力とす
るＥＭＯ８Ｔ Ｊｓ ｔたはＪ４の一方のドレイン電流
をオフすることで、差電圧増幅フリップフロップ回路１
内に外部入力電圧ｈＨの情報を保持することができる。
号である節点Ｎ１およびＮｔの出力全ゲート入力とする
第１ゲートおよび第２ゲートを用いて、差電圧増幅フリ
ップフロップ回路１で低しベルと判定される外部入力電
圧Ｖ□Ｗまたは基準電圧ｖｒｅｆ ｔ−ゲート入力とす
るＥＭＯ８Ｔ Ｊｓ ｔたはＪ４の一方のドレイン電流
をオフすることで、差電圧増幅フリップフロップ回路１
内に外部入力電圧ｈＨの情報を保持することができる。
以上説明したように本発明は、外部入力電圧および基準
電圧をそれぞれゲート入力とする２個ＯＥＭＯ８Ｔのそ
れぞれのドレイン電流の制御全行９２個のゲートを設け
ることによシ、差電圧増幅７リツプ７１ツブ回路内に外
部入力の情報を保持することができ、さらにラッチ回路
および出力電流増幅回路の簡素化ならびに回路全体の低
消費電流化ができる効果がある０
電圧をそれぞれゲート入力とする２個ＯＥＭＯ８Ｔのそ
れぞれのドレイン電流の制御全行９２個のゲートを設け
ることによシ、差電圧増幅７リツプ７１ツブ回路内に外
部入力の情報を保持することができ、さらにラッチ回路
および出力電流増幅回路の簡素化ならびに回路全体の低
消費電流化ができる効果がある０
第１図および第２図は本発明の一実施例のブロック図お
よび回路図、第３図および第４図は従来の入力インバー
タ回路の一例を示すブロック図および回路図である。 １・・・・・・差電圧増幅７リツプフロツプ回路、２・
・・・・・出力電流増幅回路、３・・・・・・第１ゲー
ト、４・・・・・・第２ゲート、５・・・・・・出力電
流増幅フリップフロップ回路、Ｊｔ〜Ｊ０・・・・・・
ＭＯＳト？ンジスタ（エンハンスメン）’Ｊ）ｓ Ｎ＊
〜Ｎｓ・・・・・・１８点−Ｎｏｔ 。 Ｎ１１ｌ ｔ Ｎ（１！ ＃ Ｎｏｔ・・・・・・節点
信号、φ□、φ□・・・・・・第１の活性化信号、φ１
．φヨ・・・・・・第２の活性化信号、ｖＴＭ・・・・
・・外部入力電圧、ｖｒｅｆ・・・・・・基準電圧。 争１回 Ｍｌ、罵：姉４ち号 ψｉｔ ： ’４ｔの箔十主化１把う侶ｆｆ／、に
： と方イ屯号 ｖ−３劃 Ｎａｐ、 Ｎｏ２ ’姉幻ｌ り〜ｔ：＊ｒ彰占、）士イヒ池う ’ｈｚ ’ １２ｎ５Ｇ、）主うヒ１乙３ψＰ２
： ７°リデヤーシ゛４に９ｅ２２．ｐ西−とガイｍ
ｓｉ 先： ラップ４Ｆ＝３ 手続補正書（自１Ｅ） １、事件の表示 昭和６０年特許願第１４８６３９号２
、発明の名称 入力インバータ回路 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒Ｉ０８東京都港区芝五丁目３７番８号住友三田ビル （連絡先 日本電気株式会社 特許部）５、補正の対象 （１）図面 ６、補正の内容 （１）第４図を別紙の通り補正する。
よび回路図、第３図および第４図は従来の入力インバー
タ回路の一例を示すブロック図および回路図である。 １・・・・・・差電圧増幅７リツプフロツプ回路、２・
・・・・・出力電流増幅回路、３・・・・・・第１ゲー
ト、４・・・・・・第２ゲート、５・・・・・・出力電
流増幅フリップフロップ回路、Ｊｔ〜Ｊ０・・・・・・
ＭＯＳト？ンジスタ（エンハンスメン）’Ｊ）ｓ Ｎ＊
〜Ｎｓ・・・・・・１８点−Ｎｏｔ 。 Ｎ１１ｌ ｔ Ｎ（１！ ＃ Ｎｏｔ・・・・・・節点
信号、φ□、φ□・・・・・・第１の活性化信号、φ１
．φヨ・・・・・・第２の活性化信号、ｖＴＭ・・・・
・・外部入力電圧、ｖｒｅｆ・・・・・・基準電圧。 争１回 Ｍｌ、罵：姉４ち号 ψｉｔ ： ’４ｔの箔十主化１把う侶ｆｆ／、に
： と方イ屯号 ｖ−３劃 Ｎａｐ、 Ｎｏ２ ’姉幻ｌ り〜ｔ：＊ｒ彰占、）士イヒ池う ’ｈｚ ’ １２ｎ５Ｇ、）主うヒ１乙３ψＰ２
： ７°リデヤーシ゛４に９ｅ２２．ｐ西−とガイｍ
ｓｉ 先： ラップ４Ｆ＝３ 手続補正書（自１Ｅ） １、事件の表示 昭和６０年特許願第１４８６３９号２
、発明の名称 入力インバータ回路 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒Ｉ０８東京都港区芝五丁目３７番８号住友三田ビル （連絡先 日本電気株式会社 特許部）５、補正の対象 （１）図面 ６、補正の内容 （１）第４図を別紙の通り補正する。
Claims (1)
- 活性化信号の入力によ、外部入力電圧と基準電圧とを比
較増幅するフリップフロップ回路および出力電流増幅回
路を有する入力インバータ回路において、前記外部入力
電圧をゲートに入力し所定の電位にソースを接続する第
１のトランジスタと、一端を前記第１のトランジスタの
ドレインに他端を前記フリップフロップ回路にそれぞれ
接続し前記フリップフロップ回路の信号により制御され
る第１のゲートと、前記基準電圧をゲートに入力し所定
の電位にソースを接続する第２のトランジスタと、一端
を前記第２のトランジスタのドレインに他端を前記フリ
ップフロップ回路にそれぞれ接続し前記フリップフロッ
プ回路の信号により制御される第２のゲートとを備える
ことを特徴とする入力インバータ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148639A JPS628614A (ja) | 1985-07-05 | 1985-07-05 | 入力インバ−タ回路 |
| US06/882,563 US4785206A (en) | 1985-07-05 | 1986-07-07 | Signal input circuit utilizing flip-flop circuit |
| US07/201,987 US4952826A (en) | 1985-07-05 | 1988-06-03 | Signal input circuit utilizing flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148639A JPS628614A (ja) | 1985-07-05 | 1985-07-05 | 入力インバ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS628614A true JPS628614A (ja) | 1987-01-16 |
| JPH0572680B2 JPH0572680B2 (ja) | 1993-10-12 |
Family
ID=15457289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148639A Granted JPS628614A (ja) | 1985-07-05 | 1985-07-05 | 入力インバ−タ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4785206A (ja) |
| JP (1) | JPS628614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0539023U (ja) * | 1991-10-24 | 1993-05-25 | ヤマハ株式会社 | 遠隔制御装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62205597A (ja) * | 1986-03-05 | 1987-09-10 | Toshiba Corp | 半導体感知増幅回路 |
| JPH0799627B2 (ja) * | 1987-01-23 | 1995-10-25 | 松下電器産業株式会社 | 半導体メモリの書き込み読み出し回路 |
| US4918663A (en) * | 1987-09-16 | 1990-04-17 | Motorola, Inc. | Latch-up control for a CMOS memory with a pumped well |
| JPH0284811A (ja) * | 1988-01-30 | 1990-03-26 | Nec Corp | 入力インバータ回路 |
| US4897567A (en) * | 1988-10-13 | 1990-01-30 | Harris Corporation | Fast level translator circuit |
| US5097157A (en) * | 1990-11-01 | 1992-03-17 | Hewlett-Packard Company | Fast cmos bus receiver for detecting low voltage swings |
| US5280205A (en) * | 1992-04-16 | 1994-01-18 | Micron Technology, Inc. | Fast sense amplifier |
| KR100393317B1 (ko) * | 1994-02-15 | 2003-10-23 | 람버스 인코포레이티드 | 지연동기루프 |
| JP3724654B2 (ja) * | 1995-07-06 | 2005-12-07 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP3625930B2 (ja) * | 1995-10-26 | 2005-03-02 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5874840A (en) * | 1996-04-26 | 1999-02-23 | International Business Machines Corporation | Differential source follower with body effect compensation |
| US6492844B2 (en) * | 2000-02-02 | 2002-12-10 | Broadcom Corporation | Single-ended sense amplifier with sample-and-hold reference |
| US8164362B2 (en) * | 2000-02-02 | 2012-04-24 | Broadcom Corporation | Single-ended sense amplifier with sample-and-hold reference |
| US6675272B2 (en) | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
| US7301831B2 (en) | 2004-09-15 | 2007-11-27 | Rambus Inc. | Memory systems with variable delays for write data signals |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56117391A (en) * | 1980-02-20 | 1981-09-14 | Oki Electric Ind Co Ltd | Buffer circuit |
| JPS58121196A (ja) * | 1982-01-13 | 1983-07-19 | Nec Corp | バツフア回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130885A (en) * | 1980-03-18 | 1981-10-14 | Fujitsu Ltd | Address buffer circuit |
| JPS5794986A (en) * | 1980-12-02 | 1982-06-12 | Nec Corp | Semiconductor circuit |
| JPS57147194A (en) * | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
| JPS58133024A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | バツフア回路 |
-
1985
- 1985-07-05 JP JP60148639A patent/JPS628614A/ja active Granted
-
1986
- 1986-07-07 US US06/882,563 patent/US4785206A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56117391A (en) * | 1980-02-20 | 1981-09-14 | Oki Electric Ind Co Ltd | Buffer circuit |
| JPS58121196A (ja) * | 1982-01-13 | 1983-07-19 | Nec Corp | バツフア回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0539023U (ja) * | 1991-10-24 | 1993-05-25 | ヤマハ株式会社 | 遠隔制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4785206A (en) | 1988-11-15 |
| JPH0572680B2 (ja) | 1993-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS628614A (ja) | 入力インバ−タ回路 | |
| KR100330915B1 (ko) | 센스회로 | |
| KR0166068B1 (ko) | 메모리장치 | |
| US7808318B2 (en) | Data amplifying circuit controllable with swing level according to operation mode and output driver including the same | |
| JPH0284811A (ja) | 入力インバータ回路 | |
| JPH0750556A (ja) | フリップフロップ型増幅回路 | |
| US6865129B2 (en) | Differential amplifier circuit with high amplification factor and semiconductor memory device using the differential amplifier circuit | |
| US5519662A (en) | Semiconductor memory device | |
| KR100419015B1 (ko) | 전류 센스 증폭기 | |
| TW200414222A (en) | Input buffer circuit of a synchronous semiconductor memory device | |
| KR20040073444A (ko) | 캐스코드 감지 증폭기와 칼럼 선택 회로 및 동작 방법 | |
| US6721218B2 (en) | Semiconductor memory device and data read method thereof | |
| JP2720394B2 (ja) | 読出し増幅器 | |
| JPH02189789A (ja) | メモリを有する集積回路 | |
| US5412607A (en) | Semiconductor memory device | |
| JPH01175314A (ja) | 入力インバータ回路 | |
| US4949306A (en) | Sense circuit and semiconductor memory having a current-voltage converter circuit | |
| KR100597419B1 (ko) | 전류 감지 증폭기를 포함하는 집적 회로 | |
| KR100326236B1 (ko) | 모스/바이폴라복합트랜지스터를이용한반도체메모리장치의감지증폭기 | |
| US7071772B2 (en) | Differential amplifier | |
| JPH0721781A (ja) | 電流検出差動増幅器及びこれを用いたｓｒａｍ | |
| US6650184B2 (en) | High gain amplifier circuits and their applications | |
| KR100484260B1 (ko) | 반도체메모리소자의센스증폭기 | |
| JPH0572679B2 (ja) | ||
| KR100209213B1 (ko) | 반도체 메모리 장치의 센스 증폭기 |