JPH0572679B2 - - Google Patents
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- JPH0572679B2 JPH0572679B2 JP60148637A JP14863785A JPH0572679B2 JP H0572679 B2 JPH0572679 B2 JP H0572679B2 JP 60148637 A JP60148637 A JP 60148637A JP 14863785 A JP14863785 A JP 14863785A JP H0572679 B2 JPH0572679 B2 JP H0572679B2
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- 230000003321 amplification Effects 0.000 claims description 21
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 21
- 230000004913 activation Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力インバータ回路に関し、特に外部
入力電圧と基準電圧とを比較増幅する入力インバ
ータ回路に関する。
入力電圧と基準電圧とを比較増幅する入力インバ
ータ回路に関する。
第３図および第４図は従来の入力インバータ回
路の一例を示すブロツク図および回路図である。
路の一例を示すブロツク図および回路図である。
現在、メモリ集積回路の分野において数多くの
入力インバータ回路が考案され用いられている。
入力インバータ回路の特性においては、安定かつ
正常に動作するために、入力レベル判定における
不感帯幅が狭いこと、外部入力の電圧のラツチ機
能を有すること、回路構成が簡素でありかつ低消
費電流であること、などが要求される。以下の説
明は、すべて絶縁ゲート型電界効果トランジスタ
のうち代表的なMOSトランジスタ（以下MOST
と称す）でかつＮチヤンネルMOSTを用いて行
う。しかし、回路的には、ＰチヤンネルMOST、
さらにはバイポーラトランジスタでも本質的には
同様である。
入力インバータ回路が考案され用いられている。
入力インバータ回路の特性においては、安定かつ
正常に動作するために、入力レベル判定における
不感帯幅が狭いこと、外部入力の電圧のラツチ機
能を有すること、回路構成が簡素でありかつ低消
費電流であること、などが要求される。以下の説
明は、すべて絶縁ゲート型電界効果トランジスタ
のうち代表的なMOSトランジスタ（以下MOST
と称す）でかつＮチヤンネルMOSTを用いて行
う。しかし、回路的には、ＰチヤンネルMOST、
さらにはバイポーラトランジスタでも本質的には
同様である。
第３図に示す従来の入力インバータ回路は、外
部入力電圧VINおよび基準電圧Vrefをそれぞれラ
ツチするエンハンスメント型MOSトラジスタ
（以下EMOSTと称す）J17およびJ18、ゲート
EMOSTJ17のソースに接続されるEMOSTJ19、
ゲートをEMOSTJ18のソースに接続される
EMOSTJ20、外部入力電圧VINおよび基準電圧
Vrefにより生じた差電圧を比較、増幅する差電圧
増幅フリツプフロツプ回路１および差電圧増幅フ
リツプフロツプ回路１の出力を電流増幅する出力
電流増幅フリツプフロツプ回路５から構成され
る。ここで基準電圧Vrefは、この入力インバータ
回路が構成されている半導体基板と同一基板の他
の場所に設けられている図示しない基準電圧発生
回路から出力されている。この入力インバータ回
路は、この基準電圧Vrefをリフアレンスレベルと
して外部入力電圧VINとの判定に用いることが特
徴である。
部入力電圧VINおよび基準電圧Vrefをそれぞれラ
ツチするエンハンスメント型MOSトラジスタ
（以下EMOSTと称す）J17およびJ18、ゲート
EMOSTJ17のソースに接続されるEMOSTJ19、
ゲートをEMOSTJ18のソースに接続される
EMOSTJ20、外部入力電圧VINおよび基準電圧
Vrefにより生じた差電圧を比較、増幅する差電圧
増幅フリツプフロツプ回路１および差電圧増幅フ
リツプフロツプ回路１の出力を電流増幅する出力
電流増幅フリツプフロツプ回路５から構成され
る。ここで基準電圧Vrefは、この入力インバータ
回路が構成されている半導体基板と同一基板の他
の場所に設けられている図示しない基準電圧発生
回路から出力されている。この入力インバータ回
路は、この基準電圧Vrefをリフアレンスレベルと
して外部入力電圧VINとの判定に用いることが特
徴である。
第４図の回路は、従来の５ボルト単一電源の集
積回路であるMOSダイナミツクランダムアクセ
スメモリにおいて用いられており、EMOSTJ5〜
J12により差電圧増幅フリツプフロツプ回路１を
構成し、EMOSTJ21〜J32により出力電流増幅フ
リツプフロツプ回路５を構成している。
積回路であるMOSダイナミツクランダムアクセ
スメモリにおいて用いられており、EMOSTJ5〜
J12により差電圧増幅フリツプフロツプ回路１を
構成し、EMOSTJ21〜J32により出力電流増幅フ
リツプフロツプ回路５を構成している。
次に、この従来の入力インバータ回路の動作に
ついて説明する。
ついて説明する。
初期にプリチヤージ信号φP2がEMOSTのしき
い値VTレベルを十分越える高い電圧（以下高レ
ベルと称す）であることから、プリチヤージ信号
φP2をゲート入力とするEMOSTJ9、J10、J29、
J30、J31およびJ32は活性化され、節点N1および
N2は高レベル、節点N5およびN6、出力信号φO2
及びO2はしきい値VTレベルより低い電圧（以下
低レベルと称す）となり、その後プリチヤージ信
号φP2は低レベルとなる。ラツチ信号φLが高レベ
ルから低レベルになると、外部入力電圧VINおよ
び基準電圧Vrefの電圧が節点N3および節点N4に
各々ラツチされる。第１の活性化信号φ21が低レ
ベルから高レベルになるとき、節点信号NO2およ
びO2の電位が上昇する。このとき外部入力電圧
VINがラツチされた節点N3をゲート入力とする
EMOSTJ19と基準電圧Vrefの電圧がラツチされた
節点N4をゲート入力とするEMOSTJ20により節
点信号NO2とO2の間に差電圧が生ずる。この節
点信号NO2とO2の間の差電位により、フリツプ
フロツプを構成するEMOSTJ7およびJ8が作動
し、節点信号NO2とO2のうちの低い電圧である
一方の節点信号を低レベルにする。そして節点信
号NO2およびO2をゲート入力とするEMOSTJ12
およびJ11により節点N2およびN1の一方が低レベ
ルとなり、節点N2およびN1をゲート入力とする
EMOSTJ6およびJ5の一方が非活性化（以下オフ
と称す）される。続いて第２の活性化信号φ22が
低レベルから高レベルになると節点NO2および
Ｏ２をゲート入力とするEMOSTJ21およびJ22の一
方の活性化されたEMOSTを通して節点N5およ
びN6の一方の節点が高レベルとなる。節点N5お
よびN6をゲート入力とするEMOSTJ25およびJ26
の一方のEMOSTが活性化され、出力信号φO2お
よびO2の一方が電流増幅された信号として出力
される。このとき、出力信号φO2は外部入力電圧
VINと同相、出力信号O2は外部入力電圧VINと逆
相の増幅された信号が出力される。
い値VTレベルを十分越える高い電圧（以下高レ
ベルと称す）であることから、プリチヤージ信号
φP2をゲート入力とするEMOSTJ9、J10、J29、
J30、J31およびJ32は活性化され、節点N1および
N2は高レベル、節点N5およびN6、出力信号φO2
及びO2はしきい値VTレベルより低い電圧（以下
低レベルと称す）となり、その後プリチヤージ信
号φP2は低レベルとなる。ラツチ信号φLが高レベ
ルから低レベルになると、外部入力電圧VINおよ
び基準電圧Vrefの電圧が節点N3および節点N4に
各々ラツチされる。第１の活性化信号φ21が低レ
ベルから高レベルになるとき、節点信号NO2およ
びO2の電位が上昇する。このとき外部入力電圧
VINがラツチされた節点N3をゲート入力とする
EMOSTJ19と基準電圧Vrefの電圧がラツチされた
節点N4をゲート入力とするEMOSTJ20により節
点信号NO2とO2の間に差電圧が生ずる。この節
点信号NO2とO2の間の差電位により、フリツプ
フロツプを構成するEMOSTJ7およびJ8が作動
し、節点信号NO2とO2のうちの低い電圧である
一方の節点信号を低レベルにする。そして節点信
号NO2およびO2をゲート入力とするEMOSTJ12
およびJ11により節点N2およびN1の一方が低レベ
ルとなり、節点N2およびN1をゲート入力とする
EMOSTJ6およびJ5の一方が非活性化（以下オフ
と称す）される。続いて第２の活性化信号φ22が
低レベルから高レベルになると節点NO2および
Ｏ２をゲート入力とするEMOSTJ21およびJ22の一
方の活性化されたEMOSTを通して節点N5およ
びN6の一方の節点が高レベルとなる。節点N5お
よびN6をゲート入力とするEMOSTJ25およびJ26
の一方のEMOSTが活性化され、出力信号φO2お
よびO2の一方が電流増幅された信号として出力
される。このとき、出力信号φO2は外部入力電圧
VINと同相、出力信号O2は外部入力電圧VINと逆
相の増幅された信号が出力される。
上述した従来の入力インバータ回路は、外部入
力電圧が高レベルの場合、一方の節点信号が高レ
ベルとなるが、基準電圧をゲート入力とする
EMOSTが常に活性化状態にあるため、一方の節
点信号の高レベルを大地電流に流して消費電流が
増大してしまい、さらにこのEMOSTが常に活性
化状態にあるため、差電圧増幅フリツプフロツプ
回路には外部入力の情報を保持することができな
いので、出力電流増幅回路内に外部入力の情報を
保持するフリツプフロツプが必要となり、そのた
め出力電流増幅回路が複雑となり、試用する
EMOSTも多く必要とする欠点を有している。さ
らに、差電圧増幅フリツプフロツプ回路の活性化
時に、外部入力電圧が変化した場合に差電圧増幅
を正常に行うため、さらに２個のEMOSTと、こ
れらのゲート入力であるラツチ信号とを必要とす
る欠点を有している。
力電圧が高レベルの場合、一方の節点信号が高レ
ベルとなるが、基準電圧をゲート入力とする
EMOSTが常に活性化状態にあるため、一方の節
点信号の高レベルを大地電流に流して消費電流が
増大してしまい、さらにこのEMOSTが常に活性
化状態にあるため、差電圧増幅フリツプフロツプ
回路には外部入力の情報を保持することができな
いので、出力電流増幅回路内に外部入力の情報を
保持するフリツプフロツプが必要となり、そのた
め出力電流増幅回路が複雑となり、試用する
EMOSTも多く必要とする欠点を有している。さ
らに、差電圧増幅フリツプフロツプ回路の活性化
時に、外部入力電圧が変化した場合に差電圧増幅
を正常に行うため、さらに２個のEMOSTと、こ
れらのゲート入力であるラツチ信号とを必要とす
る欠点を有している。
本発明の入力インバータ回路は、活性化信号を
ドレイン、第１節点をゲート、第３節点をソース
に接続する第３のトランジスタJ5と；第３節点を
ドレイン、第４節点をゲート、第１電源をソース
に接続する第４のトラジスタJ7と；活性化信号を
ドレイン、第２節点をゲート、第４節点をソース
に接続する第５のトラジスタJ6と；第４節点をド
レイン、第３節点をゲート、第１電源をソースに
接続する第６のトラジスタJ8と；第２電源をドレ
イン、プリチヤージ信号をゲート、第１節点をソ
ースに接続する第７のトランジスタJ9と；第１節
点をドレイン、第４節点をゲート、第１電源をソ
ースに接続する第８のトランジスタJ11と；第２
電源をドレイン、プリチヤージ信号をゲート、第
２節点をソースに接続する第９のトラジスタJ10
と；第２節点をドレイン、第３節点をゲート、第
１電源をソースに接続する第10のトラジスタJ12
とで構成され、外部入力電圧と基準電圧とを比較
増幅する差電圧増幅フリツプフロツプ回路ならび
に出力電流増幅回路を有する入力インバータ回路
において、前記外部入力電圧をゲートに入力し前
記差電圧増幅フリツプフロツプ回路にドレインを
接続する第１のトランジスタJ3と、一端を前記第
１のトランジスタのソースに他端を前記第１電源
にそれぞれ接続し前記差電圧増幅フリツプフロツ
プ回路の前記第１節点の信号により制御される第
１のゲートJ1と、前記基準電圧をエートに入力し
前記差電圧増幅フリツプフロツプ回路にドレイン
を接続する第２のトランジスタJ4と、一端を前記
第２のトランジスタのソースに他端を前記第１電
源にそれぞれ接続し前記差電圧増幅フリツプフロ
ツプ回路の前記第２節点の信号により制御される
第２のゲートJ2とを備えている。
ドレイン、第１節点をゲート、第３節点をソース
に接続する第３のトランジスタJ5と；第３節点を
ドレイン、第４節点をゲート、第１電源をソース
に接続する第４のトラジスタJ7と；活性化信号を
ドレイン、第２節点をゲート、第４節点をソース
に接続する第５のトラジスタJ6と；第４節点をド
レイン、第３節点をゲート、第１電源をソースに
接続する第６のトラジスタJ8と；第２電源をドレ
イン、プリチヤージ信号をゲート、第１節点をソ
ースに接続する第７のトランジスタJ9と；第１節
点をドレイン、第４節点をゲート、第１電源をソ
ースに接続する第８のトランジスタJ11と；第２
電源をドレイン、プリチヤージ信号をゲート、第
２節点をソースに接続する第９のトラジスタJ10
と；第２節点をドレイン、第３節点をゲート、第
１電源をソースに接続する第10のトラジスタJ12
とで構成され、外部入力電圧と基準電圧とを比較
増幅する差電圧増幅フリツプフロツプ回路ならび
に出力電流増幅回路を有する入力インバータ回路
において、前記外部入力電圧をゲートに入力し前
記差電圧増幅フリツプフロツプ回路にドレインを
接続する第１のトランジスタJ3と、一端を前記第
１のトランジスタのソースに他端を前記第１電源
にそれぞれ接続し前記差電圧増幅フリツプフロツ
プ回路の前記第１節点の信号により制御される第
１のゲートJ1と、前記基準電圧をエートに入力し
前記差電圧増幅フリツプフロツプ回路にドレイン
を接続する第２のトランジスタJ4と、一端を前記
第２のトランジスタのソースに他端を前記第１電
源にそれぞれ接続し前記差電圧増幅フリツプフロ
ツプ回路の前記第２節点の信号により制御される
第２のゲートJ2とを備えている。
次に、本発明について図面を用いて説明する。
第１図および第２図は、それぞれ本発明の一実
施例のブロツク図および回路図である。
施例のブロツク図および回路図である。
本実施例は、差電圧増幅フリツプフロツプ回路
１および出力電流増幅回路２を主構成要素として
構成され、第１の活性化信号φ11の入力により、
図示しない基準電圧発生回路から入力される基準
電圧Vrefと外部入力電圧VINとを比較し、増幅さ
れた信号を受け、第２の活性化信号φ12の入力に
より電流増幅された信号を出力する入力インバー
タ回路において、外部入力電圧VINと基準電圧
Vrefとに応答して、外部入力電圧VINをゲート入
力とするEMOSTJ3と基準電圧Vrefをゲート入力
とするEMOSTJ4のそれぞれのソース電流の制御
を行なう第１ゲート３および第２ゲート４を設け
ることにより構成されている。本実施例において
EMOSTJ3およびJ4は、差電圧増幅フリツプフロ
ツプ回路１内の節点の電圧を初期において低レベ
ルに入力する。
１および出力電流増幅回路２を主構成要素として
構成され、第１の活性化信号φ11の入力により、
図示しない基準電圧発生回路から入力される基準
電圧Vrefと外部入力電圧VINとを比較し、増幅さ
れた信号を受け、第２の活性化信号φ12の入力に
より電流増幅された信号を出力する入力インバー
タ回路において、外部入力電圧VINと基準電圧
Vrefとに応答して、外部入力電圧VINをゲート入
力とするEMOSTJ3と基準電圧Vrefをゲート入力
とするEMOSTJ4のそれぞれのソース電流の制御
を行なう第１ゲート３および第２ゲート４を設け
ることにより構成されている。本実施例において
EMOSTJ3およびJ4は、差電圧増幅フリツプフロ
ツプ回路１内の節点の電圧を初期において低レベ
ルに入力する。
外部入力電圧VINおよび基準電圧Vrefをゲート
入力とするEMOSTJ3およびJ4で生ずる差電圧増
幅フリツプフロツプ回路１内の信号により、第１
ゲート３および第２ゲート４に流れる電流を制御
し、差電圧増幅フリツプフロツプ回路１を安定に
動作させ、外部入力電圧VINの情報を差電圧増幅
フリツプフロツプ回路１内に保持することができ
るのである。
入力とするEMOSTJ3およびJ4で生ずる差電圧増
幅フリツプフロツプ回路１内の信号により、第１
ゲート３および第２ゲート４に流れる電流を制御
し、差電圧増幅フリツプフロツプ回路１を安定に
動作させ、外部入力電圧VINの情報を差電圧増幅
フリツプフロツプ回路１内に保持することができ
るのである。
第２図を用いて本実施例の動作について説明す
る。
る。
初期にプリチヤージ信号φP1が低レベルから高
レベルになり、プリチヤージ信号φP1をゲート入
力するとEMOSTJ9、J10、J15およびJ16により、
節点N1およびN2は高レベル、出力信号φO1および
Ｏ１は低レベルとなり、その後プリチヤージ信号
φP1は高レベルから低レベルとなる。第１の活性
化信号φ11が低レベルから高レベルになるとき、
外部入力電圧VINおよび基準電圧Vrefをゲート入
力とするEMOSTJ3およびJ4により節点信号NO1
およびO1に差電圧が生じ、この差電圧をフリツ
プフロツプを構成するEMOSTJ7およびJ8が増幅
し、節点信号NO1およびO1の一方を低レベルに
する。これと平行して、節点N1およびN2は、節
点信号O1およびNO1をゲート入力とする
EMOSTJ11およびJ12により一方を低レベルにさ
れ、節点N1およびN2をゲート入力とする
EMOSTJ1およびJ2の一方をオフする。第２の活
性化信号φ12が低レベルから高レベルになると、
節点信号NO1およびO1をゲート入力とする
EMOSTJ13およびJ14の一方を通して、出力信号
φO1およびO1の一方が電流増幅された信号とし
て出力される。このとき、出力信号φO1は外部入
力電圧VINに同相、出力信号O1は外部入力電圧
VINに逆相となる。
レベルになり、プリチヤージ信号φP1をゲート入
力するとEMOSTJ9、J10、J15およびJ16により、
節点N1およびN2は高レベル、出力信号φO1および
Ｏ１は低レベルとなり、その後プリチヤージ信号
φP1は高レベルから低レベルとなる。第１の活性
化信号φ11が低レベルから高レベルになるとき、
外部入力電圧VINおよび基準電圧Vrefをゲート入
力とするEMOSTJ3およびJ4により節点信号NO1
およびO1に差電圧が生じ、この差電圧をフリツ
プフロツプを構成するEMOSTJ7およびJ8が増幅
し、節点信号NO1およびO1の一方を低レベルに
する。これと平行して、節点N1およびN2は、節
点信号O1およびNO1をゲート入力とする
EMOSTJ11およびJ12により一方を低レベルにさ
れ、節点N1およびN2をゲート入力とする
EMOSTJ1およびJ2の一方をオフする。第２の活
性化信号φ12が低レベルから高レベルになると、
節点信号NO1およびO1をゲート入力とする
EMOSTJ13およびJ14の一方を通して、出力信号
φO1およびO1の一方が電流増幅された信号とし
て出力される。このとき、出力信号φO1は外部入
力電圧VINに同相、出力信号O1は外部入力電圧
VINに逆相となる。
このように、差電圧増幅フリツプフロツプ回路
１内の信号である節点N1およびN2の出力をゲー
ト入力とする第１ゲートおよび第２ゲートを用い
て、差電圧増幅フリツプフロツプ回路１で低レベ
ルと判定される外部入力電圧VINまたは基準電圧
Vrefをゲート入力とするEMOSTJ3またはJ4の一
方のソース電流をオフすることで、差電圧増幅フ
リツプフロツプ回路１内に外部入力電圧VINの情
報を保持することができる。
１内の信号である節点N1およびN2の出力をゲー
ト入力とする第１ゲートおよび第２ゲートを用い
て、差電圧増幅フリツプフロツプ回路１で低レベ
ルと判定される外部入力電圧VINまたは基準電圧
Vrefをゲート入力とするEMOSTJ3またはJ4の一
方のソース電流をオフすることで、差電圧増幅フ
リツプフロツプ回路１内に外部入力電圧VINの情
報を保持することができる。
以上説明したように本発明は、外部入力電圧お
よび基準電圧をそれぞれゲート入力とする２個の
EMOSTのそれぞれのソース電流の制御を行う２
個のゲートを設けることにより、差電圧増幅フリ
ツプフロツプ回路内に外部入力の情報を保持する
ことができ、さらにラツチ回路および出力電流増
幅回路の簡素化ならびに回路全体の低消費電流化
ができる効果がある。
よび基準電圧をそれぞれゲート入力とする２個の
EMOSTのそれぞれのソース電流の制御を行う２
個のゲートを設けることにより、差電圧増幅フリ
ツプフロツプ回路内に外部入力の情報を保持する
ことができ、さらにラツチ回路および出力電流増
幅回路の簡素化ならびに回路全体の低消費電流化
ができる効果がある。
第１図および第２図は本発明の一実施例のブロ
ツク図および回路図、第３図および第４図は従来
の入力インバータ回路の一例を示すブロツク図お
よび回路図である。 １……差電圧増幅フリツプフロツプ回路、２…
…出力電流増幅回路、３……第１ゲート、４……
第２ゲート、５……出力電流増幅フリツプフロツ
プ回路、J1〜J32……MOSトランジスタ（エンハ
ンスメント型）、N1〜N6……節点、NO1，O1，
NO2，O2……節点信号、φ11，φ21……第１の活
性化信号、φ12，φ22……第２の活性化信号、φP1，
φP2……プリチヤージ信号、φO1，O1，φO2，O2
……出力信号、φL……ラツチ信号、VIN……外部
入力電圧、Vref……基準電圧。
ツク図および回路図、第３図および第４図は従来
の入力インバータ回路の一例を示すブロツク図お
よび回路図である。 １……差電圧増幅フリツプフロツプ回路、２…
…出力電流増幅回路、３……第１ゲート、４……
第２ゲート、５……出力電流増幅フリツプフロツ
プ回路、J1〜J32……MOSトランジスタ（エンハ
ンスメント型）、N1〜N6……節点、NO1，O1，
NO2，O2……節点信号、φ11，φ21……第１の活
性化信号、φ12，φ22……第２の活性化信号、φP1，
φP2……プリチヤージ信号、φO1，O1，φO2，O2
……出力信号、φL……ラツチ信号、VIN……外部
入力電圧、Vref……基準電圧。
Claims (1)
- １ 活性化信号をドレイン、第１節点をゲート、
第３節点をソースに接続する第３のトランジスタ
J5と；第３節点をドレイン、第４節点をゲート、
第１電源をソースに接続する第４のトランジスタ
J7と；活性化信号をドレイン、第２節点をゲー
ト、第４節点をソースに接続する第５のトランジ
スタJ6と；第４節点をドレイン、第３節点をゲー
ト、第１電源をソースに接続する第６のトラジス
タJ8と；第２電源をドレイン、プリチヤージ信号
をゲート、第１節点をソースに接続する第７のト
ランジスタJ9と；第１節点をドレイン、第４節点
をゲート、第１電源をソースに接続する第８のト
ランジスタJ11と；第２電源をドレイン、プリチ
ヤージ信号をゲート、第２節点をソースに接続す
る第９のトラジスタJ10と；第２節点をドレイン、
第３節点をゲート、第１電源をソースに接続する
第10のトラジスタJ12とで構成され、外部入力電
圧と基準電圧とを比較増幅する差電圧増幅フリツ
プフロツプ回路ならびに出力電流増幅回路を有す
る入力インバータ回路において、前記外部入力電
圧をゲートに入力し前記差電圧増幅フリツプフロ
ツプ回路にドレインを接続する第１のトランジス
タJ3と、一端を前記第１のトランジスタのソース
に他端を前記第１電源にそれぞれ接続し前記差電
圧増幅フリツプフロツプ回路の前記第１節点の信
号により制御される第１のゲートJ1と、前記基準
電圧をゲートに入力し前記差電圧増幅フリツプフ
ロツプ回路にドレインを接続する第２のトランジ
スタJ4と、一端を前記第２のトランジスタのソー
スに他端を前記第１電源にそれぞれ接続し前記差
電圧増幅フリツプフロツプ回路の前記第２節点の
信号により制御される第２のゲートJ2とを備える
ことを特徴とする入力インバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148637A JPS628613A (ja) | 1985-07-05 | 1985-07-05 | 入力インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148637A JPS628613A (ja) | 1985-07-05 | 1985-07-05 | 入力インバ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS628613A JPS628613A (ja) | 1987-01-16 |
| JPH0572679B2 true JPH0572679B2 (ja) | 1993-10-12 |
Family
ID=15457245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148637A Granted JPS628613A (ja) | 1985-07-05 | 1985-07-05 | 入力インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628613A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56117391A (en) * | 1980-02-20 | 1981-09-14 | Oki Electric Ind Co Ltd | Buffer circuit |
| JPS58121196A (ja) * | 1982-01-13 | 1983-07-19 | Nec Corp | バツフア回路 |
-
1985
- 1985-07-05 JP JP60148637A patent/JPS628613A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56117391A (en) * | 1980-02-20 | 1981-09-14 | Oki Electric Ind Co Ltd | Buffer circuit |
| JPS58121196A (ja) * | 1982-01-13 | 1983-07-19 | Nec Corp | バツフア回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS628613A (ja) | 1987-01-16 |
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