JPH08221995A - データ読み出し回路 - Google Patents
データ読み出し回路Info
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- JPH08221995A JPH08221995A JP3064495A JP3064495A JPH08221995A JP H08221995 A JPH08221995 A JP H08221995A JP 3064495 A JP3064495 A JP 3064495A JP 3064495 A JP3064495 A JP 3064495A JP H08221995 A JPH08221995 A JP H08221995A
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Abstract
(57)【要約】
【目的】電気的な損失が小さく、動作速度の高速化を図
れるデータ読み出し回路を実現する。 【構成】微小な電圧差をもって発生したビット線ＢＬと
レファレンスビット線ＲＢＬの信号電圧を、第１のトラ
ンジスタ４６のゲートおよび第２のトランジスタ４７の
ゲートに入力させ、両トランジスタ４６，４７のゲート
電圧の微小な差に基づくオン抵抗の差によって、レベル
の異なる電圧を発生させてラッチ型センスアンプ４３の
ノードＮａ１，Ｎｂ２に入力させ、この電圧差をラッチ
型センスアンプ４３で増幅し出力する。これにより、電
気的損失を低減でき、またセンスアンプの動作速度の高
速化を図ることができる。
れるデータ読み出し回路を実現する。 【構成】微小な電圧差をもって発生したビット線ＢＬと
レファレンスビット線ＲＢＬの信号電圧を、第１のトラ
ンジスタ４６のゲートおよび第２のトランジスタ４７の
ゲートに入力させ、両トランジスタ４６，４７のゲート
電圧の微小な差に基づくオン抵抗の差によって、レベル
の異なる電圧を発生させてラッチ型センスアンプ４３の
ノードＮａ１，Ｎｂ２に入力させ、この電圧差をラッチ
型センスアンプ４３で増幅し出力する。これにより、電
気的損失を低減でき、またセンスアンプの動作速度の高
速化を図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＯＭやＲＡＭ等のデ
ータを読み出すデータ読み出し回路に関するものであ
る。
ータを読み出すデータ読み出し回路に関するものであ
る。
【０００２】
【従来の技術】図６は、ＲＯＭ回路に採用される電圧検
出型センスアンプ回路を用いた従来のデータ読み出し回
路の構成例を示す回路図である。この読み出し回路１
は、図６に示すように、メモリ回路２、プリチャージ回
路３および電圧検出型センスアンプ回路４を備え、これ
らが縦続接続されて構成されている。
出型センスアンプ回路を用いた従来のデータ読み出し回
路の構成例を示す回路図である。この読み出し回路１
は、図６に示すように、メモリ回路２、プリチャージ回
路３および電圧検出型センスアンプ回路４を備え、これ
らが縦続接続されて構成されている。
【０００３】メモリ回路２は、主信号線としてのビット
線ＢＬと基準電位である接地線との間に接続され、ゲー
トがワード線ＷＬに接続されたｎチャネルＭＯＳ（以
下、ＮＭＯＳという）トランジスタ２０１からなるメモ
リトランジスタ２１、並びにレファレンスビット線ＲＢ
Ｌと接地線との間に直列に接続され、ゲートがレファレ
ンスワード線ＲＷＬに接続されたＮＭＯＳトランジスタ
２０２，２０３からなるレファレンストランジスタ２２
により構成されている。
線ＢＬと基準電位である接地線との間に接続され、ゲー
トがワード線ＷＬに接続されたｎチャネルＭＯＳ（以
下、ＮＭＯＳという）トランジスタ２０１からなるメモ
リトランジスタ２１、並びにレファレンスビット線ＲＢ
Ｌと接地線との間に直列に接続され、ゲートがレファレ
ンスワード線ＲＷＬに接続されたＮＭＯＳトランジスタ
２０２，２０３からなるレファレンストランジスタ２２
により構成されている。
【０００４】プリチャージ回路３は、ビット線ＢＬ用回
路３１およびレファレンスビット線ＲＢＬ用回路３２を
有している。ビット線ＢＬ用回路３１は、電源電圧ＶCC
の供給線とビット線ＢＬとの間に直列に接続されたｐチ
ャネルＭＯＳ（以下、ＰＭＯＳという）トランジスタ３
０１およびＮＭＯＳトランジスタ３０２、ビット線ＢＬ
と接地線との間に接続されたＮＭＯＳトランジスタ３０
３、およびビット線ＢＬとＮＭＯＳトランジスタ３０２
のゲートとの間に接続されたインバータ３０４により構
成されている。同様に、レファレンスビット線ＲＢＬ用
回路３２が、電源電圧ＶCCの供給線とレファレンスビッ
ト線ＲＢＬとの間に直列に接続されたＰＭＯＳトランジ
スタ３０５およびＮＭＯＳトランジスタ３０６、レファ
レンスビット線ＲＢＬと接地線との間に接続されたＮＭ
ＯＳトランジスタ３０７、およびレファレンスビット線
ＲＢＬとＮＭＯＳトランジスタ３０６のゲートとの間に
接続されたインバータ３０８により構成されている。そ
して、ＰＭＯＳトランジスタ３０１，３０５のゲートが
制御信号Ｃ１の入力線に、ＮＭＯＳトランジスタ３０
３，３０７のゲートが制御信号Ｃ２の入力線にそれぞれ
接続されている。
路３１およびレファレンスビット線ＲＢＬ用回路３２を
有している。ビット線ＢＬ用回路３１は、電源電圧ＶCC
の供給線とビット線ＢＬとの間に直列に接続されたｐチ
ャネルＭＯＳ（以下、ＰＭＯＳという）トランジスタ３
０１およびＮＭＯＳトランジスタ３０２、ビット線ＢＬ
と接地線との間に接続されたＮＭＯＳトランジスタ３０
３、およびビット線ＢＬとＮＭＯＳトランジスタ３０２
のゲートとの間に接続されたインバータ３０４により構
成されている。同様に、レファレンスビット線ＲＢＬ用
回路３２が、電源電圧ＶCCの供給線とレファレンスビッ
ト線ＲＢＬとの間に直列に接続されたＰＭＯＳトランジ
スタ３０５およびＮＭＯＳトランジスタ３０６、レファ
レンスビット線ＲＢＬと接地線との間に接続されたＮＭ
ＯＳトランジスタ３０７、およびレファレンスビット線
ＲＢＬとＮＭＯＳトランジスタ３０６のゲートとの間に
接続されたインバータ３０８により構成されている。そ
して、ＰＭＯＳトランジスタ３０１，３０５のゲートが
制御信号Ｃ１の入力線に、ＮＭＯＳトランジスタ３０
３，３０７のゲートが制御信号Ｃ２の入力線にそれぞれ
接続されている。
【０００５】電圧検出型センスアンプ回路４は、ＰＭＯ
Ｓトランジスタ４０１とＮＭＯＳトランジスタ４０２の
ソースおよびドレイン同士を接続してなり、プリチャー
ジ回路３１の出力側におけるビット線ＢＬの信号電圧の
転送制御を行うための転送ゲート４１、ＰＭＯＳトラン
ジスタ４０３とＮＭＯＳトランジスタ４０４のソースお
よびドレイン同士を接続してなり、プリチャージ回路３
２の出力側におけるレファレンスビット線ＲＢＬの信号
電圧の転送制御を行うための転送ゲート４２、２つのイ
ンバータ４３ａ，４３ｂの入出力同士を交差結合してな
るラッチ型センスアンプ４３、並びにインバータ４４，
４５により構成されている。
Ｓトランジスタ４０１とＮＭＯＳトランジスタ４０２の
ソースおよびドレイン同士を接続してなり、プリチャー
ジ回路３１の出力側におけるビット線ＢＬの信号電圧の
転送制御を行うための転送ゲート４１、ＰＭＯＳトラン
ジスタ４０３とＮＭＯＳトランジスタ４０４のソースお
よびドレイン同士を接続してなり、プリチャージ回路３
２の出力側におけるレファレンスビット線ＲＢＬの信号
電圧の転送制御を行うための転送ゲート４２、２つのイ
ンバータ４３ａ，４３ｂの入出力同士を交差結合してな
るラッチ型センスアンプ４３、並びにインバータ４４，
４５により構成されている。
【０００６】ラッチ型センスアンプ４３のインバータ４
３ａは、ＰＭＯＳトランジスタ４０５とＮＭＯＳトラン
ジスタ４０６のゲート同士およびドレイン同士が接続さ
れて構成され、インバータ４３ｂはＰＭＯＳトランジス
タ４０７とＮＭＯＳトランジスタ４０８のゲート同士お
よびドレイン同士が接続されて構成されている。ＰＭＯ
Ｓトランジスタ４０５とＮＭＯＳトランジスタ４０６の
ドレイン同士の接続点Ｎａ１とＰＭＯＳトランジスタ４
０７とＮＭＯＳトランジスタ４０８のゲート同士の接続
点Ｎｂ１とが接続され、ＰＭＯＳトランジスタ４０５と
ＮＭＯＳトランジスタ４０６のゲート同士の接続点Ｎａ
２とＰＭＯＳトランジスタ４０７とＮＭＯＳトランジス
タ４０８のドレイン同士の接続点Ｎｂ２とが接続されて
いる。さらに、ＰＭＯＳトランジスタ４０５とＰＭＯＳ
トランジスタ４０７のソース同士が接続され、これらの
接続点がＰＭＯＳトランジスタ４０９を介して電源電圧
ＶCCの供給線に接続され、ＮＭＯＳトランジスタ４０６
とＮＭＯＳトランジスタ４０８のソース同士が接続さ
れ、これらの接続点がＮＭＯＳトランジスタ４１０を介
して接地線に接続されている。そして、接続ノードＮａ
１が転送ゲート４２に接続され、接続ノードＮｂ１がイ
ンバータ４５の入力端に接続され、接続ノードＮａ２が
転送ゲート４１に接続され、接続ノードＮｂ２がインバ
ータ４４の入力端に接続されている。また、転送ゲート
４１のＰＭＯＳトランジスタ４０１および転送ゲート４
２のＰＭＯＳトランジスタ４０３のゲートが制御信号Ｃ
３の入力線に接続され、転送ゲート４１のＮＭＯＳトラ
ンジスタ４０２および転送ゲート４２のＮＭＯＳトラン
ジスタ４０４のゲートが制御信号Ｃ４の入力線に接続さ
れており、ＰＭＯＳトランジスタ４０９のゲートが制御
信号Ｃ５の入力線に接続され、ＮＭＯＳトランジスタ４
１０のゲートが制御信号Ｃ６の入力線に接続されてい
る。
３ａは、ＰＭＯＳトランジスタ４０５とＮＭＯＳトラン
ジスタ４０６のゲート同士およびドレイン同士が接続さ
れて構成され、インバータ４３ｂはＰＭＯＳトランジス
タ４０７とＮＭＯＳトランジスタ４０８のゲート同士お
よびドレイン同士が接続されて構成されている。ＰＭＯ
Ｓトランジスタ４０５とＮＭＯＳトランジスタ４０６の
ドレイン同士の接続点Ｎａ１とＰＭＯＳトランジスタ４
０７とＮＭＯＳトランジスタ４０８のゲート同士の接続
点Ｎｂ１とが接続され、ＰＭＯＳトランジスタ４０５と
ＮＭＯＳトランジスタ４０６のゲート同士の接続点Ｎａ
２とＰＭＯＳトランジスタ４０７とＮＭＯＳトランジス
タ４０８のドレイン同士の接続点Ｎｂ２とが接続されて
いる。さらに、ＰＭＯＳトランジスタ４０５とＰＭＯＳ
トランジスタ４０７のソース同士が接続され、これらの
接続点がＰＭＯＳトランジスタ４０９を介して電源電圧
ＶCCの供給線に接続され、ＮＭＯＳトランジスタ４０６
とＮＭＯＳトランジスタ４０８のソース同士が接続さ
れ、これらの接続点がＮＭＯＳトランジスタ４１０を介
して接地線に接続されている。そして、接続ノードＮａ
１が転送ゲート４２に接続され、接続ノードＮｂ１がイ
ンバータ４５の入力端に接続され、接続ノードＮａ２が
転送ゲート４１に接続され、接続ノードＮｂ２がインバ
ータ４４の入力端に接続されている。また、転送ゲート
４１のＰＭＯＳトランジスタ４０１および転送ゲート４
２のＰＭＯＳトランジスタ４０３のゲートが制御信号Ｃ
３の入力線に接続され、転送ゲート４１のＮＭＯＳトラ
ンジスタ４０２および転送ゲート４２のＮＭＯＳトラン
ジスタ４０４のゲートが制御信号Ｃ４の入力線に接続さ
れており、ＰＭＯＳトランジスタ４０９のゲートが制御
信号Ｃ５の入力線に接続され、ＮＭＯＳトランジスタ４
１０のゲートが制御信号Ｃ６の入力線に接続されてい
る。
【０００７】このような構成において、ＲＯＭ回路が非
動作モードにあるときは、制御信号Ｃ２がアクティブ状
態（ＶCCレベル）でプリチャージ回路３のＮＭＯＳトラ
ンジスタ３０３，３０７のゲートに入力される。これに
より、両トランジスタ３０３，３０７がオン状態とな
り、ビット線ＢＬおよびレファレンスビット線ＲＢＬが
接地電位に保持され、ディスチャージ状態に保持され
る。ここで動作モードになるときは、制御信号Ｃ２がＶ
CCレベルから０Ｖレベルに切り換えられてＮＭＯＳトラ
ンジスタ３０３，３０７がオフ状態に保持されるととも
に、制御信号Ｃ１，Ｃ３がＶCCレベルから０Ｖレベル、
制御信号Ｃ４が０ＶレベルからＶCCレベルに切り換えら
れる。これにより、プリチャージ回路３のＰＭＯＳトラ
ンジスタ３０１，３０５がオン状態となり、転送ゲート
４１および４２が導通（オン）状態となる。そして、ワ
ード線ＷＬおよびレファレンスワード線ＲＷＬの設定電
圧に応じてビット線ＢＬとレファレンスビット線ＲＷＬ
に安定した微小な電位差が生じる。この差の生じたビッ
ト線ＢＬとレファレンスビット線ＲＷＬとの信号電圧
は、転送ゲート４１，４２を通してラッチ型センスアン
プ４３のノードＮｂ２、Ｎａ１にそれぞれ供給される。
そして、制御信号Ｃ３が０ＶレベルからＶCCレベルに、
制御信号Ｃ４がＶCCレベルから０Ｖに切り換えられて、
転送ゲート４１，４２がオフ状態に保持される。ここ
で、ラッチ型センスアンプ４３のノードＮｂ２、Ｎａ１
にそれぞれ供給された信号電圧は、増幅作用を受けて電
源電圧ＶCCレベルと接地レベルとに遷移し、ノードＮｂ
２にラッチされたレベルのデータがインバータ４４を介
して読み出しデータＯＵＴとして出力される。図７は、
電源電圧ＶCCが５Ｖの場合の図６の回路の入出波形を示
している。
動作モードにあるときは、制御信号Ｃ２がアクティブ状
態（ＶCCレベル）でプリチャージ回路３のＮＭＯＳトラ
ンジスタ３０３，３０７のゲートに入力される。これに
より、両トランジスタ３０３，３０７がオン状態とな
り、ビット線ＢＬおよびレファレンスビット線ＲＢＬが
接地電位に保持され、ディスチャージ状態に保持され
る。ここで動作モードになるときは、制御信号Ｃ２がＶ
CCレベルから０Ｖレベルに切り換えられてＮＭＯＳトラ
ンジスタ３０３，３０７がオフ状態に保持されるととも
に、制御信号Ｃ１，Ｃ３がＶCCレベルから０Ｖレベル、
制御信号Ｃ４が０ＶレベルからＶCCレベルに切り換えら
れる。これにより、プリチャージ回路３のＰＭＯＳトラ
ンジスタ３０１，３０５がオン状態となり、転送ゲート
４１および４２が導通（オン）状態となる。そして、ワ
ード線ＷＬおよびレファレンスワード線ＲＷＬの設定電
圧に応じてビット線ＢＬとレファレンスビット線ＲＷＬ
に安定した微小な電位差が生じる。この差の生じたビッ
ト線ＢＬとレファレンスビット線ＲＷＬとの信号電圧
は、転送ゲート４１，４２を通してラッチ型センスアン
プ４３のノードＮｂ２、Ｎａ１にそれぞれ供給される。
そして、制御信号Ｃ３が０ＶレベルからＶCCレベルに、
制御信号Ｃ４がＶCCレベルから０Ｖに切り換えられて、
転送ゲート４１，４２がオフ状態に保持される。ここ
で、ラッチ型センスアンプ４３のノードＮｂ２、Ｎａ１
にそれぞれ供給された信号電圧は、増幅作用を受けて電
源電圧ＶCCレベルと接地レベルとに遷移し、ノードＮｂ
２にラッチされたレベルのデータがインバータ４４を介
して読み出しデータＯＵＴとして出力される。図７は、
電源電圧ＶCCが５Ｖの場合の図６の回路の入出波形を示
している。
【０００８】
【発明が解決しようとする課題】ところで、上述した回
路では、ビット線ＢＬおよびレファレンスビット線ＲＢ
Ｌに現れた信号電圧を、転送ゲート４１，４２を通して
ラッチ型センスアンプ４３に伝達させているが、転送ゲ
ートは、オン状態にあってもいわゆるオン抵抗は高く、
電気的な損失が大きい。また、センスアンプのノードＮ
ｂ２，Ｎａ１に直接ビット線ＢＬとリファレンスビット
線ＲＢＬが接続される構成となっているため、配線負荷
等の影響により動作速度の高速化に不利であった。
路では、ビット線ＢＬおよびレファレンスビット線ＲＢ
Ｌに現れた信号電圧を、転送ゲート４１，４２を通して
ラッチ型センスアンプ４３に伝達させているが、転送ゲ
ートは、オン状態にあってもいわゆるオン抵抗は高く、
電気的な損失が大きい。また、センスアンプのノードＮ
ｂ２，Ｎａ１に直接ビット線ＢＬとリファレンスビット
線ＲＢＬが接続される構成となっているため、配線負荷
等の影響により動作速度の高速化に不利であった。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、電気的な損失が小さく、動作速
度の高速化を図れるデータ読み出し回路を提供すること
にある。
のであり、その目的は、電気的な損失が小さく、動作速
度の高速化を図れるデータ読み出し回路を提供すること
にある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明のデータ読み出し回路は、読み出しデータに
応じて主信号線とレファレンス線との間に発生する電位
差を増幅して出力するデータ読み出し回路であって、第
１のインバータと第２のインバータとの入出力同士を交
差結合してなり、第１の接続ノードと第２の接続ノード
に現出する電位差を増大させて出力する増幅回路と、上
記第１の接続ノードと所定の電源電位との間に接続さ
れ、ゲートが上記主信号線に接続された第１のトランジ
スタと、上記第２の接続ノードと所定の電源電位との間
に接続され、ゲートが上記レファレンス線に接続された
第２のトランジスタとを有する。
め、本発明のデータ読み出し回路は、読み出しデータに
応じて主信号線とレファレンス線との間に発生する電位
差を増幅して出力するデータ読み出し回路であって、第
１のインバータと第２のインバータとの入出力同士を交
差結合してなり、第１の接続ノードと第２の接続ノード
に現出する電位差を増大させて出力する増幅回路と、上
記第１の接続ノードと所定の電源電位との間に接続さ
れ、ゲートが上記主信号線に接続された第１のトランジ
スタと、上記第２の接続ノードと所定の電源電位との間
に接続され、ゲートが上記レファレンス線に接続された
第２のトランジスタとを有する。
【００１１】また、本発明のデータ読み出し回路は、上
記第１のトランジスタと直列に接続され、ゲートが制御
信号の入力線に接続された第３のトランジスタと、上記
第２のトランジスタと直列に接続され、ゲートが制御信
号の入力線に接続された第４のトランジスタとを、さら
に有している。
記第１のトランジスタと直列に接続され、ゲートが制御
信号の入力線に接続された第３のトランジスタと、上記
第２のトランジスタと直列に接続され、ゲートが制御信
号の入力線に接続された第４のトランジスタとを、さら
に有している。
【００１２】
【作用】本発明のデータ読み出し回路によれば、微小な
電位差をもって発生した主信号線とレファレンス線の信
号電圧が、第１のトランジスタのゲートおよび第２のト
ランジスタのゲートに入力される。そして、第１のトラ
ンジスタおよび第２のトランジスタの入力ゲート電圧の
微小な差に基づくオン抵抗の差によって、レベルの異な
る電圧が発生し、増幅回路の第１の接続ノードおよび第
２の接続ノードに入力される。ここで、たとえば、第３
のトランジスタおよび第４のトランジスタが制御信号に
よりオフ状態に保持され、増幅回路の第１の接続ノード
および第２の接続ノードへの電圧入力が抑止される。そ
して、増幅回路の増幅作用により第１の接続ノードおよ
び第２の接続ノードの電圧差が、たとえば電源電圧ＶCC
と接地電位との差まで大きく増幅され、出力される。
電位差をもって発生した主信号線とレファレンス線の信
号電圧が、第１のトランジスタのゲートおよび第２のト
ランジスタのゲートに入力される。そして、第１のトラ
ンジスタおよび第２のトランジスタの入力ゲート電圧の
微小な差に基づくオン抵抗の差によって、レベルの異な
る電圧が発生し、増幅回路の第１の接続ノードおよび第
２の接続ノードに入力される。ここで、たとえば、第３
のトランジスタおよび第４のトランジスタが制御信号に
よりオフ状態に保持され、増幅回路の第１の接続ノード
および第２の接続ノードへの電圧入力が抑止される。そ
して、増幅回路の増幅作用により第１の接続ノードおよ
び第２の接続ノードの電圧差が、たとえば電源電圧ＶCC
と接地電位との差まで大きく増幅され、出力される。
【００１３】
【実施例】図１は、本発明に係るＲＯＭ回路に採用した
データ読み出し回路の一実施例を示す回路図であって、
従来例を示す図６と同一構成部分は同一符号をもって表
している。すなわち、本実施例に係るデータ読み出し回
路１Ａは、メモリ回路２、プリチャージ回路３、および
電圧検出型センスアンプ回路４Ａにより構成されてい
る。
データ読み出し回路の一実施例を示す回路図であって、
従来例を示す図６と同一構成部分は同一符号をもって表
している。すなわち、本実施例に係るデータ読み出し回
路１Ａは、メモリ回路２、プリチャージ回路３、および
電圧検出型センスアンプ回路４Ａにより構成されてい
る。
【００１４】センスアンプ回路４Ａは、ラッチ型センス
アンプ４３、出力用インバータ４４，４５、ゲート入力
用の第１のトランジスタ４６および第２のトランジスタ
４７、並びに電流経路制御用の第３のトランジスタ４８
および第４のトランジスタ４９により構成されている。
アンプ４３、出力用インバータ４４，４５、ゲート入力
用の第１のトランジスタ４６および第２のトランジスタ
４７、並びに電流経路制御用の第３のトランジスタ４８
および第４のトランジスタ４９により構成されている。
【００１５】ラッチ型センスアンプ４３のインバータ４
３ａは、ＰＭＯＳトランジスタ４０５とＮＭＯＳトラン
ジスタ４０６のゲート同士およびドレイン同士が接続さ
れて構成され、インバータ４３ｂはＰＭＯＳトランジス
タ４０７とＮＭＯＳトランジスタ４０８のゲート同士お
よびドレイン同士が接続されて構成されている。ＰＭＯ
Ｓトランジスタ４０５とＮＭＯＳトランジスタ４０６の
ドレイン同士の接続点Ｎａ１とＰＭＯＳトランジスタ４
０７とＮＭＯＳトランジスタ４０８のゲート同士の接続
点Ｎｂ１とが接続され、ＰＭＯＳトランジスタ４０５と
ＮＭＯＳトランジスタ４０６のゲート同士の接続点Ｎａ
２とＰＭＯＳトランジスタ４０７とＮＭＯＳトランジス
タ４０８のドレイン同士の接続点Ｎｂ２とが接続されて
いる。さらに、ＰＭＯＳトランジスタ４０５とＰＭＯＳ
トランジスタ４０７のソース同士が接続され、これらの
接続点がＰＭＯＳトランジスタ４０９を介して電源電圧
ＶCCの供給線に接続され、ＮＭＯＳトランジスタ４０６
とＮＭＯＳトランジスタ４０８のソース同士が接続さ
れ、これらの接続点がＮＭＯＳトランジスタ４１０を介
して接地線に接続されている。そして、ＰＭＯＳトラン
ジスタ４０９のゲートが制御信号Ｃ５の入力線に接続さ
れ、ＮＭＯＳトランジスタ４１０のゲートが制御信号Ｃ
６の入力線に接続されている。
３ａは、ＰＭＯＳトランジスタ４０５とＮＭＯＳトラン
ジスタ４０６のゲート同士およびドレイン同士が接続さ
れて構成され、インバータ４３ｂはＰＭＯＳトランジス
タ４０７とＮＭＯＳトランジスタ４０８のゲート同士お
よびドレイン同士が接続されて構成されている。ＰＭＯ
Ｓトランジスタ４０５とＮＭＯＳトランジスタ４０６の
ドレイン同士の接続点Ｎａ１とＰＭＯＳトランジスタ４
０７とＮＭＯＳトランジスタ４０８のゲート同士の接続
点Ｎｂ１とが接続され、ＰＭＯＳトランジスタ４０５と
ＮＭＯＳトランジスタ４０６のゲート同士の接続点Ｎａ
２とＰＭＯＳトランジスタ４０７とＮＭＯＳトランジス
タ４０８のドレイン同士の接続点Ｎｂ２とが接続されて
いる。さらに、ＰＭＯＳトランジスタ４０５とＰＭＯＳ
トランジスタ４０７のソース同士が接続され、これらの
接続点がＰＭＯＳトランジスタ４０９を介して電源電圧
ＶCCの供給線に接続され、ＮＭＯＳトランジスタ４０６
とＮＭＯＳトランジスタ４０８のソース同士が接続さ
れ、これらの接続点がＮＭＯＳトランジスタ４１０を介
して接地線に接続されている。そして、ＰＭＯＳトラン
ジスタ４０９のゲートが制御信号Ｃ５の入力線に接続さ
れ、ＮＭＯＳトランジスタ４１０のゲートが制御信号Ｃ
６の入力線に接続されている。
【００１６】また、ノードＮａ１と接地線との間にＮＭ
ＯＳトランジスタ４１１からなる第１のトランジスタ４
６とＮＭＯＳトランジスタ４１３からなる第３のトラン
ジスタ４８が接続され、第１のトランジスタ４６のゲー
トがプリチャージ回路３１に接続されたレファレンスビ
ット線ＲＢＬが接続され、第３のトランジスタ４８のゲ
ートが制御信号Ｃ７の入力線に接続されている。そし
て、ノードＮｂ２と接地線との間にＮＭＯＳトランジス
タ４１２からなる第２のトランジスタ４７とＮＭＯＳト
ランジスタ４１４からなる第４のトランジスタ４９が接
続され、第２のトランジスタ４７のゲートがプリチャー
ジ回路３２に接続されたビット線ＢＬが接続され、第４
のトランジスタ４９のゲートが制御信号Ｃ７の入力線に
接続されている。
ＯＳトランジスタ４１１からなる第１のトランジスタ４
６とＮＭＯＳトランジスタ４１３からなる第３のトラン
ジスタ４８が接続され、第１のトランジスタ４６のゲー
トがプリチャージ回路３１に接続されたレファレンスビ
ット線ＲＢＬが接続され、第３のトランジスタ４８のゲ
ートが制御信号Ｃ７の入力線に接続されている。そし
て、ノードＮｂ２と接地線との間にＮＭＯＳトランジス
タ４１２からなる第２のトランジスタ４７とＮＭＯＳト
ランジスタ４１４からなる第４のトランジスタ４９が接
続され、第２のトランジスタ４７のゲートがプリチャー
ジ回路３２に接続されたビット線ＢＬが接続され、第４
のトランジスタ４９のゲートが制御信号Ｃ７の入力線に
接続されている。
【００１７】なお、電圧検出型センスアンプ回路４Ａに
おいては、ＰＭＯＳトランジスタ４０５と４０７、ＮＭ
ＯＳトランジスタ４０６と４０８、第１のトランジスタ
４６のＮＭＯＳトランジスタ４１１と第２のトランジス
タ４７のＮＭＯＳトランジスタ４１２、並びに第３のト
ランジスタ４８のＮＭＯＳトランジスタ４１３と第４の
トランジスタ４９のＮＭＯＳトランジスタ４１４は、そ
れぞれ同じサイズのトランジスタにより構成されてい
る。
おいては、ＰＭＯＳトランジスタ４０５と４０７、ＮＭ
ＯＳトランジスタ４０６と４０８、第１のトランジスタ
４６のＮＭＯＳトランジスタ４１１と第２のトランジス
タ４７のＮＭＯＳトランジスタ４１２、並びに第３のト
ランジスタ４８のＮＭＯＳトランジスタ４１３と第４の
トランジスタ４９のＮＭＯＳトランジスタ４１４は、そ
れぞれ同じサイズのトランジスタにより構成されてい
る。
【００１８】次に、上記構成による動作を、図２の波形
図を参照しながら説明する。ＲＯＭ回路が非動作モード
にあるときは、制御信号Ｃ２がアクティブ状態（Ｖ CCレ
ベル）でプリチャージ回路３のＮＭＯＳトランジスタ３
０３，３０７のゲートに入力される。これにより、両ト
ランジスタ３０３，３０７がオン状態となり、ビット線
ＢＬおよびレファレンスビット線ＲＢＬが接地電位に保
持され、ディスチャージ状態に保持される。
図を参照しながら説明する。ＲＯＭ回路が非動作モード
にあるときは、制御信号Ｃ２がアクティブ状態（Ｖ CCレ
ベル）でプリチャージ回路３のＮＭＯＳトランジスタ３
０３，３０７のゲートに入力される。これにより、両ト
ランジスタ３０３，３０７がオン状態となり、ビット線
ＢＬおよびレファレンスビット線ＲＢＬが接地電位に保
持され、ディスチャージ状態に保持される。
【００１９】ここで動作モードになるときは、制御信号
Ｃ２がＶCCレベルから０Ｖレベルに切り換えられてＮＭ
ＯＳトランジスタ３０３，３０７がオフ状態に保持され
るとともに、制御信号Ｃ１がＶCCレベルから０Ｖレベル
に切り換えられる。これにより、プリチャージ回路３の
ＰＭＯＳトランジスタ３０１，３０５がオン状態とな
り、ワード線ＷＬおよびレファレンスワード線ＲＷＬの
設定電圧に応じてビット線ＢＬとレファレンスビット線
ＲＷＬに安定した微小な電位差が生じる。この差の生じ
たビット線ＢＬとレファレンスビット線ＲＷＬとの信号
電圧は、それぞれ電圧検出型センスアンプ回路４Ａの第
２のトランジスタ４７のゲート、第１のトランジスタ４
６のゲートに入力される。
Ｃ２がＶCCレベルから０Ｖレベルに切り換えられてＮＭ
ＯＳトランジスタ３０３，３０７がオフ状態に保持され
るとともに、制御信号Ｃ１がＶCCレベルから０Ｖレベル
に切り換えられる。これにより、プリチャージ回路３の
ＰＭＯＳトランジスタ３０１，３０５がオン状態とな
り、ワード線ＷＬおよびレファレンスワード線ＲＷＬの
設定電圧に応じてビット線ＢＬとレファレンスビット線
ＲＷＬに安定した微小な電位差が生じる。この差の生じ
たビット線ＢＬとレファレンスビット線ＲＷＬとの信号
電圧は、それぞれ電圧検出型センスアンプ回路４Ａの第
２のトランジスタ４７のゲート、第１のトランジスタ４
６のゲートに入力される。
【００２０】このきき、電圧検出型センスアンプ回路４
Ａにおいては、制御信号Ｃ５がＶCCレベルから０Ｖに切
り換えられ、制御信号Ｃ６，Ｃ７が０ＶレベルからＶCC
レベルに切り換えられる。これにより、ＰＭＯＳトラン
ジスタ４０９、ＮＭＯＳトランジスタ４１０がオン状態
となって、ラッチ型センスアンプ４３が作動状態とな
り、また、第３および第４のトランジスタ４８，４９が
オン状態となる。こうような状態で、第１のトランジス
タ４６のゲート電圧および第２のトランジスタ４７のゲ
ート電圧には所定の電位差があり、また、第１のトラン
ジスタ４６と第２のトランジスタ４７とは同じサイズの
トランジスタにより構成されていることから、両トラン
ジスタ４６，４７のオン抵抗に差が生じる。このため、
第３のトランジスタ４８を介して第１のトランジスタ４
６に接続されたノードＮａ１と、第４のトランジスタ４
９を介して第２のトランジスタ４７に接続されたノード
Ｎｂ２は、オン抵抗が高い側の電流経路に接続された、
たとえばノードＮｂ２には高い電圧が、オン抵抗が低い
側の電流経路に接続されたノードＮａ１には低い電圧が
発生する。
Ａにおいては、制御信号Ｃ５がＶCCレベルから０Ｖに切
り換えられ、制御信号Ｃ６，Ｃ７が０ＶレベルからＶCC
レベルに切り換えられる。これにより、ＰＭＯＳトラン
ジスタ４０９、ＮＭＯＳトランジスタ４１０がオン状態
となって、ラッチ型センスアンプ４３が作動状態とな
り、また、第３および第４のトランジスタ４８，４９が
オン状態となる。こうような状態で、第１のトランジス
タ４６のゲート電圧および第２のトランジスタ４７のゲ
ート電圧には所定の電位差があり、また、第１のトラン
ジスタ４６と第２のトランジスタ４７とは同じサイズの
トランジスタにより構成されていることから、両トラン
ジスタ４６，４７のオン抵抗に差が生じる。このため、
第３のトランジスタ４８を介して第１のトランジスタ４
６に接続されたノードＮａ１と、第４のトランジスタ４
９を介して第２のトランジスタ４７に接続されたノード
Ｎｂ２は、オン抵抗が高い側の電流経路に接続された、
たとえばノードＮｂ２には高い電圧が、オン抵抗が低い
側の電流経路に接続されたノードＮａ１には低い電圧が
発生する。
【００２１】ここで、制御信号Ｃ７がＶCCレベルから０
Ｖレベルに切り換えられ、第３および第４のトランジス
タ４８，４９がオフ状態に保持される。そして、ラッチ
型センスアンプ４３のトランジスタ４０５，４０６から
なるインバータ４３ａとトランジスタ４０７，４０８か
らなるインバータ４３ｂが交差結合されていることら、
ノードＮａ１がノードＮｂ２より低い電圧の場合は、イ
ンバータ４３ｂのＰＭＯＳトランジスタ４０７がＮＭＯ
Ｓトランジスタ４０８に対してよりオン状態にあり、ノ
ードＮｂ２のレベルが電源電圧ＶCCレベル側に遷移し、
またインバータ４３ａのＮＭＯＳトランジスタ４０６が
ＰＭＯＳトランジスタ４０５に対してよりオン状態にあ
ることから、ノードＮａ１のレベルが０Ｖレベル側に遷
移する。これは、ノードＮａ１とＮｂ２の電圧差を拡大
する方向で作用するため、最終的にはノードＮａ１が０
Ｖレベル、ノードＮｂ２がＶCCレベルとなる。また、ノ
ードＮａ１が高い電圧で、ノードＮｂ２が低い電圧の場
合には、上述した動作と同様な動作が行われ、最終的に
はノードＮａ１がＶCCレベル、ノードＮｂ２が０Ｖレベ
ルとなり、第１のトランジスタ４６と第２のトランジス
タ４７のゲート電圧の微小な差が、ＶCCレベル（ハイレ
ベル）と０Ｖ（ローレベル）という完全な出力として得
られる。
Ｖレベルに切り換えられ、第３および第４のトランジス
タ４８，４９がオフ状態に保持される。そして、ラッチ
型センスアンプ４３のトランジスタ４０５，４０６から
なるインバータ４３ａとトランジスタ４０７，４０８か
らなるインバータ４３ｂが交差結合されていることら、
ノードＮａ１がノードＮｂ２より低い電圧の場合は、イ
ンバータ４３ｂのＰＭＯＳトランジスタ４０７がＮＭＯ
Ｓトランジスタ４０８に対してよりオン状態にあり、ノ
ードＮｂ２のレベルが電源電圧ＶCCレベル側に遷移し、
またインバータ４３ａのＮＭＯＳトランジスタ４０６が
ＰＭＯＳトランジスタ４０５に対してよりオン状態にあ
ることから、ノードＮａ１のレベルが０Ｖレベル側に遷
移する。これは、ノードＮａ１とＮｂ２の電圧差を拡大
する方向で作用するため、最終的にはノードＮａ１が０
Ｖレベル、ノードＮｂ２がＶCCレベルとなる。また、ノ
ードＮａ１が高い電圧で、ノードＮｂ２が低い電圧の場
合には、上述した動作と同様な動作が行われ、最終的に
はノードＮａ１がＶCCレベル、ノードＮｂ２が０Ｖレベ
ルとなり、第１のトランジスタ４６と第２のトランジス
タ４７のゲート電圧の微小な差が、ＶCCレベル（ハイレ
ベル）と０Ｖ（ローレベル）という完全な出力として得
られる。
【００２２】以上説明したように、本実施例によれば、
微小な電圧差をもって発生したビット線ＢＬとレファレ
ンスビット線ＲＢＬの信号電圧を、第１のトランジスタ
４６のゲートおよび第２のトランジスタ４７のゲートに
入力させ、両トランジスタ４６，４７のゲート電圧の微
小な差に基づくオン抵抗の差によって、レベルの異なる
電圧を発生させてラッチ型センスアンプ４３のノードＮ
ａ１，Ｎｂ２に入力させ、この電圧差をラッチ型センス
アンプ４３で増幅し出力するようにしたので、電気的損
失を低減でき、またセンスアンプの動作速度の高速化を
図ることができる。
微小な電圧差をもって発生したビット線ＢＬとレファレ
ンスビット線ＲＢＬの信号電圧を、第１のトランジスタ
４６のゲートおよび第２のトランジスタ４７のゲートに
入力させ、両トランジスタ４６，４７のゲート電圧の微
小な差に基づくオン抵抗の差によって、レベルの異なる
電圧を発生させてラッチ型センスアンプ４３のノードＮ
ａ１，Ｎｂ２に入力させ、この電圧差をラッチ型センス
アンプ４３で増幅し出力するようにしたので、電気的損
失を低減でき、またセンスアンプの動作速度の高速化を
図ることができる。
【００２３】なお、本実施例では、ＲＯＭ回路を例に説
明したが、これに限定されるものではなく、本発明がＲ
ＡＭ等の他の回路に適用できることはいうまでもない。
また、第１〜第４のトランジスタ４６〜４９をＮＭＯＳ
トランジスタ４１１〜４１４で構成した場合を例に説明
したが、図３に示すように、ＰＭＯＳトランジスタ４１
５〜４１８により構成しても、上述した実施例の効果と
同様の効果を得ることができる。この場合、ＰＭＯＳト
ランジスタ４１５，４１７からなる第１および第３のト
ランジスタ４６，４８はノードＮａ１と電源電圧ＶCCの
供給線との間に直列に接続され、ＰＭＯＳトランジスタ
４１６，４１８からなる第２および第４のトランジスタ
４７，４９はノードＮａｂと電源電圧ＶCCの供給線との
間に直列に接続される。
明したが、これに限定されるものではなく、本発明がＲ
ＡＭ等の他の回路に適用できることはいうまでもない。
また、第１〜第４のトランジスタ４６〜４９をＮＭＯＳ
トランジスタ４１１〜４１４で構成した場合を例に説明
したが、図３に示すように、ＰＭＯＳトランジスタ４１
５〜４１８により構成しても、上述した実施例の効果と
同様の効果を得ることができる。この場合、ＰＭＯＳト
ランジスタ４１５，４１７からなる第１および第３のト
ランジスタ４６，４８はノードＮａ１と電源電圧ＶCCの
供給線との間に直列に接続され、ＰＭＯＳトランジスタ
４１６，４１８からなる第２および第４のトランジスタ
４７，４９はノードＮａｂと電源電圧ＶCCの供給線との
間に直列に接続される。
【００２４】また、電圧検出型センスアンプ回路の４Ａ
のラッチ型センスアンプ４３の駆動用トランジスタ４０
９、４１０は、図４および図５に示すように、いずれか
一方であってもよいことは勿論であり、これらの場合も
上述した効果と同様の効果を得ることができる。なお、
図４が図１の回路構成に対応し、図５が図３の回路構成
に対応している。
のラッチ型センスアンプ４３の駆動用トランジスタ４０
９、４１０は、図４および図５に示すように、いずれか
一方であってもよいことは勿論であり、これらの場合も
上述した効果と同様の効果を得ることができる。なお、
図４が図１の回路構成に対応し、図５が図３の回路構成
に対応している。
【００２５】
【発明の効果】以上説明したように、本発明のデータ読
み出し回路によれば、電気的損失を低減でき、また動作
速度の高速化を図ることができる。
み出し回路によれば、電気的損失を低減でき、また動作
速度の高速化を図ることができる。
【図１】本発明に係るＲＯＭ回路に採用したのデータ読
み出し回路の一実施例を示す回路図である。
み出し回路の一実施例を示す回路図である。
【図２】図１の回路の要部の入出力波形を示す図であ
る。
る。
【図３】本発明に係る電圧検出型センスアンプ回路の第
２の構成例を示す回路図である。
２の構成例を示す回路図である。
【図４】本発明に係る電圧検出型センスアンプ回路の第
３の構成例を示す回路図である。
３の構成例を示す回路図である。
【図５】本発明に係る電圧検出型センスアンプ回路の第
４の構成例を示す回路図である。
４の構成例を示す回路図である。
【図６】従来のＲＯＭ回路のデータ読み出し回路の構成
例を示す回路図である。
例を示す回路図である。
【図７】図６の回路の要部の入出力波形を示す図であ
る。
る。
１Ａ…データ読み出し回路 ２…メモリ回路 ２１…メモリトランジスタ ２２…レファレンストランジスタ ３…プリチャージ回路 ４Ａ…電圧検出型センスアンプ回路 ４３…ラッチ型センスアンプ ４６…第１のトランジスタ ４７…第２のトランジスタ ４８…第３のトランジスタ ４９…第４のトランジスタ ＢＬ…ビット線 ＲＢＬ…レファレンスビット線
Claims (2)
- 【請求項１】 読み出しデータに応じて主信号線とレフ
ァレンス線との間に発生する電位差を増幅して出力する
データ読み出し回路であって、 第１のインバータと第２のインバータとの入出力同士を
交差結合してなり、第１の接続ノードと第２の接続ノー
ドに現出する電位差を増大させて出力する増幅回路と、 上記第１の接続ノードと所定の電源電位との間に接続さ
れ、ゲートが上記主信号線に接続された第１のトランジ
スタと、 上記第２の接続ノードと所定の電源電位との間に接続さ
れ、ゲートが上記レファレンス線に接続された第２のト
ランジスタとを有するデータ読み出し回路。 - 【請求項２】 上記第１のトランジスタと直列に接続さ
れ、ゲートが制御信号の入力線に接続された第３のトラ
ンジスタと、 上記第２のトランジスタと直列に接続され、ゲートが制
御信号の入力線に接続された第４のトランジスタとを有
する請求項１記載のデータ読み出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064495A JPH08221995A (ja) | 1995-02-20 | 1995-02-20 | データ読み出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064495A JPH08221995A (ja) | 1995-02-20 | 1995-02-20 | データ読み出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08221995A true JPH08221995A (ja) | 1996-08-30 |
Family
ID=12309536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3064495A Pending JPH08221995A (ja) | 1995-02-20 | 1995-02-20 | データ読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08221995A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077449A1 (ja) * | 2003-02-25 | 2004-09-10 | Rohm Co., Ltd. | 半導体記憶装置 |
| JP2010049772A (ja) * | 2008-08-25 | 2010-03-04 | Spansion Llc | 不揮発性記憶装置及び不揮発性記憶装置からのデータ読み出し方法 |
-
1995
- 1995-02-20 JP JP3064495A patent/JPH08221995A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004077449A1 (ja) * | 2003-02-25 | 2004-09-10 | Rohm Co., Ltd. | 半導体記憶装置 |
| US7263012B2 (en) | 2003-02-25 | 2007-08-28 | Rohm Co., Ltd. | Semiconductor storage device |
| JP2010049772A (ja) * | 2008-08-25 | 2010-03-04 | Spansion Llc | 不揮発性記憶装置及び不揮発性記憶装置からのデータ読み出し方法 |
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