JP2010049772A - 不揮発性記憶装置及び不揮発性記憶装置からのデータ読み出し方法 - Google Patents

Abstract

【課題】従来よりも正確にデータの読み出しが可能な不揮発性記憶装置を提供する。
【解決手段】データを記憶可能な不揮発性のメモリセル１１及びメモリセル１１に第１、第２ビット線GBLX、GBLZを介して接続されて、メモリセル１１に記憶されたデータを読み出すための読出回路を備える不揮発性記憶装置である。読出回路は、第１、第２ビット線GBLX、GBLZに、メモリセル１１にデータが記憶されているか否かにより電流値が変化する第１、第２ロード電流を流すためのロード電流供給部１２と、第１、第２ロード電流を、これらよりも大きく電流値が変化する第１、第２データバス電流に変換して第１、第２データバスRDBX、RDBZに流すための電流−電流変換部１３と、電流−電流変換部１３に第１、第２データバスRDBX、RDBZを介して接続されて、第１、第２データバス電流の差電圧を増幅して出力するセンスアンプ１５と、を備えている。
【選択図】図１

Description

本発明は、例えば論理「０」、論理「１」の少なくとも２値を取り得るデータを記憶可能なメモリセルを有する不揮発性記憶装置に関する。

ＮＯＲ型不揮発性記憶装置には、メモリコアと周辺回路とが一対のデータバス（以下、「データバス対」という。）で接続されるものがある。メモリコアは、複数のメモリセクタにより構成される。複数のメモリセクタは、一対のグローバルビット線（以下、「グローバルビット線対」という。）で接続される。グローバルビット線対は、それぞれデータバスにコラム選択スイッチを介して接続される。
メモリコアが複数ある場合には、コラム選択スイッチの導通、非導通状態を制御することにより、どのメモリコアのグローバルビット線にもデータバスが接続できるようになっている。

メモリセクタは、例えば電荷蓄積層を有するトランジスタからなるメモリセルを備えている。電荷蓄積層に電荷が蓄積されているか否かにより、論理「０」又は論理「１」のデータが記憶される。メモリセルのゲート電極にはワード線が接続され、ソース電極及びドレイン電極にはそれぞれ異なるローカルビット線が接続される。メモリセルに接続される一対のローカルビット線を、以下、ローカルビット線対という。ローカルビット線対は、それぞれグローバルビット線にセクタ選択スイッチを介して接続される。

周辺回路は、読出回路と書込回路とを備える。読出回路は、例えば、メモリセルに電圧を印加して当該メモリセルに接続されるグローバルビット線対にロード電流を流すためのロード電流源と、グローバルビット線対の各ロード電流を電圧に変換する電流電圧変換部と、電流電圧変換部から出力されるグローバルビット線対の各電圧の差電圧を増幅するセンスアンプとを含む。書込回路は、メモリセルにデータの書き込みを行うときの高電圧を供給する。
データバス対は、読出回路と書込回路とのいずれか一方をコラム選択スイッチに接続するための読出／書込切換スイッチを備える。

コラム選択スイッチ及びセクタ選択スイッチが導通状態のときに、メモリセルのローカルビット線対には、データバス対、グローバルビット線対を介して周辺回路から所定の電圧が印加される。さらに、ワード線に所定の電圧が印加されることで、当該メモリセルへのデータの書き込み、読み出し、又は消去が行われる。

メモリセルからデータを読み出すときには、グローバルビット線対に、読出回路からロード電流が供給される。ロード電流は、グローバルビット線対からセクタ選択スイッチを介してローカルビット線対に供給される。ロード電流は、メモリセルにデータが記憶されているか否かにより電流値が異なる。電流電圧変換回路は、ロード電流を電流電圧変換する。センスアンプは、電流電圧変換回路でロード電流から電流電圧変換された電圧と所定の基準電圧とを比較して増幅する。基準電圧よりも高電圧か否かで、メモリセルに記憶されたデータが論理「０」か論理「１」かが判別される。
グローバルビット線対及びローカルビット線対は、電流電圧変換回路によって、メモリコアの外部電圧（例えば１．８Ｖ）よりも低い電圧（例えば１．４Ｖ）に電圧制限される。ドレインディスターブ（チャージロス）によりグローバルビット線対を共有した隣接するメモリセルの記憶データの誤変換が考慮されるからである。

メモリセルへデータを書き込むとき或いは消去するときには、グローバルビット線対及びローカルビット線対に、書込回路から、メモリコアの外部電圧よりも高い電圧（例えば５Ｖ）が印加される。これによりメモリセルにデータが書き込み又は消去される。
メモリセルからはロード電流によりデータの読み出しが行われる。ロード電流は微少電流である。グローバルビット線対及びデータバス対は長配線であるために寄生素子の影響が大きい。このようなことから、寄生素子によりロード電流にノイズの影響が出やすくなり、メモリセルからのデータの読み出し時の誤動作の原因になる。

このようなＮＯＲ型不揮発性記憶装置では、ノイズの影響を無くして正確にデータの読み出しを行うことが常に求められている。特許文献１は、高速で正確なメモリセルからのデータの読み出しを行うための従来の半導体記憶装置である。この半導体記憶装置は、ビット線とセンスアンプとの間に設けられた高耐圧の第２のトランジスタと、動作モードに応じてビット線の電圧の制御を行う第１のトランジスタとを備えた構成を開示している。
特開２００６−１８５５３３号公報

本発明は、このような問題に鑑みて、従来よりも正確にデータの読み出しが可能な不揮発性記憶装置を提供することを主たる課題とする。

以上の課題を解決する本発明の不揮発性記憶装置は、少なくとも２値を取り得るデータを記憶可能な不揮発性のメモリセルを有するメモリセクタと、前記メモリセルにビット線を介して接続され、前記メモリセルに記憶された前記データを読み出すための読出回路と、を備えている。前記読出回路は、前記ビット線に、前記メモリセルに記憶されるデータの値により電流値が変化するロード電流を流すためのロード電流供給部と、前記データを読み出すときに、前記ロード電流を、前記ロード電流よりも大きく電流値が変化するデータバス電流に変換してデータバスに流すための変換部と、前記変換部に前記データバスを介して接続されて、前記データバス電流に応じた電圧を増幅して出力するセンスアンプと、を備えている。

このような不揮発性記憶装置では、変換部により、ロード電流がデータバス電流に変換される。データバス電流の電流値は、その変化量がロード電流よりも大きい。そのためにセンスアンプでは、ロード電流に応じた電圧を増幅する場合よりも、データバス電流に応じた電圧を増幅する場合の方が、正確なデータの読み出しが可能になる。電流値の変化が大きいために、それに応じた電圧の変化も大きくなるためである。また、変換部はデータの読み出し時にのみデータバス電流を流すために、読み出しを行わないときには電流が流れず、消費電力を削減することができる。

本発明の不揮発性記憶装置は、前記変換部が、例えば、前記ロード電流の電流値の変化に応じて抵抗値が変化する可変抵抗器を有する前記電流−電流変換部と、前記データバスに所定の第１電圧を印加するためのデータバス電流供給部と、を備えて構成される。このような構成では、前記所定の第１電圧と前記可変抵抗器の抵抗値とにより前記データバス電流の電流値が決まる。
前記電流−電流変換部は、例えば、前記可変抵抗器と前記データバスとの間にコラム選択スイッチを有している。この場合、コラム選択スイッチは、前記メモリセルからの前記データの読み出しのときに導通状態になる。そのために、データの読み出しのときのみデータバス電流がデータバスに流れる。

前記データバス電流供給部は、例えば、前記データバスに接続される第１データバススイッチを有している。この場合、第１データバススイッチが導通状態のときに前記所定の第１電圧が前記データバスに印加される。第１電圧が印加されなければデータバス電流が流れないので、第１データバススイッチによりデータの読み出しを制御できる。
また、前記データバス電流供給部は、例えば、前記データバスに接続されて前記所定の第１電圧を前記データバスに印加するための第２データバススイッチを更に備えていてもよい。この場合、第２データバススイッチは、前記コラム選択スイッチが非導通状態になると、一時的に導通状態になって前記所定の第１電圧を前記データバスに印加する。このような構成では、連続してデータの読み出しを行うときに一つのデータの読み出しが終わってすぐに次のデータの読み出しが可能になるので、読み出しの高速化が図れる。

本発明の不揮発性記憶装置では、例えば、前記ビット線が２本の異なるビット線からなり、前記データバスが２本の異なるデータバスからなる。この場合、前記ロード電流供給部は、一方のビット線に第１ロード電流を流すための所定の第２電圧を印加可能な第１ロードスイッチと、前記一方のビット線と接地との間に接続されるリファレンス素子と、他方のビット線に第２ロード電流を流すための前記所定の第２電圧を印加可能な第２ロードスイッチと、を備えており、前記リファレンス素子は、前記メモリセルから前記データを読み出すときに、前記第１ロード電流が前記第２ロード電流の半分の量になるように構成される。
前記変換部は、前記一方のビット線に流れる前記第１ロード電流を変換して一方のデータバスに第１データバス電流を流すとともに、前記他方のビット線に流れる前記第２ロード電流を変換して他方のデータバスに第２データバス電流を流し、前記センスアンプは、前記第１データバス電流に応じた電圧と前記第２データバス電流に応じた電圧との差電圧を増幅して出力する。
前記ロード電流供給部は、前記一方のビット線に前記所定の第２電圧を印加するための第３ロードスイッチと、前記他方のビット線に前記所定の第２電圧を印加するための第４ロードスイッチと、を備えていてもよい。前記第３ロードスイッチは、前記第１ロードスイッチが非導通状態のときに、導通状態になって前記所定の第２電圧を前記一方のビット線に印加し、前記第４ロードスイッチは、前記第２ロードスイッチが非導通状態のときに、導通状態になって前記所定の第２電圧を前記他方のビット線に印加する。
また、本発明の不揮発性装置は、前記メモリセル及び前記ロード電流供給部を含んだメモリコアを複数備えていてもよい。この場合、読み出すデータが記憶されたアドレスの先頭コラムアドレスに応じて、所定のメモリコアを活性化して、データの読み出しを行う。また、例えば、電流−電流変換部と読出回路との間にスイッチ設けておき、先頭コラムアドレスに応じて当該スイッチを切り替えることにより、読出回路側の構成素子を活性化してもよい。このような構成では、従来よりも消費電力を抑え、且つ高速なデータ読み出しを実現することができる。

このような本発明の不揮発性記憶装置では、前記ビット線がスイッチを備えて、前記メモリセクタと前記読出回路とが前記スイッチを介して接続されていてもよい。この場合、例えば、前記スイッチを境に、前記読出回路側の構成素子は、前記メモリセクタ側の構成素子よりも耐圧の低い素子で構成される。従来このような不揮発性記憶装置は、すべて同じ高耐圧の素子で構成されている。そのため、低耐圧素子を読出回路に用いることで、従来よりも高速動作が可能になる。よって、従来よりも高速なデータ読出が実現できる。

本発明の不揮発性記憶装置からのデータ読み出し方法は、少なくとも２値を取り得るデータを記憶可能なメモリセルを有するメモリセクタと、前記メモリセルにビット線を介して接続されており、前記メモリセルに記憶された前記データを読み出すための読出回路と、を備えた不揮発性記憶装置から前記メモリセルに記憶されたデータを読み出す方法である。この方法では、前記読出回路が、前記ビット線に、前記メモリセルに記憶されるデータの値により電流値が変化するロード電流を流す段階と、前記データを読み出すときにのみ、前記ロード電流を前記ロード電流よりも大きく電流値が変化するデータバス電流に変換する段階と、前記データバス電流に応じた電圧を増幅して出力する段階と、を含む。

以上のような本発明により、センスアンプが、変換部によりロード電流から変換されたデータバス電流による電圧を増幅するので、従来よりも正確なデータの読み出しが可能になる。

以下、図面を参照して本発明の実施形態を説明する。

図１は、本実施形態の不揮発性記憶装置の構成図である。
不揮発性記憶装置１は、メモリセル１１を有するメモリセクタ１０と、メモリセル１１に記憶されたデータを読み出すための読出回路となるロード電流供給部１２、電流−電流変換部１３、データバス電流供給部１４、及びセンスアンプ１５と、メモリセル１１にデータを書き込むための書込回路１６と、各種スイッチＳＷ１〜ＳＷ７とを備えている。不揮発性記憶装置１のこれらの構成要素が図外の制御装置により制御されて、メモリセル１１へのデータの書き込み、読み出し、及び消去が行われる。そのために不揮発性記憶装置１には、制御装置から、各種スイッチＳＷ１〜ＳＷ７の導通状態及び非導通状態を制御するための各種制御信号が入力される。メモリセクタ１０、ロード電流供給部１２、電流−電流変換部１３、及び書込回路１６は、グローバルビット線対である第１グローバルビット線GBLX及び第２グローバルビット線GBLZに接続される。不揮発性記憶装置１は、データバス対である第１データバスRDBX及び第２データバスRDBZに接続される。第１グローバルビット線GBLXは、第１データバスRDBXに接続され、第２グローバルビット線GBLZは第２データバスに接続される。
データバス電流供給部１４及びセンスアンプ１５は、第１データバスRDBX及び第２データバスRDBZに接続される。電流−電流変換部１３を境にして、第１、第２データバスRDBX、RDBZに接続される構成要素はメモリコア外に設けられ、他の構成要素はメモリコア内に設けられる。

メモリセクタ１０が有するメモリセル１１は、例えば電荷蓄積層を有するトランジスタにより形成される。メモリセル１１は、電荷蓄積層に電荷が蓄積されるか否かにより、論理「０」、論理「１」の少なくとも２値を取り得るデータを記憶する。メモリセル１１は、複数ビットのデータを記憶できる構成であってもよい。メモリセル１１には、ワード線WLと、ローカルビット線対である第１ローカルビット線LBLX及び第２ローカルビット線LBLZとが接続される。ワード線WL、第１ローカルビット線LBLX、及び第２ローカルビット線LBLZに印加される電圧により、メモリセル１１にデータが書き込み、読み出し、及び消去される。

第１ローカルビット線LBLXは、第１グローバルビット線GBLXに第１セクタ選択スイッチＳＷ１を介して接続される。また、第１ローカルビット線LBLXは、第３セクタ選択スイッチＳＷ３を介して接地線VSSに接続される。接地線VSSには、接地電圧が印加されている。第２ローカルビット線LBLZは、第２グローバルビット線GBLZに第２セクタ選択スイッチＳＷ２を介して接続される。第１セクタ選択スイッチＳＷ１は、第１セクタ選択制御信号Ssel1により導通、非導通状態が制御され、第２セクタ選択スイッチＳＷ２は、第２セクタ選択制御信号Ssel2により導通、非導通状態が制御され、第３セクタ選択スイッチＳＷ３は、接地制御信号CS3により導通、非導通状態が制御される。
メモリセクタ１０は、図１では１個しか図示されていないが、第１、第２グローバルビット線GBLX、GBLZ上に複数設けられる。

ロード電流供給部１２は、第１グローバルビット線GBLXに第１読出／書込切換スイッチＳＷ４を介して接続され、第２グローバルビット線GBLZに第２読出／書込切換スイッチＳＷ５を介して接続される。ロード電流供給部１２は、第１グローバルビット線GBLX及び第２グローバルビット線GBLZに、それぞれ所定の電圧を印加することで、第１グローバルビット線GBLXに第１ロード電流を供給し、第２グローバルビット線GBLZに第２ロード電流を供給する。第１ロード電流と第２ロード電流との差分が第１差分電流として電流−電流変換部１３に送られる。第２ロード電流は、メモリセル１１にデータが記憶されているか否かにより、電流値が変化する。
書込回路１６は、第１グローバルビット線GBLXに第３読出／書込切換スイッチＳＷ６を介して接続され、第２グローバルビット線GBLZに第４読出／書込切換スイッチＳＷ７を介して接続される。書込回路１６は、メモリセル１１にデータを書き込むときに、第１グローバルビット線GBLX及び第２グローバルビット線GBLZを介して、所定の電圧を当該メモリセル１１に印加する。

第１読出／書込切換スイッチＳＷ４及び第２読出／書込切換スイッチＳＷ５は、読出制御信号CS1で導通、非導通状態が制御され、第３読出／書込切換スイッチＳＷ６及び第４読出／書込切換スイッチＳＷ７は、書込制御信号WCLで導通、非導通状態が制御される。第１読出／書込切換スイッチＳＷ４及び第２読出／書込切換スイッチＳＷ５と、第３読出／書込切換スイッチＳＷ６及び第４読出／書込切換スイッチＳＷ７とは、同じタイミングで導通しないように、読出制御信号CS1及び書込制御信号WCLにより制御される。これにより、読出動作のときにはロード電流供給部１２が第１グローバルビット線GBLX及び第２グローバルビット線GBLZに接続され、書込動作のときには書込回路１６が第１グローバルビット線GBLX及び第２グローバルビット線GBLZに接続される。

電流−電流変換部１３とデータバス電流供給部１４とは、協働して、第１ロード電流を第１ロード電流よりも大きく電流値が変化する第１データバス電流に変換して第１データバスRDBXに流し、第２ロード電流を第２ロード電流よりも大きく電流値が変化する第２データバス電流に変換して第２データバスRDBZに流す。電流−電流変換部１３は、データの読み出し時のみ、電流の変換を行う。電流−電流変換部１３は、コラム選択スイッチを内蔵しており、コラム選択制御信号RCLが入力される。コラム選択スイッチが導通状態のときのみ電流−電流変換部１３が第１、第２グローバルビット線GBLX、GBLZに接続される。電流−電流変換部１３とデータバス電流供給部１４とは、本発明の変換部の一例である。

センスアンプ１５には、第１データバスRDBXに流れる第１データバス電流及び第２データバスRDBZに流れる第２データバス電流から、それぞれの電流に応じた電圧をラッチする。その後、センスアンプ１５は、ラッチした各電圧の電圧差を増幅して出力する。増幅結果は、メモリセル１１から読み出されたデータとして出力される。

図１では、不揮発性記憶装置１として、第１グローバルビット線GBLX及び第２グローバルビット線GBLXに接続されたメモリセクタ１０、ロード電流供給部１２、及び電流−電流変換部１３による構成が１つだけ示されているが、同様の構成を複数備えていてもよい。電流−電流変換部１３に内蔵されるコラム選択スイッチにより、電流−電流変換部１３が第１、第２データバスRDBX、RDBZに接続又は分離されるために、メモリセクタ１０から電流−電流変換部１３までの構成が複数用意されている場合には、コラム選択スイッチにより、いずれか１つの構成が第１、第２データバスRDBX、RDBZに接続される。

以上のような構成の不揮発性記憶装置１は、第１読出／書込切換スイッチＳＷ４及び第２読出／書込切換スイッチＳＷ５を境に、メモリセクタ１０側を構成する各素子が高耐圧素子で構成され、ロード電流供給部１２側を構成する各素子が低耐圧素子で構成される。
メモリセル１１、第１〜第３セクタ選択スイッチＳＷ１〜ＳＷ３、第１〜第４読出／書込切換スイッチＳＷ４〜ＳＷ７、及び書込回路１６は、メモリセル１１へのデータの書き込み及び消去のときに、高電圧が印加される。そのために、これらの構成には高耐圧素子を用いる必要がある。
ロード電流供給部１２、電流−電流変換部１３、データバス電流供給部１４、及びセンスアンプ１５は、メモリセル１１からのデータの読み出しのときに用いられるために、書き込みのときよりもはるかに低い電圧が印加される。そのために、これらは低耐圧素子を用いて構成される。低耐圧素子で構成されるために、各素子のスイッチング速度などが高速になり、読み出し動作を従来よりも高速に行うことができる。読み出しのときには、センスアンプ１５側の動作電圧として電源電圧VCC（例えば、１．８Ｖ）を用い、メモリセクタ１０側の動作電圧として電源電圧VCC未満の電圧を用いる。不揮発性のメモリセルは、高電圧によりデータが書き込み及び消去される。しかし、読み出しのときには、ドレインディスターブによるメモリセルのチャージロス防止のために、低電圧が印加される。高耐圧素子としては、例えば閾値電圧が０．７Ｖで５Ｖ耐圧のトランジスタが用いられ、低耐圧素子としては、例えば閾値電圧が０．５Ｖで１．８Ｖ耐圧のトランジスタが用いられる。

不揮発性記憶装置１は、メモリセル１１からデータを読み出すときに、まず、第２セクタ選択スイッチＳＷ２、第３セクタ選択スイッチＳＷ３、第１読出／書込切換スイッチＳＷ４、及び第２読出／書込切換スイッチＳＷ５が導通状態になり、他のスイッチが非導通状態になる。
第１グローバルビット線GBLXには、メモリセル１１が接続されないので、ロード電流供給部１２内部で生じる第１ロード電流が流れる。第２グローバルビット線GBLZには、ロード電流供給部１２からメモリセクタ１０を介して接地線VSSの間で生じる第２ロード電流が流れる。
第１ロード電流及び第２ロード電流は、電流−電流変換部１３に入力される。電流−電流変換部１３及びデータバス電流供給部１４は、第１ロード電流に応じた第１データバス電流を第１データバスRDBXに流し、第２ロード電流に応じた第２データバス電流を第２データバスRDBZに接続に流す。第１データバス電流により生じる第１ロード電圧と、第２データバス電流により生じる第２ロード電圧とが、センスアンプ１５にラッチされる。
センスアンプ１５では、ラッチした第１ロード電圧と第２ロード電圧との差電圧を増幅する。増幅結果をメモリセル１１から読み出されたデータとして出力する。このようにして、メモリセル１１に記憶されたデータが読み出される。

＜第１実施例＞
図２は、図１の不揮発性記憶装置１の構成を一部具体化した回路構成図の一例である。
図２の不揮発性記憶装置１では、ロード電流供給部１２、電流−電流変換部１３、及びデータバス電流供給部１４の回路構成を具体化している。また、第１〜第４読出／書込切換スイッチＳＷ４〜ＳＷ７に用いる具体的なスイッチ素子として、ＭＯＳトランジスタを用いている。さらに、メモリセル１１の具体例として、トランジスタを用いている。第１実施例では、メモリセル１１が電荷蓄積層の両端に電荷を蓄積可能である。そのために、メモリセル１１には、２ビットのデータが記憶可能である。メモリセル１１のソース電極とドレイン電極に印加する電圧を入れ替えることで、２ビットのデータの読み出しが可能である。

第１〜第４読出／書込切換スイッチＳＷ４〜ＳＷ７は、図２ではＮ型のＭＯＳトランジスタである。第１、第２読出／書込切換スイッチＳＷ４、ＳＷ５は、読出制御信号CS1が論理「１」のときに導通状態になり、第３、第４読出／書込切換スイッチＳＷ６、ＳＷ７は、書込制御信号WCLが論理「１」のときに導通状態になる。読出制御信号CS1と書込制御信号WCLとは、同時に論理「１」になることはない。そのために、第１〜第４読出／書込切換スイッチＳＷ４〜ＳＷ７がすべて同時に導通状態になることはない。

ロード電流供給部１２は、電圧VCCを第１グローバルビット線GBLXに印加するためのスイッチ素子である第１ロードスイッチ１２１と、電圧VCCを第２グローバルビット線GBLZに印加するためのスイッチ素子である第２ロードスイッチ１２２と、直列に接続される第１〜第３リファレンスセル１２３〜１２５とを備える。

第１ロードスイッチ１２１及び第２ロードスイッチ１２２は、図２ではＰ型のＭＯＳトランジスタである。第１ロードスイッチ１２１及び第２ロードスイッチ１２２には、第１ロード制御信号LD1Xが印加される。第１ロード制御信号LD1Xが論理「０」のときに、第１ロードスイッチ１２１及び第２ロードスイッチ１２２は導通状態になる。第１ロードスイッチ１２１が導通状態になると電圧VCCが第１グローバルビット線GBLXに印加され、第２ロードスイッチ１２２が導通状態になると電圧VCCが第２グローバルビット線GBLZに印加される。

第１〜第３リファレンスセル１２３〜１２５は、第１グローバルビット線GBLXと接地との間に設けられている。第１〜第３リファレンスセル１２３〜１２５は、図２ではそれぞれＮ型のＭＯＳトランジスタで構成される。第１〜第３リファレンスセル１２３〜１２５は、常に導通状態である。第１〜第３リファレンスセル１２３〜１２５は、第１ロード電流が第２ロード電流の半分になるように構成される。

電流−電流変換部１３は、第１グローバルビット線GBLXがゲート端子に接続される第１変換素子１３１と、第１変換素子１３１と第１データバスRDBXとの間に接続される第１コラム選択スイッチ１３２と、第２グローバルビット線GBLZがゲート端子に接続される第２変換素子１３３と、第２変換素子１３３と第２データバスRDBZとの間に接続される第２コラム選択スイッチ１３４とを備える。第１、第２変換素子１３１、１３３及び第１、第２コラム選択スイッチ１３２、１３４は、図２では、すべてＮ型のＭＯＳトランジスタである。

第１変換素子１３１は、可変抵抗器として作用し、第１グローバルビット線GBLXから印加される電圧に応じて、チャネル抵抗が変化する。第１グローバルビット線GBLXの電圧は、第１ロード電流により決まるので、第１変換素子１３１の抵抗値は、第１ロード電流に依存する。同様に、第２変換素子１３２の抵抗値は第２ロード電流に依存する。
第１、第２コラム選択スイッチ１３２、１３４は、コラム選択制御信号RCLが論理「１」のときに導通状態になる。コラム選択制御信号RCLは、例えば、外部から読出コマンドが不揮発性記憶装置１に入力されると、論理「１」になる。

データバス電流供給部１４は、電圧VCCを第１データバスRDBXに印加するためのスイッチ素子である第１データバススイッチ１４１と、電圧VCCを第２データバスRDBZに印加するためのスイッチ素子である第２データバススイッチ１４２とを備える。
第１データバススイッチ１４１及び第２データバススイッチ１４２は、図２ではＰ型のＭＯＳトランジスタである。第１データバススイッチ１４１及び第２データバススイッチ１４２には、第２ロード制御信号LD2Xが印加される。第２ロード制御信号LD2Xが論理「０」のときに、第１データバススイッチ１４１及び第２データバススイッチ１４２は導通状態になる。第１データバススイッチ１４１が導通状態になると電圧VCCが第１データバスRDBXに印加され、第２データバススイッチ１４２が導通状態になると電圧VCCが第２データバスRDBZに印加される。

コラム選択制御信号RCLが論理「１」且つ第２ロード制御信号LD2Xが論理「０」であれば、第１コラム選択スイッチ１３２が導通状態になり、且つ第１データバススイッチ１４１を介して第１データバスRDBXに電圧VCCが印加される。第１変換素子１３１は、第１ロード電流に応じた抵抗値であるので、電圧VCCと接地電圧、及び第１変換素子１３１の抵抗値に応じた第１データバス電流が、第１データバスRDBXに流れる。同様に、第２データバスRDBZには、電圧VCCと接地電圧、及び第２変換素子１３３の抵抗値に応じた第２データバス電流が流れる。このようにして、第１、第２ロード電流は、第１、第２データバス電流に変換される。

以下、説明を容易にするために、第１読出／書込切換スイッチＳＷ４と電流−電流変換部１３との間の第１グローバルビット線GBLXを第１リファレンスビット線RGBLXという。第２読出／書込切換スイッチＳＷ５と電流−電流変換部１３との間の第２グローバルビット線GBLZを第２リファレンスビット線RGBLZという。

図３は、データの読み出し時の、不揮発性機構装置１に入力される各種制御信号の状態と、第１グローバルビット線GBLX及び第２グローバルビット線GBLZと、第１リファレンスビット線RGBLX及び第２リファレンスビット線RGBLZと、第１データバスRDBX及び第２データバスRDBZとにおける電圧の変動を示す例示図である。

第１セクタ選択スイッチＳＷ１及び第２セクタ選択スイッチＳＷ２が導通状態であり、読出制御信号CS1が２．１Ｖで第１読出／書込切換スイッチＳＷ４及び第２読出／書込切換スイッチＳＷ５が導通状態であり、第１読出／書込切換スイッチＳＷ４及び第２読出／書込切換スイッチＳＷ５の閾値電圧が０．７Ｖであれば、第１グローバルビット線GBLX及び第２グローバルビット線ＢＧＬＺは、１．４Ｖになる。第１リファレンスビット線RGBLX及び第２リファレンスビット線RGBLZは、第１ロード制御信号LD1Xが論理「０」であり、第１ロードスイッチ１２１及び第２ロードスイッチ１２２が導通状態にあるために、それぞれに電圧VCC（１．８Ｖ）が印加される（時刻ｔ１以前の状態）。

時刻ｔ１で、ワード線WLが論理「１」になり、第１セクタ選択制御信号Ssel1が論理「０」になり、第３セクタ選択制御信号CS3が論理「１」になると、第１セクタ選択スイッチＳＷ１が非導通状態になって第３セクタ選択スイッチＳＷ３が導通状態になり、電圧VCCから接地電圧へ、第２ロードスイッチ１２２、第２読出／書込切換スイッチＳＷ５、第２セクタ選択スイッチＳＷ２、メモリセル１１、及び第３セクタ選択スイッチＳＷ３を介した経路が形成される。これにより、第２グローバルビット線GBLZに第２ロード電流が生じる。
他方、電圧VCCから接地電圧へ、第１ロードスイッチ１２１から第１〜第３リファレンスセル１２３〜１２５を介した経路が形成される。これにより、第１グローバルビット線GBLXに第１ロード電流が生じる。
第２ロード電流により、第２グローバルビット線GBLZには２０ｍＶの電圧降下が生じる。そのために第１グローバルビット線GBLXと第２グローバルビット線GBLZとの間に２０ｍＶの差電圧が生じる。２０ｍＶの差電圧は、第１リファレンスビット線RGBLXと第２リファレンスビット線RGBLZとの間にも生じる。

第１リファレンスビット線RGBLXと第２リファレンスビット線RGBLZとの間に２０ｍＶの差電圧が生じて安定すると、第２ロード制御信号LD2Xが論理「０」になり、その後、時刻ｔ２でコラム選択制御信号RCLが論理「１」になる。上述の通り、第２ロード制御信号LD2Xが論理「０」且つコラム選択制御信号RCLが論理「１」になると、第１データバスRDBXに第１データバス電流が生じ、第２データバスRDBZに第２データバス電流が生じる。
センスアンプ１５は、第１ロード電流に応じた第１ロード電圧と、第２ロード電流に応じた第２ロード電圧とをラッチする。ラッチ後に、第１ロード電圧と第２ロード電圧との差電圧を増幅して出力する。

以上の動作により、メモリセル１１が記憶する２ビットのデータのうち１ビットの読み出しが完了する（時刻ｔ３）。続いて、メモリセル１１のソース電極とドレイン電極とに印加する電圧を入れ替えて、もう１ビットのデータを読み出す（時刻ｔ３〜ｔ４）。また、同一ワード線上の複数のメモリセル１１からデータを続けて読み出す場合には、１つのデータの読み出しが完了すると、コラム選択制御信号RCLが論理「０」に一旦変化した後に、すぐ論理「１」になる。これにより次のデータが読み出される。

時刻ｔ４になり、コラム選択制御信号RCLが論理「０」になると、メモリセル１１からのデータの読み出しが終了する。その後、第２ロード制御信号LD2Xが論理「１」になる。なお、第２ロード制御信号LD2Xは、破線で示すように、コラム選択制御信号RCLが論理「１」になるときに同時に論理「０」になり、コラム選択制御信号RCLが論理「０」になるときに同時に論理「１」になってもよい。

＜第２実施例＞
図４は、図２の不揮発性記憶装置１のデータバス電流供給部１４の変形例を示す回路構成図である。
図４のデータバス電流供給部１４は、第１、第２データバススイッチ１４１、１４２の他に、電圧VCCを第１データバスRDBXに印加するためのスイッチ素子である第３データバススイッチ１４３と、電圧VCCを第２データバスRDBZに印加するためのスイッチ素子である第４データバススイッチ１４４とを備える。
第３データバススイッチ１４３及び第４データバススイッチ１４４は、図４ではＰ型のＭＯＳトランジスタである。第３データバススイッチ１４３及び第４データバススイッチ１４４には、第３ロード制御信号LD3Xが印加される。第３ロード制御信号LD3Xが論理「０」のときに、第３データバススイッチ１４３及び第４データバススイッチ１４４は導通状態になる。第３データバススイッチ１４３が導通状態になると電圧VCCが第１データバスRDBXに印加され、第４データバススイッチ１４４が導通状態になると電圧VCCが第２データバスRDBZに印加される。

第３ロード制御信号LD3Xは、個々のデータの読み出し終了時に一時的に論理「０」になり、すぐに論理「１」に戻る。第３ロード制御信号LD3Xが論理「０」に変化するのは、コラム選択制御信号RCLが、データの読み出しが終了して論理「０」に変化するタイミングと同じである。第３ロード制御信号LD3Xが論理「０」になると、第１データバスRDBXに第３データバススイッチ１４３を介して電圧VCCが印加され、第２データバスRDBZに第４データバススイッチ１４４を介して電圧VCCが印加される。コラム選択制御信号RCLも論理「０」になって、第１、第２データバス電流が流れなくなるので、第１、第２データバスRDBX、RDBZに接続は、第１実施例の場合よりも速やかに電圧VCCに変化する。そのために、次のデータを読み出しを高速に行える。

図５は、データの読み出し時の、不揮発性機構装置１に入力される各種制御信号の状態と、第１グローバルビット線GBLX及び第２グローバルビット線GBLZと、第１リファレンスビット線RGBLX及び第２リファレンスビット線RGBLZと、第１データバスRDBX及び第２データバスRDBZとにおける電圧の変動を示す別の例示図である。

この実施例では、時刻ｔ２において第１ロード制御信号LD1Xが論理「１」に変化する。これにより第１リファレンスビット線RGBLX及び第２リファレンスビット線RGBLZには電圧VCCが印加されなくなる。第１リファレンスビット線RGBLX及び第２リファレンスビット線RGBLZは、電圧VCCが印加されないので、第１ロード電流及び第２ロード電流による電圧降下の影響で差電圧が最大１００ｍＶに広がる。同様に、第１グローバルビット線GBLXと第２グローバルビット線GBLZとの間の差電圧も最大１００ｍＶに広がる。
第１リファレンスビット線RGBLXと第２リファレンスビット線RGBLZとの間の差電圧が、第１実施例のときよりも大きくなるので、第１データバスRDBXと第２データバスRDBZとの間の差電圧も大きくなる。例えば、最大２００ｍＶの差電圧になる。そのために、センスアンプ１３による差電圧の増幅の差異に動作マージンが大きくなる。

また、第１データバスRDBX及び第２データバスRDBZには、コラム選択制御信号RCLが論理「０」になって第１、第２データバス電流が流れないときに、それぞれ第３データバススイッチ１４３及び第４データバススイッチ１４４により電圧VCCが印加される。図５のようにデータを続けて読み出す場合には、第１データバスRDBXと第２データバスRDBZとが伴に急激に電圧VCCになるために、次のデータの読み出し時にすぐに移ることができるので、読み出し速度の向上につながる。

図６は、第３ロード制御信号LD3X及びコラム選択制御信号RCLを生成するための信号生成回路の例示図である。
この信号生成回路は読出コマンド或いはバースト読出コマンドが入力されるＯＲ回路２１と、ＯＲ回路２１から出力される信号を伸長するための遅延回路２２及びＲＳ−ＦＦ（Reset Set FLIP-FLOP）回路２３と、ＲＳ−ＦＦ回路２３から出力される信号を検出してパルス信号を出力するための第１、第２インバータ２４、２６及び変位検出器２５と、ＲＳ−ＦＦ回路２３から出力される信号及び第２インバータ２６から出力される信号をＡＮＤ演算するＡＮＤ回路２７と、ＡＮＤ回路２７によるＡＮＤ演算結果を表す信号及びコラムアドレスを表すコラムアドレス信号からコラム選択制御信号RCLを生成して出力するコラムデコーダ２８と、を備える。コラムデコーダ２８は、例えばＡＮＤ演算結果を表す信号及びコラムアドレスを表すコラムアドレス信号をＡＮＤ演算することにより、コラム選択制御信号RCLを生成する。第２インバータ２６から出力されるデータは、第３ロード制御信号LD3Xとなる。

第１実施例では、データの読み出しが完了すると、コラム選択制御信号RCLが一旦論理「０」になった後、すぐに論理「１」にもどる。これに対して、第２実施例は、図６の回路図からもわかるように、読出コマンド及び第３ロード制御信号LD3Xに応じて、コラム選択制御信号RCLを変化させる。図６では、読出コマンドにより第３ロード制御信号LD3Xが出力され、読出コマンド及び第３ロード制御信号LD3Xによりコラム選択制御信号RCLが出力される。第３ロード制御信号LD3Xの論理「０」であれば、それに応じてコラム選択制御信号RCLが論理「０」になる。第３ロード制御信号LD3Xの論理「１」であれば、それに応じてコラム選択制御信号RCLが論理「１」になる。
図５では、データの読み出しを開始して所定期間が経過した後且つ読み出しが完了する前に、コラム選択制御信号RCLが一旦論理「０」になる（時刻ｔ３の直前）。また、次のデータの読み出しを開始するタイミングに合わせるように、読出コマンド及び第３ロード制御信号LD3Xが生成される。読出コマンド及び第３ロード制御信号LD3Xにより、コラム選択制御信号RCLが、論理「０」から論理「１」になる。このような動作により、複数のメモリセル１１からデータの読み出しが順次続けて行われ、その読み出すタイミングが順次制御される。
これにより、コラム制御信号RCLが論理「１」にリカバリする時間を短縮できる。１つのデータの読み出しを完了するとすぐに、つぎのデータの読み出しを開始できる。また、大きな差電流（例えば８０ｍＶ以上）によるセンスアンプ動作のマージンを確保しつつ、読み出しアクセス時間を高速にすることができる。

＜第３実施例＞
図７は、図１の不揮発性記憶装置１の構成を一部具体化した回路構成図の別の例である。図２の回路図とは、データバス電流供給部１４及びロード電流供給部１２の構成が異なる。データバス電流供給部１４の構成は、図４のデータバス電流供給部１４と同じなので説明を省略する。図７のロード電流供給部１２は、第１、第２ロードスイッチ１２１、１２２に加えて、第３、第４ロードスイッチ１２６、１２７を設けた点で図２のロード電流供給部１２と異なる。

第３ロードスイッチ１２６は、第１リファレンスビット線RGBLXに電圧VCCを印加するためのスイッチ素子である。第４ロードスイッチ１２７は、第２リファレンスビット線RGBLZに電圧VCCを印加するためのスイッチ素子である。
第３、第４ロードスイッチ１２６、１２７は、図７ではＰ型のＭＯＳトランジスタである。第３ロードスイッチ１２６及び第４ロードスイッチ１２７には、第４ロード制御信号LD4Xが印加される。第４ロード制御信号LD4Xが論理「０」のときに、第３ロードスイッチ１２６及び第４ロードスイッチ１２７は導通状態になる。

第１ロード制御信号LD1Xと第４ロード制御信号LD4Xとは、相補の信号であり、一方が論理「０」のときは、他方が論理「１」になる。そのために、第１ロードスイッチ１２１と第３ロードスイッチ１２６とが同時に導通状態になることはなく、第２ロードスイッチ１２２と第４ロードスイッチ１２７とが同時に導通状態になることはない。
そのために、第１リファレンスビット線RGBLXには、第１ロードスイッチ１２１又は第３ロードスイッチ１２６から電圧VCCが常に印加される。第２リファレンスビット線RGBLZには、第２ロードスイッチ１２２又は第４ロードスイッチ１２７から電圧VCCが常に印加される。第１、第２リファレンスビット線RGBLX、RGBLZに常に電圧VCCが印加されるので、読み出し時には、常に、第１グローバルビット線GBLXと第２グローバルビット線GBLZとの間に一定の差電圧が生じる。

このような構成は、例えばバーストモードでデータを読み出すときに利便性がある。図８は、バーストモードでデータを読み出すときの、不揮発性記憶装置１に入力される各種制御信号の状態と、第１グローバルビット線GBLX及び第２グローバルビット線GBLZと、第１データバスRDBX及び第２データバスRDBZの電圧の変動の例示図である。時刻ｔ１〜時刻ｔ２の間及び時刻ｔ３〜時刻ｔ４の間に、バーストモードによるデータの読み出しを行う。

時刻ｔ１〜時刻ｔ２までの１度目のバーストモードによる連続したデータの読み出し中は、第１ロード制御信号LD1Xが論理「０」で第４ロード制御信号LD4Xが論理「１」である。次にバーストモードによる読み出しが始まる時刻ｔ３までの間、第１ロード制御信号LD1Xが論理「１」で第４ロード制御信号LD4Xが論理「０」になる。この繰り返しで、データの読み出し時は第１ロード制御信号LD1Xが論理「０」で第４ロード制御信号LD4Xが論理「１」になり、読み出しの合間に第１ロード制御信号LD1Xが論理「１」で第４ロード制御信号LD4Xが論理「０」になる。なお、第３セクタ選択制御信号CS3は、バーストモードによる読み出しの期間は論理「１」で、読み出し期間の合間は論理「０」になる。このようにしてバーストモードによる読み出しを行うために、読み出しの合間の消費電力を低減することができる。

＜第４実施例＞
図９は、メモリコア２を複数設けた場合の不揮発性記憶装置１の回路構成図である。電流−電流変換部１３及びデータバス電流供給部１４については、図２の構成、図４の構成のいずれでもよい。メモリコア２は、図７の構成と同じである。各メモリコア２に入力される各種制御信号は図８と同様である。

実際にデータが読み出されるメモリコア２のみに第１、第２ロード電流が流れるように、各メモリコア２に入力される第１ロード制御信号LD1X及び第４ロード制御信号LD4Xの論理が決められる。このようにすることで、読み出しが行われていないメモリコア２に第１、第２ロード電流が流れないために、データ読み出し時の消費電力を抑えることができる。

図１０は、メモリコア２を６４個備えた不揮発性記憶装置１の構成図である。図１０の不揮発性記憶装置１では、１６個のメモリコア２を含んで構成されるバンク３を４個備える。また、図９の不揮発性記憶装置１と同様に、電流−電流変換部１３及びデータバス電流供給部１４については、図２の構成、図４の構成のいずれでもよい。メモリコア２は、図７の構成と同じである。各メモリコア２に入力される各種制御信号は図８と同様である。書込回路については、図示を省略しているが、図９と同様の構成である。

メモリコア２には、読み出し或いは書き込み時のデータ転送量を表すバースト長に応じて、第１ロード制御信号LD1Xを入力するための信号線及び第４ロード制御信号LD4Xを入力するための信号線が設けられる。例えば、バースト長＝８の場合には、バースト読み出しする８個のメモリセル１１に接続されるビット線に対して、第１ロード制御信号LD1Xを入力するための信号線及び第４ロード制御信号LD4Xを入力するための信号線が、１本ずつ設けられる。つまり、８本のビット線に対して、第１ロード制御信号LD1Xを入力するための信号線及び第４ロード制御信号LD4Xを入力するための信号線が、１本ずつ接続される。図１０では、６４個のメモリコア２に対してビット線が１２８本あるので、第１ロード制御信号LD1Xを入力するための信号線及び第４ロード制御信号LD4Xを入力するための信号線が、各１６本設けられる。４個のバンク３を備える構成とすると、１つのバンク３あたりメモリコア２を１６個備え、１つのバンク３あたり第１ロード制御信号LD1Xを入力するための信号線及び第４ロード制御信号LD4Xを入力するための信号線が各々４本接続される。

図１１は、バースト長＝８で、バースト読み出しの先頭コラムアドレスが「０」の場合の、図１０の構成におけるデータ読み出しを説明する図である。バースト読み出しの先頭コラムアドレスが「０」である場合、コラムアドレス「０」に対応するメモリコア２からデータが読み出される。その際に、読み出すメモリコア２にのみ第１ロード制御信号LD1X及び第４ロード制御信号LD4Xが入力される。コラムアドレス「０」ではないメモリコア２、つまり読み出しの対象ではないメモリコア２へは第１ロード制御信号LD1X及び第４ロード制御信号LD4Xのいずれも入力されない。各メモリコア２は、例えば、先頭コラムアドレスに対応して、電流−電流変換部１３と読出回路の間に設けたスイッチを先頭コラムアドレスに応じて切り替えることにより活性化される。

図１２は、バースト長＝８で、バースト読み出しの先頭コラムアドレスが「１」の場合の、図１０の構成におけるデータ読み出しを説明する図である。バースト読み出しの先頭コラムアドレスが「１」である場合、コラムアドレス「１」に対応するメモリコア２からデータが読み出される。その際に、読み出すメモリコア２にのみ第１ロード制御信号LD1X及び第４ロード制御信号LD4Xが入力される。コラムアドレス「１」ではないメモリコア２、つまり読み出しの対象ではないメモリコア２へは第１ロード制御信号LD1X及び第４ロード制御信号LD4Xのいずれも入力されない。複数のメモリコア２のデータ読み出しを順次行う場合には、コラムアドレスの選択により、同一メモリコア２上のビット線及びデータバスを選択的に活性化し、同時に第１ロード制御信号LD1X及び第４ロード制御信号LD4Xを入力する。

以上のように、読み出しを行わないメモリコア２が無駄に活性化されることを防止することで、消費電力を抑えることができる。データの読み出しを行うメモリコア２に対しては、第３実施例で示すバースト読み出しにより消費電力を抑えつつ、データの読み出しを行わないメモリコア２に対しては、第４実施例のような読み出し制御により消費電力を抑えることができる。特に、図１０で示す回路構成において、バースト読み出しをバースト長＝８で行う場合、メモリコア２の個数の関係で、各メモリコア２の活性化を効率的に行うことができ、不揮発性記憶装置１全体として、消費電力を抑えつつ高速にデータを読み出すことができる。

本実施形態の不揮発性記憶装置の構成図である。 不揮発性記憶装置の構成を一部具体化した回路構成図である。 データの読み出し時の、不揮発性機構装置に入力される各種制御信号の状態と、第１、第２グローバルビット線、第１、第２リファレンスビット線、及び第１、第２データバスにおける電圧の変動を示す例示図である。 データバス電流供給部の変形例を示す回路構成図である。 データの読み出し時の、不揮発性機構装置に入力される各種制御信号の状態と、第１、第２グローバルビット線、第１、第２リファレンスビット線、及び第１、第２データバスにおける電圧の変動を示す例示図である。 第３ロード制御信号及びコラム選択制御信号の信号生成回路の例示図である。 不揮発性記憶装置の構成を一部具体化した回路構成の別の例示図である。 データの読み出し時の、不揮発性機構装置に入力される各種制御信号の状態と、第１、第２グローバルビット線、及び第１、第２データバスにおける電圧の変動を示す例示図である。 メモリコアを複数設けた場合の不揮発性記憶装置１の回路構成図である。 ６４個のメモリコアを備えた不揮発性記憶装置の回路構成図である。 バースト長＝８で、バースト読み出しの先頭コラムアドレスが「０」の場合の、図１０の構成におけるデータ読み出しを説明する図である。 バースト長＝８で、バースト読み出しの先頭コラムアドレスが「１」の場合の、図１０の構成におけるデータ読み出しを説明する図である。

符号の説明

１…不揮発性記憶装置、２…メモリコア、３…バンク、１０…メモリセクタ、１１…メモリセル、１２…ロード電流供給部、１３…電流−電流変換部、１４…データバス電流供給部、１５…センスアンプ、１６…書込回路、１２１…第１ロードスイッチ、１２２…第２ロードスイッチ、１２３…第１リファレンスセル、１２４…第２リファレンスセル、１２５…第３リファレンスセル、１２６…第３ロードスイッチ、１２７…第４ロードスイッチ、１３１…第１変換素子、１３２…第１コラム選択スイッチ、１３３…第２変換素子、１３４…第２コラム選択スイッチ、１４１…第１データバススイッチ、１４２…第２データバススイッチ、１４３…第３データスイッチ、１４４…第４データスイッチ、２１…ＯＲ回路、２２…遅延回路、２３…ＲＳ−ＦＦ回路、２４…第１インバータ回路、２５…変位検出器、２６…第２インバータ、２７…ＡＮＤ回路、２８…コラムデコーダ

Claims (10)

1. 少なくとも２値を取り得るデータを記憶可能な不揮発性のメモリセルを有するメモリセクタと、
   前記メモリセルにビット線を介して接続されて、前記メモリセルに記憶された前記データを読み出すための読出回路と、を備えており、
   前記読出回路は、
   前記ビット線に、前記メモリセルに記憶されるデータの値により電流値が変化するロード電流を流すためのロード電流供給部と、
   前記データを読み出すときに、前記ロード電流を、前記ロード電流よりも大きく電流値が変化するデータバス電流に変換してデータバスに流すための変換部と、
   前記変換部に前記データバスを介して接続されて、前記データバス電流に応じた電圧を増幅して出力するセンスアンプと、を備えている、
   不揮発性記憶装置。
2. 前記変換部は、
   前記ロード電流の電流値の変化に応じて抵抗値が変化する可変抵抗器を有する前記電流−電流変換部と、前記データバスに所定の第１電圧を印加するためのデータバス電流供給部と、を備えており、
   前記所定の第１電圧と前記可変抵抗器の抵抗値とにより前記データバス電流の電流値が決まる、
   請求項１記載の不揮発性記憶装置。
3. 前記電流−電流変換部は、前記可変抵抗器と前記データバスとの間にコラム選択スイッチを有しており、このコラム選択スイッチは、前記メモリセルからの前記データの読み出しのときに導通状態になる、
   請求項２記載の不揮発性記憶装置。
4. 前記データバス電流供給部は、前記データバスに接続される第１データバススイッチを有しており、この第１データバススイッチが導通状態のときに前記所定の第１電圧が前記データバスに印加される、
   請求項２又は３記載の不揮発性記憶装置。
5. 前記データバス電流供給部は、前記データバスに接続されて前記所定の第１電圧を前記データバスに印加するための第２データバススイッチを備えており、この第２データバススイッチは、前記コラム選択スイッチが非導通状態になると、一時的に導通状態になって前記所定の第１電圧を前記データバスに印加する、
   請求項４記載の不揮発性記憶装置。
6. 前記ビット線は、２本の異なるビット線からなり、前記データバスは、２本の異なるデータバスからなり、
   前記ロード電流供給部は、一方のビット線に第１ロード電流を流すための所定の第２電圧を印加可能な第１ロードスイッチと、前記一方のビット線と接地との間に接続されるリファレンス素子と、他方のビット線に第２ロード電流を流すための前記所定の第２電圧を印加可能な第２ロードスイッチと、を備えており、
   前記リファレンス素子は、前記メモリセルから前記データを読み出すときに、前記第１ロード電流が前記第２ロード電流の半分の量になるように構成されており、
   前記変換部は、前記一方のビット線に流れる前記第１ロード電流を変換して一方のデータバスに第１データバス電流を流すとともに、前記他方のビット線に流れる前記第２ロード電流を変換して他方のデータバスに第２データバス電流を流し、
   前記センスアンプは、前記第１データバス電流に応じた電圧と前記第２データバス電流に応じた電圧との差電圧を増幅して出力する、
   請求項１〜５のいずれか１項に記載の不揮発性記憶装置。
7. 前記ロード電流供給部は、前記一方のビット線に前記所定の第２電圧を印加するための第３ロードスイッチと、前記他方のビット線に前記所定の第２電圧を印加するための第４ロードスイッチと、を備えており、
   前記第３ロードスイッチは、前記第１ロードスイッチが非導通状態のときに、導通状態になって前記所定の第２電圧を前記一方のビット線に印加し、
   前記第４ロードスイッチは、前記第２ロードスイッチが非導通状態のときに、導通状態になって前記所定の第２電圧を前記他方のビット線に印加する、
   請求項６記載の不揮発性記憶装置。
8. 前記メモリセル及び前記ロード電流供給部を含んだメモリコアを複数備えており、
   読み出すデータが記憶されたアドレスの先頭コラムアドレスに応じて、所定のメモリコアを活性化する、
   請求項７記載の不揮発性記憶装置。
9. 前記ビット線はスイッチを備えて、前記メモリセクタと前記読出回路とが前記スイッチを介して接続されており、
   前記スイッチを境に、前記読出回路側の構成素子は、前記メモリセクタ側の構成素子よりも耐圧の低い素子である、
   請求項１〜５のいずれか１項に記載の不揮発性記憶装置。
10. 少なくとも２値を取り得るデータを記憶可能なメモリセルを有するメモリセクタと、前記メモリセルにビット線を介して接続されており、前記メモリセルに記憶された前記データを読み出すための読出回路と、を備えた不揮発性記憶装置から前記メモリセルに記憶されたデータを読み出す方法であって、
    前記読出回路が、
    前記ビット線に、前記メモリセルに記憶されるデータの値により電流値が変化するロード電流を流す段階と、
    前記データを読み出すときにのみ、前記ロード電流を前記ロード電流よりも大きく電流値が変化するデータバス電流に変換する段階と、
    前記データバス電流に応じた電圧を増幅して出力する段階と、を含む、
    不揮発性記憶装置からのデータ読み出し方法。

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