JP2005050423A - 増幅器及びそれを用いた半導体記憶装置 - Google Patents

増幅器及びそれを用いた半導体記憶装置 Download PDF

Info

Publication number
JP2005050423A
JP2005050423A JP2003281117A JP2003281117A JP2005050423A JP 2005050423 A JP2005050423 A JP 2005050423A JP 2003281117 A JP2003281117 A JP 2003281117A JP 2003281117 A JP2003281117 A JP 2003281117A JP 2005050423 A JP2005050423 A JP 2005050423A
Authority
JP
Japan
Prior art keywords
node
electrode
amplifier
power supply
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003281117A
Other languages
English (en)
Other versions
JP4286085B2 (ja
Inventor
Kazuhiko Koyama
和彦 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Oki Micro Design Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Oki Micro Design Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd, Oki Micro Design Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2003281117A priority Critical patent/JP4286085B2/ja
Priority to US10/768,061 priority patent/US6956781B2/en
Publication of JP2005050423A publication Critical patent/JP2005050423A/ja
Application granted granted Critical
Publication of JP4286085B2 publication Critical patent/JP4286085B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/26Sensing or reading circuits; Data output circuits
    • G11C16/28Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Landscapes

  • Dram (AREA)
  • Read Only Memory (AREA)
  • Amplifiers (AREA)

Abstract

【課題】ビットライン間の寄生容量により生じる読み出しアクセス遅延を抑える。
【解決手段】例えば、データ“0”が記憶されたメモリセル11−11を読み出す場合、ワードラインWLnを“H”レベルにすると共に、“H”レベルの信号YnによりNMOS12−1をオン状態にしてメモリセル11−11を選択する。メモリセル11−11では、ドレインがNMOS12−1を介してGNDレベルへ引き下げられ、ソース・ドレイン間に電位差が生じるが、チャネルは形成されずに電流が流れない。ところが、ビットラインBL11・BL21間に寄生容量14が存在するので、ノードAは寄生容量14のカップリング効果によりGNDレベルへ引かれ、ノードAへ充電電流i1が流れる。これと共に、ノードAからNMOS22cを介してGNDへ直流電流i2が流れる。そのため、寄生容量14への充電開始時期が早くなり、読み出し遅延時間Δtを減少できる。
【選択図】 図1

Description

この発明は、増幅器と、それを用いて構成される記憶データの読み出し回路を備えた電気的に書き込み可能な不揮発性メモリ(Erasable Programmable Read Only Memory、以下「EPROM」という。)等の半導体記憶装置に関するものである。
従来、このような分野の技術としては、例えば、次のような文献に記載されるものが有った。
特開2000−331486号公報
この特許文献1では、EPROMの技術が記載されている。このEPROMは、ブロック選択信号で選択される複数のメモリセルブロックを有している。各メモリセルブロックは、並列に配置され、外部アドレス入力によってデコードされる複数のワードラインと、前記複数のワードラインに対して直交する方向に所定間隔隔てて並列に配置された複数の第1のビットラインと、前記各第1のビットラインの近傍にこれらと並行にそれぞれ配置され、アドレス入力によりデコードされる信号に応答して接地電位ノード(以下「GND」という。)にそれぞれ接続される複数の第2のビットラインとを有している。複数のワードラインと、複数の第1のビットライン及び複数の第2のビットラインとの交差箇所には、MOSトランジスタからなるメモリセルがそれぞれマトリクス状に配置されている。各メモリセルのソース、ドレイン及びフローティングゲートの内、ソースが第1のビットラインに接続され、ドレインが第2のビットラインに接続され、フローティングゲートがワードラインに接続されている。
複数のメモリセルブロックの周辺には、データを書き込むための書き込み回路、及びデータを読み出すための読み出し回路等が接続されている。書き込み回路によりメモリセルへデータを書き込む場合、例えば、全メモリセルを消去した後、ワードラインによりメモリセルを選択し、この選択されたメモリセルのソース及びドレイン間に負の高電圧を印加してフローティングゲートに電子を注入することにより、データ“0”の書き込みが行われる。データ“0”のメモリセルは、その後、紫外線やX線等により消去されるまでは電源を切っても、フローティングゲートに電子が注入されている状態を保持する。これに対し、データが書き込まれていないメモリセルは、データ“1”状態である。
読み出し回路によりデータを読み出す場合、例えば、第1のビットラインを高レベル(以下「“H”レベル」という。)に設定すると共に、第2のビットラインを低レベル(以下「“L”レベル」という。)の接地電位に設定し、外部アドレス入力をデコードしてワード線を選択する。データ“0”のメモリセルでは、フローティングゲート側のワードラインが選択されて、第1のビットライン側のソースと第2のビットライン側のドレインとの間に電位差が生じても、メモリセル内にチャネルが形成されずにソース及びドレイン間に電流が流れない。そのため、第1のビットラインの電位が“H”レベルに保持され、これが読み出し回路で反転増幅されて接地電位のデータ“0”が出力される。これに対し、データ“1”のメモリセルでは、読み出し時に、フローティングゲート側のワードラインが選択され、第1のビットライン側のソースと、第2のビットライン側のドレインとの間に電位差が生じれば、メモリセル内にチャネルが形成されて第1のビットライン側のソースと第2のビットライン側のドレインとの間に電流が流れる。そのため、第1のビットラインが“L”レベルの接地電位側に引かれ、これが読み出し回路で反転増幅されて電源電位(以下「VCC」という。)のデータ“1”が出力される。
しかしながら、特許文献1に記載されたような従来のEPROMでは、次のような課題があった。
近年、半導体記憶装置の大容量化により、メモリセルブロックにおけるワードラインや第1及び第2のビットラインの本数が増加し、各々1本当たりの長さも長くなっている傾向にある。又、このように第1及び第2のビットラインが長くなることで、隣接する第1のビットラインと第2のビットラインとの間の配線間容量(即ち、寄生容量)が増大している状況にある。
例えば、“1”メモリセルの読み出し動作から“0”メモリセルの読み出し動作へ移行する場合、“1”メモリセル箇所では、“H”レベルの第1のビットライン側のソースから、接地電位の第2のビットライン側のドレインへと電流が流れており、これが“0”メモリセルへの読み出し動作へ移行すると、この“0”メモリセルでは電流が流れないので、ソース側の第1のビットラインの電位が“H”レベルへ上昇しようとする。ところが、第1と第2のビットライン間に寄生容量が存在するので、この寄生容量のカップリング効果により、一瞬、寄生容量中を電流が流れて第1のビットラインの電位が接地電位側に引かれて降下し、その後、寄生容量が充電されて電流の流れが止まり、第1のビットラインが“H”レベルへ上昇して行く。カップリング効果により第1のビットラインが一瞬、降下すると、この影響が読み出し回路側に伝わり、最終的に読み出し出力側で短時間Δtではあるが、読み出しアクセス遅延という問題が起きている。
このように、第1及び第2のビットライン間の寄生容量の値が無視できない程度に大きくなっている近年、その容量値に比例する読み出しアクセス遅延も無視できない問題となっており、回路構成を複雑化することなく、その問題を解決することが望まれていた。
この発明の第1の目的は、回路構成を複雑化することなく、入力信号のノイズによる増幅動作の遅延を抑えることができる増幅器を提供することにある。
この発明の第2の目的は、集積回路化するときのレイアウト面積の省スペース化に有利な増幅器を提供することにある。
この発明の第3の目的は、入力信号のノイズによる増幅動作の遅延の影響を抑える必要がある種々の半導体装置等に利用できる増幅器を提供することにある。
この発明の第4の目的は、前記増幅器を半導体記憶装置の読み出し回路に設け、ビットライン間の寄生容量により生じる読み出しアクセス遅延を抑えることができる半導体記憶装置を提供することにある。
前記目的を達成するために、第1の発明の増幅器では、選択信号に応答して第1のモードのときには第1の電源電位から第2の電源電位へ遷移し、第2のモードのときには前記第1の電源電位に保持される入力ノードと、前記入力ノードに接続され、制御信号に応答して前記入力ノードの電位を増幅して第1の出力ノードから出力する増幅回路と、前記第1の出力ノードに接続され、前記第1の出力ノードの電位を安定化して第2の出力ノードから出力する定電圧回路とを備えている。
前記増幅回路は、負荷用の第1及び第2のトランジスタと、入力用の第3及び第4のトランジスタとを有している。前記第1のトランジスタは、第1の制御電極と、第1の電源電位ノード又は第2の電源電位ノードに接続された第1の電極と、前記第1の出力ノードに接続された第2の電極とを有している。前記第2のトランジスタは、前記第1の制御電極に接続された第2の制御電極と、前記第1の電源電位ノード又は前記第2の電源電位ノードに接続された第3の電極と、前記第2の制御電極に接続された第4の電極とを有している。前記第3のトランジスタは、前記入力ノードに接続された第3の制御電極と、前記第2の電源電位ノード又は前記第1の電源電位ノードに接続された第5の電極と、前記第1の出力ノードに接続された第6の電極とを有している。前記第4のトランジスタは、前記第1の電源電位と前記第2の電源電位との間の中間電位が印加される第4の制御電極と、前記第2の電源電位ノード又は前記第1の電源電位ノードに接続された第7の電極と、前記第4の電極に接続された第8の電極とを有している。
前記定電圧回路は、第5及び第6のトランジスタと、プルダウン素子とを有している。前記第5のトランジスタは、前記第2の出力ノードに接続された第5の制御電極と、前記第1の電源電位ノードに接続された第9の電極と、前記第5の制御電極に接続された第10の電極とを有している。前記第6のトランジスタは、前記第1の出力ノードに接続された第6の制御電極と、前記入力ノードに接続された第11の電極と、前記第10の電極に接続された第12の電極とを有している。前記プルダウン素子は、前記入力ノードと前記第2の電源電位ノードとの間に接続されている。
第2の発明の増幅器では、第1の発明と同一の入力ノードと、第1の発明と異なる構成の増幅回路及び定電圧回路とを備えている。
この第2の発明において、前記増幅回路は、第1の発明と同様の第1、第2、第3及び第4のトランジスタを有し、更に、前記定電圧回路は、第1の発明と同一の第5のトランジスタ及び第6のトランジスタを有している。そして、第1の発明の定電圧回路中のプルダウン素子に代えて、前記増幅回路における前記第1のトランジスタのディメンジョンを前記第2のトランジスタのディメンジョンに対してn倍(但し、nは1より大きい任意の数)に設定すると共に、前記第3のトランジスタのディメンジョンを前記第4のトランジスタのディメンジョンに対してn倍に設定している。
第3の発明の半導体記憶装置は、第1の発明の増幅器を用いて構成されている。即ち、この第3の発明の半導体記憶装置では、複数のワードラインと、複数の第1のビットラインと、複数の第2のビットラインと、第3のビットラインと、第4のビットラインと、複数の第1のメモリセルと、複数の第2のメモリセルと、第1の発明の増幅器と、リファレンス増幅器と、差動増幅器とを備えている。
前記複数のワードラインは、並行に配置され、外部アドレス入力によってデコードされるラインである。前記複数の第1のビットラインは、前記複数のワードラインに対して直交する方向に所定間隔隔てて並列に配置されている。前記複数の第2のビットラインは、前記各第1のビットラインの近傍にこれらと並行にそれぞれ配置され、アドレス入力によりデコードされる第1の発明の選択信号に応答して第1の発明の第2の電源電位ノードにそれぞれ接続される。前記第3のビットラインは、前記第2のビットラインに対して並行に配置されている。前記第4のビットラインは、前記第3のビットラインの近傍にこれと並行に配置され、前記第2の電源電位ノードに接続されている。前記複数の第1のメモリセルは、前記複数のワードラインと前記複数の第1のビットライン及び前記複数の第2のビットラインとの交差箇所にそれぞれマトリクス状に配置され、第1の電極が前記各第1のビットラインに接続され、第2の電極が前記各第2のビットラインに接続され、フローティングゲートが前記各ワードラインに接続されている。
前記複数の第2のメモリセルは、前記複数のワードラインと前記第3のビットライン及び前記第4のビットラインとの交差箇所にそれぞれ配置され、第1の電極が前記第3のビットラインに接続され、第2の電極が前記第4のビットラインに接続され、フローティングゲートが前記各ワードラインに接続されている。前記第1の発明の増幅器は、前記複数の第1のビットラインの一端に共通に接続されている。前記リファレンス増幅器は、前記第3のビットラインの一端に接続され、第1の発明の制御信号に応答して前記第3のビットラインの一端の電位を増幅して出力ノードへ出力するものであり、第1の発明の増幅回路と同一の回路で構成された増幅回路と、定電圧回路とを有している。前記定電圧回路は、第1の発明の第5のトランジスタのディメンジョンに対して複数倍のディメンジョンを持ったトランジスタと、第1の発明の第6のトランジスタと同一のトランジスタと、第1の発明のプルダウン素子と同一のプルダウン素子とにより構成されている。前記差動増幅器は、前記増幅器の第2の出力ノード及び前記リファレンス増幅器の出力ノードに接続され、前記制御信号に応答して、前記増幅器の第2の出力ノードの電位と前記リファレンス増幅器の出力ノードの電位との差を増幅して読み出し信号として出力するものである。
第4の発明の半導体記憶装置は、第2の発明の増幅器を用いて構成されている。即ち、この第4の発明の半導体記憶装置では、第3の発明と同一の複数のワードライン、複数の第1のビットライン、第3のビットライン、第4のビットライン、複数の第1のメモリセル、複数の第2のメモリセル及び差動増幅器と、第3の発明と異なる複数の第2のビットライン、増幅器及びリファレンス増幅器とを備えている。
前記複数の第2のビットラインは、前記各第1のビットラインの近傍にこれらと並行にそれぞれ配置され、アドレス入力によりデコードされる第2の発明の選択信号に応答して第2の発明の第2の電源電位ノードにそれぞれ接続される。前記増幅器は、前記複数の第1のビットラインの一端に共通に接続された第2の発明の増幅器である。前記リファレンス増幅器は、前記第3のビットラインの一端に接続され、第2の発明の制御信号に応答して前記第3のビットラインの一端の電位を増幅して出力ノードへ出力するものであり、第2の発明の増幅回路と同一の回路で構成された増幅回路と、定電圧回路とを有している。前記定電圧回路は、第2の発明の第5のトランジスタのディメンジョンに対して複数倍のディメンジョンを持ったトランジスタと、第2の発明の第6のトランジスタと同一のトランジスタとにより構成されている。
この発明の増幅器では、トランジスタや抵抗素子等で構成されるプルダウン素子を定電圧回路内に設けたので、第2のモードのときに第1の電源電位に保持される入力ノードが、ノイズの影響によって一瞬、第2の電源電位へ遷移すると、その入力ノードへ流れる電流に加え、該入力ノードからプルダウン素子を介して第2の電源電位ノードへ直流電流が流れ、その入力ノードへの充電開始時期が早くなると共に、定電圧回路の電流供給能力が向上する。そのため、いち早く入力ノードを所望のレベルに復帰することができ、その後の増幅動作の遅延時間を減少させることができる。
この発明の他の増幅器では、増幅回路における第1のトランジスタのディメンジョンを第2のトランジスタのディメンジョンに対してn倍に設定すると共に、第3のトランジスタのディメンジョンを第4のトランジスタのディメンジョンに対してn倍に設定しているで、第2のモードのときに第1の電源電位に保持される入力ノードが、ノイズの影響によって一瞬、第2の電源電位へ遷移すると、中間電位側の第2及び第4のトランジスタを流れる電流量に比べて約n倍の電流が、その入力ノード側の第1及び第3のトランジスタを流れ、その入力ノードへの充電電流量が増え、増幅器の反応速度が向上してその入力ノードへの充電時間が短くなる。そのため、いち早く入力ノードを所望のレベルに復帰することができ、その後の増幅動作の遅延時間を減少させることができる。しかも、プルダウン素子といった素子数を増やす必要がないので、増幅器を形成するためのレイアウト面積の省スペース化に有利である。
この発明の増幅器を用いた半導体記憶装置では、例えば、データ“0”が記憶されたメモリセルの読み出し時において、第1と第2のビットライン間の寄生容量によるカップリング効果を受けて入力ノードへ充電電流が流れると、いち早くその入力ノードを所望のレベルに復帰することができ、その後の読み出し遅延時間を減少させることができる。
この発明の増幅器では、選択信号に応答して第1のモードのときには第1の電源電位から第2の電源電位へ遷移し、第2のモードのときには前記第1の電源電位に保持される入力ノードに、増幅回路と定電圧回路とが接続されている。前記増幅回路は、制御信号に応答して前記入力ノードの電位を増幅して第1の出力ノードから出力する回路であり、負荷用の第1及び第2のトランジスタと入力用の第3及び第4のトランジスタとを有し、カレントミラーによる差動増幅回路で構成されている。前記定電圧回路は、前記第1の出力ノードの電位を安定化して第2の出力ノードから出力する回路であり、第5の制御電極及び第10の電極が前記第2の出力ノードに接続された第5のトランジスタと、第6の制御電極が前記第1の出力ノードに接続された第6のトランジスタとが、前記第1の電源電位ノードと前記入力ノードとの間に直列に接続されている。更に、前記入力ノードと前記第2の電源電位ノードとの間には、プルダウン素子が接続されている。
例えば、第2のモードのときに第1の電源電位に保持される入力ノードが、ノイズの影響によって一瞬、第2の電源電位へ遷移すると、その入力ノードへ流れる電流に加え、該入力ノードからプルダウン素子を介して第2の電源電位ノードへ直流電流が流れ、その入力ノードへの充電開始時期が早くなると共に、定電圧回路の電流供給能力が向上する。そのため、いち早く入力ノードが所望のレベルに復帰し、その後の増幅動作の遅延時間が減少する。
この発明の前記並びにその他の目的と新規な特徴は、次の、好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面はもっぱら解説のためのものであって、この発明の範囲を限定するものではない。
(構成)
図1は、この発明の実施例1を示すEPROMの概略の回路図である。この図1では、ワードラインを選択するためのアドレスデコーダや、データを書き込むための書き込み回路等が省略されている。
このEPROMは、データを格納するメモリセルブロック10を有している。メモリセルブロック10には、このメモリセルブロック10からデータを読み出すための読み出し回路が接続されている。読み出し回路は、メモリセルブロック10から読み出されたデータを増幅する増幅器(以下「実セルアンプ」という。)20と、メモリセルブロック10から読み出された基準データを増幅するリファレンス増幅器(以下「リファレンスアンプ」という。)30と、実セルアンプ20の出力電圧及びリファレンスアンプ30の出力電圧を差動増幅する差動増幅器であるセンスアンプ40とを有している。又、このEPROMには、第1の電源電位(例えば、VCC=4V)と第2の電源電位(例えば、接地電位=0V)との中間電位REF(例えば、2V)を生成するための内部降圧回路50が設けられている。内部降圧回路50は、VCCノードとGNDとの間に直列に接続された2個の分圧抵抗素子51,52により構成され、この分圧抵抗素子51,52の接続点から中間電位REFが出力される。
メモリセルブロック10には、任意の外部アドレス入力によってデコードされる複数本のワードラインWLm,WLn,・・・が並列に配置されている。これらの複数本のワードラインWLm,WLn,・・・に対して直交する方向には、データ伝送用の複数本の第1のビットラインBL11,BL12,・・・が所定間隔隔てて並列に配置されている。各第1のビットラインBL11,BL12,・・・の近傍には、これらと並行に、電位引き下げ用の複数本の第2のビットラインBL21,BL22,・・・がそれぞれ配置されている。更に、第2のビットラインBL21,BL22,・・・に対して並行に、基準データ伝送用の1本の第3のビットラインBL3が配置され、このビットラインBL3の近傍にこれと並行に、電位引き下げ用の1本の第4のビットラインBL4が配置されている。
複数本のワードラインWLm,WLn,・・・と、複数本の第1のビットラインBL11,BL12,・・・及び複数本の第2のビットラインBL21,BL22,・・・との交差箇所には、実セルと呼ばれるデータ格納用の複数個の第1のメモリセル11−11,11−12,11−21,11−22,・・・がそれぞれマトリクス状に配置されている。各メモリセル11−11,11−12,11−21,11−22,・・・は、MOSトランジスタでそれぞれ構成され、この各第1の電極(例えば、ソース)が各第1のビットラインBL11,BL12,・・・に接続され、各第2の電極(例えば、ドレイン)が各第2のビットラインBL21,22,・・・に接続され、各フローティングゲートが各ワードラインWLm,WLn,・・・に接続されている。複数本のワードラインWLm,WLn,・・・と、第3のビットラインBL3及び第4のビットラインBL4との交差箇所には、リファレンスセルと呼ばれる基準データ格納用の複数個の第2のメモリセル11−31,11−32,・・・が配置されている。各メモリセル11−31,11−32,・・・は、MOSトランジスタでそれぞれ構成され、この各第2の電極(例えば、ソース)が第3のビットラインBL3に接続され、各第2の電極(例えば、ドレイン)が第4のビットラインBL4に接続され、各フローティングゲートが各ワードラインWLm,WLn,・・・に接続されている。
各ワードラインWLm,WLn,・・・には、例えば、各ワードライン駆動回路を介してアドレスデコーダが接続されている。任意の外部アドレスはアドレスデコーダでデコードされ、このデコード信号がワードライン駆動回路で駆動され、この駆動信号(例えば、VCC)により複数本のワードラインWLm,WLn,・・・中の1本が選択的に駆動される。各第1のビットラインBL11,BL12及び第3のビットラインBL3の一端には、例えば、これらに対してVCCを供給するためのプルアップ回路が接続されている。各第2のビットラインBL21,BL22,・・・の一端のノードHは、任意の外部アドレス入力によってデコードされる信号Yn,Ym,・・・をゲート入力とするNチャネルMOSトランジスタ(以下「NMOS」という。)12−1,12−2,・・・を介して、GNDに接続されている。各信号Yn,Ym,・・・は、例えば、外部アドレスをデコードするアドレスデコーダの出力信号を各ビットライン駆動回路で駆動することにより生成される。第4のビットラインBL4の一端は、VCCがゲートに印加されて常時オン状態になっているノーマリオンのNMOS13を介して、GNDに接続されている。
EPROMの大容量化によって各ビットラインBL11,BL12,BL21,BL22,・・・,BL3,BL4が長くなると、各第1のビットラインBL11,BL12,・・・と各第2のビットラインBL21,BL22,・・・との間に、寄生容量14が生じると共に、第3のビットラインBL3と第4のビットラインBL4との間に、寄生容量14が生じる。
各第1のビットラインBL11,BL12,・・・の他端は、共通に入力ノードAに接続され、この入力ノードAが実セルアンプ20に接続されている。第3のビットラインBL3の他端は、入力ノードBを介してリファレンスアンプ30に接続されている。
実セルアンプ20は、入力ノードAの電圧を入力するカレントミラーによる増幅回路21と、この増幅回路21の第1の出力ノードCによって制御される定電圧回路22とで構成されている。増幅回路21は、実セルアンプ20を動作可能状態にしたいときに例えばVCCとなる制御信号AEに応答して、入力ノードAの電位を増幅して第1の出力ノードCから出力する回路であり、負荷用の第1のトランジスタ(例えば、PチャネルMOSトランジスタ、これを以下「PMOS」という。)21a、負荷用の第2のトランジスタ(例えば、PMOS)21b、入力用の第3のトランジスタ(例えば、NMOS)21c、入力用の第4のトランジスタ(例えば、NMOS)21d、及び動作オン/オフ用のトランジスタ(例えば、NMOS)21eにより構成されている。
PMOS21aは、第1の制御電極(例えば、ゲート)がPMOS21bの第2の制御電極(例えば、ゲート)に接続され、第1の電極(例えば、ソース)がVCCノードに接続され、第2の電極(例えば、ドレイン)が第1の出力ノードCに接続されている。PMOS21bは、第3の電極(例えば、ソース)がVCCノードに接続され、第4の電極(例えば、ドレイン)がゲートに接続されている。NMOS21cは、第3の制御電極(例えば、ゲート)が入力ノードAに接続され、第5の電極(例えば、ソース)がNMOS21dの第7の電極(例えば、ソース)に接続され、第6の電極(例えば、ドレイン)が第1の出力ノードCに接続されている。NMOS21dは、第4の制御電極(例えば、ゲート)に中間電位REFが入力され、第8の電極(例えば、ドレイン)がPMOS21bのドレイン及びゲートに接続されている。NMOS21c,21dのソースは、共通にNMOS21eのドレインに接続されている。NMOS21eは、ゲートに制御信号AEが入力され、ソースがGNDに接続されている。
定電圧回路22は、第1の出力ノードCの電位を安定化して第2の出力ノードEから出力する回路であり、負荷用の第5のトランジスタ(例えば、PMOS)22a、第6のトランジスタ(例えば、NMOS)22b、及びプルダウン素子(例えば、第7のトランジスタであるNMOS)22cにより構成されている。PMOS22aは、第5の制御電極(例えば、ゲート)が第2の出力ノードEに接続され、第9の電極(例えば、ソース)がVCCノードに接続され、第10の電極(例えば、ドレイン)がゲートに接続されると共に、NMOS22bの第12の電極(例えば、ドレイン)に接続されている。NMOS22bは、第6の制御電極(例えば、ゲート)が第1の出力ノードCに接続され、第11の電極(例えば、ソース)が入力ノードAに接続されている。入力ノードAとGNDとの間には、NMOS22cがダイオード接続されている。即ち、NMOS22cは、第7の制御電極(例えば、ゲート)が第14の電極(例えば、ドレイン)に接続され、第13の電極(例えば、ソース)がGNDに接続され、ドレインが入力ノードAに接続され、高抵抗となるようにトランジスタのゲート長やゲート幅が調整されている。
リファレンスアンプ30は、入力ノードBの電圧を入力するカレントミラーによる増幅回路31と、この増幅回路31の第1の出力ノードDによって制御される定電圧回路32とで構成されている。このリファレンスアンプ30は、実セルアンプ20と比べると、定電圧回路22内の負荷用のPMOS22aに対応する定電圧回路32内の負荷用のPMOS32a−1,32a−2のディメンジョンが複数倍(例えば、2倍)となっていることを除けば、全て同一の素子で構成されている。即ち、増幅回路31は、制御信号AEに応答して入力ノードBの電位を増幅して第1の出力ノードDから出力する回路であり、負荷用のPMOS31a、負荷用のPMOS31b、入力ノードBによりゲート制御される入力用のNMOS31c、中間電位REFによりゲート制御される入力用のNMOS31d、及び制御信号AEによりゲート制御される動作オン/オフ用のNMOS31eにより構成されている。定電圧回路32は、第1の出力ノードDの電位を安定化して第2の出力ノードFから出力する回路であり、負荷用のPMOS32a−1,32a−2、第1の出力ノードDによりゲート制御されるNMOS32b、及びプルダウン素子(例えば、NMOS)32cにより構成されている。
実セルアンプ20の出力ノードE及びリファレンスアンプ30の出力ノードFには、センスアンプ40が接続されている。センスアンプ40は、出力ノードEと出力ノードFの電位を差動増幅して読み出し信号である出力信号OUTを出力する回路であり、カレントミラーによる反転差動増幅回路で構成されている。即ち、センスアンプ40は、出力ノードEによりゲート制御されるPMOS41、出力ノードFによりゲート制御されるPMOS42と、負荷用のNMOS43と、負荷用のNMOS44と、該センスアンプ40を動作可能状態にしたいときに例えばVCCとなる制御信号AEによりゲート制御されるNMOS45と、バッファ46と、出力信号OUTを出力する出力端子47とを有している。VCCにPMOS41及びNMOS43が直列に接続されると共に、該VCCにPMOS42及びNMOS44が直列に接続され、そのNMOS43のゲートとNMOS44のゲート及びドレインとが接続されている。NMOS43のソース及びNMOS44のソースは、NMOS45のドレインに共通に接続され、このNMOS45のソースがGNDに接続されている。PMOS41のドレイン及びNMOS43のドレインには、バッファ46を介して出力端子47が接続されている。
(書き込み動作)
例えば、メモリセル11−11にデータ“0”を書き込む場合、外部アドレス入力によってワードラインWLnがデコードされ、図示しない高電圧発生回路から供給された書き込み用の高電圧VPP (例えば、10V)がそのワードラインWLnに印加される。外部アドレス入力によってデコードされる信号Ynが“L”レベルになってNMOS12−1がオフ状態になり、図示しない書き込み制御回路から供給される制御電圧MCD(例えば、6V)がビットラインBL21に印加される。更に、外部アドレス入力によってデコードされるビットラインBL11に対して、図示しないデータ書き込み回路からデータ“0”(例えば、0V)が入力される。すると、選択されたメモリセル11−11では、コントロールゲートに高電圧VPP(=10V)、ドレインに制御電圧MCD(=6V)、及びソースに0Vがそれぞれ印加されるので、コントロールゲートとソースの間の電圧が10V、且つドレインとソースの間の電圧が6Vになる。これにより、ドレインとソースの間に流れる電子の一部が、その高電界によって加速されてエネルギーを獲得し、ゲート絶縁膜のエネルギー障壁を越えてフローティングゲートに注入され、データ“0”が書き込まれる。
又、例えば、メモリセル11−12にデータ“1”を書き込む場合、外部アドレス入力によってワードラインWLmがデコードされ、図示しない高電圧発生回路から供給された書き込み用の高電圧VPP(=10V)がそのワードラインWLmに印加される。外部アドレス入力によってデコードされる信号Yn(=“L”レベル)によりNMOS12−1がオフ状態になり、図示しない書き込み制御回路から供給される制御電圧MCD(=6V)がビットラインBL21に印加される。更に、外部アドレス入力によってデコードされるビットラインBL11に対して、図示しないデータ書き込み回路からデータ“1”(例えば、VCC−Vtn=3V、但し、VtnはNMOSの閾値電圧)が入力される。すると、選択されたメモリセル11−12では、コントロールゲートに高電圧VPP(=10V)、ドレインに制御電圧MCD(=6V)、及びソースに3Vがそれぞれ印加されるので、コントロールゲートとソースの間の電圧が7V、且つドレインとソースの間の電圧が3Vになる。そのため、ドレインとソースの間に流れる電子のエネルギーが小さく、この電子がフローティングゲートに注入されないので、データ“1”が書き込まれたことになる。
(読み出し動作)
図2は、図1のEPROMの読み出し動作を説明するための電圧波形図であり、横軸は時間、及び縦軸は電圧である。
図1の実セルにおいて、例えば、ワードラインWLnが選択された状態で(WLn=VCC=4V)、時刻Tnを境に信号Ymから信号Ynに切り替わることで、“1”セル(メモリセル11−21)の読み出しから、“0”セル(メモリセル11−11)の読み出しに切り替わるケースについて、(1)NMOS22c,32cを設けないときの読み出し動作と、(2)NMOS22c,32cを設けたときの読み出し動作とを説明する。
ここで、“1”セルは、メモリセル11−21のフローティングゲートに電子が注入されていない状態であり、このメモリセル11−21のゲート(ワードラインWLn)が選択され、ソース・ドレイン間に電位差が生じれば、チャネルが形成されて電流が流れる。但し、一般的に消費電流を抑えるべくメモリセル自体が高抵抗となるように作り込むため、ここで流れる電流は微少である。これに対し、“0”セルは、メモリセル11−11のフローティングゲートに電子が注入されている状態であり、このメモリセル11−11のゲート(ワードラインWLn)が選択され、ソース・ドレイン間に電位差が生じても、チャネルは形成されずに電流が流れない。又、リファレンスセルのメモリセル11−31,11−32,・・・については、全て“1”セルであり、“0”セルは実セルの領域のみ存在する。
(1) NMOS22c,32cを設けないときの読み出し動作
時刻Tn前において、制御信号AEがVCCレベルになり、実セルアンプ20内のNMOS21e、リファレンスアンプ30内のNMOS31e、及びセンスアンプ40内のNMOS45がオン状態になり、これらの実セルアンプ20、リファレンスアンプ30及びセンスアンプ40が動作可能状態になる。
リファレンスセル“1”側では、外部アドレス入力によってワードラインWLnがデコードされ(例えば、WLn=VCC=4V)、メモリセル11−31が選択される。メモリセル11−31では、ドレイン側がビットラインBL4及びNMOS13を介してGNDレベル(=0V)になっているので、ソース・ドレイン間に電位差が生じ、チャネルが形成されて電流が流れる。すると、ビットラインBL3を介して入力ノードBの電位が下がり、リファレンスアンプ30内のNMOS31cのソース・ドレイン間のオン抵抗値が大きくなる。
NMOS31cのオン抵抗値が大きくなると、これを流れる電流が減少しようとするが、カレントミラー効果により、PMOS31b及びNMOS31dに流れる電流値と同じ電流が、PMOS31a及びNMOS31cに流れるので、NMOS31cのドレイン側の出力ノードDの電位が上昇する。出力ノードDの電位が上昇すると、NMOS32bのオン抵抗値が小さくなり、VCC→PMOS32a−1,32a−2→NMOS32b→入力ノードBへ流れる電流値が大きくなり、その入力ノードBの電位が上昇する。そのため、入力ノードBは常時、中間電位REF近傍の電位に保持される。又、定電圧回路32の出力ノードFは、出力ノードBの電位に準じて所定の中間電位に保持される。
実セル側では、外部アドレス入力によってワードラインWLnがデコードされ(WLn=VCC=4V)、外部アドレス入力によってデコードされる信号YmがVCCになってNMOS12−2がオン状態になり、“1”セルであるメモリセル11−21が選択される。メモリセル11−21では、ドレイン(ビットラインBL22)がNMOS12−2を介してGNDレベル(0V)に引かれ、ソース・ドレイン間に電位差が生じるので、チャネルが形成されて電流が流れる。すると、ビットラインBL12を介して入力ノードAの電位が下がり、実セルアンプ20内のNMOS21cのソース・ドレイン間のオン抵抗値が大きくなる。
NMOS21cのオン抵抗値が大きくなると、これを流れる電流が減少しようとするが、カレントミラー効果により、PMOS21b及びNMOS21dに流れる電流値と同じ電流が、PMOS21a及びNMOS21cに流れるので、このNMOS21cのドレイン側の出力ノードCの電位が上昇する。出力ノードCの電位が上昇すると、NMOS22bのオン抵抗値が小さくなり、VCC→PMOS22a→NMOS22b→入力ノードAへ流れる電流値が大きくなり、入力ノードAの電位が上昇する。そのため、入力ノードAは、リファレンスアンプ30側の入力ノードBと同電位となる。定電圧回路22の出力ノードEは、この定電圧回路22内のPMOS22aのディメンジョンが、リファレンスアンプ30内のPMOS32a−1,32a−2のディメンジョンと比べて1/2となっているため、出力ノードFよりも若干低い電位となる。
これらの出力ノードE及び出力ノードFの電位がセンスアンプ40へ入力される。センスアンプ40では、PMOS41,42及びNMOS43,44により、ノードEとノードFの電位差を増幅し、且つ反転させたレベルの電位(例えば、VCC近傍の電位)をノードGから出力する。この出力電圧は、バッファ46によりバッファリングされ、VCCレベルの出力信号OUTが出力端子47から出力される。
時刻Tnになって信号Ymが“H”レベルから“L”レベルへ遷移すると共に、信号Ynが“L”レベルから“H”レベルへ遷移すると、NMOS12−2がオフ状態になると共に、NMOS12−1がオン状態になり、実セル“0”のメモリセル11−11が選択される。メモリセル11−11では、ドレインがビットラインBL21上のノードH及びNMOS12−1を介してGNDレベル(=0V)へ引き下げられ、ソース・ドレイン間に電位差が生じるが、チャネルは形成されずに電流が流れない。ところが、ビットラインBL11とBL21の間に寄生容量14が存在するので、ノードAはノードHのカップリング効果を受けてしまい、寄生容量14を通して電流iが流れ、図2のノードA1波形のように一瞬GNDレベルへ引かれる。この影響がノードE1、及びノードG1と伝わり、最終的に出力信号OUT1では時間Δtだけ読み出しアクセスが遅延する。時間Δtは、寄生容量14の容量値に比例するので、EPROMの大容量化によりビットラインBL11,BL21,・・・が長くなる程、遅延時間が長くなる。
その後、実セルアンプ20の動作により寄生容量14が充電され、入力ノードA1波形が立ち上がり、メモリセル11−11ではチャネルが形成されずに電流が流れないため、ノードAの電位はリファレンスアンプ30側の入力ノードBの電位より若干高い電位となる。そのため、リファレンスアンプ30側の出力ノードFよりも若干高い電圧が、出力ノードEから出力されてセンスアンプ40へ送られる。そして、センスアンプ40において、出力ノードEと出力ノードFの電位差が反転増幅され、GNDレベル近傍の電圧がノードGから出力される。この出力電圧は、バッファ46によりバッファリングされ、GNDレベルの出力信号が出力端子47から出力される。
この読み出し動作では、寄生容量14の存在によって時間Δtだけ読み出しアクセスが遅延するので、この実施例1では、NMOS22c,32cを設けて遅延時間Δtを次のように減少させている。
(2) NMOS22c,32cを設けたときの読み出し動作
図3は、図2の時刻Tnにおける過渡期の電流、電圧波形図であり、横軸は時間、及び縦軸は電流、電圧である。
時刻Tnにおける実セル“0”の読み出し時において、寄生容量14によるカップリング効果を受けた際に、ノードAがNMOS22cの閾値電圧Vtnより高ければ、ノードAから寄生容量14を充電する電流i1に加え、ノードAから高抵抗のNMOS22cを介してGNDへ微少電流i2が流れる。
例えば、図3に示すように、寄生容量14のカップリング効果でノードAの電位が落ち込んだ際、寄生容量14へ流れる電流i,i1は、ピークが約60μAの充電電流であり、NMOS22cを介してGNDへ流れる電流i2は、約15μAの直流電流である。NMOS22cが設けられていない場合、ノードA1波形のようなノードAの電位の落ち込みを増幅回路21が検出し、この検出結果を定電圧回路22に伝えて漸く電流iが流れ始め、寄生容量14を充電して行く。これに対し、高抵抗のNMOS22cが設けられている場合、ノードAには常時流れる電流i2が存在しているので、図3の立ち上がり箇所Jに示すように、充電を開始する時期が電流iよりも早くなる。しかも、ノードAからの電流流出量(i1+i2)が多くなるので、定電圧回路22の電流供給能力が向上し、図3のノードA2波形のようにいち早くノードAが所望のレベルに復帰することができ、その後の読み出し遅延時間Δtも減少させることができる。
なお、NMOS22cやNMOS32cは、中間電位のゲート入力とトランジスタのディメンジョンより高抵抗となっているため、ノードAやノードBの電位は、NMOS22c,32cを設けないときの電位と殆ど変わらない。又、リファレンスアンプ30においてもノードBからNMOS32cを介してGNDへ微少電流が流れるため、NMOS22c,32cを設けないときと同様に、ノードBと“1”セル読み出し時のノードAとは同じ電位となる。
(効果)
この実施例1では、“0”セル読み出し時において寄生容量14のカップリング効果を受けた際に、ノードAの寄生容量14を充電する電流i1に加え、ノードAからNMOS22cを介してGNDへの直流電流i2のパスを設けたので、充電を開始する時期が早くなると共に、実セルアンプ20内の定電圧回路22の電流供給能力が向上する。そのため、いち早くノードAを所望のレベルに復帰することができ、その後の読み出し遅延時間Δtも減少させることができる。
(構成)
図4は、この発明の実施例2を示すEPROM中の実セルアンプ及びリファレンスアンプの回路図である。この図4では、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
この実施例2が実施例1と異なる点は、実施例1の実セルアンプ20及びリファレンスアンプ30に代えて、構成の異なる実セルアンプ20A及びリファレンスアンプ30Aを設けたことである。
実セルアンプ20Aは、実施例1と同様のPMOS21a,21b及びNMOS21c,21d,21eからなる増幅回路21と、実施例1と構成の異なる定電圧回路22Aとを有している。定電圧回路22Aは、実施例1と同様のPMOS22a及びNMOS22bと、実施例1のNMOS22cと置き換えられた高抵抗値の抵抗素子22dとを有している。PMOS22aは、ソースがVCCに接続され、ドレイン及びゲートが第2の出力ノードEに接続されている。NMOS22bは、ドレインがPMOS22aのドレインに接続され、ソースが入力ノードAに接続され、ゲートが増幅回路21の第1の出力ノードCに接続されている。抵抗素子22dは、ノードA及びNMOS22bのソースとGNDとの間に接続されている。
リファレンスアンプ30Aは、実施例1と同様のPMOS31a,31b及びNMOS31c,31d,31eからなる増幅回路31と、実施例1と構成の異なる定電圧回路32Aとを有している。定電圧回路32Aは、実施例1と同様のPMOS32a−1,32a−2及びNMOS32bと、実施例1のNMOS32cと置き換えられた高抵抗値の抵抗素子32dとを有している。PMOS32a−1,32a−2は、ソースがVCCに接続され、ドレイン及びゲートが第2の出力ノードFに接続されている。NMOS32bは、ドレインがPMOS32a−1,32a−2のドレインに接続され、ソースが入力ノードBに接続され、ゲートが増幅回路31の第1の出力ノードDに接続されている。抵抗素子32dは、ノードBびNMOS32bのソースとGNDとの間に接続されている。その他の構成は、実施例1と同様である。
(動作)
書き込み動作は、実施例1と同様である。
読み出し動作では、実施例1とほぼ同様に、実セル“0”の読み出し時において、寄生容量14によるカップリング効果を受けた際に、ノードAから寄生容量14を充電する電流i1に加え、ノードAから高抵抗値の抵抗素子22dを介してGNDへ微少電流i2が流れる。ここで、抵抗素子22dや抵抗素子32dは高抵抗であるため、ノードAやノードBの電位は、抵抗素子22d,32dを設けないときの電位と殆ど変わらない。又、リファレンスアンプ30AにおいてもノードBから抵抗素子32dを介してGNDへ微少電流が流れるため、抵抗素子22d,32dを設けないときと同様に、ノードBと“1”セル読み出し時のノードAとは同じ電位となる。
(効果)
この実施例2では、実施例1と同様に、“0”セル読み出し時において寄生容量14のカップリング効果を受けた際に、ノードAの寄生容量14を充電する電流i1に加え、ノードAから抵抗素子22dを介してGNDへの直流電流i2のパスを設けたので、充電を開始する時期が早くなると共に、実セルアンプ20A内の定電圧回路22Aの電流供給能力が向上する。そのため、いち早くノードAが所望のレベルに復帰することができ、その後の読み出し遅延時間Δtも減少させることができる。
又、実施例1に比べ、ノードAがNMOSの閾値電圧Vtnより低い電位であっても直流電流i2のパスが存在することから、ノードAの電位に因らず遅延時間Δtを減少させることができる。
(構成)
図5は、この発明の実施例3を示すEPROM中の実セルアンプ及びリファレンスアンプの回路図である。この図5では、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
この実施例3が実施例1と異なる点は、実施例1の実セルアンプ20及びリファレンスアンプ30に代えて、構成の異なる実セルアンプ20B及びリファレンスアンプ30Bを設けたことである。
実セルアンプ20Bは、実施例1と異なるディメンジョンのトランジスタからなる増幅回路21Bと、実施例1のNMOS22cが省略されたPMOS22a及びNMOS22bからなる定電圧回路22Bとで構成されている。増幅回路21Bは、実施例1と同様に、第1のトランジスタであるPMOS21f、第2のトランジスタであるPMOS21g、第3のトランジスタであるNMOS21h、第4のトランジスタであるNMOS21i、及び動作オン/オフ用のNMOS21eにより構成されているが、PMOS21fのディメンジョンがPMOS21gのディメンジョンのn倍(但し、nは1より大きい任意の数)となり、NMOS21hのディメンジョンもNMOS21iのディメンジョンのn倍となっている。
ここで、PMOS21fは、ゲートがPMOS21gのゲートに接続され、ソースがVCCノードに接続され、ドレインが第1の出力ノードCに接続されている。PMOS21gは、ソースがVCCノードに接続され、ドレインがゲートに接続されている。NMOS21hは、ゲートが入力ノードAに接続され、ソースがNMOS21iのソースに接続され、ドレインが第1の出力ノードCに接続されている。NMOS21iは、ゲートに中間電位REFが入力され、ドレインがPMOS21gのドレイン及びゲートに接続されている。NMOS21h,21iのソースは、共通にNMOS21eのドレインに接続されている。NMOS21eは、ゲートに制御信号AEが入力され、ソースがGNDに接続されている。
リファレンスアンプ30Bは、実セルアンプ20Bと対応して、実施例1と異なるディメンジョンのトランジスタからなる増幅回路31Bと、実施例1のNMOS32cが省略されたPMOS32a−1,32a−2及びNMOS32bからなる定電圧回路32Bとで構成されている。増幅回路31Bは、実施例1と同様に、第1のトランジスタであるPMOS31f、第2のトランジスタであるPMOS31g、第3のトランジスタであるNMOS31h、第4のトランジスタであるNMOS31i、及び動作オン/オフ用のNMOS31eにより構成されているが、PMOS31fのディメンジョンがPMOS31gのディメンジョンのn倍となり、NMOS31hのディメンジョンもNMOS31iのディメンジョンのn倍となっている。
ここで、PMOS31fは、ゲートがPMOS31gのゲートに接続され、ソースがVCCノードに接続され、ドレインが第1の出力ノードDに接続されている。PMOS31gは、ソースがVCCノードに接続され、ドレインがゲートに接続されている。NMOS31hは、ゲートが入力ノードBに接続され、ソースがNMOS31iのソースに接続され、ドレインが第1の出力ノードDに接続されている。NMOS31iは、ゲートに中間電位REFが入力され、ドレインがPMOS31gのドレイン及びゲートに接続されている。NMOS31h,31iのソースは、共通にNMOS31eのドレインに接続されている。NMOS31eは、ゲートに制御信号AEが入力され、ソースがGNDに接続されている。
(動作)
図6は、図3に対応する図5の時刻Tnにおける過渡期の電流、電圧波形図であり、横軸は時間、及び縦軸は電流、電圧である。
書き込み動作は、実施例1と同様である。
読み出し動作では、実施例1とほぼ同様に、実セル“0”の読み出し時において、寄生容量14によるカップリング効果を受けた際に、ノードAから寄生容量14を充電する電流i3が流れる。
例えば、図6に示すように、寄生容量14のカップリング効果でノードAの電位が落ち込むと、NMOS21hのオン抵抗値が大きくなり、これを流れる電流が減少しようとするが、カレントミラー効果により、PMOS21g及びNMOS21iに流れる電流値に対して約n倍の電流が、PMOS21f及びNMOS21hに流れるので、このNMOS21hのドレイン側の出力ノードCの電位が急速に上昇する。出力ノードCの電位が上昇すると、NMOS22bのオン抵抗値が小さくなり、図6の立ち上がり箇所Kに示すように、VCC→PMOS22a→NMOS22b→入力ノードAへ流れる電流i3が急激に増大し(ピーク約80μA)、短時間で寄生容量14が充電されて行く。そして、ノードAの電位がノードA3波形のように速やかに上昇し、所望のレベルに復帰する。
この実施例3では、PMOS21f及びNMOS21hとPMOS21g及びNMOS21iとのディメンジョン比がn:1(実施例1においてNMOS22cが設けられていないと仮定したときのディメンジョン比1:1)、PMOS31f及びNMOS31hとPMOS31g及びNMOS31iとのディメンジョン比がn:1(実施例1においてNMOS32cが設けられていないと仮定したときのディメンジョン比1:1)に設定されている。そのため、実施例1において、NMOS22cが設けられていないと仮定したときの入力ノードAへ流れる充電電流iは、図6の立ち上がり箇所Kに示すように、ピーク値が約60μAになり、その後、ノードAの電位がノードA1波形のように緩やかに上昇し、所望のレベルに復帰する。これに対し、この実施例3では、充電電流i3のピーク値が充電電流iのピーク値よりも高く、充電時間が短くなるので、実セルアンプ20Bの反応速度が向上し、ノードA3波形のようにいち早くノードAが所望のレベルに復帰することができ、その後の読み出し遅延時間Δtも減少させることができる。
なお、リファレンスアンプ30Bにおいても、ノードB側のPMOS31f及びNMOS31hを流れる電流が、中間電位REF側のPMOS31g及びNMOS31iを流れる電流の約n倍になっているため、実施例1のNMOS22c,32cを設けないときと同様に、ノードBと“1”セル読み出し時のノードAとは同じ電位となる。
(効果)
この実施例3では、実セルアンプ20B内の増幅回路21BにおいてPMOS21f及びNMOS21hとPMOS21g及びNMOS21iとのディメンジョン比をn:1に設定すると共に、リファレンスアンプ30B内の増幅回路31BにおいてPMOS31f及びNMOS31hとPMOS31g及びNMOS31iとのディメンジョン比をn:1に設定したので、ノードA側の電流値が増え、実セルアンプ20Bの反応速度が向上してノードAへの充電時間が短くなる。そのため、“0”セル読み出し時において寄生容量14のカップリング効果を受けた際に、いち早くノードAを所望のレベルに復帰することができ、その後の読み出し遅延時間Δtも減少させることができる。
しかも、実施例1のNMOS22c,32cや実施例2の抵抗素子22d,32dといった素子数を増やす必要がないので、集積回路化するときのレイアウト面積の省スペース化に有利である。
なお、以上説明した実施例1〜3は、あくまでも、この発明の技術内容を明らかにするためのものであって、この発明は上記実施例1〜3にのみ限定して狭義に解釈されるものではなく、この発明の特許請求の範囲に述べる範囲内で、種々変更して実施することができる。その変形例としては、例えば、次の(a)、(b)のようなものがある。
(a) メモリセルブロック10は、図1中の構成に限定されない。
(b) 実セルアンプ20,20A,20B、リファレンスアンプ30,30A,30B、及びセンスアンプ40の構成は、例示したものに限定されず、同様の機能を有するものであれば適用が可能である。
実施例1〜3では、EPROMについて説明したが、この発明はEPROMに限定されず、電気的に一括消去及び書き込み可能な不揮発性メモリ(EEPROM)等の半導体記憶装置にも適用が可能である。又、増幅器として、実施例1〜3ではEPROMの読み出し回路に用いられる実セルアンプ20,20A,20B、及びリファレンスアンプ30,30A,30Bについて説明したが、増幅器を使用する際に、入力信号のノイズによる影響を抑える必要がある種々の半導体装置等にも利用できる。
この発明の実施例1を示すEPROMの概略の回路図である。 図1の動作を示す電圧波形図である。 図2の時刻Tnにおける過渡期の電流、電圧波形図である。 この発明の実施例2を示すEPROM中の実セルアンプ及びリファレンスアンプの回路図である。 この発明の実施例3を示すEPROM中の実セルアンプ及びリファレンスアンプの回路図である。 図3に対応する図5の時刻Tnにおける過渡期の電流、電圧波形図である。
符号の説明
10 メモリセルブロック
11−11,11−12,11−21,11−22,11−31,11−32
メモリセル
14 寄生容量
20,20A,20B 実セルアンプ
30,30A,30B リファレンスアンプ
40 センスアンプ
50 内部降圧回路

Claims (6)

  1. 選択信号に応答して第1のモードのときには第1の電源電位から第2の電源電位へ遷移し、第2のモードのときには前記第1の電源電位に保持される入力ノードと、
    前記入力ノードに接続され、制御信号に応答して前記入力ノードの電位を増幅して第1の出力ノードから出力する増幅回路であって、第1の制御電極、第1の電源電位ノード又は第2の電源電位ノードに接続された第1の電極、及び前記第1の出力ノードに接続された第2の電極を有する負荷用の第1のトランジスタと、前記第1の制御電極に接続された第2の制御電極、前記第1の電源電位ノード又は前記第2の電源電位ノードに接続された第3の電極、及び前記第2の制御電極に接続された第4の電極を有する負荷用の第2のトランジスタと、前記入力ノードに接続された第3の制御電極、前記第2の電源電位ノード又は前記第1の電源電位ノードに接続された第5の電極、及び前記第1の出力ノードに接続された第6の電極を有する入力用の第3のトランジスタと、前記第1の電源電位と前記第2の電源電位との間の中間電位が印加される第4の制御電極、前記第2の電源電位ノード又は前記第1の電源電位ノードに接続された第7の電極、及び前記第4の電極に接続された第8の電極を有する入力用の第4のトランジスタとを有する前記増幅回路と、
    前記第1の出力ノードに接続され、前記第1の出力ノードの電位を安定化して第2の出力ノードから出力する定電圧回路であって、前記第2の出力ノードに接続された第5の制御電極、前記第1の電源電位ノードに接続された第9の電極、及び前記第5の制御電極に接続された第10の電極を有する第5のトランジスタと、前記第1の出力ノードに接続された第6の制御電極、前記入力ノードに接続された第11の電極、及び前記第10の電極に接続された第12の電極を有する第6のトランジスタと、前記入力ノードと前記第2の電源電位ノードとの間に接続されたプルダウン素子とを有する前記定電圧回路と、
    を備えたことを特徴とする増幅器。
  2. 請求項1記載の増幅器において、前記プルダウン素子は、前記入力ノードに接続された第7の制御電極、前記第2の電源電位ノードに接続された第13の電極、及び前記第7の制御電極に接続された第14の電極を有する第7のトランジスタで構成したことを特徴とする増幅器。
  3. 請求項1記載の増幅器において、前記プルダウン素子は、前記入力ノードと前記第2の電源電位ノードとの間に接続された抵抗素子で構成したことを特徴とする増幅器。
  4. 選択信号に応答して第1のモードのときには第1の電源電位から第2の電源電位へ遷移し、第2のモードのときには前記第1の電源電位に保持される入力ノードと、
    前記入力ノードに接続され、制御信号に応答して前記入力ノードの電位を増幅して第1の出力ノードから出力する増幅回路であって、第1の制御電極、第1の電源電位ノード又は第2の電源電位ノードに接続された第1の電極、及び前記第1の出力ノードに接続された第2の電極を有する負荷用の第1のトランジスタと、前記第1の制御電極に接続された第2の制御電極、前記第1の電源電位ノード又は前記第2の電源電位ノードに接続された第3の電極、及び前記第2の制御電極に接続された第4の電極を有する負荷用の第2のトランジスタと、前記入力ノードに接続された第3の制御電極、前記第2の電源電位ノード又は前記第1の電源電位ノードに接続された第5の電極、及び前記第1の出力ノードに接続された第6の電極を有する入力用の第3のトランジスタと、前記第1の電源電位と前記第2の電源電位との間の中間電位が印加される第4の制御電極、前記第2の電源電位ノード又は前記第1の電源電位ノードに接続された第7の電極、及び前記第4の電極に接続された第8の電極を有する入力用の第4のトランジスタとを有する前記増幅回路と、
    前記第1の出力ノードに接続され、前記第1の出力ノードの電位を安定化して第2の出力ノードから出力する定電圧回路であって、前記第2の出力ノードに接続された第5の制御電極、前記第1の電源電位ノードに接続された第9の電極、及び前記第5の制御電極に接続された第10の電極を有する第5のトランジスタと、前記第1の出力ノードに接続された第6の制御電極、前記入力ノードに接続された第11の電極、及び前記第10の電極に接続された第12の電極を有する第6のトランジスタとを有する前記定電圧回路と、
    を備え、前記第1のトランジスタのディメンジョンを前記第2のトランジスタのディメンジョンに対してn倍(但し、nは1より大きい任意の数)に設定し、前記第3のトランジスタのディメンジョンを前記第4のトランジスタのディメンジョンに対してn倍に設定したことを特徴とする増幅器。
  5. 請求項1記載の増幅器を用いた半導体記憶装置であって、
    並行に配置され、外部アドレス入力によってデコードされる複数のワードラインと、
    前記複数のワードラインに対して直交する方向に所定間隔隔てて並列に配置された複数の第1のビットラインと、
    前記各第1のビットラインの近傍にこれらと並行にそれぞれ配置され、アドレス入力によりデコードされる請求項1記載の選択信号に応答して請求項1記載の第2の電源電位ノードにそれぞれ接続される複数の第2のビットラインと、
    前記第2のビットラインに対して並行に配置された第3のビットラインと、
    前記第3のビットラインの近傍にこれと並行に配置され、前記第2の電源電位ノードに接続された第4のビットラインと、
    前記複数のワードラインと前記複数の第1のビットライン及び前記複数の第2のビットラインとの交差箇所にそれぞれマトリクス状に配置され、第1の電極が前記各第1のビットラインに接続され、第2の電極が前記各第2のビットラインに接続され、フローティングゲートが前記各ワードラインに接続された複数の第1のメモリセルと、
    前記複数のワードラインと前記第3のビットライン及び前記第4のビットラインとの交差箇所にそれぞれ配置され、第1の電極が前記第3のビットラインに接続され、第2の電極が前記第4のビットラインに接続され、フローティングゲートが前記各ワードラインに接続された複数の第2のメモリセルと、
    前記複数の第1のビットラインの一端に共通に接続された請求項1記載の増幅器と、
    前記第3のビットラインの一端に接続され、請求項1記載の制御信号に応答して前記第3のビットラインの一端の電位を増幅して出力ノードへ出力するリファレンス増幅器であって、請求項1記載の増幅回路と同一の回路で構成された増幅回路と、請求項1記載の第5のトランジスタのディメンジョンに対して複数倍のディメンジョンを持ったトランジスタ、請求項1記載の第6のトランジスタと同一のトランジスタ、及び請求項1記載のプルダウン素子と同一のプルダウン素子により構成された定電圧回路とを有する前記リファレンス増幅器と、
    前記増幅器の第2の出力ノード及び前記リファレンス増幅器の出力ノードに接続され、前記制御信号に応答して、前記増幅器の第2の出力ノードの電位と前記リファレンス増幅器の出力ノードの電位との差を増幅して読み出し信号として出力する差動増幅器と、
    を備えたことを特徴とする半導体記憶装置。
  6. 請求項4記載の増幅器を用いた半導体記憶装置であって、
    並行に配置され、外部アドレス入力によってデコードされる複数のワードラインと、
    前記複数のワードラインに対して直交する方向に所定間隔隔てて並列に配置された複数の第1のビットラインと、
    前記各第1のビットラインの近傍にこれらと並行にそれぞれ配置され、アドレス入力によりデコードされる請求項4記載の選択信号に応答して請求項4記載の第2の電源電位ノードにそれぞれ接続される複数の第2のビットラインと、
    前記第2のビットラインに対して並行に配置された第3のビットラインと、
    前記第3のビットラインの近傍にこれと並行に配置され、前記第2の電源電位ノードに接続された第4のビットラインと、
    前記複数のワードラインと前記複数の第1のビットライン及び前記複数の第2のビットラインとの交差箇所にそれぞれマトリクス状に配置され、第1の電極が前記各第1のビットラインに接続され、第2の電極が前記各第2のビットラインに接続され、フローティングゲートが前記各ワードラインに接続された複数の第1のメモリセルと、
    前記複数のワードラインと前記第3のビットライン及び前記第4のビットラインとの交差箇所にそれぞれ配置され、第1の電極が前記第3のビットラインに接続され、第2の電極が前記第4のビットラインに接続され、フローティングゲートが前記各ワードラインに接続された複数の第2のメモリセルと、
    前記複数の第1のビットラインの一端に共通に接続された請求項4記載の増幅器と、
    前記第3のビットラインの一端に接続され、請求項4記載の制御信号に応答して前記第3のビットラインの一端の電位を増幅して出力ノードへ出力するリファレンス増幅器であって、請求項4記載の増幅回路と同一の回路で構成された増幅回路と、請求項4記載の第5のトランジスタのディメンジョンに対して複数倍のディメンジョンを持ったトランジスタ、及び請求項4記載の第6のトランジスタと同一のトランジスタにより構成された定電圧回路とを有する前記リファレンス増幅器と、
    前記増幅器の第2の出力ノード及び前記リファレンス増幅器の出力ノードに接続され、前記制御信号に応答して、前記増幅器の第2の出力ノードの電位と前記リファレンス増幅器の出力ノードの電位との差を増幅して読み出し信号として出力する差動増幅器と、
    を備えたことを特徴とする半導体記憶装置。
JP2003281117A 2003-07-28 2003-07-28 増幅器及びそれを用いた半導体記憶装置 Expired - Fee Related JP4286085B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003281117A JP4286085B2 (ja) 2003-07-28 2003-07-28 増幅器及びそれを用いた半導体記憶装置
US10/768,061 US6956781B2 (en) 2003-07-28 2004-02-02 Amplifier and semiconductor storage device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003281117A JP4286085B2 (ja) 2003-07-28 2003-07-28 増幅器及びそれを用いた半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2005050423A true JP2005050423A (ja) 2005-02-24
JP4286085B2 JP4286085B2 (ja) 2009-06-24

Family

ID=34100920

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003281117A Expired - Fee Related JP4286085B2 (ja) 2003-07-28 2003-07-28 増幅器及びそれを用いた半導体記憶装置

Country Status (2)

Country Link
US (1) US6956781B2 (ja)
JP (1) JP4286085B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7518925B2 (en) 2006-08-17 2009-04-14 Oki Semiconductor Co., Ltd. Nonvolatile semiconductor memory
JP2012009100A (ja) * 2010-06-23 2012-01-12 Lapis Semiconductor Co Ltd 不揮発性記憶装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2233926A3 (en) * 2003-04-01 2011-01-12 The Johns Hopkins University Breast Endothelial Cell Expression Patterns
US7102932B2 (en) * 2004-08-27 2006-09-05 Micron Technology, Inc. Input and output buffers having symmetrical operating characteristics and immunity from voltage variations
JP4874637B2 (ja) * 2005-11-30 2012-02-15 ラピスセミコンダクタ株式会社 不揮発性記憶装置およびその読出し方法
US7729188B2 (en) * 2008-02-11 2010-06-01 International Business Machines Corporation Method and circuit for implementing enhanced eFuse sense circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
JP3519547B2 (ja) * 1996-06-24 2004-04-19 株式会社東芝 中間電圧発生回路及びこれを有する不揮発性半導体メモリ
JP4046382B2 (ja) * 1997-03-27 2008-02-13 株式会社ルネサステクノロジ 半導体集積回路装置
JP3497770B2 (ja) 1999-05-20 2004-02-16 株式会社 沖マイクロデザイン 半導体記憶装置
US6411549B1 (en) * 2000-06-21 2002-06-25 Atmel Corporation Reference cell for high speed sensing in non-volatile memories

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7518925B2 (en) 2006-08-17 2009-04-14 Oki Semiconductor Co., Ltd. Nonvolatile semiconductor memory
JP2012009100A (ja) * 2010-06-23 2012-01-12 Lapis Semiconductor Co Ltd 不揮発性記憶装置

Also Published As

Publication number Publication date
US20050024966A1 (en) 2005-02-03
US6956781B2 (en) 2005-10-18
JP4286085B2 (ja) 2009-06-24

Similar Documents

Publication Publication Date Title
KR100458412B1 (ko) 전압 레벨을 변환하는 레벨 시프터 및 상기 레벨 시프터를구비한 반도체 기억 장치
US6370063B2 (en) Word line driver having a divided bias line in a non-volatile memory device and method for driving word lines
JP3152762B2 (ja) 不揮発性半導体記憶装置
US6734719B2 (en) Constant voltage generation circuit and semiconductor memory device
EP4030433A1 (en) Asymmetrical sensing amplifier and related method for flash memory devices
JP2000195284A (ja) ラッチ型レベルシフト回路
TWI691971B (zh) 組態用於存取快閃記憶體單元之陣列行及列的方法與設備
KR930001654B1 (ko) 반도체 메모리 집적회로
KR900001774B1 (ko) 바이어스 전압 발생기를 포함하는 반도체 메모리 회로
JP4286085B2 (ja) 増幅器及びそれを用いた半導体記憶装置
JP3583052B2 (ja) 半導体記憶装置
JP2010198731A (ja) 半導体記憶装置
JP2007334925A (ja) 不揮発性半導体記憶装置
JP2001160295A (ja) 半導体集積回路
US6873554B1 (en) Semiconductor memory device
TWI482431B (zh) 準位轉換電路
TWI489481B (zh) 具有二階段位元線預充電的記憶體陣列
JP2007058973A (ja) 半導体集積回路
JPH11306777A (ja) センスアンプ
JPWO2007125590A1 (ja) 半導体装置およびその制御方法
JP4615297B2 (ja) 半導体記憶装置
JP2595084B2 (ja) 半導体記憶装置
KR101201887B1 (ko) 데이터 라인 제어회로 및 이를 구비한 반도체 메모리 장치
JP2007058972A (ja) 半導体集積回路
JPH04252497A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080916

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081113

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090224

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090324

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120403

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees