JP2005050423A - 増幅器及びそれを用いた半導体記憶装置 - Google Patents

Abstract

【課題】ビットライン間の寄生容量により生じる読み出しアクセス遅延を抑える。
【解決手段】例えば、データ“０”が記憶されたメモリセル１１−１１を読み出す場合、ワードラインＷＬｎを“Ｈ”レベルにすると共に、“Ｈ”レベルの信号ＹｎによりＮＭＯＳ１２−１をオン状態にしてメモリセル１１−１１を選択する。メモリセル１１−１１では、ドレインがＮＭＯＳ１２−１を介してＧＮＤレベルへ引き下げられ、ソース・ドレイン間に電位差が生じるが、チャネルは形成されずに電流が流れない。ところが、ビットラインＢＬ１１・ＢＬ２１間に寄生容量１４が存在するので、ノードＡは寄生容量１４のカップリング効果によりＧＮＤレベルへ引かれ、ノードＡへ充電電流ｉ１が流れる。これと共に、ノードＡからＮＭＯＳ２２ｃを介してＧＮＤへ直流電流ｉ２が流れる。そのため、寄生容量１４への充電開始時期が早くなり、読み出し遅延時間Δｔを減少できる。
【選択図】 図１

Description

この発明は、増幅器と、それを用いて構成される記憶データの読み出し回路を備えた電気的に書き込み可能な不揮発性メモリ（Erasable Programmable Read Only Memory、以下「ＥＰＲＯＭ」という。）等の半導体記憶装置に関するものである。

従来、このような分野の技術としては、例えば、次のような文献に記載されるものが有った。

特開２０００−３３１４８６号公報

この特許文献１では、ＥＰＲＯＭの技術が記載されている。このＥＰＲＯＭは、ブロック選択信号で選択される複数のメモリセルブロックを有している。各メモリセルブロックは、並列に配置され、外部アドレス入力によってデコードされる複数のワードラインと、前記複数のワードラインに対して直交する方向に所定間隔隔てて並列に配置された複数の第１のビットラインと、前記各第１のビットラインの近傍にこれらと並行にそれぞれ配置され、アドレス入力によりデコードされる信号に応答して接地電位ノード（以下「ＧＮＤ」という。）にそれぞれ接続される複数の第２のビットラインとを有している。複数のワードラインと、複数の第１のビットライン及び複数の第２のビットラインとの交差箇所には、ＭＯＳトランジスタからなるメモリセルがそれぞれマトリクス状に配置されている。各メモリセルのソース、ドレイン及びフローティングゲートの内、ソースが第１のビットラインに接続され、ドレインが第２のビットラインに接続され、フローティングゲートがワードラインに接続されている。

複数のメモリセルブロックの周辺には、データを書き込むための書き込み回路、及びデータを読み出すための読み出し回路等が接続されている。書き込み回路によりメモリセルへデータを書き込む場合、例えば、全メモリセルを消去した後、ワードラインによりメモリセルを選択し、この選択されたメモリセルのソース及びドレイン間に負の高電圧を印加してフローティングゲートに電子を注入することにより、データ“０”の書き込みが行われる。データ“０”のメモリセルは、その後、紫外線やＸ線等により消去されるまでは電源を切っても、フローティングゲートに電子が注入されている状態を保持する。これに対し、データが書き込まれていないメモリセルは、データ“１”状態である。

読み出し回路によりデータを読み出す場合、例えば、第１のビットラインを高レベル（以下「“Ｈ”レベル」という。）に設定すると共に、第２のビットラインを低レベル（以下「“Ｌ”レベル」という。）の接地電位に設定し、外部アドレス入力をデコードしてワード線を選択する。データ“０”のメモリセルでは、フローティングゲート側のワードラインが選択されて、第１のビットライン側のソースと第２のビットライン側のドレインとの間に電位差が生じても、メモリセル内にチャネルが形成されずにソース及びドレイン間に電流が流れない。そのため、第１のビットラインの電位が“Ｈ”レベルに保持され、これが読み出し回路で反転増幅されて接地電位のデータ“０”が出力される。これに対し、データ“１”のメモリセルでは、読み出し時に、フローティングゲート側のワードラインが選択され、第１のビットライン側のソースと、第２のビットライン側のドレインとの間に電位差が生じれば、メモリセル内にチャネルが形成されて第１のビットライン側のソースと第２のビットライン側のドレインとの間に電流が流れる。そのため、第１のビットラインが“Ｌ”レベルの接地電位側に引かれ、これが読み出し回路で反転増幅されて電源電位（以下「ＶＣＣ」という。）のデータ“１”が出力される。

しかしながら、特許文献１に記載されたような従来のＥＰＲＯＭでは、次のような課題があった。

近年、半導体記憶装置の大容量化により、メモリセルブロックにおけるワードラインや第１及び第２のビットラインの本数が増加し、各々１本当たりの長さも長くなっている傾向にある。又、このように第１及び第２のビットラインが長くなることで、隣接する第１のビットラインと第２のビットラインとの間の配線間容量（即ち、寄生容量）が増大している状況にある。

例えば、“１”メモリセルの読み出し動作から“０”メモリセルの読み出し動作へ移行する場合、“１”メモリセル箇所では、“Ｈ”レベルの第１のビットライン側のソースから、接地電位の第２のビットライン側のドレインへと電流が流れており、これが“０”メモリセルへの読み出し動作へ移行すると、この“０”メモリセルでは電流が流れないので、ソース側の第１のビットラインの電位が“Ｈ”レベルへ上昇しようとする。ところが、第１と第２のビットライン間に寄生容量が存在するので、この寄生容量のカップリング効果により、一瞬、寄生容量中を電流が流れて第１のビットラインの電位が接地電位側に引かれて降下し、その後、寄生容量が充電されて電流の流れが止まり、第１のビットラインが“Ｈ”レベルへ上昇して行く。カップリング効果により第１のビットラインが一瞬、降下すると、この影響が読み出し回路側に伝わり、最終的に読み出し出力側で短時間Δｔではあるが、読み出しアクセス遅延という問題が起きている。

このように、第１及び第２のビットライン間の寄生容量の値が無視できない程度に大きくなっている近年、その容量値に比例する読み出しアクセス遅延も無視できない問題となっており、回路構成を複雑化することなく、その問題を解決することが望まれていた。

この発明の第１の目的は、回路構成を複雑化することなく、入力信号のノイズによる増幅動作の遅延を抑えることができる増幅器を提供することにある。

この発明の第２の目的は、集積回路化するときのレイアウト面積の省スペース化に有利な増幅器を提供することにある。

この発明の第３の目的は、入力信号のノイズによる増幅動作の遅延の影響を抑える必要がある種々の半導体装置等に利用できる増幅器を提供することにある。

この発明の第４の目的は、前記増幅器を半導体記憶装置の読み出し回路に設け、ビットライン間の寄生容量により生じる読み出しアクセス遅延を抑えることができる半導体記憶装置を提供することにある。

前記目的を達成するために、第１の発明の増幅器では、選択信号に応答して第１のモードのときには第１の電源電位から第２の電源電位へ遷移し、第２のモードのときには前記第１の電源電位に保持される入力ノードと、前記入力ノードに接続され、制御信号に応答して前記入力ノードの電位を増幅して第１の出力ノードから出力する増幅回路と、前記第１の出力ノードに接続され、前記第１の出力ノードの電位を安定化して第２の出力ノードから出力する定電圧回路とを備えている。

前記増幅回路は、負荷用の第１及び第２のトランジスタと、入力用の第３及び第４のトランジスタとを有している。前記第１のトランジスタは、第１の制御電極と、第１の電源電位ノード又は第２の電源電位ノードに接続された第１の電極と、前記第１の出力ノードに接続された第２の電極とを有している。前記第２のトランジスタは、前記第１の制御電極に接続された第２の制御電極と、前記第１の電源電位ノード又は前記第２の電源電位ノードに接続された第３の電極と、前記第２の制御電極に接続された第４の電極とを有している。前記第３のトランジスタは、前記入力ノードに接続された第３の制御電極と、前記第２の電源電位ノード又は前記第１の電源電位ノードに接続された第５の電極と、前記第１の出力ノードに接続された第６の電極とを有している。前記第４のトランジスタは、前記第１の電源電位と前記第２の電源電位との間の中間電位が印加される第４の制御電極と、前記第２の電源電位ノード又は前記第１の電源電位ノードに接続された第７の電極と、前記第４の電極に接続された第８の電極とを有している。

前記定電圧回路は、第５及び第６のトランジスタと、プルダウン素子とを有している。前記第５のトランジスタは、前記第２の出力ノードに接続された第５の制御電極と、前記第１の電源電位ノードに接続された第９の電極と、前記第５の制御電極に接続された第１０の電極とを有している。前記第６のトランジスタは、前記第１の出力ノードに接続された第６の制御電極と、前記入力ノードに接続された第１１の電極と、前記第１０の電極に接続された第１２の電極とを有している。前記プルダウン素子は、前記入力ノードと前記第２の電源電位ノードとの間に接続されている。

第２の発明の増幅器では、第１の発明と同一の入力ノードと、第１の発明と異なる構成の増幅回路及び定電圧回路とを備えている。

この第２の発明において、前記増幅回路は、第１の発明と同様の第１、第２、第３及び第４のトランジスタを有し、更に、前記定電圧回路は、第１の発明と同一の第５のトランジスタ及び第６のトランジスタを有している。そして、第１の発明の定電圧回路中のプルダウン素子に代えて、前記増幅回路における前記第１のトランジスタのディメンジョンを前記第２のトランジスタのディメンジョンに対してｎ倍（但し、ｎは１より大きい任意の数）に設定すると共に、前記第３のトランジスタのディメンジョンを前記第４のトランジスタのディメンジョンに対してｎ倍に設定している。

第３の発明の半導体記憶装置は、第１の発明の増幅器を用いて構成されている。即ち、この第３の発明の半導体記憶装置では、複数のワードラインと、複数の第１のビットラインと、複数の第２のビットラインと、第３のビットラインと、第４のビットラインと、複数の第１のメモリセルと、複数の第２のメモリセルと、第１の発明の増幅器と、リファレンス増幅器と、差動増幅器とを備えている。

前記複数のワードラインは、並行に配置され、外部アドレス入力によってデコードされるラインである。前記複数の第１のビットラインは、前記複数のワードラインに対して直交する方向に所定間隔隔てて並列に配置されている。前記複数の第２のビットラインは、前記各第１のビットラインの近傍にこれらと並行にそれぞれ配置され、アドレス入力によりデコードされる第１の発明の選択信号に応答して第１の発明の第２の電源電位ノードにそれぞれ接続される。前記第３のビットラインは、前記第２のビットラインに対して並行に配置されている。前記第４のビットラインは、前記第３のビットラインの近傍にこれと並行に配置され、前記第２の電源電位ノードに接続されている。前記複数の第１のメモリセルは、前記複数のワードラインと前記複数の第１のビットライン及び前記複数の第２のビットラインとの交差箇所にそれぞれマトリクス状に配置され、第１の電極が前記各第１のビットラインに接続され、第２の電極が前記各第２のビットラインに接続され、フローティングゲートが前記各ワードラインに接続されている。

前記複数の第２のメモリセルは、前記複数のワードラインと前記第３のビットライン及び前記第４のビットラインとの交差箇所にそれぞれ配置され、第１の電極が前記第３のビットラインに接続され、第２の電極が前記第４のビットラインに接続され、フローティングゲートが前記各ワードラインに接続されている。前記第１の発明の増幅器は、前記複数の第１のビットラインの一端に共通に接続されている。前記リファレンス増幅器は、前記第３のビットラインの一端に接続され、第１の発明の制御信号に応答して前記第３のビットラインの一端の電位を増幅して出力ノードへ出力するものであり、第１の発明の増幅回路と同一の回路で構成された増幅回路と、定電圧回路とを有している。前記定電圧回路は、第１の発明の第５のトランジスタのディメンジョンに対して複数倍のディメンジョンを持ったトランジスタと、第１の発明の第６のトランジスタと同一のトランジスタと、第１の発明のプルダウン素子と同一のプルダウン素子とにより構成されている。前記差動増幅器は、前記増幅器の第２の出力ノード及び前記リファレンス増幅器の出力ノードに接続され、前記制御信号に応答して、前記増幅器の第２の出力ノードの電位と前記リファレンス増幅器の出力ノードの電位との差を増幅して読み出し信号として出力するものである。

第４の発明の半導体記憶装置は、第２の発明の増幅器を用いて構成されている。即ち、この第４の発明の半導体記憶装置では、第３の発明と同一の複数のワードライン、複数の第１のビットライン、第３のビットライン、第４のビットライン、複数の第１のメモリセル、複数の第２のメモリセル及び差動増幅器と、第３の発明と異なる複数の第２のビットライン、増幅器及びリファレンス増幅器とを備えている。

前記複数の第２のビットラインは、前記各第１のビットラインの近傍にこれらと並行にそれぞれ配置され、アドレス入力によりデコードされる第２の発明の選択信号に応答して第２の発明の第２の電源電位ノードにそれぞれ接続される。前記増幅器は、前記複数の第１のビットラインの一端に共通に接続された第２の発明の増幅器である。前記リファレンス増幅器は、前記第３のビットラインの一端に接続され、第２の発明の制御信号に応答して前記第３のビットラインの一端の電位を増幅して出力ノードへ出力するものであり、第２の発明の増幅回路と同一の回路で構成された増幅回路と、定電圧回路とを有している。前記定電圧回路は、第２の発明の第５のトランジスタのディメンジョンに対して複数倍のディメンジョンを持ったトランジスタと、第２の発明の第６のトランジスタと同一のトランジスタとにより構成されている。

この発明の増幅器では、トランジスタや抵抗素子等で構成されるプルダウン素子を定電圧回路内に設けたので、第２のモードのときに第１の電源電位に保持される入力ノードが、ノイズの影響によって一瞬、第２の電源電位へ遷移すると、その入力ノードへ流れる電流に加え、該入力ノードからプルダウン素子を介して第２の電源電位ノードへ直流電流が流れ、その入力ノードへの充電開始時期が早くなると共に、定電圧回路の電流供給能力が向上する。そのため、いち早く入力ノードを所望のレベルに復帰することができ、その後の増幅動作の遅延時間を減少させることができる。

この発明の他の増幅器では、増幅回路における第１のトランジスタのディメンジョンを第２のトランジスタのディメンジョンに対してｎ倍に設定すると共に、第３のトランジスタのディメンジョンを第４のトランジスタのディメンジョンに対してｎ倍に設定しているで、第２のモードのときに第１の電源電位に保持される入力ノードが、ノイズの影響によって一瞬、第２の電源電位へ遷移すると、中間電位側の第２及び第４のトランジスタを流れる電流量に比べて約ｎ倍の電流が、その入力ノード側の第１及び第３のトランジスタを流れ、その入力ノードへの充電電流量が増え、増幅器の反応速度が向上してその入力ノードへの充電時間が短くなる。そのため、いち早く入力ノードを所望のレベルに復帰することができ、その後の増幅動作の遅延時間を減少させることができる。しかも、プルダウン素子といった素子数を増やす必要がないので、増幅器を形成するためのレイアウト面積の省スペース化に有利である。

この発明の増幅器を用いた半導体記憶装置では、例えば、データ“０”が記憶されたメモリセルの読み出し時において、第１と第２のビットライン間の寄生容量によるカップリング効果を受けて入力ノードへ充電電流が流れると、いち早くその入力ノードを所望のレベルに復帰することができ、その後の読み出し遅延時間を減少させることができる。

この発明の増幅器では、選択信号に応答して第１のモードのときには第１の電源電位から第２の電源電位へ遷移し、第２のモードのときには前記第１の電源電位に保持される入力ノードに、増幅回路と定電圧回路とが接続されている。前記増幅回路は、制御信号に応答して前記入力ノードの電位を増幅して第１の出力ノードから出力する回路であり、負荷用の第１及び第２のトランジスタと入力用の第３及び第４のトランジスタとを有し、カレントミラーによる差動増幅回路で構成されている。前記定電圧回路は、前記第１の出力ノードの電位を安定化して第２の出力ノードから出力する回路であり、第５の制御電極及び第１０の電極が前記第２の出力ノードに接続された第５のトランジスタと、第６の制御電極が前記第１の出力ノードに接続された第６のトランジスタとが、前記第１の電源電位ノードと前記入力ノードとの間に直列に接続されている。更に、前記入力ノードと前記第２の電源電位ノードとの間には、プルダウン素子が接続されている。

例えば、第２のモードのときに第１の電源電位に保持される入力ノードが、ノイズの影響によって一瞬、第２の電源電位へ遷移すると、その入力ノードへ流れる電流に加え、該入力ノードからプルダウン素子を介して第２の電源電位ノードへ直流電流が流れ、その入力ノードへの充電開始時期が早くなると共に、定電圧回路の電流供給能力が向上する。そのため、いち早く入力ノードが所望のレベルに復帰し、その後の増幅動作の遅延時間が減少する。

この発明の前記並びにその他の目的と新規な特徴は、次の、好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面はもっぱら解説のためのものであって、この発明の範囲を限定するものではない。

（構成）

図１は、この発明の実施例１を示すＥＰＲＯＭの概略の回路図である。この図１では、ワードラインを選択するためのアドレスデコーダや、データを書き込むための書き込み回路等が省略されている。

このＥＰＲＯＭは、データを格納するメモリセルブロック１０を有している。メモリセルブロック１０には、このメモリセルブロック１０からデータを読み出すための読み出し回路が接続されている。読み出し回路は、メモリセルブロック１０から読み出されたデータを増幅する増幅器（以下「実セルアンプ」という。）２０と、メモリセルブロック１０から読み出された基準データを増幅するリファレンス増幅器（以下「リファレンスアンプ」という。）３０と、実セルアンプ２０の出力電圧及びリファレンスアンプ３０の出力電圧を差動増幅する差動増幅器であるセンスアンプ４０とを有している。又、このＥＰＲＯＭには、第１の電源電位（例えば、ＶＣＣ＝４Ｖ）と第２の電源電位（例えば、接地電位＝０Ｖ）との中間電位ＲＥＦ（例えば、２Ｖ）を生成するための内部降圧回路５０が設けられている。内部降圧回路５０は、ＶＣＣノードとＧＮＤとの間に直列に接続された２個の分圧抵抗素子５１，５２により構成され、この分圧抵抗素子５１，５２の接続点から中間電位ＲＥＦが出力される。

メモリセルブロック１０には、任意の外部アドレス入力によってデコードされる複数本のワードラインＷＬｍ，ＷＬｎ，・・・が並列に配置されている。これらの複数本のワードラインＷＬｍ，ＷＬｎ，・・・に対して直交する方向には、データ伝送用の複数本の第１のビットラインＢＬ１１，ＢＬ１２，・・・が所定間隔隔てて並列に配置されている。各第１のビットラインＢＬ１１，ＢＬ１２，・・・の近傍には、これらと並行に、電位引き下げ用の複数本の第２のビットラインＢＬ２１，ＢＬ２２，・・・がそれぞれ配置されている。更に、第２のビットラインＢＬ２１，ＢＬ２２，・・・に対して並行に、基準データ伝送用の１本の第３のビットラインＢＬ３が配置され、このビットラインＢＬ３の近傍にこれと並行に、電位引き下げ用の１本の第４のビットラインＢＬ４が配置されている。

複数本のワードラインＷＬｍ，ＷＬｎ，・・・と、複数本の第１のビットラインＢＬ１１，ＢＬ１２，・・・及び複数本の第２のビットラインＢＬ２１，ＢＬ２２，・・・との交差箇所には、実セルと呼ばれるデータ格納用の複数個の第１のメモリセル１１−１１，１１−１２，１１−２１，１１−２２，・・・がそれぞれマトリクス状に配置されている。各メモリセル１１−１１，１１−１２，１１−２１，１１−２２，・・・は、ＭＯＳトランジスタでそれぞれ構成され、この各第１の電極（例えば、ソース）が各第１のビットラインＢＬ１１，ＢＬ１２，・・・に接続され、各第２の電極（例えば、ドレイン）が各第２のビットラインＢＬ２１，２２，・・・に接続され、各フローティングゲートが各ワードラインＷＬｍ，ＷＬｎ，・・・に接続されている。複数本のワードラインＷＬｍ，ＷＬｎ，・・・と、第３のビットラインＢＬ３及び第４のビットラインＢＬ４との交差箇所には、リファレンスセルと呼ばれる基準データ格納用の複数個の第２のメモリセル１１−３１，１１−３２，・・・が配置されている。各メモリセル１１−３１，１１−３２，・・・は、ＭＯＳトランジスタでそれぞれ構成され、この各第２の電極（例えば、ソース）が第３のビットラインＢＬ３に接続され、各第２の電極（例えば、ドレイン）が第４のビットラインＢＬ４に接続され、各フローティングゲートが各ワードラインＷＬｍ，ＷＬｎ，・・・に接続されている。

各ワードラインＷＬｍ，ＷＬｎ，・・・には、例えば、各ワードライン駆動回路を介してアドレスデコーダが接続されている。任意の外部アドレスはアドレスデコーダでデコードされ、このデコード信号がワードライン駆動回路で駆動され、この駆動信号（例えば、ＶＣＣ）により複数本のワードラインＷＬｍ，ＷＬｎ，・・・中の１本が選択的に駆動される。各第１のビットラインＢＬ１１，ＢＬ１２及び第３のビットラインＢＬ３の一端には、例えば、これらに対してＶＣＣを供給するためのプルアップ回路が接続されている。各第２のビットラインＢＬ２１，ＢＬ２２，・・・の一端のノードＨは、任意の外部アドレス入力によってデコードされる信号Ｙｎ，Ｙｍ，・・・をゲート入力とするＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１２−１，１２−２，・・・を介して、ＧＮＤに接続されている。各信号Ｙｎ，Ｙｍ，・・・は、例えば、外部アドレスをデコードするアドレスデコーダの出力信号を各ビットライン駆動回路で駆動することにより生成される。第４のビットラインＢＬ４の一端は、ＶＣＣがゲートに印加されて常時オン状態になっているノーマリオンのＮＭＯＳ１３を介して、ＧＮＤに接続されている。

ＥＰＲＯＭの大容量化によって各ビットラインＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２，・・・，ＢＬ３，ＢＬ４が長くなると、各第１のビットラインＢＬ１１，ＢＬ１２，・・・と各第２のビットラインＢＬ２１，ＢＬ２２，・・・との間に、寄生容量１４が生じると共に、第３のビットラインＢＬ３と第４のビットラインＢＬ４との間に、寄生容量１４が生じる。

各第１のビットラインＢＬ１１，ＢＬ１２，・・・の他端は、共通に入力ノードＡに接続され、この入力ノードＡが実セルアンプ２０に接続されている。第３のビットラインＢＬ３の他端は、入力ノードＢを介してリファレンスアンプ３０に接続されている。

実セルアンプ２０は、入力ノードＡの電圧を入力するカレントミラーによる増幅回路２１と、この増幅回路２１の第１の出力ノードＣによって制御される定電圧回路２２とで構成されている。増幅回路２１は、実セルアンプ２０を動作可能状態にしたいときに例えばＶＣＣとなる制御信号ＡＥに応答して、入力ノードＡの電位を増幅して第１の出力ノードＣから出力する回路であり、負荷用の第１のトランジスタ（例えば、ＰチャネルＭＯＳトランジスタ、これを以下「ＰＭＯＳ」という。）２１ａ、負荷用の第２のトランジスタ（例えば、ＰＭＯＳ）２１ｂ、入力用の第３のトランジスタ（例えば、ＮＭＯＳ）２１ｃ、入力用の第４のトランジスタ（例えば、ＮＭＯＳ）２１ｄ、及び動作オン／オフ用のトランジスタ（例えば、ＮＭＯＳ）２１ｅにより構成されている。

ＰＭＯＳ２１ａは、第１の制御電極（例えば、ゲート）がＰＭＯＳ２１ｂの第２の制御電極（例えば、ゲート）に接続され、第１の電極（例えば、ソース）がＶＣＣノードに接続され、第２の電極（例えば、ドレイン）が第１の出力ノードＣに接続されている。ＰＭＯＳ２１ｂは、第３の電極（例えば、ソース）がＶＣＣノードに接続され、第４の電極（例えば、ドレイン）がゲートに接続されている。ＮＭＯＳ２１ｃは、第３の制御電極（例えば、ゲート）が入力ノードＡに接続され、第５の電極（例えば、ソース）がＮＭＯＳ２１ｄの第７の電極（例えば、ソース）に接続され、第６の電極（例えば、ドレイン）が第１の出力ノードＣに接続されている。ＮＭＯＳ２１ｄは、第４の制御電極（例えば、ゲート）に中間電位ＲＥＦが入力され、第８の電極（例えば、ドレイン）がＰＭＯＳ２１ｂのドレイン及びゲートに接続されている。ＮＭＯＳ２１ｃ，２１ｄのソースは、共通にＮＭＯＳ２１ｅのドレインに接続されている。ＮＭＯＳ２１ｅは、ゲートに制御信号ＡＥが入力され、ソースがＧＮＤに接続されている。

定電圧回路２２は、第１の出力ノードＣの電位を安定化して第２の出力ノードＥから出力する回路であり、負荷用の第５のトランジスタ（例えば、ＰＭＯＳ）２２ａ、第６のトランジスタ（例えば、ＮＭＯＳ）２２ｂ、及びプルダウン素子（例えば、第７のトランジスタであるＮＭＯＳ）２２ｃにより構成されている。ＰＭＯＳ２２ａは、第５の制御電極（例えば、ゲート）が第２の出力ノードＥに接続され、第９の電極（例えば、ソース）がＶＣＣノードに接続され、第１０の電極（例えば、ドレイン）がゲートに接続されると共に、ＮＭＯＳ２２ｂの第１２の電極（例えば、ドレイン）に接続されている。ＮＭＯＳ２２ｂは、第６の制御電極（例えば、ゲート）が第１の出力ノードＣに接続され、第１１の電極（例えば、ソース）が入力ノードＡに接続されている。入力ノードＡとＧＮＤとの間には、ＮＭＯＳ２２ｃがダイオード接続されている。即ち、ＮＭＯＳ２２ｃは、第７の制御電極（例えば、ゲート）が第１４の電極（例えば、ドレイン）に接続され、第１３の電極（例えば、ソース）がＧＮＤに接続され、ドレインが入力ノードＡに接続され、高抵抗となるようにトランジスタのゲート長やゲート幅が調整されている。

リファレンスアンプ３０は、入力ノードＢの電圧を入力するカレントミラーによる増幅回路３１と、この増幅回路３１の第１の出力ノードＤによって制御される定電圧回路３２とで構成されている。このリファレンスアンプ３０は、実セルアンプ２０と比べると、定電圧回路２２内の負荷用のＰＭＯＳ２２ａに対応する定電圧回路３２内の負荷用のＰＭＯＳ３２ａ−１，３２ａ−２のディメンジョンが複数倍（例えば、２倍）となっていることを除けば、全て同一の素子で構成されている。即ち、増幅回路３１は、制御信号ＡＥに応答して入力ノードＢの電位を増幅して第１の出力ノードＤから出力する回路であり、負荷用のＰＭＯＳ３１ａ、負荷用のＰＭＯＳ３１ｂ、入力ノードＢによりゲート制御される入力用のＮＭＯＳ３１ｃ、中間電位ＲＥＦによりゲート制御される入力用のＮＭＯＳ３１ｄ、及び制御信号ＡＥによりゲート制御される動作オン／オフ用のＮＭＯＳ３１ｅにより構成されている。定電圧回路３２は、第１の出力ノードＤの電位を安定化して第２の出力ノードＦから出力する回路であり、負荷用のＰＭＯＳ３２ａ−１，３２ａ−２、第１の出力ノードＤによりゲート制御されるＮＭＯＳ３２ｂ、及びプルダウン素子（例えば、ＮＭＯＳ）３２ｃにより構成されている。

実セルアンプ２０の出力ノードＥ及びリファレンスアンプ３０の出力ノードＦには、センスアンプ４０が接続されている。センスアンプ４０は、出力ノードＥと出力ノードＦの電位を差動増幅して読み出し信号である出力信号ＯＵＴを出力する回路であり、カレントミラーによる反転差動増幅回路で構成されている。即ち、センスアンプ４０は、出力ノードＥによりゲート制御されるＰＭＯＳ４１、出力ノードＦによりゲート制御されるＰＭＯＳ４２と、負荷用のＮＭＯＳ４３と、負荷用のＮＭＯＳ４４と、該センスアンプ４０を動作可能状態にしたいときに例えばＶＣＣとなる制御信号ＡＥによりゲート制御されるＮＭＯＳ４５と、バッファ４６と、出力信号ＯＵＴを出力する出力端子４７とを有している。ＶＣＣにＰＭＯＳ４１及びＮＭＯＳ４３が直列に接続されると共に、該ＶＣＣにＰＭＯＳ４２及びＮＭＯＳ４４が直列に接続され、そのＮＭＯＳ４３のゲートとＮＭＯＳ４４のゲート及びドレインとが接続されている。ＮＭＯＳ４３のソース及びＮＭＯＳ４４のソースは、ＮＭＯＳ４５のドレインに共通に接続され、このＮＭＯＳ４５のソースがＧＮＤに接続されている。ＰＭＯＳ４１のドレイン及びＮＭＯＳ４３のドレインには、バッファ４６を介して出力端子４７が接続されている。

（書き込み動作）
例えば、メモリセル１１−１１にデータ“０”を書き込む場合、外部アドレス入力によってワードラインＷＬｎがデコードされ、図示しない高電圧発生回路から供給された書き込み用の高電圧ＶＰＰ （例えば、１０Ｖ）がそのワードラインＷＬｎに印加される。外部アドレス入力によってデコードされる信号Ｙｎが“Ｌ”レベルになってＮＭＯＳ１２−１がオフ状態になり、図示しない書き込み制御回路から供給される制御電圧ＭＣＤ（例えば、６Ｖ）がビットラインＢＬ２１に印加される。更に、外部アドレス入力によってデコードされるビットラインＢＬ１１に対して、図示しないデータ書き込み回路からデータ“０”（例えば、０Ｖ）が入力される。すると、選択されたメモリセル１１−１１では、コントロールゲートに高電圧ＶＰＰ（＝１０Ｖ）、ドレインに制御電圧ＭＣＤ（＝６Ｖ）、及びソースに０Ｖがそれぞれ印加されるので、コントロールゲートとソースの間の電圧が１０Ｖ、且つドレインとソースの間の電圧が６Ｖになる。これにより、ドレインとソースの間に流れる電子の一部が、その高電界によって加速されてエネルギーを獲得し、ゲート絶縁膜のエネルギー障壁を越えてフローティングゲートに注入され、データ“０”が書き込まれる。

又、例えば、メモリセル１１−１２にデータ“１”を書き込む場合、外部アドレス入力によってワードラインＷＬｍがデコードされ、図示しない高電圧発生回路から供給された書き込み用の高電圧ＶＰＰ（＝１０Ｖ）がそのワードラインＷＬｍに印加される。外部アドレス入力によってデコードされる信号Ｙｎ（＝“Ｌ”レベル）によりＮＭＯＳ１２−１がオフ状態になり、図示しない書き込み制御回路から供給される制御電圧ＭＣＤ（＝６Ｖ）がビットラインＢＬ２１に印加される。更に、外部アドレス入力によってデコードされるビットラインＢＬ１１に対して、図示しないデータ書き込み回路からデータ“１”（例えば、ＶＣＣ−Ｖｔｎ＝３Ｖ、但し、ＶｔｎはＮＭＯＳの閾値電圧）が入力される。すると、選択されたメモリセル１１−１２では、コントロールゲートに高電圧ＶＰＰ（＝１０Ｖ）、ドレインに制御電圧ＭＣＤ（＝６Ｖ）、及びソースに３Ｖがそれぞれ印加されるので、コントロールゲートとソースの間の電圧が７Ｖ、且つドレインとソースの間の電圧が３Ｖになる。そのため、ドレインとソースの間に流れる電子のエネルギーが小さく、この電子がフローティングゲートに注入されないので、データ“１”が書き込まれたことになる。

（読み出し動作）
図２は、図１のＥＰＲＯＭの読み出し動作を説明するための電圧波形図であり、横軸は時間、及び縦軸は電圧である。

図１の実セルにおいて、例えば、ワードラインＷＬｎが選択された状態で（ＷＬｎ＝ＶＣＣ＝４Ｖ）、時刻Ｔｎを境に信号Ｙｍから信号Ｙｎに切り替わることで、“１”セル（メモリセル１１−２１）の読み出しから、“０”セル（メモリセル１１−１１）の読み出しに切り替わるケースについて、（１）ＮＭＯＳ２２ｃ，３２ｃを設けないときの読み出し動作と、（２）ＮＭＯＳ２２ｃ，３２ｃを設けたときの読み出し動作とを説明する。

ここで、“１”セルは、メモリセル１１−２１のフローティングゲートに電子が注入されていない状態であり、このメモリセル１１−２１のゲート（ワードラインＷＬｎ）が選択され、ソース・ドレイン間に電位差が生じれば、チャネルが形成されて電流が流れる。但し、一般的に消費電流を抑えるべくメモリセル自体が高抵抗となるように作り込むため、ここで流れる電流は微少である。これに対し、“０”セルは、メモリセル１１−１１のフローティングゲートに電子が注入されている状態であり、このメモリセル１１−１１のゲート（ワードラインＷＬｎ）が選択され、ソース・ドレイン間に電位差が生じても、チャネルは形成されずに電流が流れない。又、リファレンスセルのメモリセル１１−３１，１１−３２，・・・については、全て“１”セルであり、“０”セルは実セルの領域のみ存在する。

（１） ＮＭＯＳ２２ｃ，３２ｃを設けないときの読み出し動作
時刻Ｔｎ前において、制御信号ＡＥがＶＣＣレベルになり、実セルアンプ２０内のＮＭＯＳ２１ｅ、リファレンスアンプ３０内のＮＭＯＳ３１ｅ、及びセンスアンプ４０内のＮＭＯＳ４５がオン状態になり、これらの実セルアンプ２０、リファレンスアンプ３０及びセンスアンプ４０が動作可能状態になる。

リファレンスセル“１”側では、外部アドレス入力によってワードラインＷＬｎがデコードされ（例えば、ＷＬｎ＝ＶＣＣ＝４Ｖ）、メモリセル１１−３１が選択される。メモリセル１１−３１では、ドレイン側がビットラインＢＬ４及びＮＭＯＳ１３を介してＧＮＤレベル（＝０Ｖ）になっているので、ソース・ドレイン間に電位差が生じ、チャネルが形成されて電流が流れる。すると、ビットラインＢＬ３を介して入力ノードＢの電位が下がり、リファレンスアンプ３０内のＮＭＯＳ３１ｃのソース・ドレイン間のオン抵抗値が大きくなる。

ＮＭＯＳ３１ｃのオン抵抗値が大きくなると、これを流れる電流が減少しようとするが、カレントミラー効果により、ＰＭＯＳ３１ｂ及びＮＭＯＳ３１ｄに流れる電流値と同じ電流が、ＰＭＯＳ３１ａ及びＮＭＯＳ３１ｃに流れるので、ＮＭＯＳ３１ｃのドレイン側の出力ノードＤの電位が上昇する。出力ノードＤの電位が上昇すると、ＮＭＯＳ３２ｂのオン抵抗値が小さくなり、ＶＣＣ→ＰＭＯＳ３２ａ−１，３２ａ−２→ＮＭＯＳ３２ｂ→入力ノードＢへ流れる電流値が大きくなり、その入力ノードＢの電位が上昇する。そのため、入力ノードＢは常時、中間電位ＲＥＦ近傍の電位に保持される。又、定電圧回路３２の出力ノードＦは、出力ノードＢの電位に準じて所定の中間電位に保持される。

実セル側では、外部アドレス入力によってワードラインＷＬｎがデコードされ（ＷＬｎ＝ＶＣＣ＝４Ｖ）、外部アドレス入力によってデコードされる信号ＹｍがＶＣＣになってＮＭＯＳ１２−２がオン状態になり、“１”セルであるメモリセル１１−２１が選択される。メモリセル１１−２１では、ドレイン（ビットラインＢＬ２２）がＮＭＯＳ１２−２を介してＧＮＤレベル（０Ｖ）に引かれ、ソース・ドレイン間に電位差が生じるので、チャネルが形成されて電流が流れる。すると、ビットラインＢＬ１２を介して入力ノードＡの電位が下がり、実セルアンプ２０内のＮＭＯＳ２１ｃのソース・ドレイン間のオン抵抗値が大きくなる。

ＮＭＯＳ２１ｃのオン抵抗値が大きくなると、これを流れる電流が減少しようとするが、カレントミラー効果により、ＰＭＯＳ２１ｂ及びＮＭＯＳ２１ｄに流れる電流値と同じ電流が、ＰＭＯＳ２１ａ及びＮＭＯＳ２１ｃに流れるので、このＮＭＯＳ２１ｃのドレイン側の出力ノードＣの電位が上昇する。出力ノードＣの電位が上昇すると、ＮＭＯＳ２２ｂのオン抵抗値が小さくなり、ＶＣＣ→ＰＭＯＳ２２ａ→ＮＭＯＳ２２ｂ→入力ノードＡへ流れる電流値が大きくなり、入力ノードＡの電位が上昇する。そのため、入力ノードＡは、リファレンスアンプ３０側の入力ノードＢと同電位となる。定電圧回路２２の出力ノードＥは、この定電圧回路２２内のＰＭＯＳ２２ａのディメンジョンが、リファレンスアンプ３０内のＰＭＯＳ３２ａ−１，３２ａ−２のディメンジョンと比べて１／２となっているため、出力ノードＦよりも若干低い電位となる。

これらの出力ノードＥ及び出力ノードＦの電位がセンスアンプ４０へ入力される。センスアンプ４０では、ＰＭＯＳ４１，４２及びＮＭＯＳ４３，４４により、ノードＥとノードＦの電位差を増幅し、且つ反転させたレベルの電位（例えば、ＶＣＣ近傍の電位）をノードＧから出力する。この出力電圧は、バッファ４６によりバッファリングされ、ＶＣＣレベルの出力信号ＯＵＴが出力端子４７から出力される。

時刻Ｔｎになって信号Ｙｍが“Ｈ”レベルから“Ｌ”レベルへ遷移すると共に、信号Ｙｎが“Ｌ”レベルから“Ｈ”レベルへ遷移すると、ＮＭＯＳ１２−２がオフ状態になると共に、ＮＭＯＳ１２−１がオン状態になり、実セル“０”のメモリセル１１−１１が選択される。メモリセル１１−１１では、ドレインがビットラインＢＬ２１上のノードＨ及びＮＭＯＳ１２−１を介してＧＮＤレベル（＝０Ｖ）へ引き下げられ、ソース・ドレイン間に電位差が生じるが、チャネルは形成されずに電流が流れない。ところが、ビットラインＢＬ１１とＢＬ２１の間に寄生容量１４が存在するので、ノードＡはノードＨのカップリング効果を受けてしまい、寄生容量１４を通して電流ｉが流れ、図２のノードＡ１波形のように一瞬ＧＮＤレベルへ引かれる。この影響がノードＥ１、及びノードＧ１と伝わり、最終的に出力信号ＯＵＴ１では時間Δｔだけ読み出しアクセスが遅延する。時間Δｔは、寄生容量１４の容量値に比例するので、ＥＰＲＯＭの大容量化によりビットラインＢＬ１１，ＢＬ２１，・・・が長くなる程、遅延時間が長くなる。

その後、実セルアンプ２０の動作により寄生容量１４が充電され、入力ノードＡ１波形が立ち上がり、メモリセル１１−１１ではチャネルが形成されずに電流が流れないため、ノードＡの電位はリファレンスアンプ３０側の入力ノードＢの電位より若干高い電位となる。そのため、リファレンスアンプ３０側の出力ノードＦよりも若干高い電圧が、出力ノードＥから出力されてセンスアンプ４０へ送られる。そして、センスアンプ４０において、出力ノードＥと出力ノードＦの電位差が反転増幅され、ＧＮＤレベル近傍の電圧がノードＧから出力される。この出力電圧は、バッファ４６によりバッファリングされ、ＧＮＤレベルの出力信号が出力端子４７から出力される。

この読み出し動作では、寄生容量１４の存在によって時間Δｔだけ読み出しアクセスが遅延するので、この実施例１では、ＮＭＯＳ２２ｃ，３２ｃを設けて遅延時間Δｔを次のように減少させている。

（２） ＮＭＯＳ２２ｃ，３２ｃを設けたときの読み出し動作
図３は、図２の時刻Ｔｎにおける過渡期の電流、電圧波形図であり、横軸は時間、及び縦軸は電流、電圧である。

時刻Ｔｎにおける実セル“０”の読み出し時において、寄生容量１４によるカップリング効果を受けた際に、ノードＡがＮＭＯＳ２２ｃの閾値電圧Ｖｔｎより高ければ、ノードＡから寄生容量１４を充電する電流ｉ１に加え、ノードＡから高抵抗のＮＭＯＳ２２ｃを介してＧＮＤへ微少電流ｉ２が流れる。

例えば、図３に示すように、寄生容量１４のカップリング効果でノードＡの電位が落ち込んだ際、寄生容量１４へ流れる電流ｉ，ｉ１は、ピークが約６０μＡの充電電流であり、ＮＭＯＳ２２ｃを介してＧＮＤへ流れる電流ｉ２は、約１５μＡの直流電流である。ＮＭＯＳ２２ｃが設けられていない場合、ノードＡ１波形のようなノードＡの電位の落ち込みを増幅回路２１が検出し、この検出結果を定電圧回路２２に伝えて漸く電流ｉが流れ始め、寄生容量１４を充電して行く。これに対し、高抵抗のＮＭＯＳ２２ｃが設けられている場合、ノードＡには常時流れる電流ｉ２が存在しているので、図３の立ち上がり箇所Ｊに示すように、充電を開始する時期が電流ｉよりも早くなる。しかも、ノードＡからの電流流出量（ｉ１＋ｉ２）が多くなるので、定電圧回路２２の電流供給能力が向上し、図３のノードＡ２波形のようにいち早くノードＡが所望のレベルに復帰することができ、その後の読み出し遅延時間Δｔも減少させることができる。

なお、ＮＭＯＳ２２ｃやＮＭＯＳ３２ｃは、中間電位のゲート入力とトランジスタのディメンジョンより高抵抗となっているため、ノードＡやノードＢの電位は、ＮＭＯＳ２２ｃ，３２ｃを設けないときの電位と殆ど変わらない。又、リファレンスアンプ３０においてもノードＢからＮＭＯＳ３２ｃを介してＧＮＤへ微少電流が流れるため、ＮＭＯＳ２２ｃ，３２ｃを設けないときと同様に、ノードＢと“１”セル読み出し時のノードＡとは同じ電位となる。

（効果）
この実施例１では、“０”セル読み出し時において寄生容量１４のカップリング効果を受けた際に、ノードＡの寄生容量１４を充電する電流ｉ１に加え、ノードＡからＮＭＯＳ２２ｃを介してＧＮＤへの直流電流ｉ２のパスを設けたので、充電を開始する時期が早くなると共に、実セルアンプ２０内の定電圧回路２２の電流供給能力が向上する。そのため、いち早くノードＡを所望のレベルに復帰することができ、その後の読み出し遅延時間Δｔも減少させることができる。

（構成）
図４は、この発明の実施例２を示すＥＰＲＯＭ中の実セルアンプ及びリファレンスアンプの回路図である。この図４では、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

この実施例２が実施例１と異なる点は、実施例１の実セルアンプ２０及びリファレンスアンプ３０に代えて、構成の異なる実セルアンプ２０Ａ及びリファレンスアンプ３０Ａを設けたことである。

実セルアンプ２０Ａは、実施例１と同様のＰＭＯＳ２１ａ，２１ｂ及びＮＭＯＳ２１ｃ，２１ｄ，２１ｅからなる増幅回路２１と、実施例１と構成の異なる定電圧回路２２Ａとを有している。定電圧回路２２Ａは、実施例１と同様のＰＭＯＳ２２ａ及びＮＭＯＳ２２ｂと、実施例１のＮＭＯＳ２２ｃと置き換えられた高抵抗値の抵抗素子２２ｄとを有している。ＰＭＯＳ２２ａは、ソースがＶＣＣに接続され、ドレイン及びゲートが第２の出力ノードＥに接続されている。ＮＭＯＳ２２ｂは、ドレインがＰＭＯＳ２２ａのドレインに接続され、ソースが入力ノードＡに接続され、ゲートが増幅回路２１の第１の出力ノードＣに接続されている。抵抗素子２２ｄは、ノードＡ及びＮＭＯＳ２２ｂのソースとＧＮＤとの間に接続されている。

リファレンスアンプ３０Ａは、実施例１と同様のＰＭＯＳ３１ａ，３１ｂ及びＮＭＯＳ３１ｃ，３１ｄ，３１ｅからなる増幅回路３１と、実施例１と構成の異なる定電圧回路３２Ａとを有している。定電圧回路３２Ａは、実施例１と同様のＰＭＯＳ３２ａ−１，３２ａ−２及びＮＭＯＳ３２ｂと、実施例１のＮＭＯＳ３２ｃと置き換えられた高抵抗値の抵抗素子３２ｄとを有している。ＰＭＯＳ３２ａ−１，３２ａ−２は、ソースがＶＣＣに接続され、ドレイン及びゲートが第２の出力ノードＦに接続されている。ＮＭＯＳ３２ｂは、ドレインがＰＭＯＳ３２ａ−１，３２ａ−２のドレインに接続され、ソースが入力ノードＢに接続され、ゲートが増幅回路３１の第１の出力ノードＤに接続されている。抵抗素子３２ｄは、ノードＢびＮＭＯＳ３２ｂのソースとＧＮＤとの間に接続されている。その他の構成は、実施例１と同様である。

（動作）
書き込み動作は、実施例１と同様である。
読み出し動作では、実施例１とほぼ同様に、実セル“０”の読み出し時において、寄生容量１４によるカップリング効果を受けた際に、ノードＡから寄生容量１４を充電する電流ｉ１に加え、ノードＡから高抵抗値の抵抗素子２２ｄを介してＧＮＤへ微少電流ｉ２が流れる。ここで、抵抗素子２２ｄや抵抗素子３２ｄは高抵抗であるため、ノードＡやノードＢの電位は、抵抗素子２２ｄ，３２ｄを設けないときの電位と殆ど変わらない。又、リファレンスアンプ３０ＡにおいてもノードＢから抵抗素子３２ｄを介してＧＮＤへ微少電流が流れるため、抵抗素子２２ｄ，３２ｄを設けないときと同様に、ノードＢと“１”セル読み出し時のノードＡとは同じ電位となる。

（効果）
この実施例２では、実施例１と同様に、“０”セル読み出し時において寄生容量１４のカップリング効果を受けた際に、ノードＡの寄生容量１４を充電する電流ｉ１に加え、ノードＡから抵抗素子２２ｄを介してＧＮＤへの直流電流ｉ２のパスを設けたので、充電を開始する時期が早くなると共に、実セルアンプ２０Ａ内の定電圧回路２２Ａの電流供給能力が向上する。そのため、いち早くノードＡが所望のレベルに復帰することができ、その後の読み出し遅延時間Δｔも減少させることができる。

又、実施例１に比べ、ノードＡがＮＭＯＳの閾値電圧Ｖｔｎより低い電位であっても直流電流ｉ２のパスが存在することから、ノードＡの電位に因らず遅延時間Δｔを減少させることができる。

（構成）
図５は、この発明の実施例３を示すＥＰＲＯＭ中の実セルアンプ及びリファレンスアンプの回路図である。この図５では、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

この実施例３が実施例１と異なる点は、実施例１の実セルアンプ２０及びリファレンスアンプ３０に代えて、構成の異なる実セルアンプ２０Ｂ及びリファレンスアンプ３０Ｂを設けたことである。

実セルアンプ２０Ｂは、実施例１と異なるディメンジョンのトランジスタからなる増幅回路２１Ｂと、実施例１のＮＭＯＳ２２ｃが省略されたＰＭＯＳ２２ａ及びＮＭＯＳ２２ｂからなる定電圧回路２２Ｂとで構成されている。増幅回路２１Ｂは、実施例１と同様に、第１のトランジスタであるＰＭＯＳ２１ｆ、第２のトランジスタであるＰＭＯＳ２１ｇ、第３のトランジスタであるＮＭＯＳ２１ｈ、第４のトランジスタであるＮＭＯＳ２１ｉ、及び動作オン／オフ用のＮＭＯＳ２１ｅにより構成されているが、ＰＭＯＳ２１ｆのディメンジョンがＰＭＯＳ２１ｇのディメンジョンのｎ倍（但し、ｎは１より大きい任意の数）となり、ＮＭＯＳ２１ｈのディメンジョンもＮＭＯＳ２１ｉのディメンジョンのｎ倍となっている。

ここで、ＰＭＯＳ２１ｆは、ゲートがＰＭＯＳ２１ｇのゲートに接続され、ソースがＶＣＣノードに接続され、ドレインが第１の出力ノードＣに接続されている。ＰＭＯＳ２１ｇは、ソースがＶＣＣノードに接続され、ドレインがゲートに接続されている。ＮＭＯＳ２１ｈは、ゲートが入力ノードＡに接続され、ソースがＮＭＯＳ２１ｉのソースに接続され、ドレインが第１の出力ノードＣに接続されている。ＮＭＯＳ２１ｉは、ゲートに中間電位ＲＥＦが入力され、ドレインがＰＭＯＳ２１ｇのドレイン及びゲートに接続されている。ＮＭＯＳ２１ｈ，２１ｉのソースは、共通にＮＭＯＳ２１ｅのドレインに接続されている。ＮＭＯＳ２１ｅは、ゲートに制御信号ＡＥが入力され、ソースがＧＮＤに接続されている。

リファレンスアンプ３０Ｂは、実セルアンプ２０Ｂと対応して、実施例１と異なるディメンジョンのトランジスタからなる増幅回路３１Ｂと、実施例１のＮＭＯＳ３２ｃが省略されたＰＭＯＳ３２ａ−１，３２ａ−２及びＮＭＯＳ３２ｂからなる定電圧回路３２Ｂとで構成されている。増幅回路３１Ｂは、実施例１と同様に、第１のトランジスタであるＰＭＯＳ３１ｆ、第２のトランジスタであるＰＭＯＳ３１ｇ、第３のトランジスタであるＮＭＯＳ３１ｈ、第４のトランジスタであるＮＭＯＳ３１ｉ、及び動作オン／オフ用のＮＭＯＳ３１ｅにより構成されているが、ＰＭＯＳ３１ｆのディメンジョンがＰＭＯＳ３１ｇのディメンジョンのｎ倍となり、ＮＭＯＳ３１ｈのディメンジョンもＮＭＯＳ３１ｉのディメンジョンのｎ倍となっている。

ここで、ＰＭＯＳ３１ｆは、ゲートがＰＭＯＳ３１ｇのゲートに接続され、ソースがＶＣＣノードに接続され、ドレインが第１の出力ノードＤに接続されている。ＰＭＯＳ３１ｇは、ソースがＶＣＣノードに接続され、ドレインがゲートに接続されている。ＮＭＯＳ３１ｈは、ゲートが入力ノードＢに接続され、ソースがＮＭＯＳ３１ｉのソースに接続され、ドレインが第１の出力ノードＤに接続されている。ＮＭＯＳ３１ｉは、ゲートに中間電位ＲＥＦが入力され、ドレインがＰＭＯＳ３１ｇのドレイン及びゲートに接続されている。ＮＭＯＳ３１ｈ，３１ｉのソースは、共通にＮＭＯＳ３１ｅのドレインに接続されている。ＮＭＯＳ３１ｅは、ゲートに制御信号ＡＥが入力され、ソースがＧＮＤに接続されている。

（動作）
図６は、図３に対応する図５の時刻Ｔｎにおける過渡期の電流、電圧波形図であり、横軸は時間、及び縦軸は電流、電圧である。

書き込み動作は、実施例１と同様である。
読み出し動作では、実施例１とほぼ同様に、実セル“０”の読み出し時において、寄生容量１４によるカップリング効果を受けた際に、ノードＡから寄生容量１４を充電する電流ｉ３が流れる。

例えば、図６に示すように、寄生容量１４のカップリング効果でノードＡの電位が落ち込むと、ＮＭＯＳ２１ｈのオン抵抗値が大きくなり、これを流れる電流が減少しようとするが、カレントミラー効果により、ＰＭＯＳ２１ｇ及びＮＭＯＳ２１ｉに流れる電流値に対して約ｎ倍の電流が、ＰＭＯＳ２１ｆ及びＮＭＯＳ２１ｈに流れるので、このＮＭＯＳ２１ｈのドレイン側の出力ノードＣの電位が急速に上昇する。出力ノードＣの電位が上昇すると、ＮＭＯＳ２２ｂのオン抵抗値が小さくなり、図６の立ち上がり箇所Ｋに示すように、ＶＣＣ→ＰＭＯＳ２２ａ→ＮＭＯＳ２２ｂ→入力ノードＡへ流れる電流ｉ３が急激に増大し（ピーク約８０μＡ）、短時間で寄生容量１４が充電されて行く。そして、ノードＡの電位がノードＡ３波形のように速やかに上昇し、所望のレベルに復帰する。

この実施例３では、ＰＭＯＳ２１ｆ及びＮＭＯＳ２１ｈとＰＭＯＳ２１ｇ及びＮＭＯＳ２１ｉとのディメンジョン比がｎ：１（実施例１においてＮＭＯＳ２２ｃが設けられていないと仮定したときのディメンジョン比１：１）、ＰＭＯＳ３１ｆ及びＮＭＯＳ３１ｈとＰＭＯＳ３１ｇ及びＮＭＯＳ３１ｉとのディメンジョン比がｎ：１（実施例１においてＮＭＯＳ３２ｃが設けられていないと仮定したときのディメンジョン比１：１）に設定されている。そのため、実施例１において、ＮＭＯＳ２２ｃが設けられていないと仮定したときの入力ノードＡへ流れる充電電流ｉは、図６の立ち上がり箇所Ｋに示すように、ピーク値が約６０μＡになり、その後、ノードＡの電位がノードＡ１波形のように緩やかに上昇し、所望のレベルに復帰する。これに対し、この実施例３では、充電電流ｉ３のピーク値が充電電流ｉのピーク値よりも高く、充電時間が短くなるので、実セルアンプ２０Ｂの反応速度が向上し、ノードＡ３波形のようにいち早くノードＡが所望のレベルに復帰することができ、その後の読み出し遅延時間Δｔも減少させることができる。

なお、リファレンスアンプ３０Ｂにおいても、ノードＢ側のＰＭＯＳ３１ｆ及びＮＭＯＳ３１ｈを流れる電流が、中間電位ＲＥＦ側のＰＭＯＳ３１ｇ及びＮＭＯＳ３１ｉを流れる電流の約ｎ倍になっているため、実施例１のＮＭＯＳ２２ｃ，３２ｃを設けないときと同様に、ノードＢと“１”セル読み出し時のノードＡとは同じ電位となる。

（効果）
この実施例３では、実セルアンプ２０Ｂ内の増幅回路２１ＢにおいてＰＭＯＳ２１ｆ及びＮＭＯＳ２１ｈとＰＭＯＳ２１ｇ及びＮＭＯＳ２１ｉとのディメンジョン比をｎ：１に設定すると共に、リファレンスアンプ３０Ｂ内の増幅回路３１ＢにおいてＰＭＯＳ３１ｆ及びＮＭＯＳ３１ｈとＰＭＯＳ３１ｇ及びＮＭＯＳ３１ｉとのディメンジョン比をｎ：１に設定したので、ノードＡ側の電流値が増え、実セルアンプ２０Ｂの反応速度が向上してノードＡへの充電時間が短くなる。そのため、“０”セル読み出し時において寄生容量１４のカップリング効果を受けた際に、いち早くノードＡを所望のレベルに復帰することができ、その後の読み出し遅延時間Δｔも減少させることができる。

しかも、実施例１のＮＭＯＳ２２ｃ，３２ｃや実施例２の抵抗素子２２ｄ，３２ｄといった素子数を増やす必要がないので、集積回路化するときのレイアウト面積の省スペース化に有利である。

なお、以上説明した実施例１〜３は、あくまでも、この発明の技術内容を明らかにするためのものであって、この発明は上記実施例１〜３にのみ限定して狭義に解釈されるものではなく、この発明の特許請求の範囲に述べる範囲内で、種々変更して実施することができる。その変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。

（ａ） メモリセルブロック１０は、図１中の構成に限定されない。

（ｂ） 実セルアンプ２０，２０Ａ，２０Ｂ、リファレンスアンプ３０，３０Ａ，３０Ｂ、及びセンスアンプ４０の構成は、例示したものに限定されず、同様の機能を有するものであれば適用が可能である。

実施例１〜３では、ＥＰＲＯＭについて説明したが、この発明はＥＰＲＯＭに限定されず、電気的に一括消去及び書き込み可能な不揮発性メモリ（ＥＥＰＲＯＭ）等の半導体記憶装置にも適用が可能である。又、増幅器として、実施例１〜３ではＥＰＲＯＭの読み出し回路に用いられる実セルアンプ２０，２０Ａ，２０Ｂ、及びリファレンスアンプ３０，３０Ａ，３０Ｂについて説明したが、増幅器を使用する際に、入力信号のノイズによる影響を抑える必要がある種々の半導体装置等にも利用できる。

この発明の実施例１を示すＥＰＲＯＭの概略の回路図である。 図１の動作を示す電圧波形図である。 図２の時刻Ｔｎにおける過渡期の電流、電圧波形図である。 この発明の実施例２を示すＥＰＲＯＭ中の実セルアンプ及びリファレンスアンプの回路図である。 この発明の実施例３を示すＥＰＲＯＭ中の実セルアンプ及びリファレンスアンプの回路図である。 図３に対応する図５の時刻Ｔｎにおける過渡期の電流、電圧波形図である。

符号の説明

１０ メモリセルブロック
１１−１１，１１−１２，１１−２１，１１−２２，１１−３１，１１−３２
メモリセル
１４ 寄生容量
２０，２０Ａ，２０Ｂ 実セルアンプ
３０，３０Ａ，３０Ｂ リファレンスアンプ
４０ センスアンプ
５０ 内部降圧回路

Claims (6)

1. 選択信号に応答して第１のモードのときには第１の電源電位から第２の電源電位へ遷移し、第２のモードのときには前記第１の電源電位に保持される入力ノードと、
   前記入力ノードに接続され、制御信号に応答して前記入力ノードの電位を増幅して第１の出力ノードから出力する増幅回路であって、第１の制御電極、第１の電源電位ノード又は第２の電源電位ノードに接続された第１の電極、及び前記第１の出力ノードに接続された第２の電極を有する負荷用の第１のトランジスタと、前記第１の制御電極に接続された第２の制御電極、前記第１の電源電位ノード又は前記第２の電源電位ノードに接続された第３の電極、及び前記第２の制御電極に接続された第４の電極を有する負荷用の第２のトランジスタと、前記入力ノードに接続された第３の制御電極、前記第２の電源電位ノード又は前記第１の電源電位ノードに接続された第５の電極、及び前記第１の出力ノードに接続された第６の電極を有する入力用の第３のトランジスタと、前記第１の電源電位と前記第２の電源電位との間の中間電位が印加される第４の制御電極、前記第２の電源電位ノード又は前記第１の電源電位ノードに接続された第７の電極、及び前記第４の電極に接続された第８の電極を有する入力用の第４のトランジスタとを有する前記増幅回路と、
   前記第１の出力ノードに接続され、前記第１の出力ノードの電位を安定化して第２の出力ノードから出力する定電圧回路であって、前記第２の出力ノードに接続された第５の制御電極、前記第１の電源電位ノードに接続された第９の電極、及び前記第５の制御電極に接続された第１０の電極を有する第５のトランジスタと、前記第１の出力ノードに接続された第６の制御電極、前記入力ノードに接続された第１１の電極、及び前記第１０の電極に接続された第１２の電極を有する第６のトランジスタと、前記入力ノードと前記第２の電源電位ノードとの間に接続されたプルダウン素子とを有する前記定電圧回路と、
   を備えたことを特徴とする増幅器。
2. 請求項１記載の増幅器において、前記プルダウン素子は、前記入力ノードに接続された第７の制御電極、前記第２の電源電位ノードに接続された第１３の電極、及び前記第７の制御電極に接続された第１４の電極を有する第７のトランジスタで構成したことを特徴とする増幅器。
3. 請求項１記載の増幅器において、前記プルダウン素子は、前記入力ノードと前記第２の電源電位ノードとの間に接続された抵抗素子で構成したことを特徴とする増幅器。
4. 選択信号に応答して第１のモードのときには第１の電源電位から第２の電源電位へ遷移し、第２のモードのときには前記第１の電源電位に保持される入力ノードと、
   前記入力ノードに接続され、制御信号に応答して前記入力ノードの電位を増幅して第１の出力ノードから出力する増幅回路であって、第１の制御電極、第１の電源電位ノード又は第２の電源電位ノードに接続された第１の電極、及び前記第１の出力ノードに接続された第２の電極を有する負荷用の第１のトランジスタと、前記第１の制御電極に接続された第２の制御電極、前記第１の電源電位ノード又は前記第２の電源電位ノードに接続された第３の電極、及び前記第２の制御電極に接続された第４の電極を有する負荷用の第２のトランジスタと、前記入力ノードに接続された第３の制御電極、前記第２の電源電位ノード又は前記第１の電源電位ノードに接続された第５の電極、及び前記第１の出力ノードに接続された第６の電極を有する入力用の第３のトランジスタと、前記第１の電源電位と前記第２の電源電位との間の中間電位が印加される第４の制御電極、前記第２の電源電位ノード又は前記第１の電源電位ノードに接続された第７の電極、及び前記第４の電極に接続された第８の電極を有する入力用の第４のトランジスタとを有する前記増幅回路と、
   前記第１の出力ノードに接続され、前記第１の出力ノードの電位を安定化して第２の出力ノードから出力する定電圧回路であって、前記第２の出力ノードに接続された第５の制御電極、前記第１の電源電位ノードに接続された第９の電極、及び前記第５の制御電極に接続された第１０の電極を有する第５のトランジスタと、前記第１の出力ノードに接続された第６の制御電極、前記入力ノードに接続された第１１の電極、及び前記第１０の電極に接続された第１２の電極を有する第６のトランジスタとを有する前記定電圧回路と、
   を備え、前記第１のトランジスタのディメンジョンを前記第２のトランジスタのディメンジョンに対してｎ倍（但し、ｎは１より大きい任意の数）に設定し、前記第３のトランジスタのディメンジョンを前記第４のトランジスタのディメンジョンに対してｎ倍に設定したことを特徴とする増幅器。
5. 請求項１記載の増幅器を用いた半導体記憶装置であって、
   並行に配置され、外部アドレス入力によってデコードされる複数のワードラインと、
   前記複数のワードラインに対して直交する方向に所定間隔隔てて並列に配置された複数の第１のビットラインと、
   前記各第１のビットラインの近傍にこれらと並行にそれぞれ配置され、アドレス入力によりデコードされる請求項１記載の選択信号に応答して請求項１記載の第２の電源電位ノードにそれぞれ接続される複数の第２のビットラインと、
   前記第２のビットラインに対して並行に配置された第３のビットラインと、
   前記第３のビットラインの近傍にこれと並行に配置され、前記第２の電源電位ノードに接続された第４のビットラインと、
   前記複数のワードラインと前記複数の第１のビットライン及び前記複数の第２のビットラインとの交差箇所にそれぞれマトリクス状に配置され、第１の電極が前記各第１のビットラインに接続され、第２の電極が前記各第２のビットラインに接続され、フローティングゲートが前記各ワードラインに接続された複数の第１のメモリセルと、
   前記複数のワードラインと前記第３のビットライン及び前記第４のビットラインとの交差箇所にそれぞれ配置され、第１の電極が前記第３のビットラインに接続され、第２の電極が前記第４のビットラインに接続され、フローティングゲートが前記各ワードラインに接続された複数の第２のメモリセルと、
   前記複数の第１のビットラインの一端に共通に接続された請求項１記載の増幅器と、
   前記第３のビットラインの一端に接続され、請求項１記載の制御信号に応答して前記第３のビットラインの一端の電位を増幅して出力ノードへ出力するリファレンス増幅器であって、請求項１記載の増幅回路と同一の回路で構成された増幅回路と、請求項１記載の第５のトランジスタのディメンジョンに対して複数倍のディメンジョンを持ったトランジスタ、請求項１記載の第６のトランジスタと同一のトランジスタ、及び請求項１記載のプルダウン素子と同一のプルダウン素子により構成された定電圧回路とを有する前記リファレンス増幅器と、
   前記増幅器の第２の出力ノード及び前記リファレンス増幅器の出力ノードに接続され、前記制御信号に応答して、前記増幅器の第２の出力ノードの電位と前記リファレンス増幅器の出力ノードの電位との差を増幅して読み出し信号として出力する差動増幅器と、
   を備えたことを特徴とする半導体記憶装置。
6. 請求項４記載の増幅器を用いた半導体記憶装置であって、
   並行に配置され、外部アドレス入力によってデコードされる複数のワードラインと、
   前記複数のワードラインに対して直交する方向に所定間隔隔てて並列に配置された複数の第１のビットラインと、
   前記各第１のビットラインの近傍にこれらと並行にそれぞれ配置され、アドレス入力によりデコードされる請求項４記載の選択信号に応答して請求項４記載の第２の電源電位ノードにそれぞれ接続される複数の第２のビットラインと、
   前記第２のビットラインに対して並行に配置された第３のビットラインと、
   前記第３のビットラインの近傍にこれと並行に配置され、前記第２の電源電位ノードに接続された第４のビットラインと、
   前記複数のワードラインと前記複数の第１のビットライン及び前記複数の第２のビットラインとの交差箇所にそれぞれマトリクス状に配置され、第１の電極が前記各第１のビットラインに接続され、第２の電極が前記各第２のビットラインに接続され、フローティングゲートが前記各ワードラインに接続された複数の第１のメモリセルと、
   前記複数のワードラインと前記第３のビットライン及び前記第４のビットラインとの交差箇所にそれぞれ配置され、第１の電極が前記第３のビットラインに接続され、第２の電極が前記第４のビットラインに接続され、フローティングゲートが前記各ワードラインに接続された複数の第２のメモリセルと、
   前記複数の第１のビットラインの一端に共通に接続された請求項４記載の増幅器と、
   前記第３のビットラインの一端に接続され、請求項４記載の制御信号に応答して前記第３のビットラインの一端の電位を増幅して出力ノードへ出力するリファレンス増幅器であって、請求項４記載の増幅回路と同一の回路で構成された増幅回路と、請求項４記載の第５のトランジスタのディメンジョンに対して複数倍のディメンジョンを持ったトランジスタ、及び請求項４記載の第６のトランジスタと同一のトランジスタにより構成された定電圧回路とを有する前記リファレンス増幅器と、
   前記増幅器の第２の出力ノード及び前記リファレンス増幅器の出力ノードに接続され、前記制御信号に応答して、前記増幅器の第２の出力ノードの電位と前記リファレンス増幅器の出力ノードの電位との差を増幅して読み出し信号として出力する差動増幅器と、
   を備えたことを特徴とする半導体記憶装置。

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