TWI489481B - 具有二階段位元線預充電的記憶體陣列 - Google Patents

Description

具有二階段位元線預充電的記憶體陣列

本技術係關於積體電路記憶裝置，及如此裝置中的感測電路。

積體電路記憶裝置不斷地變得更小及更快。記憶裝置尺寸及速度的一個限制條件是在陣列中準備感測資料所使用的位元線預充電及偏壓電路。為了這些目的所使用之典型結構可參見張等人發明標題為"MEMORY CELL SENSE AMPLIFIER"之美國專利第6219290號；Ordonez等人標題為"FAST SENSE AMPLIFIER FOR NONVOLATILE MEMORY"之美國專利第6498751號；及Rai等人標題為"SENSE AMPLIFIER WITH IMPROCED SENSITIVITY"之美國專利第6392447號。

而先前的由朱等人發明標題為"MEMORY ARRAY WITH LOW POWER BIT LINE PRECHARGE"之美國專利第7082061號，在此引為參考資料，是討論先前的偏壓結構。如美國專利第7082061號中所解釋的，一個使用於傳統記憶裝置中的基本偏壓電路包括一制壓電晶體及一負載電晶體與每一條位元線耦接。此制壓電晶體可以包含具有閘極與各自回授反向器之輸出耦接的疊接電晶體。此回授反向器之輸入與制壓電晶體的源極和資料線導體耦接。因此提供一個動態的回授電路，其設定具有小電流通過負載電晶體的平衡條件。在感測節點的電壓會穩定在目標準位，且此時位元線準備好被感測。於允許感測節點的電壓穩定在目標準位的一段時間之後，記憶胞藉由施加字元線電位於此記憶胞的閘極而被存取來感測。如此的方案需要在每一條位元線中有著回授反向器。

在傳統的替代實施例中，動態回授反向器可以由靜態偏壓電壓V_bias 來取代。此電路在沒有動態回授情況下係以類似於上述的方式來操作。當位元線上的電壓V_BL 到達約為偏壓電壓V_bias 減去通過制壓電晶體臨界電壓的準位時，此制壓電晶體開始關閉且降低其電流。動態回授可以達成將感測節點的電壓穩定在目標準位。在此情況下，完成此預充電步驟，且位元線準備好被感測。如此可以節省佈局面積。然而，其會依賴使用一條額外的位元線且需要額外的偏壓電壓以供偏壓電壓調整器使用。此外。為了實施低電壓位元線的預充電，必須先施加較高的偏壓準位，之後再於當假位元線的電壓接近目標電壓時施加較低的偏壓準位。然而，此較高然後較低的偏壓方法因為舉例而言於預充電操作期間自位元線與偏壓調節器輸出充電耦合的緣故在同一時間僅能驅動與感測放大器耦接之相對少數目的位元線。

當這些傳統的方法成功地應用於記憶裝置中，但是隨著記憶體存取速度增加、元件尺寸減少且使用更複雜及更高度平行運作的感測結構時，每一條字元線上所需的複雜感測結構變成了積體電路記憶體在尺寸及製造成本的一個限制條件。此外，隨著供應電壓的大小持續地降低且操作速度提升，於預充電時發生的電壓過大現象也會減少記憶陣列中感測資料值的邊界。因此需要提供一種感測系統，其於積體電路中佔用較小的面積而且可以操作的更快速與消耗較少的功率。

本技術係揭露一種積體電路裝置，此積體電路裝置包含一合適作為高速及低電壓操作的記憶胞陣列。此處所描述之對資料線預充電的偏壓電路可以在防止電壓過大的同時又能達成快速預充電。此外，此處所描述之電路也可以在占用裝置非常小布局面積的情況下實施。

本發明所描之一實施例包括揭露一種記憶裝置，其包含具有複數個行和列的記憶胞陣列。複數條資料線與該陣列的行耦接，及複數條字元線與該陣列的列耦接。制壓電路，與該複數條資料線中的各自資料線耦接，且適合防止在該各自資料線上的感測節點超過一目標值。一偏壓電路，在其輸出提供一偏壓電壓以在該預充電區間中的一第一階段使用一第一電壓準位開啟該制壓電路，且在該預充電區間中的一第二階段使用一第二電壓準位開啟該制壓電路，其中該第二電壓準位大於該第一電壓準位。

此處所描述之偏壓電路包括一預充電電晶體、一疊接電晶體及一電阻性元件串接在一起。具有一回授電路與該疊接電晶體的閘極自一對應字元線介於該疊接電晶體與該電阻元件之間的節點耦接。此處所描述之偏壓電路，該回授電路係響應一時序信號以於該第一階段設定該第一偏壓準位及於該第二階段設定該第二偏壓準位。

通常而言，本發明所描之另一實施例包括揭露一種感測一記憶裝置中資料的方法，其中該記憶裝置包含一記憶胞陣列、複數條資料線與該陣列的行耦接、複數條字元線與該陣列的列耦接。將該複數條資料線中的各自資料線上之節點制壓在一接近一目標準位以響應一個以兩階段或以上施加的偏壓電壓，該第二電壓準位大於該第一電壓準位。

本發明之目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述。

本發明以下的實施例描述係搭配圖式1到5進行說明。

第1圖顯示一個記憶電路的示意圖，其包括感測電路、預充電路、制壓電路及分享偏壓電路以作為兩階段、低功耗預充電之用。一記憶陣列由記憶胞100~102所代表，在記憶胞陣列中沿著位元線的方向上具有各自的行，其中在選取位元線上的電壓V_BL 藉由行解碼電路(未示)而與資料線DL0、DL1...DLn耦接。這些資料線DL0、DL1...DLn在對應的節點經由各自的資料線電路與感測放大器SA0、SA1...SAn耦接，在此例示範例中，資料線電路包括會在以下詳細描述的預充電路、負載電路及制壓電路。圖示中亦顯示標示為C_BL 的電容，其與每一條位元線相關。標示為C_BL 的電容係代表通過一選取位元線上的整體位元線電容值。在此例示的實施例中，記憶胞陣列中具有n+1條資料線DL0、DL1...DLn。制壓電晶體103~105及負載電晶體106~108包括於各自的資料線DL0~DLn中，且在此例示實施例中安排成完全相同的。制壓電晶體103作為資料線DL0上的一制壓電路。在此實施例中，制壓電晶體103是一個疊接組態的N通道MOS電晶體，具有源極與一導體耦接，此導體隨後經由解碼電路而與所選取記憶胞耦接，其汲極則與感測節點V_CELL 耦接，及閘極與偏壓節點V_BIAS 耦接。負載電晶體106作為資料線DL0上的一負載。此負載電晶體是一個N通道MOS電晶體，具有汲極與閘極和供應電位VDD耦接，而源極與感測節點V_CELL 耦接。預充電電晶體120~122也與各自的資料線DL0~DLn耦接。此預充電電晶體是一個p通道MOS電晶體，具有源極與供應電位VDD耦接，汲極與偏壓節點V_BIAS 耦接，而閘極與時序信號SAEB耦接，其在某些實施例中也可以施加至感測放大器109~111作為致能信號。資料線DL1上的制壓電晶體104、負載電晶體107及預充電電晶體121也是以類似的方式安排。類似地，資料線DLn上的制壓電晶體105、負載電晶體108及預充電電晶體122也是以同樣的方式安排。如圖中所示，制壓電晶體103~105的閘極在一兩階段制壓偏壓電路130的輸出與一共同節點耦接，此制壓偏壓電路130提供偏壓電壓V_BIAS 。雖然，在此例示實施例中，制壓偏壓電路130以兩階段操作，在替代實施例中也可以是超過兩階段。

資料線DL0上的感測節點V_CELL 與感測放大器109耦接。類似地，資料線DL1上的感測節點V_CELL 與感測放大器110耦接，而資料線DLn上的感測節點V_CELL 與感測放大器111耦接。此範例中的每一個感測放大器109~111包括一個與參考電壓V_REF 耦接的第二輸入。這些感測放大器109~111提供用來指示儲存於各自選取記憶胞100~102中資料的輸出資料。此參考電壓V_REF 可以使用假記憶胞或是類似的方式產生。

控制信號係用來控制包括一預充電區間及一感測區間之感測操作的時序。在第1圖中，控制信號SAEB、CNTL1和CNTL2與兩階段制壓偏壓電路130耦接以控制此預充電區間的第一及第二階段的時序。此外，控制信號SAEB和SENB分別與預充電電晶體120~122和感測放大器109~111耦接，以控制施加預充電電壓至資料線的時序以及感測放大器在感測節點上感測資料的時序。通常而言，此控制信號SAEB係首先施加以預充電感測節點上的資料線，而兩階段制壓偏壓電路130產生偏壓電壓V_BIAS 以防止感測節點超過所預期的準位。在預充電區間結束時，控制信號SAEB用來關閉預充電電晶體120~122，且發出控制信號SENB合適的時序以使得感測節點上的電壓V_CELL 反映出儲存於所選取記憶胞中的資料值。

在此範例中，控制信號SAEB、CNTL1和CNTL2控制兩階段中施加至陣列中所有資料線DL0~DLn之制壓電晶體103~105閘極上的電壓V_BIAS 。當然也可以使用其他控制信號的組合，可以包括相同數目或是不同數目的控制信號。

在感測節點上的目標電壓值是根據此預充電區間結束或接近結束時的電壓V_BIAS ，及在此疊接組態下此制壓電晶體103~105的閘極至源極電壓壓降而決定。如同此處所描述的，電壓V_BIAS 在至少兩個階段中施加，在第一階段中電壓V_BIAS 具有一第一電壓準位，而在第二階段中電壓V_BIAS 具有一第二電壓準位，其是高於此第一電壓準位。即，此資料線上的V_BIAS 在預充電期間自一低電壓準位轉變至一高電壓準位。每一階段的時間長度可以視特定應用中的記憶陣列及感測放大器的操作所需而調整。然而，這些代表性時間長度顯示此處所描述之適合作為低電壓及高速記憶體所需的電路。

此陣列的預充電區間在此預充電區間之第二階段結束或接近結束時完成，且此陣列中的資料線DL0~DLn可以準備被感測。當存取一個例如是快閃記憶胞之典型非揮發記憶胞結構中的一記憶胞時，使記憶胞資料影響感測節點V_CELL 上的電壓，導致其快速地趨近一個高記憶胞臨界值V_{CELL_HVT} 或低記憶胞臨界值V_{CELL_LVT} 。施加至感測放大器109、110、111的參考電壓V_REF ，是設定在約為V_{CELL_HVT} 與V_{CELL_LVT} 中間處。感測放大器109、110、111上的V_CELL 和V_REF 的目標值邊界大到足夠消除雜訊的影響，但是又越小越好以供快速感測之用。

第2圖顯示適用於第1圖中電路的兩階段偏壓電路的示意圖。第2圖中的偏壓電路僅需要在積體電路中佔用很少的佈局面積，且可以有效率地操作以避免在記憶體陣列中的感測節點產生過大的電壓。

第2圖中的偏壓電路包括第一電晶體MP1，其具有一第一終端與電源供應節點VDD耦接，一第二終端與N1節點耦接，及閘極與一控制信號耦接，此控制信號在此範例中為SAEB。第二電晶體MN2具有一第一終端與N1節點耦接，一第二終端與N2節點耦接，及閘極在節點N4與此偏壓電路的輸出耦接。一電阻元件409，最好是被動電阻元件，連接於N2節點與接收例如是VSS的參考電壓之參考節點之間。此參考節點及其他參考節點在此圖式中以三角形作代表。此電阻元件409的阻值係根據所應用電路的設計參數來設定，使得在N2節點的電壓落在對偏壓電壓V_BIAS 之電壓準位而言合適的操作範圍，且通過第二電晶體MN2的電流適合偏壓之驅動能力。第三電晶體MP3具有一第一終端與N1節點耦接，一第二終端與參考節點耦接，及閘極與節點N2耦接。第四電晶體MN4具有一第一終端在節點N4與此偏壓電路的輸出耦接，其會產生偏壓電壓V_BIAS ，一第二終端與參考節點耦接，及閘極與節點N2耦接。第五電晶體具有一第一終端在節點N4與此偏壓電路的輸出耦接，一第二終端與節點N3耦接，及閘極與節點N2耦接。

一致能電路，在此實施例中係應用反或閘NOR 420及一第六電晶體與節點N3耦接來實施。此致能電路係用來於此預充電區間的第一階段時將節點N3與一參考節點耦接，且於此預充電區間的第二階段時將節點N3自參考電壓解除耦接。

第一電晶體MP1閘極的控制信號SAEB也可以與偏壓電路耦接之記憶陣列中的預充電電晶體的閘極耦接，且因此定義出此預充電區間的開始及結束時點。

在此範例中的致能電路包括一邏輯閘，其具有至少一輸入與至少一時序信號耦接。如同之前所提過的，此邏輯閘是具有兩個輸入的反或閘NOR 420，其具有控制信號CNTL1和CNTL2做為輸入。此反或閘NOR 420的輸出係提供給第六電晶體MN6的閘極。此第六電晶體MN6具有一第一終端與節點N3耦接，一第二終端與參考節點耦接，及閘極與反或閘NOR 420的輸出耦接。在此範例中，控制信號CNTL1和CNTL2決定此預充電區間的第一區間和第二階段之時序，其會於以下搭配第3圖的時序圖加以解釋。

第七電晶體MN7具有一第一終端與節點N2耦接，一第二終端與參考節點耦接，及閘極與控制信號SAEB耦接。第八電晶體MN8具有一第一終端在節點N4與此偏壓電路的輸出耦接，一第二終端與參考節點耦接，及閘極與控制信號SAEB耦接。此第七和第八電晶體在預充電區間以外被啟動以防止節點N2和N4的浮接。

第3圖顯示第2圖中偏壓電路的一實施例中之時序圖，此偏壓電路係在包括第1圖所示記憶陣列的積體電路中。讀取操作所牽涉到的代表性控制信號舉例而言包括晶片致能信號PCEB、位址正確信號PADVB、位址線PA[16:21]及一位址變動偵測信號ATD。當一讀取操作被初始時，控制信號被施加以控制感測操作的時序，在此範例中包括一感測放大器致能信號SAEB、感測信號SNEB、及第一和第二控制信號CTSB和DCTS。在此範例中，第一和第二控制信號CTSB和DCTS與第2圖中的控制信號CNTL1和CNTL2對應。

如第3圖所示，感測區間係由信號SENB自低準位轉變至高準位的變動527與自高準位轉變至低準位的變動528之間的間距而定義。而預充電區間係由信號CTSB自高準位轉變至低準位的變動523與自低準位轉變至高準位的變動524之間的時間間距而定義。此預充電區間的第一階段係自信號CTSB的變動523開始直到控制信號DCTS自低準位轉變至高準位的變動525為止。此預充電區間的第二階段係自控制信號DCTS自低準位轉變至高準位的變動525開始，而同時控制信號DCTS保持高準位直到控制信號CTSB的變動524為止。控制信號SAEB自轉變521開始發出而在預充電區間及感測區間持續，此感測區間到轉變522結束，且此範例中信號SENB同時在528轉變。在此同時，控制信號DCTS於526轉變回到低準位狀態。

第2圖中的電路包括一預充電電晶體與第一電晶體MP1對應，一疊接電晶體與第二電晶體MN2對應並和電阻元件490沿著與回授電路的疊接電晶體(MN2)閘極經由節點N2串聯之，其是介於電阻元件490與疊接電晶體(MN2)源極之間。此回授電路係響應控制信號CNTL1和CNTL2以在第一階段設定一第一偏壓準位和在第二階段設定一第二偏壓準位，且其中第二偏壓準位係高於第一偏壓準位。在此範例中的回授電路是兩級反向器。此反向器的輸入是介於電阻元件490與疊接電晶體(MN2)源極之間的節點N2。此反向器的輸出在節點N4提供此偏壓電路的輸出。此反向器包括一拉升電晶體MP3，及第一和第二下拉電晶體(MP4和MP5)與其輸入耦接。第六電晶體MN6操作作為一切換開關以響應在反或閘NOR 420輸出的控制信號，其會於預充電區間的第一階段開啟第二下拉電晶體MP5，並且於預充電區間的第二階段關閉第二下拉電晶體MP5。其結果是，節點N4之偏壓電路輸出的電壓準位會在第一階段時略低。

因此，本發明描述了包括記憶體之積體電路的資料感測方法。此方法包括於預充電區間施加一預充電電壓至記憶陣列中的資料線，且使用制壓電路制壓個別資料線上的感測節點於接近一預設目標值，以於預充電區間響應具有兩個或更多階段的偏壓電壓。此方法包括產生偏壓電壓以響應時序信號及回授，使得偏壓電壓在第一階段時具有一第一偏壓準位和在第二階段具有一第二偏壓準位，且其中第二偏壓準位係高於第一偏壓準位。之後，開始於於預充電區間的第二階段或之後的感測區間內，與感測節點耦接之感測放大器被致能。此方法可以使用如第2圖所示的小體積、高速極低電壓之電路實施。第2圖中如此的小體積、高速極低電壓之電路或是類似的電路，可以用來驅動一頁面模式記憶體中與例如是64、128條資料或更多的大量平行資料線對應的大量制壓電晶體。當然，實際被平行驅動的資料線數目必須由所使用特定讀取模式之設計來適當地選取。

在替代實施例中，在兩個或以上階段中產生偏壓電壓的此偏壓電路可以使用像是美國專利7982061中所示的根據比較器之動態回授電路來實施，將其修改使得施加一第一準位的電壓直到參考節點上的電壓到達第一準位，且隨後的施加一第二準位的電壓直到此參考節點上的電壓到達目標準位或是此預充電區間結束為止。

在此範例實施例中，具有兩準位的此預充電區間，且偏壓電路的輸出電壓準位在自第一階段到第二階段時快速地轉變。在替代實施例中，可以具有超過兩個階段。此外，偏壓準位的產生中可以較快或較慢地轉變，端視特定應用所需，使得第一階段和第二階段與預充電區間中第一準位和第二準位電壓到達的時間對應，而不是在偏壓電路的輸出電壓準位產生快速地轉變。

第4圖顯示本發明使用如第2圖中偏壓電路於高速讀取操作時之資料線電壓的模擬結果，其是對在感測節點上的目標準位於預充電之後約在範圍800~950毫伏特之間，與傳統使用單一偏壓準位來控制資料線上疊接電晶體閘極的比較。軌跡曲線501、502、503顯示此處所描述之兩階段偏壓電路的模擬結果，因為圖中顯示這些軌跡幾乎沒有超過目標值而展現本發明可以防止電壓過大的結果。相對而言，軌跡曲線511、512、513顯示使用單一偏壓準位所產生的電壓過大現象。

第5圖顯示根據本發明一實施例之積體電路的簡化示意圖。其中積體電路包括使用具有此處所描述的由一參考位元線所控制之預充電及制壓電路。此積體電路包括一使用記憶胞實施之記憶陣列600，此記憶胞可以例如是浮動閘極或是電荷捕捉之非揮發記憶胞、唯讀記憶胞、或是其他型態的記憶胞。在一較佳應用中，記憶陣列係組態為反或閘(NOR)架構。一頁面/列解碼器601與沿著記憶陣列600列方向安排之複數條字元線602耦接。行解碼器603與沿著記憶陣列600行方向安排之複數條位元線604導體耦接。制壓/偏壓結構623經由行解碼器603及位元線604導體以例如第1圖所示的之前所描述的方式與資料線(未示)在記憶陣列的行方向上耦接。此外，預充電結構633也是經由行解碼器603及位元線604導體以之前所描述的方式與記憶陣列的行方向上之記憶胞耦接。一個兩階段制壓偏壓電路624(在兩個或多個階段操作)如之前所描述的方式與制壓/偏壓結構623耦接，且防止在高速、低電壓記憶體的預充電時在資料線上產生過大的電壓。

位址係由匯流排605提供給行解碼器603、頁面/列解碼器601。方塊606中的感測放大器與資料輸入結構經由行解碼器603、制壓/偏壓結構623及預充電結構633而與所選取的記憶胞耦接。複數個參考假記憶胞640亦包含於此積體電路上，且用來產生方塊606中感測放大器所使用的參考電壓，使得方塊606中的感測放大器使用參考電壓來紀錄記憶陣列600中的實際記憶胞之臨界電壓改變。資料由積體電路上的輸入/輸出埠提供給資料輸入線611，或者由積體電路其他內部/外部的資料源，輸入至方塊606中的資料輸入結構。資料由方塊606中的感測放大器，經由資料輸出線612，提供至積體電路上的輸入/輸出埠。

控制陣列600中記憶胞讀取、程式化及抹除的資源亦包含於積體電路中。這些資源包含由方塊608所代表之讀取、程式化及抹除的供應電壓源，及產生或提供這些控制信號時序的狀態機構609，其與陣列600、解碼器601、603及積體電路上的其他電路耦接，以進行此裝置的操作。

該供應電壓源(方塊608)在不同的實施例中可以利用電荷磊、電壓調節器、電壓分頻器或是業界熟知的類似方式實施，以提供包括負電壓之不同的電壓準位用來進行讀取、程式化及抹除操作。

狀態機構609係支持讀取、程式化及抹除操作。此狀態機構609可以使用業界熟知的特殊目的邏輯電路而應用。在替代實施例中，該控制器包括了通用目的處理器，其可使於同一積體電路，以執行一電腦程式而控制裝置的操作。在又一實施例中，該控制器係由特殊目的邏輯電路與通用目的處理器組合而成。雖然並未於圖中繪示，第5圖中所示的積體電路可以包括舉例而言於單晶片所使用的其他元件。因此，此為包含記憶體或其他功能電路之積體電路的代表性例示。

雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。

100~102．．．記憶胞

103~105．．．制壓電晶體

106~108．．．負載電晶體

109~111．．．感測放大器

120~122．．．預充電電晶體

130．．．兩階段制壓偏壓電路

409．．．電阻元件

420．．．反或閘

600．．．記憶陣列(快閃記憶體)

601．．．列解碼器

602．．．字元線

603．．．行解碼器

604．．．位元線

605．．．匯流排

606．．．感測放大器/資料輸入結構

609．．．讀取、抹除及程式化狀態機構

608．．．讀取、抹除及程式化供應電壓

611．．．資料輸入線

612．．．資料輸出線

623．．．制壓/偏壓結構

624．．．兩階段制壓偏壓電路

633．．．預充電結構

640．．．假參考記憶胞

本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：

第1圖顯示一個記憶電路的示意圖，其包括對資料線上的制壓電路之兩階段偏壓電路。

第2圖顯示對一疊接為基礎之制壓組態的兩階段偏壓電路的示意圖。

第3圖顯示包括第2圖中偏壓電路的一記憶電路之時序圖。

第4圖顯示本發明使用一靜態偏壓電壓的感測節點電壓變化之一記憶體的感測電壓模擬比較結果。

第5圖顯示根據本發明一實施例之積體電路的簡化示意圖。

600．．．記憶陣列(快閃記憶體)

601．．．列解碼器

602．．．字元線

603．．．行解碼器

604．．．位元線

605．．．匯流排

606．．．感測放大器/資料輸入結構

609．．．讀取、抹除及程式化狀態機構

608．．．讀取、抹除及程式化供應電壓

611．．．資料輸入線

612．．．資料輸出線

623．．．制壓/偏壓結構

624．．．兩階段制壓偏壓電路

633．．．預充電結構

640．．．假參考記憶胞

Claims (20)

1. 一種記憶裝置，包含：一記憶胞陣列，包括複數個行及列；複數條資料線與該陣列的行耦接；複數條字元線與該陣列的列耦接；預充電電路，於一預充電區間中將該複數條資料線的一條資料線預充電，該預充電區間具有一第一階段及一第二階段；制壓電路，與該複數條資料線中的該條資料線耦接；一偏壓電路，其提供一偏壓電壓以在該預充電區間中的該第一階段使用一第一電壓準位開啟該制壓電路，且在該預充電區間中的該第二階段使用一第二電壓準位開啟該制壓電路，其中該第二電壓準位大於該第一電壓準位，偏壓電路係響應至少一時序信號，以於該第一階段設定該第一電壓準位及於該第二階段設定該第二電壓準位；以及感測放大器，與該條資料線耦接。
2. 如申請專利範圍第1項所述之記憶裝置，其中該制壓電路防止在該條資料線上的一感測節點超過一目標準位。
3. 如申請專利範圍第1項所述之記憶裝置，其中該偏壓電路包括一預充電電晶體、一疊接電晶體及一電阻元件串聯，具有一回授電路與該疊接電晶體的閘極自一對應字元線介於該疊接電晶體與該電阻元件之間的節點耦接，該回授電路係響應該至少一時序信號。
4. 如申請專利範圍第3項所述之記憶裝置，其中該回授電路包括一兩階段反向器，其具有一輸入與介於該疊接電晶體與該 電阻元件之間的節點耦接，及一輸出產生該偏壓電壓，該兩階段反向器包括一上拉電晶體及第一與第二下拉電晶體與該輸入耦接，且一切換開關響應於該第一階段時開啟該第二下拉電晶體，且於該第二階段時關閉該第二下拉電晶體之一控制信號。
5. 如申請專利範圍第1項所述之記憶裝置，其中該制壓電路包括一疊接電晶體具有閘極終端與該偏壓電路耦接。
6. 如申請專利範圍第1項所述之記憶裝置，包括該預充電電路及一負載電路與該複數條資料線的該條資料線上的一感測節點耦接；其中該制壓電路包括以一疊接組態中的一電晶體介於該感測節點與該條資料線之間。
7. 如申請專利範圍第1項所述之記憶裝置，其中該偏壓電路包含：一第一電晶體，具有一第一終端與一電源供應節點耦接，一第二終端與一第一節點耦接，及閘極與一感測時序信號耦接；一第二電晶體，具有一第一終端與該第一節點耦接，一第二終端與一第二節點耦接，及閘極與該偏壓電路的該輸出耦接；一電阻元件，連接於該第二節點與一參考節點之間；一第三電晶體，具有一第一終端與該第一節點耦接，一第二終端與該偏壓電路的該輸出耦接，及閘極與該第二節點耦接； 一第四電晶體，具有一第一終端該偏壓電路的該輸出耦接，一第二終端與該參考節點相同的一參考電位節點耦接，及閘極與該第二節點耦接；一第五電晶體具有一第一終端該偏壓電路的該輸出耦接，一第二終端與一第三節點耦接，及閘極與該第二節點耦接；以及一致能電路，與該第三節點耦接，係用來於該預充電區間的一第一階段時將該第三節點與一參考節點耦接，且於該預充電區間的該第二階段時將該第三節點自該參考節點解除耦接。
8. 如申請專利範圍第7項所述之記憶裝置，其中該致能電路包括一邏輯閘，其具有至少一輸入與該至少一時序信號耦接，及一第六電晶體具有一第一終端與該第三節點耦接，一第二終端與一參考節點耦接，及閘極與該邏輯閘耦接。
9. 如申請專利範圍第7項所述之記憶裝置，包含：一第七電晶體，具有一第一終端與該第二節點耦接，一第二終端與一參考節點耦接，及閘極與該感測時序信號耦接；以及一第八電晶體，具有一第一終端與該偏壓電路的該輸出耦接，一第二終端與一參考節點耦接，及閘極與該感測時序信號耦接。
10. 如申請專利範圍第7項所述之記憶裝置，其中該第一及該第三電晶體是p通道場效電晶體，及該第二、該第四及該第六電晶體是n通道場效電晶體。
11. 如申請專利範圍第7項所述之記憶裝置，其中該電阻元件包含一被動電阻。
12. 一種對一記憶裝置中一資料線之偏壓電路，包含：一預充電電晶體、一疊接電晶體及一電阻元件串聯；一回授電路與該疊接電晶體的閘極自一對應字元線介於該疊接電晶體與該電阻元件之間的節點耦接，該回授電路係響應一時序信號以於一資料線預充電時段的一第一階段設定一第一偏壓準位及於該資料線預充電時段的一第二階段設定一第二偏壓準位。
13. 如申請專利範圍第12項所述之偏壓電路，其中該第二電壓準位大於該第一電壓準位。
14. 如申請專利範圍第12項所述之偏壓電路，其中該預充電電晶體是p通道場效電晶體，及該疊接電晶體是n通道場效電晶體。
15. 如申請專利範圍第12項所述之偏壓電路，其中該電阻元件包含一被動電阻。
16. 如申請專利範圍第12項所述之偏壓電路，其中該回授電路包括一兩階段反向器，其具有一輸入與介於該疊接電晶體與該電阻元件之間的節點耦接，及一輸出產生該偏壓電壓，該兩階段反向器包括一上拉電晶體及第一與第二下拉電晶體與該輸入耦接，且一切換開關響應一控制信號而於該第一階段時開啟該第二下拉電晶體，且於該第二階段時關閉該第二下拉電晶體。
17. 如申請專利範圍第16項所述之偏壓電路，其中該預充電電晶體是p通道場效電晶體，及該疊接電晶體與該第一與第二下拉電晶體是n通道場效電晶體。
18. 一種感測一記憶裝置中資料的方法，該記憶裝置包含一記憶胞陣列，該記憶胞陣列包括複數個行及列；複數條資料線與該陣列的行耦接、複數條字元線與該陣列的列耦接；該方法包含：於一預充電區間中將該複數條資料線的一資料線施加一預充電電壓；於該預充電區間中使用一制壓電路將該複數條資料線中的該資料線上之一節點進行制壓，該偏壓電壓在該預充電區間中的一第一階段具有一第一電壓準位，且在該預充電區間中的一第二階段具有一第二電壓準位，其中該第二電壓準位大於該第一電壓準位，在該第一階段的該第一電壓準位及在該第二階段的該第二電壓準位係被設定以響應至少一時序信號；以及於一感測區間時致能感測放大器與該節點耦接，其中該感測區間於該第二階段中或之後開始。
19. 如申請專利範圍第18項所述之方法，更包含產生該偏壓以響應該時序信號且動態回授。
20. 如申請專利範圍第18項所述之方法，其中該制壓步驟包括使用疊接電晶體於該資料線上。