TWI459387B - 利用參考記憶體單元來讀取非揮發性記憶體之結構及其方法 - Google Patents

利用參考記憶體單元來讀取非揮發性記憶體之結構及其方法 Download PDF

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利用參考記憶體單元來讀取非揮發性記憶體之結構及其方法 Structures and Methods for Reading out Non-Volatile Memory Using Referencing Cells
本發明有關於感測半導體非揮發性記憶體(non-volatile memory，NVM)之儲存資訊的積體電路(integrated circuit)，尤有關於一種利用參考記憶體單元(referencing memory cell)來感測非揮發性記憶體之儲存資訊的電路及其操作方法。
半導體非揮發性記憶體(NVM)及特別是電子可抹除可程式化唯讀記憶體(Electrically Erasable,Programmable Read-Only Memories，EEPROM)被廣泛地應用於在電子設備(equipment)領域，從電腦、電子通訊硬體至消費性電器產品(consumer appliance)。EEPROM單元儲存資料的方式，係藉由將電荷載子(charge carrier)注入金氧半場效應電晶體(Metal-Oxide-Semiconductor Field Effect Transistors，MOSFET)之通道區(channel region)上方的電荷儲存層(charge-storage layer)來調整MOSFET的臨界電壓(threshold voltage)(元件ON/OFF電壓)。例如，當電子堆積於電晶體通道區上方的浮閘(floating gate)、或電荷擷取介電層(charge-trap dielectric layer)、或奈米晶體(nano-cryatals)時，導致MOSFET具有相對較高的臨界電壓。利用增減儲存電荷來調整一記憶體單元之獨特臨界電壓可用來代表該記憶體單元之資訊狀態。當一半導體記憶體單元的電源關閉時，該些被儲存之電荷將依然繼續存在該半導體記憶體單元中。因此，即使電源關閉，在該記憶體單元中，相對於臨界電壓之該儲存資訊係「非揮發性」(non-volatile)。快閃EEPROM為EEPROM的其中一種類型，係由複數個EEPROM單元特別地配置成為記憶體單元陣列(cell array)後，只能被區段(sector)抹除(erase)或整體(global)抹除。相較於傳統EEPROM，快閃EEPROM具有較高緊密度及高速程式化/抹除的優點，故快閃EEPROM陣列被廣泛應用於電子設備之程式碼及數位資料的大量儲存(mass storage)。
第1圖顯示利用參考NVM單元來讀取EEPROM單元之傳統電流感測架構圖。參考第1圖，複數個偏壓(bias)被分別施加於一讀取EEPROM單元MC 的控制閘(control gate)與源極電極(source electrode)以及一拉高元件(pull-up element)130的一端，而該拉高元件130的另一端耦接該讀取EEPROM單元MC 的汲極(drain)電極。流過該讀取EEPROM單元MC 之汲極電極的電流隨後被電流鏡放大器(current amplifier)120放大。另一方面，耦接該參考NVM單元Mrf 的右側電路亦具有和左側電路(耦接該讀取EEPROM單元MC )相同的電路組態。耦接該讀取NVM單元MC 及該參考NVM單元Mrf 的上述對稱電路，係產生二個輸出電壓(ViL 及ViR )以饋入一差動電壓感測放大器(differential voltage sensing amplifier)110，用以比較二個被放大汲極電流的大小。之後，差動電壓感測放大器110再將比較結果傳送至一資料閂鎖緩衝器(data latch buffer)(圖未示)。該資料閂鎖緩衝器的輸出係表示被施加偏壓之讀取NVM單元MC 所產生的電流是否大於該參考NVM單元Mrf 產生的參考電流。一特別的例子，當施加相同的偏壓於該參考NVM單元Mrf 及讀取NVM單元MC 時，該資料閂鎖緩衝器的輸出係表示具有較少汲極電流的讀取NVM單元MC 之臨界電壓係大於參考NVM單元Mrf 之臨界電壓，或者具有較少汲極電流的參考NVM單元Mrf 之臨界電壓係大於讀取NVM單元MC 之臨界電壓。因此，當施加相同的偏壓於相同的參考NVM單元Mrf 及讀取NVM單元MC 時，傳統電流感測方法基本上是比較參考NVM單元Mrf 及讀取NVM單元MC 二者的臨界電壓。然而，對稱電路及記憶體單元間因為製程不均勻性造成的不匹配，導致記憶體單元臨界電壓不明確。為解決上述不明確臨界電壓之問題，實際應用時，必須考慮記憶體單元臨界電壓保護帶(cell threshold voltage guard band)。在記憶體單元之多位元儲存(multi-bit per cell storage)應用中，係利用複數個記憶體狀態(state) NVM單元來代表NVM單元之臨界電壓的不同位階，而上述記憶體單元臨界電壓保護帶將限制該些記憶體狀態的數目。
傳統電流感測架構有一個缺點：必須有二道電流通過二個記憶體單元Mrf 及MC 且藉由二個電流鏡放大器120將二道電流加以放大，用以在差動電壓感測放大器110的二輸入端維持穩定電壓狀態。因為由拉高元件130至NVM單元產生的直流電流路徑且大部分是放大的鏡像電流(mirrored current)產生的直流電流路徑，傳統電流感測架構具有高功率消耗的缺點。在實際應用中，當平行讀取大量的NVM單元時，傳統電流感測電路的高功率消耗缺點對半導體NVM電路設計造成關鍵性限制。
本發明提供一種利用參考記憶體單元之NVM讀取架構，以一適當感測速度及一良好的準確度，來分辨參考記憶體單元Mrf 及讀取NVM單元MC 二者間的臨界電壓差。特別地，根據本發明之電路架構，除了在感測期間的切換電流會造成有少量電流消耗的讀取動作之外，電路不會產生任何直流電流路徑。
第2圖顯示本發明資料讀取裝置之電路架構圖。參考第2圖，讀取NVM單元MC 的源極電極及汲極電極分別接地及連接至一負載電容器CC 之一端，且該負載電容器CC 之另一端接地。該負載電容器CC 之總電容值包含一第一調整電容器(adjustment capacitor)(圖未示)的電容值、位元線(bit line)電容值及其他剩餘的寄生電容值(parasitic capacitance)。對稱地，參考NVM單元Mrf 的源極電極及汲極電極分別接地及連接至一負載電容器Crf 之一端，且該負載電容器Crf 之另一端接地。該負載電容器Crf 之總電容值包含一第二調整電容器(圖未示)的電容值、位元線電容值及其他剩餘的寄生電容值。藉由調整分別位在讀取線(read line)之第一調整電容器的電容值以及位在參考線(referencing line)之第二調整電容器的電容值，使負載電容器Crf 及負載電容器CC 之電容值相互匹配，換言之，使負載電容器Crf 及負載電容器CC 之電容值都在一可接受的容許誤差範圍內(tolerance)趨近一電容值CL 或實質上等於該電容值CL 。讀取NVM單元MC 及負載電容器CC 之間的節點X與參考NVM單元Mrf 及負載電容器Crf 之間的節點Y分別連接至二個開關Q1 及Q2 。而透過二個開關Q1 及Q2 ，分別將負載電容器CC 及Crf 之充電至一預設電壓值VR 。同時，如第3圖所示，節點X與Y分別連接至差動電壓感測放大器210的二個輸入端。在此請注意，讀取NVM單元MC 及參考NVM單元Mrf 為同一類型的NVM單元。
第3圖顯示本發明差動電壓感測放大器之電路架構圖。參考第3圖，本發明差動電壓感測放大器210由4個P型MOSFET及7個N型MOSFET所組成，其中電晶體MP1、MP2、MN1、MN2及MN3係鏡像對稱(mirrored symmetry)於電晶體MP3、MP4、MN4、MN5、MN6。差動電壓感測放大器210的二個輸入端(ViL 及ViR )為電晶體MN2及MN5的閘極。輸出節點OUT及輸出反向(reverse)節點OUTB為對稱差動電路的二個端點，分別位在電晶體MP1、MP2及MN1的汲極電極上與電晶體MP4、MP3及MN4的汲極電極上。電晶體MP1、MP3及MN7的閘極接收一致能(enabled)訊號SAEnb。當致能訊號SAEnb在”低電壓準位”狀態時，差動電壓感測放大器210係被禁能(disabled)，電晶體MP7被關閉以切斷電流流向地的路徑，同時，電晶體MP1及MP3則被導通，利用一電壓VDD 對輸出節點OUT及OUTB充電，使輸出節點OUT及OUTB維持在”高電壓準位”狀態。當該致能訊號SAEnb轉態至”高電壓準位”狀態時，電晶體MP1及MP3被關閉，電晶體MP7則被導通，而使得輸出節點OUT及OUTB開始對地放電。因為差動電壓感測放大器210的左右側電路係被建構得盡可能地對稱，故在電晶體MN2及MN5的二閘極之間，即使有些微的電壓差異都會破壞左右對稱電流路徑的平衡。而透過電晶體MP2/MN1/MN3及MP4/MN4/MN6組成的閂鎖(latch)電路所形成的正回饋(positive feedback)，非對稱電流將被進一步放大。之後，輸出節點OUT及OUTB分別被閂鎖在”高電壓準位”狀態及”低電壓準位”狀態，反之亦然。
第4圖顯示本發明之操作順序。第4圖最上方的圖形顯示ViL 及ViR (即第2圖中節點X及Y的電壓)的電壓時序圖。最初，在該讀取NVM單元MC 及該參考NVM單元Mrf 還未被啟動(deactivated)時，在一充電(charging)期間TC 內，透過二個開關Q1 及Q2 (利用一控制訊號CS將開關Q1 及Q2 導通)將放大器210的二個輸入端(節點X及Y)分別預充電至一預設電壓值VR 。在預充電(pre-charging)後，施加一閘極偏壓Vgs 至讀取NVM單元MC 的閘極及參考NVM單元Mrf 的閘極而啟動(activate)讀取NVM單元MC 及參考NVM單元Mrf ，在一經過(elapsing)期間Te ，二個電容器CC 及Crf 透過讀取NVM單元MC 及參考NVM單元Mrf 開始放電。取決於該閘極偏壓Vgs 相對於臨界電壓Vth 的大小關係，二個輸入電壓ViL 及ViR 根據其放電速率而往下降。如第4圖最上方圖形中的虛線(i)，代表的是閘極偏壓小於臨界電壓(即Vgs <Vth )的情況下，輸入電壓ViL 及ViR 與時間軸之關係；虛線(ii)代表的是閘極偏壓等於臨界電壓(即Vgs =Vth )的情況下，輸入電壓ViL 及ViR 與時間軸之關係；實線(iii)代表的是閘極偏壓大於臨界電壓(即Vgs >Vth )的情況下，輸入電壓ViL 及ViR 與時間軸之關係。在該經過期間Te 後，差動電壓感測放大器210被致能(該致能訊號SAEnb被轉態至”高電壓準位”狀態)以感測二個輸入端(ViL 及ViR )的電壓差，進而將輸出節點OUT及OUTB閂鎖在”高電壓準位/低電壓準位”狀態或”低電壓準位/高電壓準位”狀態。當閘極偏壓Vgs 的大小相對於臨界電壓Vth 的大小越大時，其放電速率也越快且二個輸入端的電壓(ViL 及ViR )也掉得更快。因此，當施加相同的閘極偏壓Vgs 給讀取NVM單元MC 及參考NVM單元Mrf 時，若讀取NVM單元MC 的臨界電壓大於參考NVM單元Mrf 的臨界電壓，差動電壓感測放大器210將閂鎖該輸出節點OUT在”低電壓準位”狀態，反之亦然。
在第4圖的實施例中，係將閘極偏壓Vgs 及參考NVM單元Mrf 的臨界電壓Vthrf 之間的關係設定為Vgs =Vthrf 。在此請注意，在本說明書及所有圖式中，Vthc 及Vthrf 分別代表讀取NVM單元MC 及參考NVM單元Mrf 的臨界電壓。因此，如第4圖最下方圖形所示，在感測(sensing)期間Ts 內，在Vgs <Vthc (虛線)及Vgs >Vthc (實線)的情況下，輸出節點OUT將分別閂鎖在”低電壓準位”狀態及”高電壓準位”狀態。在感測期間Ts 結束之後，差動電壓感測放大器210被禁能，二個輸出節點OUT及OUTB皆被充電至”高電壓準位”狀態以待下一次的感測(待命(standby)模式)。
以下之說明將舉出本發明之數個較佳的示範實施例，熟悉本領域者應可理解，本發明可採用各種可能的方式實施，並不限於下列示範之實施例或實施例中的特徵。
第6圖為本發明一實施例之NOR快閃EEPROM陣列之電路架構圖。參考第6圖，本發明NOR快閃記憶體陣列(即圖中的讀取記憶體陣列)係規畫如下：一列(row)共M個讀取NVM單元MC 的閘極連接在一起形成一字元線(word line)，水平排列的讀取NVM單元MC 之源極電極連接至一共地(common ground)；而一行(column)共N個讀取NVM單元MC 的汲極連接在一起形成一位元線(bit line)。透過px1多工開關(multiplex switch)62，各位元線分別連接至各該k個差動電壓感測放大器SA1 ~SAk 之一輸入端，同時，連接各該k個差動電壓感測放大器SA1 ~SAk 之二輸入端的二個負載電容器CC 及Crf 的總電容值，分別包含一調整電容器的電容值、位元線電容值以及寄生電容值。藉由分別加入二個獨立的調整電容器(圖未示)於讀取記憶體單元電路路徑及參考記憶體單元電路路徑，使二個電容器CC 及Crf 的總電容值相互匹配(即二者的總電容值實質上等於一電容值CL )。於本實施例，在一個128百萬位元(mega-bit)快閃記憶體陣列中，二個負載電容器CC 及Crf 的總電容值約300fF(300×10-15 法拉(farad))。
當控制電路下達”讀取”命令及記憶體陣列的讀取位址(address)時，用以將相對應於該讀取位址的被選擇讀取位元線及參考位元線預充電至一讀取電壓VR =1.2V約10ns(十億分之一秒，nano-second)的時間(利用一控制訊號ChEnb導通各開關，將負載電容器CC 及Crf 充電)。接著，施加一閘極電壓Vgs 至相對應於該讀取位址的被選擇字元線及參考NVM單元Mrf 的閘極後，各被選擇位元線、參考位元線及其連接節點分別透過被選擇的讀取NVM單元MC 及參考NVM單元Mrf 開始放電。在一經過期間Te 10ns後，差動電壓感測放大器SA1 ~SAk 被致能(該致能訊號SAEnb被轉態至”高電壓準位”狀態)。在感測期間Ts 20ns內，各差動電壓感測放大器SA1 ~SAk 感測本身二個輸入端之電壓差，並據以將輸出節點閂鎖在”低電壓準位”狀態或”高電壓準位”狀態。因此，本發明可以達到k個讀取NVM單元的平行感測。在感測期間Ts 結束後，所有的差動電壓感測放大器SA1 ~SAk 皆被禁能，同時所有的差動電壓感測放大器SA1 ~SAk 的二個輸出節點OUT及OUTB皆被充電至”高電壓準位”狀態(即待命(standby)模式)以待下一次的感測。在此請注意，第6圖及第7圖中的各差動電壓感測放大器皆具有如第3圖的電路組態，同時，各讀取NVM單元MC 及參考NVM單元Mrf 為同一類型的NVM單元。
第5圖係根據第6圖的實施例，顯示電路模擬結果的感測時序圖。在進行電路模擬前，參考NVM單元Mrf 的臨界電壓Vthrf 事先被程式化以等於施加之閘極偏壓Vgs ，即Vgs =Vthrf 。從第5圖之中間的時序圖可以看到，若讀取NVM單元的臨界電壓大於參考NVM單元(即Vthc >Vthrf )，則輸出節點OUT會被閂鎖在”低電壓準位”狀態；若讀取NVM單元的臨界電壓小於參考記憶體單元(即Vthc <Vthrf )，在感測期間Ts 內，輸出節點OUT會被閂鎖在”高電壓準位”狀態。在待命模式下，各差動電壓感測放大器SA1 ~SAk 的二個輸出端皆回到”高電壓準位”狀態，如第5圖所示。
第7圖為本發明另一實施例之NAND快閃EEPROM陣列之電路架構圖。參考第7圖，本發明NAND快閃記憶體陣列(即圖中的讀取記憶體陣列)包含複數個讀取NAND串列(string)，其中，各讀取NAND串列包含有N個串聯的讀取NVM單元MC 。各讀取NAND串列係透過一串列選擇線(String Selected Line，SSL)上的電晶體連接至一個別對應的讀取位元線，該個別對應的讀取位元線再連接至差動電壓感測放大器SA1 ~SAM 之其一。各讀取NAND串列中，二個分別連接SSL及接地選擇線(Ground Selected Line，GSL)的MOSFET係作為二個開關，用以分別存取共享的讀取位元線及接地線。在一典型的NAND記憶體陣列中，包含M個差動電壓感測放大器(SA1 ~SAM )。如第7圖所示，M個差動電壓感測放大器(SA1 ~SAM )的其中一半被配置於電路的上方，用以連接奇數的讀取位元線(odd bit lines)，而另一半則被配置於電路的下方，用以連接偶數的讀取位元線(even bit lines)。至於，包含有N個串聯的參考NVM單元Mrf 的參考NAND串列(即第7圖中的參考記憶體陣列)，亦具有和各讀取NAND串列相同的電路組態。在此請注意，由篇幅的限制，第7圖中只標出其中幾個讀取NVM單元MC 及參考NVM單元Mrf 。藉由分別加入二個獨立的調整電容器(圖未示)於讀取位元線及參考位元線，使各該讀取NAND串列及該參考NAND串列的負載電容器CC 及Crf 的總電容值相互匹配，換言之，使各該讀取NAND串列及該參考NAND串列的負載電容器CC 及Crf 的總電容值都在一可接受的容許誤差範圍內趨近一預設電容值CL 或實質上等於該預設電容值CL 。
當控制電路下達”讀取”命令及記憶體陣列的讀取位址時，透過啟動SSL及GSL，將被選擇的NAND串列分別連接至被選擇之讀取位元線及接地線。另一方面，在各被選擇的讀取NAND串列中，施加一偏壓Vpass 至所有未被選擇的字元線，以將該偏壓Vpass 傳遞至被選擇的讀取NVM單元MC 之源極電極與汲極電極。同樣地，施加偏壓(Vpass )於參考NAND串列之方式，亦相同於施加偏壓(Vpass )於被選擇的讀取NAND串列之方式。之後，施加一低電壓準位(該低電壓準位必須低到足以關閉(turn off)該些被選擇的讀取NVM單元MC 及該被選擇的參考NVM單元Mrf )至被選擇的讀取字元線及參考字元線，而使得被選擇的讀取字元線及參考字元線無法啟動(deactivated)。之後，該些被選擇的讀取位元線及參考位元線就被預充電至一讀取電壓VR (利用一控制訊號ChEnb導通各開關，將負載電容器CC 及Crf 充電)。在位元線預充電完畢後，被選擇的讀取字元線及參考字元線係被施加一閘極電壓Vgs ，透過該些被選擇的讀取NVM單元MC 及該被選擇參考NVM單元Mrf ，該些被選擇的讀取位元線及參考位元線開始放電。在一經過期間Te 後，差動電壓感測放大器(SA1 ~SAM )被致能(該致能訊號SAEnb被轉態至”高電壓準位”狀態)。若讀取NVM單元MC 的臨界電壓大於參考NVM單元Mrf 的臨界電壓(即Vthc >Vthrf )時，輸出節點OUT會被閂鎖在”低電壓準位”狀態；若讀取NVM單元MC 的臨界電壓小於參考記憶體單元Mrf (即Vthc <Vthrf )，輸出節點OUT會被閂鎖在”高電壓準位”狀態。在感測期間Ts 內，各差動電壓感測放大器SA1 ~SAM 感測本身二個輸入端之電壓差，並據以將輸出節點閂鎖在”低電壓準位”狀態或”高電壓準位”狀態。因此，可以達到複數個讀取NVM單元的平行感測。在感測期間Ts 結束後，所有的差動電壓感測放大器SA1 ~SAM 皆被禁能且被充電至待命模式狀態(即”高電壓準位”狀態)以待下一次的感測。
在此請注意，上述讀取電路及感測方法係適用於任一類型的半導體NVM單元。基於組態、操作波形或不同類型半導體NVM單元而利用不同的電路，熟悉本領域者應可理解，以上實施例在此僅例示，而非限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更。
120．．．電流鏡放大器
130．．．拉高元件
110、210．．．差動電壓感測放大器
62．．．px1多工開關
MC ．．．讀取NVM單元
Mrf ．．．參考NVM單元
CC 、Crf ．．．負載電容器
Q1 、Q2 ．．．開關
MP1~MP4、MN1~MN7．．．MOSFET
第1圖顯示利用參考NVM單元來讀取EEPROM單元之傳統電流感測架構圖。
第2圖本發明資料讀取裝置之電路架構圖。
第3圖顯示本發明差動電壓感測放大器之電路架構圖。
第4圖顯示本發明以下列三個階段的順序來完成操作：(1)充電(2)經過(3)感測，以及顯示在下列三個情況下第3圖之差動電壓感測放大器之二個輸入端的電壓變化(a)讀取NVM單元的臨界電壓等於閘極偏壓(虛線(ii))(b)讀取NVM單元的臨界電壓大於閘極偏壓(虛線(i))(c)讀取NVM單元的臨界電壓小於閘極偏壓(實線(iii))。
第5圖係根據第6圖的實施例，顯示電路模擬結果的感測時序圖：(1)顯示在不同的(Vgs -Vth )差異量下，差動電壓感測放大器之二個輸入端的電壓變化；(2)當(Vgs -Vthrf =0)時，顯示差動電壓感測放大器之輸出端OUT的相對應電壓變化。
第6圖為本發明一實施例之NOR快閃EEPROM陣列之電路架構圖。
第7圖為本發明另一實施例之NAND快閃EEPROM陣列之電路架構圖。
210．．．差動電壓感測放大器
MC ．．．讀取NVM單元
Mrf ．．．參考NVM單元
CC 、Crf ．．．負載電容器
Q1 、Q2 ．．．開關

Claims (37)

  1. 一種資料讀取裝置，包含：一感測放大器，用以感測該感測放大器的一第一輸入端及一第二輸入端之間的電壓差；一第一電容器及一第二電容器，分別連接至該第一輸入端及該第二輸入端，用以分別將該第一輸入端及該第二輸入端充電至一預設電壓；以及一讀取非揮發性記憶體(NVM)單元及一參考NVM單元，分別連接至該第一輸入端及該第二輸入端；其中，當同時施加一閘極偏壓至該讀取NVM單元的控制閘極及該參考NVM單元的控制閘極時，該第一電容器及該第二電容器係透過該讀取NVM單元及該參考NVM單元進行放電；以及其中，該第一電容器及該第二電容器的電容值實質上相同。
  2. 如申請專利範圍第1項所記載之資料讀取裝置，其中，該讀取NVM單元及該參考NVM單元為同一類型的NVM單元。
  3. 如申請專利範圍第1項所記載之資料讀取裝置，其中，該第一電容器及該第二電容器皆具有一第一端及一第二端，以及，該第一電容器的第二端及該第二電容器的第二端皆連接至地；其中，該第一電容器的第一端連接至該讀取NVM單元的汲極與該第一輸入端，以及，該第二電容器的第一端連接至該參考NVM單元的汲極及該第二輸入端。
  4. 如申請專利範圍第1項所記載之資料讀取裝置，其中，該第一電容器及該第二電容器的各電容值皆包含一調整電容器的電容值、一位元線電容值及一寄生電容值之至少其一。
  5. 如申請專利範圍第1項所記載之資料讀取裝置，更包含：一第一開關，用以根據一控制訊號將該第一電容器連接至該預設電壓；以及一第二開關，用以根據該控制訊號將該第二電容器連接至該預設電壓。
  6. 如申請專利範圍第1項所記載之資料讀取裝置，其中該感測放大器包含：一第一P通道電晶體，具一第一源極連接至一操作電壓、一第一閘極以接收一致能訊號及一第一汲極以產生一第一輸出電壓；一第二P通道電晶體，具一第二源極連接至該操作電壓、一第二閘極以產生一第二輸出電壓及一第二汲極連接至該第一汲極；一第一N通道電晶體，具一第三汲極連接至該第二汲極及一第三閘極連接至該第二閘極；一第二N通道電晶體，具一第四汲極連接至該第一N通道電晶體之一第三源極及一第四閘極定義為該第一輸入端；一第三N通道電晶體，具一第五汲極連接至該第三源極、一第五閘極連接至該第三閘極及一第五源極連接至該第二N通道電晶體之一第四源極；一第三P通道電晶體，具一第六源極連接至該操作電壓、一第六閘極接收該致能訊號及一第六汲極連接至該第二閘極；一第四P通道電晶體，具一第七源極連接至該操作電壓、一第七閘極連接至該第二汲極及一第七汲極連接至該第六汲極及該第二閘極；一第四N通道電晶體，具一第八汲極連接至該第七汲極及一第八閘極連接至該第七閘極；一第五N通道電晶體，具一第九汲極連接至該第四N通道電晶體之一第八源極及一第九閘極定義為該第二輸入端；一第六N通道電晶體，具一第十汲極連接至該第九汲極、一第十閘極連接至該第八閘極及一第十源極連接至該第五N通道電晶體之一第九源極與該第五源極；以及一第七N通道電晶體，具一第十一汲極連接至該第十源極、一第十一閘極接收該致能訊號及一第十一源極連接至地。
  7. 如申請專利範圍第6項所記載之資料讀取裝置，其中當該致能訊號在邏輯狀態1(logic 1)時，該第一輸出電壓及該第二輸出電壓為互補。
  8. 如申請專利範圍第7項所記載之資料讀取裝置，其中當該致能訊號在邏輯狀態1且該第一輸入端的電壓大於該第二輸入端的電壓時，該第一輸出電壓在邏輯狀態0及該第二輸出電壓在邏輯狀態1；以及，其中當該致能訊號在邏輯1狀態且該第一輸入端的電壓小於該第二輸入端的電壓時，該第一輸出電壓在邏輯狀態1及該第二輸出電壓在邏輯狀態0。
  9. 如申請專利範圍第6項所記載之資料讀取裝置，其中，當該致能訊號在邏輯狀態0時，該第一輸出電壓及該第二輸出電壓在邏輯狀態1。
  10. 一種方法，用以讀取一非揮發性記憶體(NVM)單元，包含以下步驟：在一充電期間內，施加一預充電電壓至一第一電容器及一第二電容器，其中該NVM單元係與該第一電容器並聯及一參考記憶體單元係與該第二電容器並聯；在一經過期間及一感測期間內，施加一閘極電壓至該NVM單元的控制閘及該參考記憶體單元的控制閘，用以透過該NVM單元及該參考記憶體單元將該第一電容器及該第二電容器放電；以及在該感測期間內，感測跨越該第一電容器的第一電壓位準及跨越該第二電容器的第二電壓位準之間之電壓差；其中，該第一電容器及該第二電容器的電容值實質上相同。
  11. 如申請專利範圍第10項所記載之方法，其中該NVM單元及該參考記憶體單元為同一類型的NVM單元。
  12. 如申請專利範圍第10項所記載之方法，其中該第一電容器及該第二電容器的各電容值皆包含一調整電容器的電容值、一位元線電容值及一寄生電容值之至少其一。
  13. 如申請專利範圍第10項所記載之方法，其中該感測步驟的結果表示該NVM單元的臨界電壓是否大於該參考記憶體單元的臨界電壓。
  14. 如申請專利範圍第13項所記載之方法，其中當該NVM單元的臨界電壓大於該參考記憶體單元的臨界電壓時，在該經過期間及該感測期間內，該第二電容器的放電速度比該第一電容器快。
  15. 如申請專利範圍第10項所記載之方法，其中該第一電壓位準高低係與該閘極電壓及該NVM單元的臨界電壓之間的電壓差有關，以及該第二電壓位準高低係與該閘極電壓及該參考記憶體單元的臨界電壓之間的電壓差有關。
  16. 如申請專利範圍第10項所記載之方法，其中該第一電容器及該第二電容器皆具有一第一端及一第二端以及該第一電容器的第二端及該第二電容器的第二端皆連接至地；其中，該第一電容器的第一端連接至該NVM單元的汲極與該第一輸入端，以及，該第二電容器的第一端連接至該參考記憶體單元的汲極及該第二輸入端。
  17. 一種NOR型非揮發性記憶體(NVM)裝置，包含：複數個NVM單元，被配置為具有行(column)與列(row)之NOR型電路組態；一參考記憶體單元，連接至一參考位元線；複數個第一電容器；一第二電容器；複數條讀取位元線，各該讀取位元線連接至一特定數目的NVM單元；以及複數個感測放大器，各該感測放大器分別具有：一第一輸入端，連接至該些第一電容器之其一及一對應被選擇之讀取位元線；以及一第二輸入端，連接至該第二電容器及該參考位元線；其中，各該第一電容器用來將一對應被選擇的讀取位元線充電至一讀取電壓，以及該第二電容器用來將該參考位元線充電至該讀取電壓；其中，當施加一閘極電壓至該參考記憶體單元的控制閘及一被選擇的字元線時，該參考位元線及各該被選擇的讀取位元線係分別透過該參考記憶體單元及各對應被選擇的NVM單元放電；以及其中，各該第一電容器及該第二電容器的電容值實質上相同。
  18. 如申請專利範圍第17項所記載之裝置，其中各該第一電容器及該第二電容器的各電容值皆包含一調整電容器的電容值、一位元線電容值及一寄生電容值之至少其一。
  19. 如申請專利範圍第17項所記載之裝置，其中各該NVM單元及該參考記憶體單元為同一類型的NVM單元。
  20. 如申請專利範圍第17項所記載之裝置，其中對各該被選擇的讀取位元線而言，該對應被選擇的NVM單元係與該第一電容器並聯，以及該參考記憶體單元係與該第二電容器並聯。
  21. 如申請專利範圍第20項所記載之裝置，其中各該第一電容器及該第二電容器皆具有一第一端與一第二端，以及各該第一電容器的第二端及該第二電容器的第二端皆連接至地；其中，對各該被選擇的讀取位元線而言，該第一電容器的第一端連接至該對應被選擇之NVM單元的汲極與該第一輸入端，以及，該第二電容器的第一端連接至該參考記憶體單元的汲極及該第二輸入端。
  22. 如申請專利範圍第17項所記載之裝置，其中各該感測放大器包含：一第一P通道電晶體，具一第一源極連接至一操作電壓、一第一閘極以接收一致能訊號及一第一汲極以產生一第一輸出電壓；一第二P通道電晶體，具一第二源極連接至該操作電壓、一第二閘極以產生一第二輸出電壓及一第二汲極連接至該第一汲極；一第一N通道電晶體，具一第三汲極連接至該第二汲極及一第三閘極連接至該第二閘極；一第二N通道電晶體，具一第四汲極連接至該第一N通道電晶體之一第三源極及一第四閘極定義為該第一輸入端；一第三N通道電晶體，具一第五汲極連接至該第三源極、一第五閘極連接至該第三閘極及一第五源極連接至該第二N通道電晶體之一第四源極；一第三P通道電晶體，具一第六源極連接至該操作電壓、一第六閘極接收該致能訊號及一第六汲極連接至該第二閘極；一第四P通道電晶體，具一第七源極連接至該操作電壓、一第七閘極連接至該第二汲極及一第七汲極連接至該第六汲極及該第二閘極；一第四N通道電晶體，具一第八汲極連接至該第七汲極及一第八閘極連接至該第七閘極；一第五N通道電晶體，具一第九汲極連接至該第四N通道電晶體之一第八源極及一第九閘極定義為該第二輸入端；一第六N通道電晶體，具一第十汲極連接至該第九汲極、一第十閘極連接至該第八閘極及一第十源極連接至該第五N通道電晶體之一第九源極與該第五源極；以及一第七N通道電晶體，具一第十一汲極連接至該第十源極、一第十一閘極接收該致能訊號及一第十一源極連接至地。
  23. 一種方法，用以讀取一NOR型非揮發性記憶體(NVM)裝置，該NOR型NVM裝置包含複數個NVM單元、一參考記憶體單元以及複數個感測放大器，該些NVM單元被配置為具有行(column)與列(row)之NOR型電路組態，各該感測放大器分別具有一第一輸入端及一第二輸入端，該第一輸入端連接至複數個第一電容器之其一及一對應被選擇的讀取位元線，以及該第二輸入端連接至一第二電容器及一參考位元線，該方法包含以下步驟：在一充電期間內，施加一讀取電電壓至各該對應被選擇讀取位元線之第一電容器及一第二電容器，用以將各該對應被選擇讀取位元線之第一電容器及該第二電容器充電至一預設電壓；在一經過期間及一感測期間內，施加一閘極電壓至該參考記憶體單元的控制閘及一被選擇字元線，用以透過該參考記憶體單元及各對應被選擇的NVM單元，將該參考位元線及各該對應被選擇的讀取位元線放電；以及在該感測期間內，藉由各該感測放大器，感測該參考位元線及該對應被選擇的讀取位元線之間的電壓差；其中，各該第一電容器及該第二電容器的電容值實質上相同。
  24. 如申請專利範圍第23項所記載之方法，其中該些NVM單元及該參考記憶體單元為同一類型的NVM單元。
  25. 如申請專利範圍第23項所記載之方法，其中該感測步驟的結果表示該對應被選擇之NVM單元的臨界電壓是否大於該參考記憶體單元的臨界電壓。
  26. 如申請專利範圍第25項所記載之方法，其中當該對應被選擇的位元線之對應被選擇之NVM單元的臨界電壓大於該參考記憶體單元的臨界電壓時，在該經過期間及該感測期間內，該第二電容器的放電速度快於該對應被選擇的位元線之該第一電容器。
  27. 如申請專利範圍第23項所記載之方法，其中對各該對應被選擇的位元線而言，該對應被選擇的NVM單元係與該第一電容器並聯，以及該參考記憶體單元係與該第二電容器並聯。
  28. 一種NAND型非揮發性記憶體(NVM)裝置，包含：一NAND型記憶體陣列，包含複數個讀取NAND串列，而各讀取NAND串列包含複數個串聯的NVM單元；一參考NAND串列，包含複數個串聯的參考記憶體單元，係連接至一參考位元線；複數個第一電容器；一第二電容器；複數條讀取位元線，各該讀取位元線分別連接至該些讀取NAND串列之其一；以及複數個感測放大器，各該感測放大器分別具有：一第一輸入端，連接至該些第一電容器之其一及一對應讀取位元線；以及一第二輸入端，連接至該第二電容器及該參考位元線；其中，各該第一電容器用來將各對應被選擇的讀取位元線充電至一讀取電壓，以及該第二電容器用來將該參考位元線充電至該讀取電壓；其中，當施加一閘極電壓至一被選擇的字元線時，該參考位元線及各該被選擇的讀取位元線係透過該參考記憶體單元及各對應被選擇的NVM單元放電；以及其中，各該第一電容器及該第二電容器的電容值實質上相同。
  29. 如申請專利範圍第28項所記載之裝置，其中各該第一電容器及該第二電容器的各電容值皆包含一調整電容器的電容值、一位元線電容值及一寄生電容值之至少其一。
  30. 如申請專利範圍第28項所記載之裝置，其中該些NVM單元及各該參考記憶體單元為同一類型的NVM單元。
  31. 如申請專利範圍第28項所記載之裝置，其中各該第一電容器及該第二電容器皆具有一第一端與一第二端，以及各該第一電容器及該第二電容器的第二端皆連接至地；其中，對各該感測放大器而言，該第一電容器的第一端連接至該對應的讀取位元線，而該對應的讀取位元線再連接至一對應被選擇的讀取NAND串列與該第一輸入端，以及，該第二電容器的第一端連接至該參考位元線，而該參考位元線再連接至該參考NAND串列及該第二輸入端。
  32. 如申請專利範圍第28項所記載之裝置，其中各該感測放大器包含：一第一P通道電晶體，具一第一源極連接至一操作電壓、一第一閘極以接收一致能訊號及一第一汲極以產生一第一輸出電壓；一第二P通道電晶體，具一第二源極連接至該操作電壓、一第二閘極以產生一第二輸出電壓及一第二汲極連接至該第一汲極；一第一N通道電晶體，具一第三汲極連接至該第二汲極及一第三閘極連接至該第二閘極；一第二N通道電晶體，具一第四汲極連接至該第一N通道電晶體之一第三源極及一第四閘極定義為該第一輸入端；一第三N通道電晶體，具一第五汲極連接至該第三源極、一第五閘極連接至該第三閘極及一第五源極連接至該第二N通道電晶體之一第四源極；一第三P通道電晶體，具一第六源極連接至該操作電壓、一第六閘極接收該致能訊號及一第六汲極連接至該第二閘極；一第四P通道電晶體，具一第七源極連接至該操作電壓、一第七閘極連接至該第二汲極及一第七汲極連接至該第六汲極及該第二閘極；一第四N通道電晶體，具一第八汲極連接至該第七汲極及一第八閘極連接至該第七閘極；一第五N通道電晶體，具一第九汲極連接至該第四N通道電晶體之一第八源極及一第九閘極定義為該第二輸入端；一第六N通道電晶體，具一第十汲極連接至該第九汲極、一第十閘極連接至該第八閘極及一第十源極連接至該第五N通道電晶體之一第九源極與該第五源極；以及一第七N通道電晶體，具一第十一汲極連接至該第十源極、一第十一閘極接收該致能訊號及一第十一源極連接至地。
  33. 一種方法，用以讀取一NAND型非揮發性記憶體(NVM)裝置，該NAND型NVM裝置包含一NAND型記憶體陣列、一參考NAND串列以及複數個感測放大器，該NAND型記憶體陣列包含複數個讀取NAND串列，各讀取NAND串列包含複數個串聯的NVM單元，該參考NAND串列包含複數個串聯的參考記憶體單元，各該感測放大器分別具有一第一輸入端以及一第二輸入端，該第一輸入端連接至複數個第一電容器之其一及一對應的讀取位元線，而該第二輸入端連接至一第二電容器及一參考位元線，該方法包含以下步驟：於至少一被選擇之讀取NAND串列及該參考NAND串列中，施加一讀取傳遞電壓(read pass voltage)至複數條未被選擇的字元線；在一充電期間內，施加一讀取電壓至各被選擇的讀取位元線之第一電容器及該第二電容器，用以將各被選擇的讀取位元線及該參考位元線充電至一預設電壓；在一經過期間及一感測期間內，施加一閘極電壓至一被選擇字元線，用以透過一被選擇的參考記憶體單元及各對應被選擇的NVM單元，將該參考位元線及各被選擇的讀取位元線放電；以及在該感測期間內，藉由各該感測放大器，感測該參考位元線及該對應被選擇的讀取位元線之間的電壓差；其中，各該第一電容器及該第二電容器的電容值實質上相同。
  34. 如申請專利範圍第33項所記載之方法，其中該些NVM單元及各該參考記憶體單元為同一類型的NVM單元。
  35. 如申請專利範圍第33項所記載之方法，其中該感測步驟的結果代表該對應被選擇的讀取位元線之對應被選擇NVM單元的臨界電壓是否大於該參考位元線之被選擇參考記憶體單元的臨界電壓。
  36. 如申請專利範圍第33項所記載之方法，其中當該對應被選擇的讀取位元線之對應被選擇的NVM單元的臨界電壓大於該參考記憶體單元的臨界電壓時，在該經過期間及該感測期間內，該第二電容器的放電速度快於該對應被選擇的讀取位元線之該第一電容器。
  37. 如申請專利範圍第33項所記載之方法，更包含：在施加該讀取電壓步驟之前，施加一偏壓至該被選擇的字元線；其中，該偏壓之位準足以關閉該被選擇的參考記憶體單元及各對應被選擇的NVM單元。
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