JP2001243784A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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Abstract
(57)【要約】
【課題】 簡素化した回路で短いアクセス時間を達成す
ることができるセンスアンプを備えた不揮発性メモリを
提供する。 【解決手段】 負荷用のＰＭＯＳ３１，４１は、常時オ
ンに設定されている。読出制御信号ＣＥが“Ｌ”の待機
状態では、ＮＭＯＳ３５により基準ノードＮ２は接地電
圧ＧＮＤとなり、ＮＭＯＳ３２，３３はオフである。読
出制御信号ＣＥが活性化されて“Ｈ”になると、ＮＭＯ
Ｓ３２，３３がオンとなり、既にオンとなっているＰＭ
ＯＳ３１を介して、ＮＭＯＳ３３に基準セルアレイ２０
からの基準電流ＩＮＲが流れ込み、基準ノードＮ２に基
準電圧ＲＥＦが直ちに出力される。基準電圧ＲＥＦは各
検出回路４０ＡのＮＭＯＳ４２のゲートに印加され、メ
モリセルアレイ１０からＮＭＯＳ４３に流れ込むセル電
流ＩＮＳと基準電流ＩＮＲとが比較されて、出力ノード
Ｎ４ｉに比較結果の検出信号Ｓｉが出力される。
ることができるセンスアンプを備えた不揮発性メモリを
提供する。 【解決手段】 負荷用のＰＭＯＳ３１，４１は、常時オ
ンに設定されている。読出制御信号ＣＥが“Ｌ”の待機
状態では、ＮＭＯＳ３５により基準ノードＮ２は接地電
圧ＧＮＤとなり、ＮＭＯＳ３２，３３はオフである。読
出制御信号ＣＥが活性化されて“Ｈ”になると、ＮＭＯ
Ｓ３２，３３がオンとなり、既にオンとなっているＰＭ
ＯＳ３１を介して、ＮＭＯＳ３３に基準セルアレイ２０
からの基準電流ＩＮＲが流れ込み、基準ノードＮ２に基
準電圧ＲＥＦが直ちに出力される。基準電圧ＲＥＦは各
検出回路４０ＡのＮＭＯＳ４２のゲートに印加され、メ
モリセルアレイ１０からＮＭＯＳ４３に流れ込むセル電
流ＩＮＳと基準電流ＩＮＲとが比較されて、出力ノード
Ｎ４ｉに比較結果の検出信号Ｓｉが出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、読み出し専用メモ
リ（以下、「ＲＯＭ」という）等の不揮発性メモリ、特
に動作時の立ち上がりの速いセンスアンプを有する不揮
発性メモリに関するものである。
リ（以下、「ＲＯＭ」という）等の不揮発性メモリ、特
に動作時の立ち上がりの速いセンスアンプを有する不揮
発性メモリに関するものである。
【０００２】
【従来の技術】図２は、従来のＲＯＭの一例を示す概略
の構成図である。このＲＯＭは、平行に配置された複数
のワード線ＷＬ０，ＷＬ１，…，ＷＬｎと、これらのワ
ード線ＷＬ０〜ＷＬｎに直交して配置されたビット線Ｂ
Ｌ０，ＢＬ１，…，ＢＬ７と、基準ビット線ＲＢＬを有
している。ビット線ＢＬｉ（但し、ｉ＝０〜７）とワー
ド線ＷＬ０〜ＷＬｎとの各交差箇所には、メモリセルア
レイ１０ｉを構成するＭＯＳトランジスタ（以下、「Ｍ
ＯＳ」という）１１ｉ，０〜１１ｉ，ｎが設けられ、こ
れらのＭＯＳ１１ｉ，０〜１１ｉ，ｎのソースが、この
ビット線ＢＬｉに共通接続されている。ＭＯＳ１１
ｉ，０〜１１ｉ，ｎのゲートは、それぞれワード線ＷＬ
０〜ＷＬｎに接続され、ドレインには電源電圧ＶＩ（例
えば、１Ｖ）が共通に与えられるようになっている。
の構成図である。このＲＯＭは、平行に配置された複数
のワード線ＷＬ０，ＷＬ１，…，ＷＬｎと、これらのワ
ード線ＷＬ０〜ＷＬｎに直交して配置されたビット線Ｂ
Ｌ０，ＢＬ１，…，ＢＬ７と、基準ビット線ＲＢＬを有
している。ビット線ＢＬｉ（但し、ｉ＝０〜７）とワー
ド線ＷＬ０〜ＷＬｎとの各交差箇所には、メモリセルア
レイ１０ｉを構成するＭＯＳトランジスタ（以下、「Ｍ
ＯＳ」という）１１ｉ，０〜１１ｉ，ｎが設けられ、こ
れらのＭＯＳ１１ｉ，０〜１１ｉ，ｎのソースが、この
ビット線ＢＬｉに共通接続されている。ＭＯＳ１１
ｉ，０〜１１ｉ，ｎのゲートは、それぞれワード線ＷＬ
０〜ＷＬｎに接続され、ドレインには電源電圧ＶＩ（例
えば、１Ｖ）が共通に与えられるようになっている。
【０００３】これらのＭＯＳ１１ｉ，０〜１１
ｉ，ｎは、記憶内容に従って予め選択的にゲートにイオ
ン注入が行われ、データ“０”，“１”に従って異なる
閾値電圧が設定されている。即ち、データ“０”に対応
するＭＯＳは、常にオフ状態となるように設定され、デ
ータ“１”に対応するＭＯＳは、選択時にオン状態、非
選択時にオフ状態となるように設定されている。
ｉ，ｎは、記憶内容に従って予め選択的にゲートにイオ
ン注入が行われ、データ“０”，“１”に従って異なる
閾値電圧が設定されている。即ち、データ“０”に対応
するＭＯＳは、常にオフ状態となるように設定され、デ
ータ“１”に対応するＭＯＳは、選択時にオン状態、非
選択時にオフ状態となるように設定されている。
【０００４】また、基準ビット線ＲＢＬとワード線ＷＬ
０〜ＷＬｎとの各交差箇所には、基準セルアレイ２０を
構成するＭＯＳ２１０〜２１ｎが設けられ、これらのＭ
ＯＳ２１０〜２１ｎのソースが、この基準ビット線ＲＢ
Ｌに共通接続されている。ＭＯＳ２１０〜２１ｎのゲー
トは、それぞれワード線ＷＬ０〜ＷＬｎに接続され、各
ドレインにはメモリセルアレイ１０ｉと同じ電源電圧Ｖ
Ｉが共通に与えられるようになっている。ＭＯＳ２１０
〜２１ｎには、すべてデータ“１”が記憶されている。
０〜ＷＬｎとの各交差箇所には、基準セルアレイ２０を
構成するＭＯＳ２１０〜２１ｎが設けられ、これらのＭ
ＯＳ２１０〜２１ｎのソースが、この基準ビット線ＲＢ
Ｌに共通接続されている。ＭＯＳ２１０〜２１ｎのゲー
トは、それぞれワード線ＷＬ０〜ＷＬｎに接続され、各
ドレインにはメモリセルアレイ１０ｉと同じ電源電圧Ｖ
Ｉが共通に与えられるようになっている。ＭＯＳ２１０
〜２１ｎには、すべてデータ“１”が記憶されている。
【０００５】基準ビット線ＲＢＬ及び各ビット線ＢＬｉ
は、センスアンプを構成する基準回路３０及び検出回路
４０ｉに、それぞれ接続されている。基準ビット線ＲＢ
Ｌは、ＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）
３１と、ＮチャネルＭＯＳ（以下、「ＮＭＯＳ」とい
う）３２，３３を直列に接続して構成された基準回路３
０の入力ノードＮ１に接続されている。ＰＭＯＳ３１の
ソースは電源電圧ＶＣＣ（例えば、３．３Ｖ）に接続さ
れ、ゲートにはイネーブル信号／ＣＥ（但し、「／」は
反転を意味する）が与えられるようになっている。ＰＭ
ＯＳ３１のドレインは基準ノードＮ２に接続され、この
基準ノードＮ２には、更にＮＭＯＳ３２のドレインとゲ
ートが接続されている。ＮＭＯＳ３２のソースは、基準
ビット線ＲＢＬが接続された入力ノードＮ１に接続さ
れ、この入力ノードＮ１には更にＮＭＯＳ３３のドレイ
ンが接続されている。ＮＭＯＳ３３のゲートは基準ノー
ドＮ２に接続され、ソースは接地電圧ＧＮＤに接続され
ている。
は、センスアンプを構成する基準回路３０及び検出回路
４０ｉに、それぞれ接続されている。基準ビット線ＲＢ
Ｌは、ＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）
３１と、ＮチャネルＭＯＳ（以下、「ＮＭＯＳ」とい
う）３２，３３を直列に接続して構成された基準回路３
０の入力ノードＮ１に接続されている。ＰＭＯＳ３１の
ソースは電源電圧ＶＣＣ（例えば、３．３Ｖ）に接続さ
れ、ゲートにはイネーブル信号／ＣＥ（但し、「／」は
反転を意味する）が与えられるようになっている。ＰＭ
ＯＳ３１のドレインは基準ノードＮ２に接続され、この
基準ノードＮ２には、更にＮＭＯＳ３２のドレインとゲ
ートが接続されている。ＮＭＯＳ３２のソースは、基準
ビット線ＲＢＬが接続された入力ノードＮ１に接続さ
れ、この入力ノードＮ１には更にＮＭＯＳ３３のドレイ
ンが接続されている。ＮＭＯＳ３３のゲートは基準ノー
ドＮ２に接続され、ソースは接地電圧ＧＮＤに接続され
ている。
【０００６】一方、ビット線ＢＬｉは、ＰＭＯＳ４１ｉ
と、ＮＭＯＳ４２ｉ，４３ｉを直列に接続して構成され
た検出回路４０ｉの入力ノードＮ３ｉに接続されてい
る。ＰＭＯＳ４１ｉのソースは電源電圧ＶＣＣに接続さ
れ、ゲートにはイネーブル信号／ＣＥが与えられるよう
になっている。ＰＭＯＳ４１ｉのドレインは出力ノード
Ｎ４ｉに接続され、この出力ノードＮ４ｉには更にＮＭ
ＯＳ４２ｉのドレインとＮＭＯＳ４３ｉのゲートが接続
されている。ＮＭＯＳ４２ｉのソースは、入力ノードＮ
３ｉに接続され、ゲートは基準回路３０の基準ノードＮ
２に接続されている。入力ノードＮ３ｉにはＮＭＯＳ４
３ｉのドレインが接続され、このＮＭＯＳ４３ｉのソー
スが接地電圧ＧＮＤに接続されている。
と、ＮＭＯＳ４２ｉ，４３ｉを直列に接続して構成され
た検出回路４０ｉの入力ノードＮ３ｉに接続されてい
る。ＰＭＯＳ４１ｉのソースは電源電圧ＶＣＣに接続さ
れ、ゲートにはイネーブル信号／ＣＥが与えられるよう
になっている。ＰＭＯＳ４１ｉのドレインは出力ノード
Ｎ４ｉに接続され、この出力ノードＮ４ｉには更にＮＭ
ＯＳ４２ｉのドレインとＮＭＯＳ４３ｉのゲートが接続
されている。ＮＭＯＳ４２ｉのソースは、入力ノードＮ
３ｉに接続され、ゲートは基準回路３０の基準ノードＮ
２に接続されている。入力ノードＮ３ｉにはＮＭＯＳ４
３ｉのドレインが接続され、このＮＭＯＳ４３ｉのソー
スが接地電圧ＧＮＤに接続されている。
【０００７】このようなＲＯＭにおいて、読み出し時に
ワード線ＷＬ０〜ＷＬｎのいずれか１つ（例えば、ＷＬ
０）が選択されると共に、イネーブル信号／ＣＥが、待
機状態のレベル“Ｈ”から動作状態のレベル“Ｌ”に変
化すると、基準回路３０内のＰＭＯＳ３１と、各検出回
路４０ｉ内のＰＭＯＳ４１ｉがオフ状態からオン状態に
変化する。これにより、基準回路３０内のＮＭＯＳ３
２，３３に電流が流れ、基準セルアレイ２０内のＭＯＳ
２１０を流れる電流が、基準回路３０の入力ノードＮ１
に判定用の基準電流ＩＮＲとして流れ込む。ＮＭＯＳ３
２，３３を流れる電流により、入力ノードＮ１の電圧は
０．１Ｖ程度となり、基準ノードＮ２の電圧は接地電圧
ＧＮＤから基準電圧ＲＥＦ（例えば、１Ｖ）に変化す
る。
ワード線ＷＬ０〜ＷＬｎのいずれか１つ（例えば、ＷＬ
０）が選択されると共に、イネーブル信号／ＣＥが、待
機状態のレベル“Ｈ”から動作状態のレベル“Ｌ”に変
化すると、基準回路３０内のＰＭＯＳ３１と、各検出回
路４０ｉ内のＰＭＯＳ４１ｉがオフ状態からオン状態に
変化する。これにより、基準回路３０内のＮＭＯＳ３
２，３３に電流が流れ、基準セルアレイ２０内のＭＯＳ
２１０を流れる電流が、基準回路３０の入力ノードＮ１
に判定用の基準電流ＩＮＲとして流れ込む。ＮＭＯＳ３
２，３３を流れる電流により、入力ノードＮ１の電圧は
０．１Ｖ程度となり、基準ノードＮ２の電圧は接地電圧
ＧＮＤから基準電圧ＲＥＦ（例えば、１Ｖ）に変化す
る。
【０００８】一方、ワード線ＷＬ０で選択された各メモ
リセルアレイ１０ｉ内のＭＯＳ１１ ｉ，０には、記憶さ
れたデータに従ってセル電流ＩＮＳｉが流れ、このセル
電流ＩＮＳｉが入力ノードＮ３ｉに流れ込む。入力ノー
ドＮ３ｉの電圧は、読み出したデータが“１”即ちＭＯ
Ｓ１１ｉ，０がオン状態のときに０．１１Ｖとなり、デ
ータが“０”即ちＭＯＳ１１ｉ，０がオフ状態のときに
０．０９Ｖ程度となる。また、出力ノードＮ４ｉに出力
される検出電圧Ｓｉは、セル電流ＩＮＳｉが基準電流Ｉ
ＮＲの例えば１／２よりも大きければ基準電圧ＲＥＦよ
りも高い電圧（例えば、約１．１Ｖ）となり、小さけれ
ば低い電圧（例えば、約０．９Ｖ）となる。従って、出
力ノードＮ４ｉの検出電圧Ｓｉにより、読み出したデー
タを判定することができる。
リセルアレイ１０ｉ内のＭＯＳ１１ ｉ，０には、記憶さ
れたデータに従ってセル電流ＩＮＳｉが流れ、このセル
電流ＩＮＳｉが入力ノードＮ３ｉに流れ込む。入力ノー
ドＮ３ｉの電圧は、読み出したデータが“１”即ちＭＯ
Ｓ１１ｉ，０がオン状態のときに０．１１Ｖとなり、デ
ータが“０”即ちＭＯＳ１１ｉ，０がオフ状態のときに
０．０９Ｖ程度となる。また、出力ノードＮ４ｉに出力
される検出電圧Ｓｉは、セル電流ＩＮＳｉが基準電流Ｉ
ＮＲの例えば１／２よりも大きければ基準電圧ＲＥＦよ
りも高い電圧（例えば、約１．１Ｖ）となり、小さけれ
ば低い電圧（例えば、約０．９Ｖ）となる。従って、出
力ノードＮ４ｉの検出電圧Ｓｉにより、読み出したデー
タを判定することができる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ＲＯＭでは、次のような課題があった。基準回路３０の
入力ノードＮ１及び各検出回路４０ｉの入力ノードＮ３
ｉは、それぞれ基準セルアレイ２０及びメモリセルアレ
イ１０ｉを構成するＭＯＳのソース電極になるため、ゲ
ート・ソース間電圧Ｖｇｓが小さくなりセル電流を損な
わないように、接地電圧ＧＮＤに近い電圧に設定する必
要がある。このため、ＮＭＯＳ３２，３３、及びＮＭＯ
Ｓ４２ｉ，４３ｉのトランジスタ・サイズを大きくして
オン抵抗を下げる必要がある。
ＲＯＭでは、次のような課題があった。基準回路３０の
入力ノードＮ１及び各検出回路４０ｉの入力ノードＮ３
ｉは、それぞれ基準セルアレイ２０及びメモリセルアレ
イ１０ｉを構成するＭＯＳのソース電極になるため、ゲ
ート・ソース間電圧Ｖｇｓが小さくなりセル電流を損な
わないように、接地電圧ＧＮＤに近い電圧に設定する必
要がある。このため、ＮＭＯＳ３２，３３、及びＮＭＯ
Ｓ４２ｉ，４３ｉのトランジスタ・サイズを大きくして
オン抵抗を下げる必要がある。
【００１０】一方、ＰＭＯＳ３１及びＰＭＯＳ４１ｉの
トランジスタ・サイズは、セル電流の大きさによって決
まる。換言すると、基準回路３０及び各検出回路４０ｉ
のプルアップ能力は、負荷容量の大小に拘らず最大値が
セル電流に基づいて制限される。
トランジスタ・サイズは、セル電流の大きさによって決
まる。換言すると、基準回路３０及び各検出回路４０ｉ
のプルアップ能力は、負荷容量の大小に拘らず最大値が
セル電流に基づいて制限される。
【００１１】図２のＲＯＭのように、１つの基準回路３
０から複数の検出回路４０ｉへ基準電圧ＲＥＦを供給す
るように簡素化した回路構成では、この基準回路３０に
かかる負荷容量が大きくなる。このため、待機状態から
動作状態に変化したときに、基準電圧ＲＥＦの立ち上が
りの遅延が生じ、正しいデータを読み出すまでのアクセ
ス時間が長くなるという課題があった。本発明は、前記
従来技術が持っていた課題を解決し、簡素化した回路で
短いアクセス時間を達成することができるセンスアンプ
を有するＲＯＭ等の不揮発性メモリを提供するものであ
る。
０から複数の検出回路４０ｉへ基準電圧ＲＥＦを供給す
るように簡素化した回路構成では、この基準回路３０に
かかる負荷容量が大きくなる。このため、待機状態から
動作状態に変化したときに、基準電圧ＲＥＦの立ち上が
りの遅延が生じ、正しいデータを読み出すまでのアクセ
ス時間が長くなるという課題があった。本発明は、前記
従来技術が持っていた課題を解決し、簡素化した回路で
短いアクセス時間を達成することができるセンスアンプ
を有するＲＯＭ等の不揮発性メモリを提供するものであ
る。
【００１２】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、不揮発性メモリにおい
て、選択信号で選択されたときに記憶データに対応した
セル電流を出力するメモリセルを有する複数のメモリセ
ルアレイと、前記メモリセルの記憶データを識別するた
めの基準となる基準電流を出力する基準セルと、読出制
御信号で活性化されたときに基準ノードを負荷用のトラ
ンジスタを介してプルアップすると共に、前記基準電流
に対応した基準電圧を生成して該基準ノードに出力する
基準回路と、前記メモリセルアレイ毎に設けられ、前記
読出制御信号で活性化されたときに出力ノードを負荷用
のトランジスタを介してプルアップすると共に、該メモ
リセルアレイから出力されたセル電流に対応した電圧を
前記基準電圧と比較して前記記憶データに対応した検出
信号を該出力ノードに出力する複数の検出回路とを備え
ている。
に、本発明の内の第１の発明は、不揮発性メモリにおい
て、選択信号で選択されたときに記憶データに対応した
セル電流を出力するメモリセルを有する複数のメモリセ
ルアレイと、前記メモリセルの記憶データを識別するた
めの基準となる基準電流を出力する基準セルと、読出制
御信号で活性化されたときに基準ノードを負荷用のトラ
ンジスタを介してプルアップすると共に、前記基準電流
に対応した基準電圧を生成して該基準ノードに出力する
基準回路と、前記メモリセルアレイ毎に設けられ、前記
読出制御信号で活性化されたときに出力ノードを負荷用
のトランジスタを介してプルアップすると共に、該メモ
リセルアレイから出力されたセル電流に対応した電圧を
前記基準電圧と比較して前記記憶データに対応した検出
信号を該出力ノードに出力する複数の検出回路とを備え
ている。
【００１３】第２の発明では、第１の発明の不揮発性メ
モリにおける基準回路は、電源電圧と第１のノードとの
間に設けられ、常時オン状態に設定された第１のトラン
ジスタと、前記第１のノードと基準電流が入力される第
２のノードとの間に設けられ、基準ノードの電圧でオン
／オフ制御される第２のトランジスタと、前記第２のノ
ードと接地電圧との間に設けられ、前記基準ノードの電
圧でオン／オフ制御される第３のトランジスタと、前記
第１のノードと前記基準ノードとの間に設けられ、読出
制御信号で活性化されたときにオン状態となる第４のト
ランジスタと、前記基準ノードと接地電圧との間に設け
られ、前記読出制御信号で活性化されたときにオフ状態
となる第５のトランジスタとを有している。
モリにおける基準回路は、電源電圧と第１のノードとの
間に設けられ、常時オン状態に設定された第１のトラン
ジスタと、前記第１のノードと基準電流が入力される第
２のノードとの間に設けられ、基準ノードの電圧でオン
／オフ制御される第２のトランジスタと、前記第２のノ
ードと接地電圧との間に設けられ、前記基準ノードの電
圧でオン／オフ制御される第３のトランジスタと、前記
第１のノードと前記基準ノードとの間に設けられ、読出
制御信号で活性化されたときにオン状態となる第４のト
ランジスタと、前記基準ノードと接地電圧との間に設け
られ、前記読出制御信号で活性化されたときにオフ状態
となる第５のトランジスタとを有している。
【００１４】また、各検出回路は、電源電圧と検出信号
を出力する出力ノードとの間に設けられ、常時オン状態
に設定された第６のトランジスタと、前記出力ノードと
セル電流が入力される第３のノードとの間に設けられ、
前記基準ノードの電圧で導通状態が制御される第７のト
ランジスタと、前記第３のノードと接地電圧との間に設
けられ、前記出力ノードの電圧で導通状態が制御される
第８のトランジスタとを有している。
を出力する出力ノードとの間に設けられ、常時オン状態
に設定された第６のトランジスタと、前記出力ノードと
セル電流が入力される第３のノードとの間に設けられ、
前記基準ノードの電圧で導通状態が制御される第７のト
ランジスタと、前記第３のノードと接地電圧との間に設
けられ、前記出力ノードの電圧で導通状態が制御される
第８のトランジスタとを有している。
【００１５】第３の発明では、第１の発明の不揮発性メ
モリにおける基準回路は、電源電圧と基準ノードとの間
に設けられ、常時オン状態に設定された第１のトランジ
スタと、前記基準電流が入力される第１のノードと前記
基準ノードとの間に設けられ、該基準ノードの電圧で導
通状態が制御される第２のトランジスタと、前記第１の
ノードと前記基準ノードとの間に前記第２のトランジス
タに直列に設けられ、読出制御信号で活性化されたとき
にオン状態となる第３のトランジスタと、前記第１のノ
ードと接地電圧との間に設けられ、前記基準ノードの電
圧で導通状態が制御される第４のトランジスタとを有し
ている。
モリにおける基準回路は、電源電圧と基準ノードとの間
に設けられ、常時オン状態に設定された第１のトランジ
スタと、前記基準電流が入力される第１のノードと前記
基準ノードとの間に設けられ、該基準ノードの電圧で導
通状態が制御される第２のトランジスタと、前記第１の
ノードと前記基準ノードとの間に前記第２のトランジス
タに直列に設けられ、読出制御信号で活性化されたとき
にオン状態となる第３のトランジスタと、前記第１のノ
ードと接地電圧との間に設けられ、前記基準ノードの電
圧で導通状態が制御される第４のトランジスタとを有し
ている。
【００１６】また、各検出回路は、電源電圧と出力ノー
ドとの間に設けられ、常時オン状態に設定された第５の
トランジスタと、前記セル電流が入力される第２のノー
ドと前記出力ノードとの間に設けられ、前記基準ノード
の電圧で導通状態が制御される第６のトランジスタと、
前記第２のノードと前記出力ノードとの間に前記第６の
トランジスタに直列に設けられ、前記読出制御信号で活
性化されたときにオン状態となる第７のトランジスタ
と、前記第２のノードと接地電圧との間に設けられ、前
記出力ノードの電圧で導通状態が制御される第８のトラ
ンジスタとを有している。
ドとの間に設けられ、常時オン状態に設定された第５の
トランジスタと、前記セル電流が入力される第２のノー
ドと前記出力ノードとの間に設けられ、前記基準ノード
の電圧で導通状態が制御される第６のトランジスタと、
前記第２のノードと前記出力ノードとの間に前記第６の
トランジスタに直列に設けられ、前記読出制御信号で活
性化されたときにオン状態となる第７のトランジスタ
と、前記第２のノードと接地電圧との間に設けられ、前
記出力ノードの電圧で導通状態が制御される第８のトラ
ンジスタとを有している。
【００１７】第４の発明では、第１の発明の不揮発性メ
モリにおける基準回路は、電源電圧と基準ノードとの間
に設けられ、読出制御信号で活性化されたときにオン状
態となる第１のトランジスタと、前記基準ノードと基準
電流が入力される第１のノードとの間に設けられ、該基
準ノードの電圧で導通状態が制御される第２のトランジ
スタと、前記第１のノードと接地電圧との間に設けら
れ、前記基準ノードの電圧で導通状態が制御される第３
のトランジスタとを有している。
モリにおける基準回路は、電源電圧と基準ノードとの間
に設けられ、読出制御信号で活性化されたときにオン状
態となる第１のトランジスタと、前記基準ノードと基準
電流が入力される第１のノードとの間に設けられ、該基
準ノードの電圧で導通状態が制御される第２のトランジ
スタと、前記第１のノードと接地電圧との間に設けら
れ、前記基準ノードの電圧で導通状態が制御される第３
のトランジスタとを有している。
【００１８】また、各検出回路は、電源電圧と出力ノー
ドとの間に設けられ、前記読出制御信号で活性化された
ときにオン状態となる第４のトランジスタと、前記出力
ノードとセル電流が入力される第２にノードとの間に設
けられ、前記基準ノードの電圧で導通状態が制御される
第５のトランジスタと、前記第２のノードと接地電圧と
の間に設けられ、前記出力ノードの電圧で導通状態が制
御される第６のトランジスタとを有している。更に、こ
の不揮発性メモリは、前記読出制御信号で活性化されて
いるとき、或いは活性化された直後の一定時間だけ、前
記基準ノードに所定の電圧を印加する定電圧回路を設け
ている。
ドとの間に設けられ、前記読出制御信号で活性化された
ときにオン状態となる第４のトランジスタと、前記出力
ノードとセル電流が入力される第２にノードとの間に設
けられ、前記基準ノードの電圧で導通状態が制御される
第５のトランジスタと、前記第２のノードと接地電圧と
の間に設けられ、前記出力ノードの電圧で導通状態が制
御される第６のトランジスタとを有している。更に、こ
の不揮発性メモリは、前記読出制御信号で活性化されて
いるとき、或いは活性化された直後の一定時間だけ、前
記基準ノードに所定の電圧を印加する定電圧回路を設け
ている。
【００１９】第５の発明では、第１の発明の不揮発性メ
モリにおける基準回路は、電源電圧と基準ノードとの間
に設けられ、読出制御信号で活性化されたときにオン状
態となる第１のトランジスタと、前記基準ノードと基準
電流が入力される第１のノードとの間に設けられ、該基
準ノードの電圧で導通状態が制御される第２のトランジ
スタと、前記第１のノードと接地電圧との間に設けら
れ、前記基準ノードの電圧で導通状態が制御される第３
のトランジスタとを有している。
モリにおける基準回路は、電源電圧と基準ノードとの間
に設けられ、読出制御信号で活性化されたときにオン状
態となる第１のトランジスタと、前記基準ノードと基準
電流が入力される第１のノードとの間に設けられ、該基
準ノードの電圧で導通状態が制御される第２のトランジ
スタと、前記第１のノードと接地電圧との間に設けら
れ、前記基準ノードの電圧で導通状態が制御される第３
のトランジスタとを有している。
【００２０】また、各検出回路は、電源電圧と出力ノー
ドとの間に設けられ、前記読出制御信号で活性化された
ときにオン状態となる第４のトランジスタと、前記出力
ノードとセル電流が入力される第２にノードとの間に設
けられ、第３のノードの電圧で導通状態が制御される第
５のトランジスタと、前記第２のノードと接地電圧との
間に設けられ、前記出力ノードの電圧で導通状態が制御
される第６のトランジスタとを有している。更に、この
不揮発性メモリは、前記読出制御信号で活性化されたと
きに前記基準ノードの信号の電力を増幅し、前記基準電
圧を前記第３のノードに出力する定電圧回路を設けてい
る。
ドとの間に設けられ、前記読出制御信号で活性化された
ときにオン状態となる第４のトランジスタと、前記出力
ノードとセル電流が入力される第２にノードとの間に設
けられ、第３のノードの電圧で導通状態が制御される第
５のトランジスタと、前記第２のノードと接地電圧との
間に設けられ、前記出力ノードの電圧で導通状態が制御
される第６のトランジスタとを有している。更に、この
不揮発性メモリは、前記読出制御信号で活性化されたと
きに前記基準ノードの信号の電力を増幅し、前記基準電
圧を前記第３のノードに出力する定電圧回路を設けてい
る。
【００２１】第６の発明では、第１の発明の不揮発性メ
モリにおける基準回路は、電源電圧と基準ノードとの間
に設けられ、読出制御信号で活性化されたときにオン状
態となる第１のトランジスタと、前記基準ノードと基準
電流が入力される第１のノードとの間に設けられ、該基
準ノードの電圧で導通状態が制御される第２のトランジ
スタと、前記第１のノードと接地電圧との間に設けら
れ、前記基準ノードの電圧で導通状態が制御される第３
のトランジスタとを有している。
モリにおける基準回路は、電源電圧と基準ノードとの間
に設けられ、読出制御信号で活性化されたときにオン状
態となる第１のトランジスタと、前記基準ノードと基準
電流が入力される第１のノードとの間に設けられ、該基
準ノードの電圧で導通状態が制御される第２のトランジ
スタと、前記第１のノードと接地電圧との間に設けら
れ、前記基準ノードの電圧で導通状態が制御される第３
のトランジスタとを有している。
【００２２】また、各検出回路は、電源電圧と出力ノー
ドとの間に設けられ、前記読出制御信号で活性化された
ときにオン状態となる第４のトランジスタと、前記出力
ノードとセル電流が入力される第２にノードとの間に設
けられ、前記基準電圧が与えられる第３のノードの電圧
で導通状態が制御される第５のトランジスタと、前記第
２のノードと接地電圧との間に設けられ、前記出力ノー
ドの電圧で導通状態が制御される第６のトランジスタ
と、前記出力ノードと前記第３のノードとの間に設けら
れ、第４のノードの電圧でオン／オフ制御される第７の
トランジスタとを有している。
ドとの間に設けられ、前記読出制御信号で活性化された
ときにオン状態となる第４のトランジスタと、前記出力
ノードとセル電流が入力される第２にノードとの間に設
けられ、前記基準電圧が与えられる第３のノードの電圧
で導通状態が制御される第５のトランジスタと、前記第
２のノードと接地電圧との間に設けられ、前記出力ノー
ドの電圧で導通状態が制御される第６のトランジスタ
と、前記出力ノードと前記第３のノードとの間に設けら
れ、第４のノードの電圧でオン／オフ制御される第７の
トランジスタとを有している。
【００２３】更に、この不揮発性メモリは、前記読出制
御信号で活性化されたときに前記基準ノードのレベルを
検出し、該レベルが前記基準電圧に達したときに前記第
７のトランジスタをオフ状態に制御するための信号を前
記第４のノードに出力するレベル検出回路を設けてい
る。
御信号で活性化されたときに前記基準ノードのレベルを
検出し、該レベルが前記基準電圧に達したときに前記第
７のトランジスタをオフ状態に制御するための信号を前
記第４のノードに出力するレベル検出回路を設けてい
る。
【００２４】本発明によれば、以上のように不揮発性メ
モリを構成したので、次のような作用が行われる。選択
信号が与えられると、複数のメモリセルアレイにおい
て、この選択信号で選択されたメモリセルから記憶デー
タに対応したセル電流が出力されて、それぞれ対応する
検出回路に与えられる。更に、基準セルからは、選択さ
れたメモリセルの記憶データを識別するための基準とな
る基準電流が出力されて、基準回路に与えられる。
モリを構成したので、次のような作用が行われる。選択
信号が与えられると、複数のメモリセルアレイにおい
て、この選択信号で選択されたメモリセルから記憶デー
タに対応したセル電流が出力されて、それぞれ対応する
検出回路に与えられる。更に、基準セルからは、選択さ
れたメモリセルの記憶データを識別するための基準とな
る基準電流が出力されて、基準回路に与えられる。
【００２５】基準回路では、読出制御信号で活性化され
ると、基準ノードが負荷用のトランジスタを介してプル
アップされると共に、基準セルから与えられた基準電流
に対応した基準電圧が生成されて、この基準ノードに出
力される。また、各検出回路では、読出制御信号で活性
化されると、出力ノードが負荷用のトランジスタを介し
てプルアップされると共に、メモリセルアレイから与え
られたセル電流に対応した電圧が生成され、この電圧が
基準電圧と比較される。そして、メモリセルの記憶デー
タに対応した検出信号が出力ノードから出力される。
ると、基準ノードが負荷用のトランジスタを介してプル
アップされると共に、基準セルから与えられた基準電流
に対応した基準電圧が生成されて、この基準ノードに出
力される。また、各検出回路では、読出制御信号で活性
化されると、出力ノードが負荷用のトランジスタを介し
てプルアップされると共に、メモリセルアレイから与え
られたセル電流に対応した電圧が生成され、この電圧が
基準電圧と比較される。そして、メモリセルの記憶デー
タに対応した検出信号が出力ノードから出力される。
【００２６】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示すＲＯＭの概略の構成図であ
り、図２中の要素と共通の要素には共通の符号が付され
ている。このＲＯＭは、平行に配置された複数のワード
線ＷＬ０，ＷＬ１，…，ＷＬｎと、これらのワード線Ｗ
Ｌ０〜ＷＬｎに直交して配置されたビット線ＢＬ０，Ｂ
Ｌ１，…，ＢＬ７と、基準ビット線ＲＢＬを有してい
る。ビット線ＢＬｉ（但し、ｉ＝０〜７）とワード線Ｗ
Ｌ０〜ＷＬｎとの各交差箇所には、メモリセルアレイ１
０ｉを構成するメモリセル（例えば、ＭＯＳ）１１
ｉ，０〜１１ｉ，ｎが設けられ、これらのＭＯＳ１１
ｉ，０〜１１ｉ，ｎのソースが、このビット線ＢＬｉに
共通接続されている。ＭＯＳ１１ｉ，０〜１１ｉ，ｎの
ゲートは、それぞれワード線ＷＬ０〜ＷＬｎに接続さ
れ、ドレインには電源電圧ＶＩ（例えば、１Ｖ）が共通
に与えられるようになっている。
明の第１の実施形態を示すＲＯＭの概略の構成図であ
り、図２中の要素と共通の要素には共通の符号が付され
ている。このＲＯＭは、平行に配置された複数のワード
線ＷＬ０，ＷＬ１，…，ＷＬｎと、これらのワード線Ｗ
Ｌ０〜ＷＬｎに直交して配置されたビット線ＢＬ０，Ｂ
Ｌ１，…，ＢＬ７と、基準ビット線ＲＢＬを有してい
る。ビット線ＢＬｉ（但し、ｉ＝０〜７）とワード線Ｗ
Ｌ０〜ＷＬｎとの各交差箇所には、メモリセルアレイ１
０ｉを構成するメモリセル（例えば、ＭＯＳ）１１
ｉ，０〜１１ｉ，ｎが設けられ、これらのＭＯＳ１１
ｉ，０〜１１ｉ，ｎのソースが、このビット線ＢＬｉに
共通接続されている。ＭＯＳ１１ｉ，０〜１１ｉ，ｎの
ゲートは、それぞれワード線ＷＬ０〜ＷＬｎに接続さ
れ、ドレインには電源電圧ＶＩ（例えば、１Ｖ）が共通
に与えられるようになっている。
【００２７】これらのＭＯＳ１１ｉ，０〜１１
ｉ，ｎは、記憶内容に従って予め選択的にゲートにイオ
ン注入が行われ、データ“０”，“１”に従って異なる
閾値電圧が設定されている。即ち、データ“０”に対応
するＭＯＳｉ，ｊ（但し、ｊ＝０〜ｎ）は、ワード線Ｗ
Ｌｊでの選択の有無にかかわらず、常にオフ状態となる
ように設定されている。また、データ“１”に対応する
ＭＯＳｉ，ｊは、ワード線ＷＬ ｊで選択されたときにオ
ン状態となり、選択されていないときにはオフ状態とな
るように設定されている。
ｉ，ｎは、記憶内容に従って予め選択的にゲートにイオ
ン注入が行われ、データ“０”，“１”に従って異なる
閾値電圧が設定されている。即ち、データ“０”に対応
するＭＯＳｉ，ｊ（但し、ｊ＝０〜ｎ）は、ワード線Ｗ
Ｌｊでの選択の有無にかかわらず、常にオフ状態となる
ように設定されている。また、データ“１”に対応する
ＭＯＳｉ，ｊは、ワード線ＷＬ ｊで選択されたときにオ
ン状態となり、選択されていないときにはオフ状態とな
るように設定されている。
【００２８】また、基準ビット線ＲＢＬとワード線ＷＬ
０〜ＷＬｎとの各交差箇所には、基準セルアレイ２０を
構成するＭＯＳ２１０〜２１ｎが設けられ、これらのＭ
ＯＳ２１０〜２１ｎのソースが、この基準ビット線ＲＢ
Ｌに共通接続されている。ＭＯＳ２１０〜２１ｎのゲー
トは、それぞれワード線ＷＬ０〜ＷＬｎに接続され、各
ドレインにはメモリセルアレイ１０ｉと同じ電源電圧Ｖ
Ｉが共通に与えられるようになっている。ＭＯＳ２１０
〜２１ｎには、すべてデータ“１”が記憶されている。
０〜ＷＬｎとの各交差箇所には、基準セルアレイ２０を
構成するＭＯＳ２１０〜２１ｎが設けられ、これらのＭ
ＯＳ２１０〜２１ｎのソースが、この基準ビット線ＲＢ
Ｌに共通接続されている。ＭＯＳ２１０〜２１ｎのゲー
トは、それぞれワード線ＷＬ０〜ＷＬｎに接続され、各
ドレインにはメモリセルアレイ１０ｉと同じ電源電圧Ｖ
Ｉが共通に与えられるようになっている。ＭＯＳ２１０
〜２１ｎには、すべてデータ“１”が記憶されている。
【００２９】基準ビット線ＲＢＬ及び各ビット線ＢＬｉ
は、センスアンプを構成する基準回路３０Ａ及び検出回
路４０Ａｉに、それぞれ接続されている。基準ビット線
ＲＢＬは、プルアップ用のＰＭＯＳ３１と、ＮＭＯＳ３
２，３３とを直列に接続して構成された基準回路３０Ａ
の入力ノードＮ１に接続されている。ＰＭＯＳ３１のソ
ースは電源電圧ＶＣＣ（例えば、３．３Ｖ）に接続さ
れ、ゲートは接地電圧ＧＮＤに固定接続されている。Ｐ
ＭＯＳ３１のドレインはＮＭＯＳ３２のドレインに接続
され、このＮＭＯＳ３２のゲートが基準ノードＮ２に、
ソースが入力ノードＮ１にそれぞれ接続されている。入
力ノードＮ１には、更にＮＭＯＳ３３のドレインが接続
されている。ＮＭＯＳ３３のゲートは基準ノードＮ２
に、ソースは接地電圧ＧＮＤにそれぞれ接続されてい
る。
は、センスアンプを構成する基準回路３０Ａ及び検出回
路４０Ａｉに、それぞれ接続されている。基準ビット線
ＲＢＬは、プルアップ用のＰＭＯＳ３１と、ＮＭＯＳ３
２，３３とを直列に接続して構成された基準回路３０Ａ
の入力ノードＮ１に接続されている。ＰＭＯＳ３１のソ
ースは電源電圧ＶＣＣ（例えば、３．３Ｖ）に接続さ
れ、ゲートは接地電圧ＧＮＤに固定接続されている。Ｐ
ＭＯＳ３１のドレインはＮＭＯＳ３２のドレインに接続
され、このＮＭＯＳ３２のゲートが基準ノードＮ２に、
ソースが入力ノードＮ１にそれぞれ接続されている。入
力ノードＮ１には、更にＮＭＯＳ３３のドレインが接続
されている。ＮＭＯＳ３３のゲートは基準ノードＮ２
に、ソースは接地電圧ＧＮＤにそれぞれ接続されてい
る。
【００３０】ＮＭＯＳ３２のドレインと基準ノードＮ２
の間はＮＭＯＳ３４で接続され、このＮＭＯＳ３４がイ
ネーブル信号ＣＥでオン／オフ制御されるようになって
いる。更に、基準ノードＮ２と接地電圧ＧＮＤの間はＮ
ＭＯＳ３５で接続され、このＮＭＯＳ３５がインバータ
３６から与えられるイネーブル信号／ＣＥでオン／オフ
制御されるようになっている。
の間はＮＭＯＳ３４で接続され、このＮＭＯＳ３４がイ
ネーブル信号ＣＥでオン／オフ制御されるようになって
いる。更に、基準ノードＮ２と接地電圧ＧＮＤの間はＮ
ＭＯＳ３５で接続され、このＮＭＯＳ３５がインバータ
３６から与えられるイネーブル信号／ＣＥでオン／オフ
制御されるようになっている。
【００３１】一方、ビット線ＢＬｉは、プルアップ用の
ＰＭＯＳ４１ｉと、ＮＭＯＳ４２ｉ，４３ｉとを直列に
接続して構成された検出回路４０Ａｉの入力ノードＮ３
ｉに接続されている。ＰＭＯＳ４１ｉのソースは電源電
圧ＶＣＣに接続され、ゲートは接地電圧ＧＮＤに固定接
続されている。ＰＭＯＳ４１ｉのドレインは出力ノード
Ｎ４ｉに接続され、この出力ノードＮ４ｉにＮＭＯＳ４
２ｉのドレインとＮＭＯＳ４３ｉのゲートが接続されて
いる。ＮＭＯＳ４２ｉのソースは入力ノードＮ３ｉに接
続され、ゲートは基準回路３０Ａの基準ノードＮ２に接
続されている。入力ノードＮ３ｉには、更にＮＭＯＳ４
３ｉのドレインが接続され、このＮＭＯＳ４３ｉのソー
スが接地電圧ＧＮＤに接続されている。
ＰＭＯＳ４１ｉと、ＮＭＯＳ４２ｉ，４３ｉとを直列に
接続して構成された検出回路４０Ａｉの入力ノードＮ３
ｉに接続されている。ＰＭＯＳ４１ｉのソースは電源電
圧ＶＣＣに接続され、ゲートは接地電圧ＧＮＤに固定接
続されている。ＰＭＯＳ４１ｉのドレインは出力ノード
Ｎ４ｉに接続され、この出力ノードＮ４ｉにＮＭＯＳ４
２ｉのドレインとＮＭＯＳ４３ｉのゲートが接続されて
いる。ＮＭＯＳ４２ｉのソースは入力ノードＮ３ｉに接
続され、ゲートは基準回路３０Ａの基準ノードＮ２に接
続されている。入力ノードＮ３ｉには、更にＮＭＯＳ４
３ｉのドレインが接続され、このＮＭＯＳ４３ｉのソー
スが接地電圧ＧＮＤに接続されている。
【００３２】図３は、図１中の基準回路３０Ａの出力信
号波形図である。以下、この図３を参照しつつ、図１の
動作を説明する。このＲＯＭが待機状態の場合、イネー
ブル信号ＣＥは“Ｌ”となっているので、ＮＭＯＳ３４
はオフ状態、ＮＭＯＳ３５はオン状態である。更に、Ｐ
ＭＯＳ３１のゲートは接地電圧ＧＮＤに固定接続されて
いるので、このＰＭＯＳ３１は常にオン状態となり、ノ
ード３４は、電源電圧ＶＣＣである。
号波形図である。以下、この図３を参照しつつ、図１の
動作を説明する。このＲＯＭが待機状態の場合、イネー
ブル信号ＣＥは“Ｌ”となっているので、ＮＭＯＳ３４
はオフ状態、ＮＭＯＳ３５はオン状態である。更に、Ｐ
ＭＯＳ３１のゲートは接地電圧ＧＮＤに固定接続されて
いるので、このＰＭＯＳ３１は常にオン状態となり、ノ
ード３４は、電源電圧ＶＣＣである。
【００３３】次に、読み出し時にワード線ＷＬ０〜ＷＬ
ｎのいずれか１つ（例えば、ＷＬ０）が選択されると共
に、イネーブル信号ＣＥが、動作状態のレベル“Ｈ”に
変化すると、基準回路３０Ａ内のＮＭＯＳ３４はオン状
態となり、ＮＭＯＳ３５はオフ状態に変化する。
ｎのいずれか１つ（例えば、ＷＬ０）が選択されると共
に、イネーブル信号ＣＥが、動作状態のレベル“Ｈ”に
変化すると、基準回路３０Ａ内のＮＭＯＳ３４はオン状
態となり、ＮＭＯＳ３５はオフ状態に変化する。
【００３４】ノード３４に待機時蓄えられていた電荷が
基準ノードＮ２に放出されるため、この基準ノードＮ２
の電位が初期的に急上昇し、ＮＭＯＳ３２，３３は即座
にオン状態となり、基準セルアレイ２０内のＭＯＳ２１
０を流れる電流が、基準回路３０Ａの入力ノードＮ１に
判定用の基準電流ＩＮＲとして流れ込む。基準ノードＮ
２の電圧Ｖは、図３中の実線Ａで示すように、上記初期
充電の後は、ＰＭＯＳ３１で制限される電流により時間
ｔの経過と共に接地電圧ＧＮＤから基準電圧ＲＥＦ（例
えば、１Ｖ）なだらかに変化する。また、入力ノードＮ
１の電圧は０．１Ｖ程度となる。
基準ノードＮ２に放出されるため、この基準ノードＮ２
の電位が初期的に急上昇し、ＮＭＯＳ３２，３３は即座
にオン状態となり、基準セルアレイ２０内のＭＯＳ２１
０を流れる電流が、基準回路３０Ａの入力ノードＮ１に
判定用の基準電流ＩＮＲとして流れ込む。基準ノードＮ
２の電圧Ｖは、図３中の実線Ａで示すように、上記初期
充電の後は、ＰＭＯＳ３１で制限される電流により時間
ｔの経過と共に接地電圧ＧＮＤから基準電圧ＲＥＦ（例
えば、１Ｖ）なだらかに変化する。また、入力ノードＮ
１の電圧は０．１Ｖ程度となる。
【００３５】なお、図３中の破線Ｂは、図２の従来のＲ
ＯＭにおける基準ノードＮ２の電圧Ｖの変化を示してい
る。図２の回路構成では、イネーブル信号ＣＥが“Ｌ”
の時、ＰＭＯＳ３１はオフ状態となっているため、基準
ノードＮ２の電圧Ｖは、接地電圧ＧＮＤからＰＭＯＳ３
１で制限される電流のみで立上がるので基準電圧ＲＥＦ
に達するまでに長時間を有する。
ＯＭにおける基準ノードＮ２の電圧Ｖの変化を示してい
る。図２の回路構成では、イネーブル信号ＣＥが“Ｌ”
の時、ＰＭＯＳ３１はオフ状態となっているため、基準
ノードＮ２の電圧Ｖは、接地電圧ＧＮＤからＰＭＯＳ３
１で制限される電流のみで立上がるので基準電圧ＲＥＦ
に達するまでに長時間を有する。
【００３６】一方、ワード線ＷＬ０で選択された各メモ
リセルアレイ１０ｉ内のＭＯＳ１１ ｉ，０には、記憶さ
れたデータに従ってセル電流ＩＮＳｉが入力ノードＮ３
ｉに流れ込む。入力ノードＮ３ｉの電圧は、読み出した
データが“１”即ちＭＯＳ１１ｉ，０がオン状態のとき
に０．１１Ｖとなり、データが“０”即ちＭＯＳ１１
ｉ，０がオフ状態のときに０．０９Ｖ程度となる。ま
た、出力ノードＮ４ｉの検出電圧Ｓｉは、セル電流ＩＮ
Ｓｉが基準電流ＩＮＲの例えば１／２よりも大きければ
基準電圧ＲＥＦよりも高い電圧（例えば、約１．１Ｖ）
となり、小さければ低い電圧（例えば、約０．９Ｖ）と
なる。従って、出力ノードＮ４ｉの検出電圧Ｓｉによ
り、読み出したデータを判定することができる。
リセルアレイ１０ｉ内のＭＯＳ１１ ｉ，０には、記憶さ
れたデータに従ってセル電流ＩＮＳｉが入力ノードＮ３
ｉに流れ込む。入力ノードＮ３ｉの電圧は、読み出した
データが“１”即ちＭＯＳ１１ｉ，０がオン状態のとき
に０．１１Ｖとなり、データが“０”即ちＭＯＳ１１
ｉ，０がオフ状態のときに０．０９Ｖ程度となる。ま
た、出力ノードＮ４ｉの検出電圧Ｓｉは、セル電流ＩＮ
Ｓｉが基準電流ＩＮＲの例えば１／２よりも大きければ
基準電圧ＲＥＦよりも高い電圧（例えば、約１．１Ｖ）
となり、小さければ低い電圧（例えば、約０．９Ｖ）と
なる。従って、出力ノードＮ４ｉの検出電圧Ｓｉによ
り、読み出したデータを判定することができる。
【００３７】以上のように、この第１の実施形態のＲＯ
Ｍは、常時オン状態に固定したプルアップ用のＰＭＯＳ
３１と、待機時にイネーブル信号ＣＥによって基準ノー
ドＮ２を強制的に接地電圧ＧＮＤに接続するためのＮＭ
ＯＳ３４，３５を備えた基準回路３０Ａを有している。
これにより、動作状態に切り替えられたときに、ＰＭＯ
Ｓ３１のトランジスタ・サイズにかかわらず、直ちに基
準電圧ＲＥＦを出力することが可能になり、簡素化した
回路で短いアクセス時間を達成することができる。
Ｍは、常時オン状態に固定したプルアップ用のＰＭＯＳ
３１と、待機時にイネーブル信号ＣＥによって基準ノー
ドＮ２を強制的に接地電圧ＧＮＤに接続するためのＮＭ
ＯＳ３４，３５を備えた基準回路３０Ａを有している。
これにより、動作状態に切り替えられたときに、ＰＭＯ
Ｓ３１のトランジスタ・サイズにかかわらず、直ちに基
準電圧ＲＥＦを出力することが可能になり、簡素化した
回路で短いアクセス時間を達成することができる。
【００３８】（第２の実施形態）図４は、本発明の第２
の実施形態を示すセンスアンプの回路図であり、図１中
の要素と共通の要素には共通の符号が付されている。こ
のセンスアンプは、基準回路３０Ｂと複数の検出回路４
０Ｂｉ（但し、図には１組のみ表示）で構成されてい
る。基準回路３０Ｂ及び検出回路４０Ｂｉは、それぞれ
図１中の基準回路３０Ａ及び検出回路４０Ａｉに代えて
用いられるものである。
の実施形態を示すセンスアンプの回路図であり、図１中
の要素と共通の要素には共通の符号が付されている。こ
のセンスアンプは、基準回路３０Ｂと複数の検出回路４
０Ｂｉ（但し、図には１組のみ表示）で構成されてい
る。基準回路３０Ｂ及び検出回路４０Ｂｉは、それぞれ
図１中の基準回路３０Ａ及び検出回路４０Ａｉに代えて
用いられるものである。
【００３９】基準回路３０Ｂは、プルアップ用のＰＭＯ
Ｓ３１と、ＮＭＯＳ３２，３７，３３とを直列に接続し
て構成されている。ＰＭＯＳ３１のソースは電源電圧Ｖ
ＣＣに接続され、ゲートは接地電圧ＧＮＤに固定接続さ
れている。ＰＭＯＳ３１のドレインはＮＭＯＳ３２のド
レインに接続され、このＮＭＯＳ３２のゲートが基準ノ
ードＮ２に、ソースがＮＭＯＳ３７を介して入力ノード
Ｎ１に接続されている。ＮＭＯＳ３７のゲートには、イ
ネーブル信号ＣＥが与えられ、このイネーブル信号ＣＥ
によってオン／オフ制御されるようになっている。入力
ノードＮ１には、基準ビット線ＲＢＬ及びＮＭＯＳ３３
のドレインが接続されている。ＮＭＯＳ３３のゲートは
基準ノードＮ２に、ソースは接地電圧ＧＮＤにそれぞれ
接続されている。
Ｓ３１と、ＮＭＯＳ３２，３７，３３とを直列に接続し
て構成されている。ＰＭＯＳ３１のソースは電源電圧Ｖ
ＣＣに接続され、ゲートは接地電圧ＧＮＤに固定接続さ
れている。ＰＭＯＳ３１のドレインはＮＭＯＳ３２のド
レインに接続され、このＮＭＯＳ３２のゲートが基準ノ
ードＮ２に、ソースがＮＭＯＳ３７を介して入力ノード
Ｎ１に接続されている。ＮＭＯＳ３７のゲートには、イ
ネーブル信号ＣＥが与えられ、このイネーブル信号ＣＥ
によってオン／オフ制御されるようになっている。入力
ノードＮ１には、基準ビット線ＲＢＬ及びＮＭＯＳ３３
のドレインが接続されている。ＮＭＯＳ３３のゲートは
基準ノードＮ２に、ソースは接地電圧ＧＮＤにそれぞれ
接続されている。
【００４０】一方、検出回路４０Ｂｉは、プルアップ用
のＰＭＯＳ４１ｉと、ＮＭＯＳ４２ ｉ，４４ｉ，４３ｉ
とを直列に接続して構成されている。ＰＭＯＳ４１ｉの
ソースは電源電圧ＶＣＣに接続され、ゲートは接地電圧
ＧＮＤに固定接続されている。ＰＭＯＳ４１ｉのドレイ
ンは出力ノードＮ４ｉに接続され、この出力ノードＮ４
ｉにＮＭＯＳ４２ｉのドレインとＮＭＯＳ４３ｉのゲー
トが接続されている。ＮＭＯＳ４２ｉのソースは、ＮＭ
ＯＳ４４ｉを介して入力ノードＮ３ｉに接続され、ゲー
トは基準回路３０Ｂの基準ノードＮ２に接続されてい
る。ＮＭＯＳ４４ ｉのゲートには、イネーブル信号ＣＥ
が与えられ、このイネーブル信号ＣＥによってオン／オ
フ制御されるようになっている。入力ノードＮ３ｉに
は、ビット線ＢＬｉとＮＭＯＳ４３ｉのドレインが接続
され、このＮＭＯＳ４３ｉのソースが接地電圧ＧＮＤに
接続されている。
のＰＭＯＳ４１ｉと、ＮＭＯＳ４２ ｉ，４４ｉ，４３ｉ
とを直列に接続して構成されている。ＰＭＯＳ４１ｉの
ソースは電源電圧ＶＣＣに接続され、ゲートは接地電圧
ＧＮＤに固定接続されている。ＰＭＯＳ４１ｉのドレイ
ンは出力ノードＮ４ｉに接続され、この出力ノードＮ４
ｉにＮＭＯＳ４２ｉのドレインとＮＭＯＳ４３ｉのゲー
トが接続されている。ＮＭＯＳ４２ｉのソースは、ＮＭ
ＯＳ４４ｉを介して入力ノードＮ３ｉに接続され、ゲー
トは基準回路３０Ｂの基準ノードＮ２に接続されてい
る。ＮＭＯＳ４４ ｉのゲートには、イネーブル信号ＣＥ
が与えられ、このイネーブル信号ＣＥによってオン／オ
フ制御されるようになっている。入力ノードＮ３ｉに
は、ビット線ＢＬｉとＮＭＯＳ４３ｉのドレインが接続
され、このＮＭＯＳ４３ｉのソースが接地電圧ＧＮＤに
接続されている。
【００４１】次に動作を説明する。このセンスアンプの
ＰＭＯＳ３１，４１ｉのゲートは接地電圧ＧＮＤに固定
接続されているので、イネーブル信号ＣＥにかかわら
ず、これらのＰＭＯＳ３１，４１ｉは常にオン状態であ
る。センスアンプが待機状態のとき、イネーブル信号Ｃ
Ｅは“Ｌ”となっているので、ＮＭＯＳ３７，４４ｉは
オフ状態で、基準ビット線ＲＢＬ及び各ビット線ＢＬｉ
からの基準電流ＩＮＲやセル電流ＩＮＳｉの流れ込みは
ない。従って、基準ノードＮ２及び出力ノードＮ４の電
圧は、ほぼ電源電圧ＶＣＣとなっている。
ＰＭＯＳ３１，４１ｉのゲートは接地電圧ＧＮＤに固定
接続されているので、イネーブル信号ＣＥにかかわら
ず、これらのＰＭＯＳ３１，４１ｉは常にオン状態であ
る。センスアンプが待機状態のとき、イネーブル信号Ｃ
Ｅは“Ｌ”となっているので、ＮＭＯＳ３７，４４ｉは
オフ状態で、基準ビット線ＲＢＬ及び各ビット線ＢＬｉ
からの基準電流ＩＮＲやセル電流ＩＮＳｉの流れ込みは
ない。従って、基準ノードＮ２及び出力ノードＮ４の電
圧は、ほぼ電源電圧ＶＣＣとなっている。
【００４２】次に、読み出し時にイネーブル信号ＣＥが
“Ｈ”に変化すると、基準回路３０Ｂ内のＮＭＯＳ３７
はオン状態となり、検出回路４０Ｂｉ内のＮＭＯＳ４４
ｉも同時にオン状態に変化する。本実施例の場合、ＮＭ
ＯＳ３２，３３は待機時からオン状態であるので、基準
セルアレイ２０から基準回路３０Ｂの入力ノードＮ１に
基準電流ＩＮＲが流れ込んだ電流に基づき、基準ノード
Ｎ２の電圧Ｖは、直ちに電源電圧ＶＣＣから基準電圧Ｒ
ＥＦに変化する。一方、検出回路４０Ｂｉにおいても、
ＮＭＯＳ４４ｉがオン状態になることにより、各メモリ
セルアレイ１０ｉから読み出されたデータに対応するセ
ル電流ＩＮＳｉが、入力ノードＮ３ｉに流れ込む。これ
以降の動作は、第１の実施例と同様である。
“Ｈ”に変化すると、基準回路３０Ｂ内のＮＭＯＳ３７
はオン状態となり、検出回路４０Ｂｉ内のＮＭＯＳ４４
ｉも同時にオン状態に変化する。本実施例の場合、ＮＭ
ＯＳ３２，３３は待機時からオン状態であるので、基準
セルアレイ２０から基準回路３０Ｂの入力ノードＮ１に
基準電流ＩＮＲが流れ込んだ電流に基づき、基準ノード
Ｎ２の電圧Ｖは、直ちに電源電圧ＶＣＣから基準電圧Ｒ
ＥＦに変化する。一方、検出回路４０Ｂｉにおいても、
ＮＭＯＳ４４ｉがオン状態になることにより、各メモリ
セルアレイ１０ｉから読み出されたデータに対応するセ
ル電流ＩＮＳｉが、入力ノードＮ３ｉに流れ込む。これ
以降の動作は、第１の実施例と同様である。
【００４３】以上のように、この第２の実施形態のセン
スアンプは、常時オン状態に固定したプルアップ用のＰ
ＭＯＳ３１，４１ｉと、待機時にイネーブル信号ＣＥに
よってこれらのＰＭＯＳ３１，４１ｉの電流経路を遮断
するＮＭＯＳ３７，４４ｉを有している。これにより、
動作状態に切り替えられたときに、ＰＭＯＳ３１のトラ
ンジスタ・サイズにかかわらず、直ちに基準ノードＮ２
に基準電圧ＲＥＦを出力することが可能になり、簡素化
した回路で短いアクセス時間を達成することができる。
スアンプは、常時オン状態に固定したプルアップ用のＰ
ＭＯＳ３１，４１ｉと、待機時にイネーブル信号ＣＥに
よってこれらのＰＭＯＳ３１，４１ｉの電流経路を遮断
するＮＭＯＳ３７，４４ｉを有している。これにより、
動作状態に切り替えられたときに、ＰＭＯＳ３１のトラ
ンジスタ・サイズにかかわらず、直ちに基準ノードＮ２
に基準電圧ＲＥＦを出力することが可能になり、簡素化
した回路で短いアクセス時間を達成することができる。
【００４４】（第３の実施形態）図５は、本発明の第３
の実施形態を示すセンスアンプの回路図であり、図２中
の要素と共通の要素には共通の符号が付されている。こ
のセンスアンプは、基準回路３０、複数の検出回路４０
ｉ、及び定電圧回路５０で構成されている。基準回路３
０は、図２中のものと同様に、直列接続されたＰＭＯＳ
３１と、ＮＭＯＳ３２，３３とで構成されている。ＰＭ
ＯＳ３１のソースは電源電圧ＶＣＣに接続され、ゲート
にはイネーブル信号／ＣＥが与えられるようになってい
る。ＰＭＯＳ３１のドレインは基準ノードＮ２に接続さ
れ、この基準ノードＮ２にＮＭＯＳ３２のドレインとゲ
ートが接続されている。ＮＭＯＳ３２のソースは、入力
ノードＮ１に接続され、この入力ノードＮ１に基準ビッ
ト線ＲＢＬとＮＭＯＳ３３のドレインが接続されてい
る。ＮＭＯＳ３３のゲートは基準ノードＮ２に接続さ
れ、ソースは接地電圧ＧＮＤに接続されている。
の実施形態を示すセンスアンプの回路図であり、図２中
の要素と共通の要素には共通の符号が付されている。こ
のセンスアンプは、基準回路３０、複数の検出回路４０
ｉ、及び定電圧回路５０で構成されている。基準回路３
０は、図２中のものと同様に、直列接続されたＰＭＯＳ
３１と、ＮＭＯＳ３２，３３とで構成されている。ＰＭ
ＯＳ３１のソースは電源電圧ＶＣＣに接続され、ゲート
にはイネーブル信号／ＣＥが与えられるようになってい
る。ＰＭＯＳ３１のドレインは基準ノードＮ２に接続さ
れ、この基準ノードＮ２にＮＭＯＳ３２のドレインとゲ
ートが接続されている。ＮＭＯＳ３２のソースは、入力
ノードＮ１に接続され、この入力ノードＮ１に基準ビッ
ト線ＲＢＬとＮＭＯＳ３３のドレインが接続されてい
る。ＮＭＯＳ３３のゲートは基準ノードＮ２に接続さ
れ、ソースは接地電圧ＧＮＤに接続されている。
【００４５】検出回路４０ｉは、図２中のものと同様
に、直列接続されたＰＭＯＳ４１ｉと、ＮＭＯＳ４
２ｉ，４３ｉとで構成されている。ＰＭＯＳ４１ｉのソ
ースは電源電圧ＶＣＣに接続され、ゲートにはイネーブ
ル信号／ＣＥが与えられるようになっている。ＰＭＯＳ
４１ｉのドレインは出力ノードＮ４ｉに接続され、この
出力ノードＮ４ｉにＮＭＯＳ４２ｉのドレインとＮＭＯ
Ｓ４３ｉのゲートが接続されている。ＮＭＯＳ４２ｉの
ソースは入力ノードＮ３ｉに接続され、ゲートは基準回
路３０の基準ノードＮ２に接続されている。入力ノード
Ｎ３ｉには、更にビット線ＢＬｉとＮＭＯＳ４３ｉのド
レインが接続され、このＮＭＯＳ４３ｉのソースが接地
電圧ＧＮＤに接続されている。
に、直列接続されたＰＭＯＳ４１ｉと、ＮＭＯＳ４
２ｉ，４３ｉとで構成されている。ＰＭＯＳ４１ｉのソ
ースは電源電圧ＶＣＣに接続され、ゲートにはイネーブ
ル信号／ＣＥが与えられるようになっている。ＰＭＯＳ
４１ｉのドレインは出力ノードＮ４ｉに接続され、この
出力ノードＮ４ｉにＮＭＯＳ４２ｉのドレインとＮＭＯ
Ｓ４３ｉのゲートが接続されている。ＮＭＯＳ４２ｉの
ソースは入力ノードＮ３ｉに接続され、ゲートは基準回
路３０の基準ノードＮ２に接続されている。入力ノード
Ｎ３ｉには、更にビット線ＢＬｉとＮＭＯＳ４３ｉのド
レインが接続され、このＮＭＯＳ４３ｉのソースが接地
電圧ＧＮＤに接続されている。
【００４６】定電圧回路５０は、イネーブル信号／ＣＥ
の立ち下がりのタイミングで一定時間（例えば、２ｎ
ｓ）のみ“Ｌ”となるパルスを出力する単安定マルチバ
イブレータ（以下、「単安定回路」という）５１を有し
ている。単安定回路５１の出力側には、ＰＭＯＳ５２と
ＮＭＯＳ５３のゲートが接続されている。ＰＭＯＳ５２
のソースは電源電圧ＶＣＣに接続され、ドレインはノー
ドＮ５に接続されている。ノードＮ５と接地電圧ＧＮＤ
との間にはＮＭＯＳ５３，５４が並列に接続され、この
ＮＭＯＳ５４のゲートがノードＮ６に接続されている。
ノードＮ６と電源電圧ＶＣＣとの間にはＮＭＯＳ５５が
接続され、このＮＭＯＳ５５のゲートがノードＮ５に接
続されている。更に、ノードＮ６は、基準回路３０の基
準ノードＮ２に接続されている。
の立ち下がりのタイミングで一定時間（例えば、２ｎ
ｓ）のみ“Ｌ”となるパルスを出力する単安定マルチバ
イブレータ（以下、「単安定回路」という）５１を有し
ている。単安定回路５１の出力側には、ＰＭＯＳ５２と
ＮＭＯＳ５３のゲートが接続されている。ＰＭＯＳ５２
のソースは電源電圧ＶＣＣに接続され、ドレインはノー
ドＮ５に接続されている。ノードＮ５と接地電圧ＧＮＤ
との間にはＮＭＯＳ５３，５４が並列に接続され、この
ＮＭＯＳ５４のゲートがノードＮ６に接続されている。
ノードＮ６と電源電圧ＶＣＣとの間にはＮＭＯＳ５５が
接続され、このＮＭＯＳ５５のゲートがノードＮ５に接
続されている。更に、ノードＮ６は、基準回路３０の基
準ノードＮ２に接続されている。
【００４７】このようなセンスアンプでは、待機状態に
おいてイネーブル信号／ＣＥが“Ｈ”のとき、単安定回
路５１の出力信号は“Ｈ”となっているので、ＮＭＯＳ
５３がオン状態となり、ノードＮ６は接地電圧ＧＮＤと
なる。
おいてイネーブル信号／ＣＥが“Ｈ”のとき、単安定回
路５１の出力信号は“Ｈ”となっているので、ＮＭＯＳ
５３がオン状態となり、ノードＮ６は接地電圧ＧＮＤと
なる。
【００４８】次に動作状態となってイネーブル信号／Ｃ
Ｅが“Ｌ”に立ち下がると、単安定回路５１の出力信号
が一定時間だけ“Ｌ”となり、ＰＭＯＳ５２がオン状
態、ＮＭＯＳ５３がオフ状態となる。これにより、ノー
ドＮ５の電圧が上昇し、更にＮＭＯＳ５５を介して、ノ
ードＮ６の電圧は急速に上昇する。ノードＮ５の電圧が
ＮＭＯＳ５４の閾値電圧Ｖｔを越えると、ＮＭＯＳ５４
はオン状態となり、このノードＮ５の電圧上昇は抑制さ
れ、ノードＮ６の電圧はＮＭＯＳ５５の閾値電圧に平衡
した値となる。ノードＮ６の電圧は基準回路３０の基準
ノードＮ２に出力される。
Ｅが“Ｌ”に立ち下がると、単安定回路５１の出力信号
が一定時間だけ“Ｌ”となり、ＰＭＯＳ５２がオン状
態、ＮＭＯＳ５３がオフ状態となる。これにより、ノー
ドＮ５の電圧が上昇し、更にＮＭＯＳ５５を介して、ノ
ードＮ６の電圧は急速に上昇する。ノードＮ５の電圧が
ＮＭＯＳ５４の閾値電圧Ｖｔを越えると、ＮＭＯＳ５４
はオン状態となり、このノードＮ５の電圧上昇は抑制さ
れ、ノードＮ６の電圧はＮＭＯＳ５５の閾値電圧に平衡
した値となる。ノードＮ６の電圧は基準回路３０の基準
ノードＮ２に出力される。
【００４９】一方、基準回路３０及び検出回路４０ｉの
ＰＭＯＳ３１，４１ｉもオン状態となって、このＰＭＯ
Ｓ３１を介して基準ノードＮ２の電圧は上昇を開始す
る。この時、ノードＮ６の電圧が基準ノードＮ２に出力
されるので、この基準ノードＮ２の電圧は、急速に基準
電圧ＲＥＦに収束する。イネーブル信号／ＣＥが“Ｌ”
に立ち下がった後、一定時間が経過すると単安定回路５
１の出力信号が“Ｈ”となり、定電圧回路５０の出力側
はハイインピーダンス状態となって、基準ノードＮ２か
ら切り離される。
ＰＭＯＳ３１，４１ｉもオン状態となって、このＰＭＯ
Ｓ３１を介して基準ノードＮ２の電圧は上昇を開始す
る。この時、ノードＮ６の電圧が基準ノードＮ２に出力
されるので、この基準ノードＮ２の電圧は、急速に基準
電圧ＲＥＦに収束する。イネーブル信号／ＣＥが“Ｌ”
に立ち下がった後、一定時間が経過すると単安定回路５
１の出力信号が“Ｈ”となり、定電圧回路５０の出力側
はハイインピーダンス状態となって、基準ノードＮ２か
ら切り離される。
【００５０】以上のように、この第３の実施形態のセン
スアンプは、動作開始時のイネーブル信号／ＣＥの立ち
下がりを検出して、一定時間だけ基準回路３０の基準ノ
ードＮ２に基準電圧ＲＥＦを印加する定電圧回路５０を
有している。これにより、動作状態に切り替えられたと
きに、直ちに基準ノードＮ２に基準電圧ＲＥＦを出力す
ることが可能になり、簡素化した回路で短いアクセス時
間を達成することができる。また、一定時間の経過後、
定電圧回路５０は基準ノードＮ２から切り離されるの
で、基準回路３０の動作に全く影響を与えることがな
い。
スアンプは、動作開始時のイネーブル信号／ＣＥの立ち
下がりを検出して、一定時間だけ基準回路３０の基準ノ
ードＮ２に基準電圧ＲＥＦを印加する定電圧回路５０を
有している。これにより、動作状態に切り替えられたと
きに、直ちに基準ノードＮ２に基準電圧ＲＥＦを出力す
ることが可能になり、簡素化した回路で短いアクセス時
間を達成することができる。また、一定時間の経過後、
定電圧回路５０は基準ノードＮ２から切り離されるの
で、基準回路３０の動作に全く影響を与えることがな
い。
【００５１】（第４の実施形態）図６は、本発明の第４
の実施形態を示すセンスアンプの回路図であり、図５中
の要素と共通の要素には共通の符号が付されている。こ
のセンスアンプは、図５中のものと同じ基準回路３０及
び検出回路４０ｉと、図５中のものとは異なる定電圧回
路６０とで構成されている。
の実施形態を示すセンスアンプの回路図であり、図５中
の要素と共通の要素には共通の符号が付されている。こ
のセンスアンプは、図５中のものと同じ基準回路３０及
び検出回路４０ｉと、図５中のものとは異なる定電圧回
路６０とで構成されている。
【００５２】定電圧回路６０は、電源電圧ＶＣＣとノー
ドＮ７との間に接続されたＰＭＯＳ６１、ノードＮ７，
Ｎ８間に接続されたＰＭＯＳ６２、及びノードＮ７，Ｎ
９間に接続されたＰＭＯＳ６３を有している。ＰＭＯＳ
６２、６３のゲートはノードＮ８に接続され、更にこの
ノードＮ８と接地電圧ＧＮＤとの間に、ＮＭＯＳ６４が
接続されている。ＮＭＯＳ６４のゲートは、基準回路３
０の基準ノードＮ２に接続されている。
ドＮ７との間に接続されたＰＭＯＳ６１、ノードＮ７，
Ｎ８間に接続されたＰＭＯＳ６２、及びノードＮ７，Ｎ
９間に接続されたＰＭＯＳ６３を有している。ＰＭＯＳ
６２、６３のゲートはノードＮ８に接続され、更にこの
ノードＮ８と接地電圧ＧＮＤとの間に、ＮＭＯＳ６４が
接続されている。ＮＭＯＳ６４のゲートは、基準回路３
０の基準ノードＮ２に接続されている。
【００５３】ノードＮ９と接地電圧ＧＮＤとの間には、
ＮＭＯＳ６５，６６が並列に接続されており、このＮＭ
ＯＳ６５とＰＭＯＳ６１のゲートにイネーブル信号／Ｃ
Ｅが与えられるようになっている。ＮＭＯＳ６６のゲー
トは、ノードＮ１０に接続されている。電源電圧ＶＣＣ
とノードＮ１０との間、及びこのノードＮ１０と接地電
圧ＧＮＤとの間には、それぞれＮＭＯＳ６７，６８が接
続されている。ＮＭＯＳ６７のゲートはノードＮ９に接
続されている。ＮＭＯＳ６８のゲートは電源電圧ＶＣＣ
に接続され、常時オン状態に設定されている。ノードＮ
１０には、更に各検出回路４０ｉのＮＭＯＳ４２ｉのゲ
ートが接続されている。
ＮＭＯＳ６５，６６が並列に接続されており、このＮＭ
ＯＳ６５とＰＭＯＳ６１のゲートにイネーブル信号／Ｃ
Ｅが与えられるようになっている。ＮＭＯＳ６６のゲー
トは、ノードＮ１０に接続されている。電源電圧ＶＣＣ
とノードＮ１０との間、及びこのノードＮ１０と接地電
圧ＧＮＤとの間には、それぞれＮＭＯＳ６７，６８が接
続されている。ＮＭＯＳ６７のゲートはノードＮ９に接
続されている。ＮＭＯＳ６８のゲートは電源電圧ＶＣＣ
に接続され、常時オン状態に設定されている。ノードＮ
１０には、更に各検出回路４０ｉのＮＭＯＳ４２ｉのゲ
ートが接続されている。
【００５４】このようなセンスアンプでは、待機状態で
イネーブル信号／ＣＥが“Ｈ”のとき、定電圧回路６０
のＰＭＯＳ６１はオフ状態となり、ＮＭＯＳ６５はオン
状態となっている。これにより、ノードＮ９は“Ｌ”と
なり、ＮＭＯＳ６７はオフ状態となって、ノードＮ１０
の出力インピーダンスはハイインピーダンス状態とな
る。
イネーブル信号／ＣＥが“Ｈ”のとき、定電圧回路６０
のＰＭＯＳ６１はオフ状態となり、ＮＭＯＳ６５はオン
状態となっている。これにより、ノードＮ９は“Ｌ”と
なり、ＮＭＯＳ６７はオフ状態となって、ノードＮ１０
の出力インピーダンスはハイインピーダンス状態とな
る。
【００５５】次に動作状態となってイネーブル信号／Ｃ
Ｅが“Ｌ”になると、ＰＭＯＳ６１はオン状態となり、
ＮＭＯＳ６５はオフ状態となる。これにより、基準回路
３０と定電圧回路６０は活性化し、基準ノードＮ２の電
圧とノードＮ１０の電圧が同電位になるまで、ＮＭＯＳ
６７のゲート電圧が制御される。ノードＮ１０の電圧が
基準電圧ＲＥＦとなったところで、ＮＭＯＳ６７に流れ
る電流とＮＭＯＳ６８に流れる電流の大きさが一致し、
電気的平衡状態となる。
Ｅが“Ｌ”になると、ＰＭＯＳ６１はオン状態となり、
ＮＭＯＳ６５はオフ状態となる。これにより、基準回路
３０と定電圧回路６０は活性化し、基準ノードＮ２の電
圧とノードＮ１０の電圧が同電位になるまで、ＮＭＯＳ
６７のゲート電圧が制御される。ノードＮ１０の電圧が
基準電圧ＲＥＦとなったところで、ＮＭＯＳ６７に流れ
る電流とＮＭＯＳ６８に流れる電流の大きさが一致し、
電気的平衡状態となる。
【００５６】このセンスアンプは、基準回路３０と定電
圧回路６０を待機状態時にも活性化した状態に設定した
場合に、より有効に動作する。即ち、基準回路３０のＰ
ＭＯＳ３１と、定電圧回路６０のＰＭＯＳ６１及びＮＭ
ＯＳ６５のゲートを、“Ｌ”に固定接続することによ
り、ノードＮ１０の電圧を基準電圧ＲＥＦに一致させる
ことができる。この場合、待機状態時に基準回路３０と
定電圧回路６０での電力消費が発生するが、すべての検
出回路４０ｉで共用することにより、全体の消費電力を
小さく抑えることが可能である。
圧回路６０を待機状態時にも活性化した状態に設定した
場合に、より有効に動作する。即ち、基準回路３０のＰ
ＭＯＳ３１と、定電圧回路６０のＰＭＯＳ６１及びＮＭ
ＯＳ６５のゲートを、“Ｌ”に固定接続することによ
り、ノードＮ１０の電圧を基準電圧ＲＥＦに一致させる
ことができる。この場合、待機状態時に基準回路３０と
定電圧回路６０での電力消費が発生するが、すべての検
出回路４０ｉで共用することにより、全体の消費電力を
小さく抑えることが可能である。
【００５７】以上のように、この第４の実施形態のセン
スアンプは、基準回路３０で生成した基準電圧ＲＥＦを
増幅して出力する定電圧回路４０を設けている。これに
より、動作状態に切り替えられたときに、立ち上がりが
速く、かつ電圧精度の良い基準電圧ＲＥＦを出力するこ
とが可能になり、短いアクセス時間を達成することがで
きる。
スアンプは、基準回路３０で生成した基準電圧ＲＥＦを
増幅して出力する定電圧回路４０を設けている。これに
より、動作状態に切り替えられたときに、立ち上がりが
速く、かつ電圧精度の良い基準電圧ＲＥＦを出力するこ
とが可能になり、短いアクセス時間を達成することがで
きる。
【００５８】（第５の実施形態）図７は、本発明の第５
の実施形態を示すセンスアンプの回路図であり、図５中
の要素と共通の要素には共通の符号が付されている。こ
のセンスアンプは、図５中のものと同様の基準回路３
０、複数の検出回路４０Ｃｉ、及びレベル検出回路７０
で構成されている。検出回路４０Ｃｉは、図５中の検出
回路４０ｉにおいて、ＮＭＯＳ４２ｉのゲートと出力ノ
ードＮ４ｉとの間にＮＭＯＳ４５ｉを設けたものであ
る。
の実施形態を示すセンスアンプの回路図であり、図５中
の要素と共通の要素には共通の符号が付されている。こ
のセンスアンプは、図５中のものと同様の基準回路３
０、複数の検出回路４０Ｃｉ、及びレベル検出回路７０
で構成されている。検出回路４０Ｃｉは、図５中の検出
回路４０ｉにおいて、ＮＭＯＳ４２ｉのゲートと出力ノ
ードＮ４ｉとの間にＮＭＯＳ４５ｉを設けたものであ
る。
【００５９】レベル検出回路７０は、電源電圧ＶＣＣと
接地電圧ＧＮＤとの間に、ＰＭＯＳ７１及びＮＭＯＳ７
２，７３を直列に接続し、このＰＭＯＳ７１及びＮＭＯ
Ｓ７３のゲートにインバータ７４を介してイネーブル信
号／ＣＥを与えるようにしたものである。ＮＭＯＳ７２
のゲートは基準回路３０の基準ノードＮ２に接続され、
ＰＭＯＳ７１とＮＭＯＳ７２の接続点であるノードＮ１
１が、各検出回路４０ＣｉのＮＭＯＳ４５ｉのゲートに
接続されている。その他の構成は、図５と同様である。
接地電圧ＧＮＤとの間に、ＰＭＯＳ７１及びＮＭＯＳ７
２，７３を直列に接続し、このＰＭＯＳ７１及びＮＭＯ
Ｓ７３のゲートにインバータ７４を介してイネーブル信
号／ＣＥを与えるようにしたものである。ＮＭＯＳ７２
のゲートは基準回路３０の基準ノードＮ２に接続され、
ＰＭＯＳ７１とＮＭＯＳ７２の接続点であるノードＮ１
１が、各検出回路４０ＣｉのＮＭＯＳ４５ｉのゲートに
接続されている。その他の構成は、図５と同様である。
【００６０】このようなセンスアンプでは、待機状態で
イネーブル信号／ＣＥが“Ｈ”のとき、レベル検出回路
７０のＰＭＯＳ７１はオン状態となり、ＮＭＯＳ７３は
オフ状態となっている。これにより、ノードＮ１１は、
ＮＭＯＳ７２の状態に無関係に“Ｈ”となり、検出回路
４０ＣｉのＮＭＯＳ４５ｉはオン状態となって、基準ノ
ードＮ２と出力ノードＮ４ｉが、このＮＭＯＳ４５ｉを
介して接続される。
イネーブル信号／ＣＥが“Ｈ”のとき、レベル検出回路
７０のＰＭＯＳ７１はオン状態となり、ＮＭＯＳ７３は
オフ状態となっている。これにより、ノードＮ１１は、
ＮＭＯＳ７２の状態に無関係に“Ｈ”となり、検出回路
４０ＣｉのＮＭＯＳ４５ｉはオン状態となって、基準ノ
ードＮ２と出力ノードＮ４ｉが、このＮＭＯＳ４５ｉを
介して接続される。
【００６１】次に動作状態となってイネーブル信号／Ｃ
Ｅが“Ｌ”になると、ＰＭＯＳ７１はオフ状態となり、
ＮＭＯＳ７３はオン状態となる。基準ノードＮ２が接地
電圧ＧＮＤで、ＮＭＯＳ７２がオフ状態であるので、こ
の基準ノードＮ２と出力ノードＮ４ｉが電気的に接続さ
れたままの状態となっている。これにより、基準ノード
Ｎ２と出力ノードＮ４ｉは、基準回路３０のＰＭＯＳ３
１と検出回路４０ＣｉのＰＭＯＳ４１ｉとで同時に充電
され、急速に電圧が上昇する。基準ノードＮ２の基準電
圧ＲＥＦがＮＭＯＳ７２の閾値電圧を越えると、ＮＭＯ
Ｓ７２，７３が共にオン状態となり、ノードＮ１１が
“Ｌ”となって、基準ノードＮ２と出力ノードＮ４ｉは
電気的に切断される。
Ｅが“Ｌ”になると、ＰＭＯＳ７１はオフ状態となり、
ＮＭＯＳ７３はオン状態となる。基準ノードＮ２が接地
電圧ＧＮＤで、ＮＭＯＳ７２がオフ状態であるので、こ
の基準ノードＮ２と出力ノードＮ４ｉが電気的に接続さ
れたままの状態となっている。これにより、基準ノード
Ｎ２と出力ノードＮ４ｉは、基準回路３０のＰＭＯＳ３
１と検出回路４０ＣｉのＰＭＯＳ４１ｉとで同時に充電
され、急速に電圧が上昇する。基準ノードＮ２の基準電
圧ＲＥＦがＮＭＯＳ７２の閾値電圧を越えると、ＮＭＯ
Ｓ７２，７３が共にオン状態となり、ノードＮ１１が
“Ｌ”となって、基準ノードＮ２と出力ノードＮ４ｉは
電気的に切断される。
【００６２】以上のように、この第５の実施形態のセン
スアンプは、検出回路４０Ｃｉに基準ノードＮ２と出力
ノードＮ４ｉとの間の接続制御を行うＮＭＯＳ４５
ｉと、このＮＭＯＳ４５ｉのオン／オフ制御を行うため
のレベル検出回路７０を設けている。これにより、動作
状態に切り替えられたときに、検出回路４０Ｃｉの充電
能力を利用して基準ノードＮ２の高速充電が可能にな
り、簡素化した回路で短いアクセス時間を達成すること
ができる。
スアンプは、検出回路４０Ｃｉに基準ノードＮ２と出力
ノードＮ４ｉとの間の接続制御を行うＮＭＯＳ４５
ｉと、このＮＭＯＳ４５ｉのオン／オフ制御を行うため
のレベル検出回路７０を設けている。これにより、動作
状態に切り替えられたときに、検出回路４０Ｃｉの充電
能力を利用して基準ノードＮ２の高速充電が可能にな
り、簡素化した回路で短いアクセス時間を達成すること
ができる。
【００６３】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｇ）のようなものがある。 （ａ） センスアンプを構成する負荷ＭＯＳを、イネー
ブル信号／ＣＥで制御されるＰＭＯＳ３１，４１ｉで構
成しているが、ダイオード接続したＰＭＯＳ、またはデ
ィプレッション型のＮＭＯＳを使用し、そのソース側に
オン／オフ制御するためのトランジスタを設けた構成に
しても良い。また、基準回路３０等、及び検出回路４０
ｉ等の接地電圧ＧＮＤは、実質的なＧＮＤの意味であ
り、論理を取るためにそこにセンス動作に影響を与えな
いＭＯＳが挿入される場合もある。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｇ）のようなものがある。 （ａ） センスアンプを構成する負荷ＭＯＳを、イネー
ブル信号／ＣＥで制御されるＰＭＯＳ３１，４１ｉで構
成しているが、ダイオード接続したＰＭＯＳ、またはデ
ィプレッション型のＮＭＯＳを使用し、そのソース側に
オン／オフ制御するためのトランジスタを設けた構成に
しても良い。また、基準回路３０等、及び検出回路４０
ｉ等の接地電圧ＧＮＤは、実質的なＧＮＤの意味であ
り、論理を取るためにそこにセンス動作に影響を与えな
いＭＯＳが挿入される場合もある。
【００６４】（ｂ） 図１の基準回路３０では、ＰＭＯ
Ｓ３１のドレインと基準ノードＮ２間にＮＭＯＳ３４の
みを設けているが、このＰＭＯＳ３１の閾値電圧の絶対
値が基準電圧ＲＥＦよりも低いことが保証される場合に
は、イネーブル信号／ＣＥで制御されるＰＭＯＳをＮＭ
ＯＳ３４に並列に設けても良い。 （ｃ） 図３の定電圧回路５０では、単安定回路５１で
一定時間のパルス信号を生成してその時間だけノードＮ
６から基準電圧ＲＥＦを出力しているが、この基準電圧
ＲＥＦが正確な電圧であれば、単安定回路５１を削除し
て動作状態時に常時基準電圧ＲＥＦを出力するようにし
てもよい。
Ｓ３１のドレインと基準ノードＮ２間にＮＭＯＳ３４の
みを設けているが、このＰＭＯＳ３１の閾値電圧の絶対
値が基準電圧ＲＥＦよりも低いことが保証される場合に
は、イネーブル信号／ＣＥで制御されるＰＭＯＳをＮＭ
ＯＳ３４に並列に設けても良い。 （ｃ） 図３の定電圧回路５０では、単安定回路５１で
一定時間のパルス信号を生成してその時間だけノードＮ
６から基準電圧ＲＥＦを出力しているが、この基準電圧
ＲＥＦが正確な電圧であれば、単安定回路５１を削除し
て動作状態時に常時基準電圧ＲＥＦを出力するようにし
てもよい。
【００６５】（ｄ） 図５の検出回路４０Ｃｉでは、Ｎ
ＭＯＳ４２ｉのゲートと出力ノードＮ４ｉ間にＮＭＯＳ
４５ｉのみを設けているが、ＰＭＯＳ４１ｉの閾値電圧
の絶対値が基準電圧ＲＥＦよりも低いことが保証される
場合には、ノードＮ１１の反転信号で制御されるＰＭＯ
ＳをＮＭＯＳ４５ｉに並列に設けても良い。 （ｅ） 図６の定電圧回路６０は、基準電圧ＲＥＦと同
じ電圧を生成する一例として示したものであり、回路構
成はこの図６に限定されない。例えば、ＮＭＯＳ６７，
６８に代えて、ＰＭＯＳや抵抗を用いることもできる。
ＭＯＳ４２ｉのゲートと出力ノードＮ４ｉ間にＮＭＯＳ
４５ｉのみを設けているが、ＰＭＯＳ４１ｉの閾値電圧
の絶対値が基準電圧ＲＥＦよりも低いことが保証される
場合には、ノードＮ１１の反転信号で制御されるＰＭＯ
ＳをＮＭＯＳ４５ｉに並列に設けても良い。 （ｅ） 図６の定電圧回路６０は、基準電圧ＲＥＦと同
じ電圧を生成する一例として示したものであり、回路構
成はこの図６に限定されない。例えば、ＮＭＯＳ６７，
６８に代えて、ＰＭＯＳや抵抗を用いることもできる。
【００６６】（ｆ） 図７のレベル検出回路７０は、基
準回路３０の基準ノードＮ２の電圧が基準電圧ＲＥＦよ
り高いか低いかを判定する手段であり、例えば単純なイ
ンバータで回路を構成することも可能である。 （ｇ） 図４中のＮＭＯＳ３２とＮＭＯＳ３７の位置を
入れ替えると共に、ＮＭＯＳ４２ｉとＮＭＯＳ４４ｉの
位置を入れ替えた回路構成にしても良い。
準回路３０の基準ノードＮ２の電圧が基準電圧ＲＥＦよ
り高いか低いかを判定する手段であり、例えば単純なイ
ンバータで回路を構成することも可能である。 （ｇ） 図４中のＮＭＯＳ３２とＮＭＯＳ３７の位置を
入れ替えると共に、ＮＭＯＳ４２ｉとＮＭＯＳ４４ｉの
位置を入れ替えた回路構成にしても良い。
【００６７】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、読出制御信号で活性化されたときに基準ノー
ドを負荷用のトランジスタでプルアップする基準回路
と、同じく読出制御信号で活性化されたときに出力ノー
ドを負荷用のトランジスタでプルアップする検出回路を
有している。これにより、基準回路の供給能力が増加
し、１つの基準回路の基準ノードから、複数の検出回路
に対して遅延なく基準電圧を供給することができる。
によれば、読出制御信号で活性化されたときに基準ノー
ドを負荷用のトランジスタでプルアップする基準回路
と、同じく読出制御信号で活性化されたときに出力ノー
ドを負荷用のトランジスタでプルアップする検出回路を
有している。これにより、基準回路の供給能力が増加
し、１つの基準回路の基準ノードから、複数の検出回路
に対して遅延なく基準電圧を供給することができる。
【００６８】第２の発明によれば、常時オン状態に設定
されたプルアップ用の第１及び第６のトランジスタと、
読出制御信号によって基準ノードへの基準電圧の出力を
制御する第４及び第５のトランジスタを有している。こ
れにより、簡単な回路構成で遅延を生じることなく確実
に、複数の検出回路に対して基準電圧を供給することが
できる。
されたプルアップ用の第１及び第６のトランジスタと、
読出制御信号によって基準ノードへの基準電圧の出力を
制御する第４及び第５のトランジスタを有している。こ
れにより、簡単な回路構成で遅延を生じることなく確実
に、複数の検出回路に対して基準電圧を供給することが
できる。
【００６９】第３の発明によれば、常時オン状態に設定
されたプルアップ用の第１及び第５のトランジスタと、
読出制御信号によって基準電流及びセル電流の流れをオ
ン／オフ制御する第３及び第７のトランジスタを有して
いる。これにより、簡単な回路構成で遅延を生じること
なく確実に、複数の検出回路に対して基準電圧を供給す
ることができる。
されたプルアップ用の第１及び第５のトランジスタと、
読出制御信号によって基準電流及びセル電流の流れをオ
ン／オフ制御する第３及び第７のトランジスタを有して
いる。これにより、簡単な回路構成で遅延を生じること
なく確実に、複数の検出回路に対して基準電圧を供給す
ることができる。
【００７０】第４の発明によれば、読出制御信号で活性
化されたときに基準ノードに所定の電圧を印加する定電
圧回路を設けている。これにより、従来の基準回路をそ
のまま利用して、遅延を生じることなく複数の検出回路
に対して基準電圧を供給することができる。
化されたときに基準ノードに所定の電圧を印加する定電
圧回路を設けている。これにより、従来の基準回路をそ
のまま利用して、遅延を生じることなく複数の検出回路
に対して基準電圧を供給することができる。
【００７１】第５の発明によれば、読出制御信号で活性
化されたときに基準ノードの信号の電力を増幅して基準
電圧を出力する定電圧回路を設けている。これにより、
従来の基準回路をそのまま利用して、遅延を生じること
なく複数の検出回路に対して基準電圧を供給することが
できる。
化されたときに基準ノードの信号の電力を増幅して基準
電圧を出力する定電圧回路を設けている。これにより、
従来の基準回路をそのまま利用して、遅延を生じること
なく複数の検出回路に対して基準電圧を供給することが
できる。
【００７２】第６の発明によれば、常時オン状態に設定
されたプルアップ用の第１及び第４のトランジスタと、
読出制御信号で活性化されたときに基準ノードのレベル
によって出力ノードと基準ノードとの間の接続を制御す
るレベル検出回路を設けている。これにより、簡単な回
路構成で遅延を生じることなく、複数の検出回路に対し
て基準電圧を供給することができる。
されたプルアップ用の第１及び第４のトランジスタと、
読出制御信号で活性化されたときに基準ノードのレベル
によって出力ノードと基準ノードとの間の接続を制御す
るレベル検出回路を設けている。これにより、簡単な回
路構成で遅延を生じることなく、複数の検出回路に対し
て基準電圧を供給することができる。
【図１】本発明の第１の実施形態を示すＲＯＭの概略の
構成図である。
構成図である。
【図２】従来のＲＯＭの一例を示す概略の構成図であ
る。
る。
【図３】図１中の基準回路３０Ａの出力信号波形図であ
る。
る。
【図４】本発明の第２の実施形態を示すセンスアンプの
回路図である。
回路図である。
【図５】本発明の第３の実施形態を示すセンスアンプの
回路図である。
回路図である。
【図６】本発明の第４の実施形態を示すセンスアンプの
回路図である。
回路図である。
【図７】本発明の第５の実施形態を示すセンスアンプの
回路図である。
回路図である。
１０ｉ メモリセルアレイ ２０ 基準セルアレイ ３０，３０Ａ，３０Ｂ 基準回路 ４０ｉ，４０Ａｉ，４０Ｂｉ，４０Ｃｉ 検出回路 ５０，６０ 定電圧回路 ７０ レベル検出回路
Claims (6)
- 【請求項１】 選択信号で選択されたときに記憶データ
に対応したセル電流を出力するメモリセルを有する複数
のメモリセルアレイと、 前記メモリセルの記憶データを識別するための基準とな
る基準電流を出力する基準セルと、 読出制御信号で活性化されたときに基準ノードを負荷用
のトランジスタを介してプルアップすると共に、前記基
準電流に対応した基準電圧を生成して該基準ノードに出
力する基準回路と、 前記メモリセルアレイ毎に設けられ、前記読出制御信号
で活性化されたときに出力ノードを負荷用のトランジス
タを介してプルアップすると共に、該メモリセルアレイ
から出力されたセル電流に対応した電圧を前記基準電圧
と比較して前記記憶データに対応した検出信号を該出力
ノードに出力する複数の検出回路とを、 備えたことを特徴とする不揮発性メモリ。 - 【請求項２】 前記基準回路は、 電源電圧と第１のノードとの間に設けられ、常時オン状
態に設定された第１のトランジスタと、 前記第１のノードと前記基準電流が入力される第２のノ
ードとの間に設けられ、前記基準ノードの電圧でオン／
オフ制御される第２のトランジスタと、 前記第２のノードと接地電圧との間に設けられ、前記基
準ノードの電圧でオン／オフ制御される第３のトランジ
スタと、 前記第１のノードと前記基準ノードとの間に設けられ、
前記読出制御信号で活性化されたときにオン状態となる
第４のトランジスタと、 前記基準ノードと接地電圧との間に設けられ、前記読出
制御信号で活性化されたときにオフ状態となる第５のト
ランジスタとを有し、 前記各検出回路は、 電源電圧と前記検出信号を出力する出力ノードとの間に
設けられ、常時オン状態に設定された第６のトランジス
タと、 前記出力ノードと前記セル電流が入力される第３のノー
ドとの間に設けられ、前記基準ノードの電圧で導通状態
が制御される第７のトランジスタと、 前記第３のノードと接地電圧との間に設けられ、前記出
力ノードの電圧で導通状態が制御される第８のトランジ
スタとを有することを、 特徴とする請求項１記載の不揮発性メモリ。 - 【請求項３】 前記基準回路は、 電源電圧と前記基準ノードとの間に設けられ、常時オン
状態に設定された第１のトランジスタと、 前記基準電流が入力される第１のノードと前記基準ノー
ドとの間に設けられ、該基準ノードの電圧で導通状態が
制御される第２のトランジスタと、 前記第１のノードと前記基準ノードとの間に前記第２の
トランジスタに直列に設けられ、前記読出制御信号で活
性化されたときにオン状態となる第３のトランジスタ
と、 前記第１のノードと接地電圧との間に設けられ、前記基
準ノードの電圧で導通状態が制御される第４のトランジ
スタとを有し、 前記各検出回路は、 電源電圧と前記出力ノードとの間に設けられ、常時オン
状態に設定された第５のトランジスタと、 前記セル電流が入力される第２のノードと前記出力ノー
ドとの間に設けられ、前記基準ノードの電圧で導通状態
が制御される第６のトランジスタと、 前記第２のノードと前記出力ノードとの間に前記第６の
トランジスタに直列に設けられ、前記読出制御信号で活
性化されたときにオン状態となる第７のトランジスタ
と、 前記第２のノードと接地電圧との間に設けられ、前記出
力ノードの電圧で導通状態が制御される第８のトランジ
スタとを有することを、 特徴とする請求項１記載の不揮発性メモリ。 - 【請求項４】 前記基準回路は、 電源電圧と前記基準ノードとの間に設けられ、前記読出
制御信号で活性化されたときにオン状態となる第１のト
ランジスタと、 前記基準ノードと前記基準電流が入力される第１のノー
ドとの間に設けられ、該基準ノードの電圧で導通状態が
制御される第２のトランジスタと、 前記第１のノードと接地電圧との間に設けられ、前記基
準ノードの電圧で導通状態が制御される第３のトランジ
スタとを有し、 前記各検出回路は、 電源電圧と前記出力ノードとの間に設けられ、前記読出
制御信号で活性化されたときにオン状態となる第４のト
ランジスタと、 前記出力ノードと前記セル電流が入力される第２にノー
ドとの間に設けられ、前記基準ノードの電圧で導通状態
が制御される第５のトランジスタと、 前記第２のノードと接地電圧との間に設けられ、前記出
力ノードの電圧で導通状態が制御される第６のトランジ
スタとを有する構成とし、 前記読出制御信号で活性化されているとき、或いは活性
化された直後の一定時間だけ、前記基準ノードに所定の
電圧を印加する定電圧回路を設けたことを、 特徴とする請求項１記載の不揮発性メモリ。 - 【請求項５】 前記基準回路は、 電源電圧と前記基準ノードとの間に設けられ、前記読出
制御信号で活性化されたときにオン状態となる第１のト
ランジスタと、 前記基準ノードと前記基準電流が入力される第１のノー
ドとの間に設けられ、該基準ノードの電圧で導通状態が
制御される第２のトランジスタと、 前記第１のノードと接地電圧との間に設けられ、前記基
準ノードの電圧で導通状態が制御される第３のトランジ
スタとを有し、 前記各検出回路は、 電源電圧と前記出力ノードとの間に設けられ、前記読出
制御信号で活性化されたときにオン状態となる第４のト
ランジスタと、 前記出力ノードと前記セル電流が入力される第２にノー
ドとの間に設けられ、第３のノードの電圧で導通状態が
制御される第５のトランジスタと、 前記第２のノードと接地電圧との間に設けられ、前記出
力ノードの電圧で導通状態が制御される第６のトランジ
スタとを有する構成とし、 前記読出制御信号で活性化されたときに前記基準ノード
の信号の電力を増幅し、前記基準電圧を前記第３のノー
ドに出力する定電圧回路を設けたことを、 特徴とする請求項１記載の不揮発性メモリ。 - 【請求項６】 前記基準回路は、 電源電圧と前記基準ノードとの間に設けられ、前記読出
制御信号で活性化されたときにオン状態となる第１のト
ランジスタと、 前記基準ノードと前記基準電流が入力される第１のノー
ドとの間に設けられ、該基準ノードの電圧で導通状態が
制御される第２のトランジスタと、 前記第１のノードと接地電圧との間に設けられ、前記基
準ノードの電圧で導通状態が制御される第３のトランジ
スタとを有し、 前記各検出回路は、 電源電圧と前記出力ノードとの間に設けられ、前記読出
制御信号で活性化されたときにオン状態となる第４のト
ランジスタと、 前記出力ノードと前記セル電流が入力される第２にノー
ドとの間に設けられ、前記基準電圧が与えられる第３の
ノードの電圧で導通状態が制御される第５のトランジス
タと、 前記第２のノードと接地電圧との間に設けられ、前記出
力ノードの電圧で導通状態が制御される第６のトランジ
スタと、 前記出力ノードと前記第３のノードとの間に設けられ、
第４のノードの電圧でオン／オフ制御される第７のトラ
ンジスタとを有する構成とし、 前記読出制御信号で活性化されたときに前記基準ノード
のレベルを検出し、該レベルが前記基準電圧に達したと
きに前記第７のトランジスタをオフ状態に制御するため
の信号を前記第４のノードに出力するレベル検出回路を
設けたことを、 特徴とする請求項１記載の不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000051528A JP4399081B2 (ja) | 2000-02-28 | 2000-02-28 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000051528A JP4399081B2 (ja) | 2000-02-28 | 2000-02-28 | 不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001243784A true JP2001243784A (ja) | 2001-09-07 |
| JP4399081B2 JP4399081B2 (ja) | 2010-01-13 |
Family
ID=18573171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000051528A Expired - Fee Related JP4399081B2 (ja) | 2000-02-28 | 2000-02-28 | 不揮発性メモリ |
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| Country | Link |
|---|---|
| JP (1) | JP4399081B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011014181A (ja) * | 2009-06-30 | 2011-01-20 | Oki Semiconductor Co Ltd | 不揮発性半導体記憶装置 |
| JP2012133847A (ja) * | 2010-12-22 | 2012-07-12 | Lapis Semiconductor Co Ltd | 不揮発性記憶装置 |
-
2000
- 2000-02-28 JP JP2000051528A patent/JP4399081B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011014181A (ja) * | 2009-06-30 | 2011-01-20 | Oki Semiconductor Co Ltd | 不揮発性半導体記憶装置 |
| JP2012133847A (ja) * | 2010-12-22 | 2012-07-12 | Lapis Semiconductor Co Ltd | 不揮発性記憶装置 |
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| JP4399081B2 (ja) | 2010-01-13 |
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