JPS63271798A - 消去可能なプログラマブル論理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は消去可能なプログラマブル論理装置の分野に関
するものであり、更に詳しくいえば、ＥＰＲＯＭアレイ
における電流制限に関するものである。

〔従来の技術〕

電気的にプログラマブルである胱出し専用メモ＃）（Ｅ
ＰＲＯＭ）の製造および使用は従来周知の技術である。

最近、ＥＰＲＯＭ装置にプログラマブル論理アレイまた
はプログラマブルアレイ論理（ＰＡＬ）が組合わされ、
消去可能なプログラマブル論理装置（ＩＰ　ＬＤ　）の
分野において新しい進歩が行われ九。典型的なＥＰＬＤ
アレイのアーキテクチャが米国特許第４，６０９，９８
６号明細書に開示されている。そのアレイアーキテクチ
ャは、行と列のアレイ構造に配置された複数のＦ、ＦＲ
ＯＭセルを用いている。ＥＰＬＤ装置の速度性能は装置
の種々の性質により決定されるが、特定のビット線へ結
合されるＥＰＲＯＭセルの数により制約が課される。

典型的には、装置の各入力は、アレイマ）　ＩＪラック
ス行線を構成している反転ｔｍ線人力と非反転語線入力
に分けられる。したがって、与えられた任意の時刻にビ
ット線上のＥＰＲＯＭセルの半分を導通させることがで
きる。速度性能は、複数のＥＰＲＯＭセルを導通状態か
ら非導通状態へ、または非導通状態から導通状態へ変え
るために要する時間により決定される。遷移相はアレイ
のある列において選択されたプログラムされない（消去
される）ＥＰＲＯＭセルの数に依存する。多数のセルが
導通すると、より多くのは流がビット線を流れ、導通状
態と非導通状態の間の４圧の振れがより大きくなる。′
１圧の振れが大きくなるとビット線が導通状態および非
導通状態に安定するために必要な時間が長くなり、最終
的にはその装置の速度性能が影響を受ける。

〔課逮〕

したがって、必要なものは、アレイのビット線における
導通状態と非導通状態の間の遷移時間を短くすることに
より、ＥＰＬＤアレイの速度性能を向上させる改良した
回路である。

〔発明の概要〕

本発明は、ＥＰＬＤアレイに配置されたＥＰＲＯＭセル
の応答速度を向上させる改良した回路を提供するもので
ある。あるアーキテクチャはＥＰＲＯＭセルの列を有し
、それのＥＦ　ＲＯＭセルのドレインが第１のビット線
へ結合され、ンースが第２のビット線へ結合される。第
１のビット線はセンス増幅器回路へ結合される。そのセ
ンス増幅器回路はイネイブル状態にされた時に第１のビ
ット線の状態を検出する。

第２のビット線は全てのンースを電流制限トランジスタ
を介してｖｏへ結合する。トランジスタのゲートはセン
ス回路と第４のビット線へ結合される。多数のセルが導
通状態になると、より多くの電流が流れて電流制限トラ
ンジスタに帰還を行う。そうするとその電流制限トラン
ジスタは引出される電流を制限する。

電流を減少することにより、センス回路からの放電も減
少し、そのために導通状態と非導通状態からの電圧の振
れが減少する。電圧の振れが減少するとＥＰＲＯＭセル
の遷移時間が短くなり、そのために装置の速度性能が向
上する。

この明細書においては％　ＥＰＲＯＭ技術を含むＥＰＬ
Ｄの速度性能を向上させる電流制限ＥＰＬＤアレイのア
ーキテクチャについて説明する。本発明を完全に理解で
きるようにするために、以下の説明においては、特定の
トランジスタ、ｌＰＲＯＭセル等のような特定の事項の
詳細について数多く述べである。しかし、そのような特
定の詳細事項なしに本発明を実施できることが当業者に
は明らかであろう。その他の場合には、本舛明を不必要
に詳しく説明して本発明をあいまいにしないようにする
ために、周知の回路については説明しない。

更に、ＥＰＲＯＭ　ＰＡＬに関連して本発明の好適な実
施例を説明するが、与えられ九ビット線上に配置された
複数のＥ　Ｆ　ＲＯＭセルを用いるその他の装置でも本
発明を実施できることは当業者には明らかであろう。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

まず、ＭＯ８浮動ゲー）ＥＰＲＯＭ−にルが示されてい
る第１図を参照する。ＥＰＲＯＭセル１０はドレイン１
３と、ンース１４と、制御ゲート１１と、浮動ゲート１
２とを有する装置で構成される。典型的な浮動ゲー）Ｅ
ＰＲＯＭセル１０は製造は周知である。また、ＥＰＲＯ
Ｍセル１０の動作も周知である。ＥＰＲＯＭセル１０が
プログラムされていない時は浮動ゲート１２は非充電状
態にある。ＥＰＲＯＭセル１０をプログラムするために
は、ドレイン１３とンース１４におけるドレイン−ソー
ス間電位よシ高−電圧を制御ゲート１１に印加する。そ
うすると充電電圧電位が制御ゲート１１とドレイン１３
の間に加えられる。そのために電子がチャネル１５から
浮動ゲート１２へ引かれる。浮動ゲート１２におけるそ
れらの電子は捕えられて、制御ゲート１１から充電電圧
が除去された後でも浮動ゲート１２に捕えられた＆まで
ある。浮動ゲート１２に捕えられ良電子によって一層高
い充電電圧電位が加えられる。その一層高い充電電圧電
位はＥＰＲＯＭセル１０がプログラム状態にある限り浮
動ゲート１２に残っているままである。制御ゲート１１
に印加された充電電圧と、浮動ゲート１２に残っている
電位は、正常な動作中に遭遇する典凰的なゲートの電圧
よりはるかに高いのが普通である。

動作時には、ＥＰＲＯＭセル１０を動作させ、またはＥ
ＰＲＯＭセルの動作を停止させるためにデジタル制御信
号が制御ゲート１１へ与えられる。通常は、制御ゲート
１１において遭遇するそれらの電圧はＯボルトと５ボル
トである。プログラムされていない状態においては、浮
動ゲート１２が充電されていないと、制御ゲート１１に
おける０ボルトと５ボルトのデジタル制御信号がＥＰＲ
ＯＭセル１０のチャネル１５の導通と非導通を決定する
。

しかし、プログラムされている状態においては、浮動ゲ
ート１２が充電されると、チャネル１５の非導通は制御
ゲート１１上の信号によシ制御されることはない。プロ
グラム状態において浮動ゲート１２が充電されると、チ
ャネル１５はどのようなＩＥ流も流さず、したがってＥ
ＰＲＯＭセル１０は非導通（または充電）状態を示さな
い。浮動ゲート１２が充！きれない（消去される）と、
ＥＰＲＯＭセル１０は制御信号入力にしたがって制御ゲ
ート１１に応答する。

次に、本発明のより良き理解のため、従来のアレイ構造
の１つの列を示すＥＰＬＤアレイ２０の一部が示されて
いる第２図を参照する。そのアレイ２０　はＥＰＲＯＭ
セル２１のスタックで構成される。

複数のｌＰＲＯＭセル２１のドレインがビット線２２ヘ
ー緒に結合されるように、ＥＰＲＯＭセＡ／２１のスタ
ックは列に構成される。ｉトリックスの行選択信号を与
える語線入力それのそれぞれのＥＰＲＯＭセル２１のゲ
ートへおのおの結合される。第２図は、初めの３本の語
線ＷＬＩ〜ＷＬ３へ結合されているＥＰＲＯＭセルと、
語線ＷＬｎへ結合されている最後のＥＰＲＯＭセルとの
４ゲートのＥＰＲＯＭセル２１だけが示されている。ア
レイ２０の列内のＥＰＲＯＭセル２１の数は任意であり
、特定の装置に応じて変る。ＥＰＲＯＭセル２１のンー
Ｘ１ｄＶｓｓへ結合される。この回路においてはそのＹ
ｅｌｌはアースである。ＥＰＲＯＭセル２１のドレイン
はビット線２２へ結合され、そのビット線２２は列イネ
イブルおよびセンス回路２５へ結合される。その列イネ
イブルおよびセンス回路２５は、ＥＰＲＯＭセル２１に
対する読出し動作を行うために列の起動に用いられる従
来の種々のセンス増幅器の１つとすることができる。第
２図において、イネイブルおよびセンス回路２５へ結合
されるイネイブル信号はアレイ２０の同じ列のＥＰＲＯ
Ｍセル２１とビット線２２を起動する。線２７に出力さ
れた出力信号がビット線２２上の情報を、ビット線２２
の情報を処理するために用いられる他の回路（図示せず
）へ結合する。

各ＥＰＲＯＭセル２１は第１図に示されているＥＰＲＯ
Ｍセル１０と同様に機能する。Ｅ　Ｐ　ＲＯＭセル２１
のいずれかがプログラムされると、そのプログラムされ
たＥＰＲＯＭセル２１はそれの語線に存在する信号とは
無関係になる。しかし、特定のＥＰＲＯＭセルがプログ
ラムされない（消去される）と、そのＥＰＲＯＭセルの
導通はそれの語線に存在する信号に依存する。第２図に
おいて、特定の語線上の５ボルトがそのＥＰＲＯＭセル
を導通させ、そのＥＰＲＯＭセルがプログラムされてい
なければそのＥＰＲＯＭセルのソースからドレインヘ電
流を流す。したがって、第２図においては、０〜ｎ番の
どのＥＰＲＯＭセルでも任意の時刻に導通させることが
できる。通常は、現在のほとんどのアレイアーキテクチ
ャにおいては、偶数番号の語線は奇数番号の語線の逆で
ある。たとえば、第２図において、ＷＬ２はＷＬＩの反
転された信号でるる。通常はほとんどのアレイにおいて
、全てのＥＰＲＯＭセルがプログラムされていないとす
ると、ある与えられた任意の時刻に５０％ものＥＰＲＯ
Ｍセルを導通させることができる。ある特定のＥＰＲＯ
Ｍセルが導通すると、そのＥＰＲＯＭセルはビット線２
２にアース電位を実効的に置くことにより、そのＥＰＲ
ＯＭセル２１を通じて与えられ値の電流が引出される。

各ｌＰＲＯＭセルがほぼ同じ値の電流を引出すものとす
ると、回路２５からビット線２２に引出される電流の値
は、与えられたｌＰＲＯＭセル２１の導通電流に導通し
ているＥＰＲＯＭセルの数を乗じたものに等しい。

次に、ｌＰＲＯＭセル３１の列が示されているＥＰＬＤ
アレイ３０の一部が示されている、本発明を説明する第
３図を参照する。アレイ３０の一部を構成しているＥＰ
ＲＯＭセル３１は第１図に示されているｌＰＲＯＭセル
と同様に機能する。ＥＰＲＯＭセル３１の各制御ゲート
がそれぞれの語線へ結合されるようにｌＰＲＯＭセル３
１０列は構成される。

アレイ３０の列中のＥＰＲＯＭセル３１の数は任意であ
って、特定の装置に従って変化する。種々のＥＰＲＯＭ
セル３１のドレインが、第２図に示されている従来の回
路のドレインと同様に、ビット線３２へ一緒に結合され
る。そのビット線３２は本発明のセンス増幅器回路３５
へ結合される。ＥＰＲＯＭセル３１のソースは、従来の
回路においてＶ２Ｏへ結合される代りに、トランジスタ
３Ｔのドレインヘ一緒に結合される。トランジスタ３７
のソースはＶＳＩＩＪへ結合される。ここで説明してい
る実施例においては、トランジスタ３７のソース１ｄＶ
ｓｓへ結合される。トランジスタ３７のゲートは回路３
５へ結合される。

この実施例のセンス増幅器回路３５はＥＰＲＯＭセルの
列をイネイブルするために用いられる。そのセンス回路
は入力遷移検出回路へ結合される。

その入力遷移検出回路は入力の変化を検出して、列セン
ス増幅器回路３５ヘイネイプル信号を与える。センス増
幅器回路３５はトランジスタ４０〜４３で構成される。

ビット線３２はトランジスタ４０のソースとトランジス
タ４２のゲートへ結合される。トランジスタ４０のドレ
インがトランジスタ４１のソースと、トランジスタ３Ｔ
のゲートと、出力線３９へ結合される。トランジスタ４
゜のゲートはトランジスタ４２のドレインヘ結合すれ、
そのドレインはトランジスタ４３のソースヘ結合される
。トランジスタ３Ｔと４１〜４３はｎチャネル装置であ
るが、ｐチャネル装置を用いることもできる。トランジ
スタ４１．４３のゲートはイネイブル線３８へ結合され
る。そのイネイブル線は、イネイブル信号により起動さ
れた時にセンス増幅器回路３５をターンオンしてビット
線３２を起動する。トランジスタ４１と４３のドレイン
がＶＣＣへ結合される。線３９がビット線３２の読出し
を他の回路（図示せず）へ結合する。その回路はビット
線３２からの信号を処理する種々の回路とすることがで
きる。

動作時には、センス増幅器回路３５が線３８上の信号に
よりイネイブルされると、トランジスタ４０．４１が導
通してビット線３．２の状態を読出す。センス増幅器回
路３５がターンオンされるとビット線３２の検出が行わ
れる。全てのＥＰＲＯＭセル３１がプログラムされた状
態にある場合のようにどのＥＰＲＯＭセルも導通しない
と、ビット線３２は高い状態を記録する。しかし、ＥＰ
ＲＯＭセル３１のいずれかが導通するとＥＰＲＯＭセル
３２は低い状態を記録する。第２図において、センス増
幅器回路２５から線２２へ引出される電流の大きさは、
ある与えられた時刻に導通しているＥＰＲＯＭセルの数
の直接依存した。第３図に示されている本発明の回路に
おいては、センス増幅器回路３５からビット線３２へ引
出される最大電流を制限するために電流制限特性が持た
せられる。第２図に示されているＥＰＲＯＭセル２１の
場合とは異なり、ＥＰＲＯＭセル３１のソースは、ＶＢ
！１へ直接結合されるのではなくて、トランジスタ３７
を介してＶｔ１Ｂへ一緒に結合される。トランジスタ３
７は、それを通じて引出される最大電流を制限する電流
制御器として動作する。第３図に示すように、本発明の
回路のＥＰＲＯＭセルの列は２本のビット線３２と３３
を有する。ビット線３３は種々のＥＰＲＯＭセル３１の
ソースをトランジスタ３７のドレインヘ結合する。トラ
ンジスタ３Ｔのゲートはトランジスタ４０を介してビッ
ト線３２へ結合される。

ビット線３２の電圧レベルは、導通しているＥＰＲＯＭ
セル３１の数の関数である導通レベルの範囲を有する。

１個のＥＰＲＯＭセル３１が消去された状態で、残りの
ＥＰＲＯＭセルがプログラムされている時に最小電流が
流れる。全てのＥＰＲＯＭセル３１が消去されて、選択
された時に最大電流が流れる。より多くのＥＰＲＯＭセ
ル３１が導通を開始すると、ビット線３２におけるビッ
ト線電圧レベルが低下し、その結果として電流制限トラ
ンジスタ３Ｔのゲート駆動が低下し、そのためにトラン
ジスタ３Ｔとビット線３３を流れることができる電流が
減少し、その結果として、種々のＥＰＲＯＭセル３１の
ソース−ドレインを通じて引出される最大電流が制限さ
れる。したがって、ビット線３３を通じて引出される電
流を制御するトランジスタ３Ｔは、ビット線３２を流れ
る電流の大きさを制御する負帰還を与えるためにビット
線３２へ結合される。

ＥＰＬＤ製品の速度性能について考えると、第３図に示
されているアーキテクチャを利用することの利点は明ら
かである。ここで、第２図に示されている従来の回路の
速度性能と、第３図に示されている本発明の回路の速度
性能を比較して示す第４図を参照する。語線ＷＬＩ〜Ｗ
Ｌｎを駆動している入力が変化すると、１つまたは複数
のＥＰＲＯＭセルが導通している状態からどのＥＰＲＯ
Ｍセルも導通していない状態へビット線３３が変化する
ようにして、センス増幅器回路３５は状態を変化する。

どのＥＰＲＯＭセルも導通していないと、ビット線２２
と３２はＶＣＣへ向って充電を開始する。ＶＣＣへ充電
するために要する時間は製品の速度性能を決定する１つ
の要因である。したがって、速度性能は以前の状態にお
いて導通しているＥＰＲＯＭセルの数の直接関数である
。第４図は２つのカーブ６０．６１を示す。それらのカ
ーブ６０．６１は、第２図に示されている従来の回路の
応答と、第３図に示されている本発明の回路の応答を比
較するために示されている。図示のグラフは出力線２Ｔ
と３９における信号の電圧ＶＯと時間の関係を示すもの
である。カーブ６０は第２図に示されている従来の回路
に対するものであり、カーブ６１は第３図に示されてい
る本発明の回路についてのものである。

時刻ｔ０の前は各カーブ６０．６１は、ある同数の選択
されたＥＰＲＯＭセルが消去された状態にある時に、最
大電流がそれぞれのセンス増幅器回路２５．３５から引
出された時の状態を示すものである。第３図に示されて
いる回路にはトランジスタ３７が存在するから、最大電
流はトランジスタ３７のゲートに存在する帰還電圧によ
り制限され、そのためにセンス増幅器回路３５による放
電の量が制限される。従来の回路はより大舞い電流を引
出して、出力線２Ｔに存在する電圧Ｖ。よりはるかに低
い値まで放電できるようにする。時刻ｔ０においてはど
のＥＰＲＯＭセル２１．３１も導通しないようにセンス
増幅器回路２５と３５は状態を変化させられる。センス
増幅器回路２５．３５はＶＣＣへ向って充電する。しか
し、カーブ６１は時刻ｔｌの時にＶＣＣに達し、カーブ
６０はそれより後の時刻ｔ２にＶＣＣに達する。カーブ
６１は時刻ｔ。における電圧とＶＣＣまでの電圧の振れ
が小さいから、カーブ６１はより短い時間でＶＣＣに達
する。第４図から、ＥＰＲＯＭアレイの特定の列から引
出される最大電流を制限するために電流制御トランジス
タを利用することの利点をグラフで示すものである。最
大電流を制限することにより、第３図に示されている回
路における１Ｌ圧の振れを小さくするためにビット線の
放電が制制され、そうするとビット線が状態を変えるた
めに要する時間が短くなる。

第４図は、ただ１つのＥ　Ｐ　ＲＯＰ、ｉセルが導通し
ている時の状態も示す。再びトランジスタ３Ｔへの帰還
のために、従来の回路２５と対比して、電流がセンス増
幅器回路３５において制御される。第２図および第３図
に示されている回路においては時刻ｔｎに１つのＥＰＲ
ＯＭセルが導通させられる。

好適な実施例の回路は時刻ｔｌｌ十ｉに安定な導通状態
に達し、それに反して従来の回路ではより長い電圧遷移
のために後の時刻ｔｎ＋２に安定な導通状態に達する。

第４図にただ２つの遷移状態を示したが、カーブ６０と
６１で示されている２つの極端な場合以外に、導通の数
に対応する種々の電圧レベルが存在することかわかる。

また、カーブ６１の時刻ｔＨ＋１に示すように、最小の
導通状態は、状態の変化が記録されるようにしきい値の
「導通」値を通る遷移を明らかに必要とする電圧レベル
を持たなければならない。とくに、最大数のＥＰＲＯＭ
セルが導通している最悪のケースの間に、状態変化に要
する時間が短くなるとＩＰＬＤの速度性能が向上する。

以上、アレイに配置されたＥＰＲＯＭセルの改良したア
ーキテクチャについて説明した。

【図面の簡単な説明】

第１図はＥＰＲＯＭセルの回路図、第２図はＥＰＬＤア
レイの１つのＥＰＲＯＭ列を示す従来の回路図、第３図
は本発明のアーキテクチャを用いているＥＰＬＤアレイ
の１つのＥＰＲＯＭ列を示す回路図、第４図は第２図と
第３図の回路の応答を比較して示すグラフである。 １Ｇ、２１．３１・・１會ＥＰＲＯＭセル、２２゜３２
・・令・ビット線、２５，３５・・φ−センス増幅器回
路、２６．３８・・・・イネイブル線、２７．３９・・
・・出力線。

Claims (6)

【特許請求の範囲】
1. （１）種々の入力信号線へ結合される複数のメモリセル
   と、 各メモリセルの第１の側へ結合される第１のビット線と
   、 各メモリセルの第２の側へ結合される第２のビット線と
   、 前記第１のビット線へ結合されるセンス増幅器と、 前記第２のビット線へ結合される電流制御器と、を備え
   、この電流制御器が前記メモリセルを流れる電流を制限
   するように、前記第１のビット線を流れる電流を監視す
   るために前記電流制御器は前記センス増幅器へも結合さ
   れ、それにより前記制限された電流により応答速度が高
   められていることを特徴とする消去可能なプログラマブ
   ル論理装置。
2. （２）請求項１記載の装置において、前記電流制御器は
   トランジスタであることを特徴とする装置。
3. （３）複数の電気的にプログラマブル読出し専用メモリ
   （ＥＰＲＯＭ）セルを有する消去可能なプログラマブル
   論理装置において、 センス増幅器と、 このセンス増幅器と前記ＥＰＲＯＭセルのドレインヘ結
   合される第１のビット線と、 前記ＥＰＲＯＭセルのソースヘ結合される第２のビット
   線と、 前記ＥＰＲＯＭセルを流れる電流を制限するために前記
   第２のビット線へ結合される電流制限トランジスタと、 を備え、前記電流を制限するための帰還信号を受けるた
   めに前記電流制限トランジスタのゲートは前記センス増
   幅器へ結合され、 前記電流制限により前記センス増幅器の放電が減少させ
   られ、 それにより前記ＥＰＲＯＭセルの応答速度が向上させら
   れることを特徴とする消去可能なプログラマブル論理装
   置。
4. （４）請求項３記載の装置において、前記ＥＰＲＯＭは
   セル行一列マトリツクスアレイの１列を形成し、前記ア
   レイは各前記列ごとに前記ビット線と、前記センス増幅
   器と、前記電流制限トランジスタとの同じものを有する
   ことを特徴とする装置。
5. （５）請求項４記載の装置において、前記第２のビット
   線は前記電流制限トランジスタのドレインヘ結合される
   ことを特徴とする装置。
6. （６）並列に配置され、第１の側がセンス増幅器へ結合
   され、ゲートが種々の入力線へ結合される、複数の電気
   的にプログラマブル読出し専用メモリ（ＥＰＲＯＭ）を
   有する消去可能なプログラマブル論理装置において、 前記ＥＰＲＯＭを流れる全電流を制限するために前記Ｅ
   ＰＲＯＭの第２の側へ直列に結合される電流制御トラン
   ジスタと、 を備え、この電流制御トランジスタのゲートが前記セン
   ス増幅器からの帰還信号を受けるために結合され、 それにより、前記電流制限によつて前記センス増幅器の
   過大な放電を阻止して、前記装置の速度を高くすること
   を特徴とする消去可能なプログラマブル論理装置。