JP2003242794A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
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Abstract
(57)【要約】
【課題】 高速で、データを読出すことのできる不揮発
性半導体記憶装置を提供する。 【解決手段】 消去状態および書込状態のダミーセル
（ＤＭＨ，ＤＭＬ）を用いて、これらのダミーセルを流
れる電流の平均電流に対応するダミー電流を１／２電流
発生回路（２）により生成し、このダミー電流を、選択
ノーマルセル（ＭＣ）を流れるメモリセル電流に対応す
る電流と電流センス・増幅回路（３）により比較し、そ
の比較結果に従って内部読出データ（ＲＤ）を生成す
る。
性半導体記憶装置を提供する。 【解決手段】 消去状態および書込状態のダミーセル
（ＤＭＨ，ＤＭＬ）を用いて、これらのダミーセルを流
れる電流の平均電流に対応するダミー電流を１／２電流
発生回路（２）により生成し、このダミー電流を、選択
ノーマルセル（ＭＣ）を流れるメモリセル電流に対応す
る電流と電流センス・増幅回路（３）により比較し、そ
の比較結果に従って内部読出データ（ＲＤ）を生成す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、特に、不揮発性半導体記憶装置におい
て高速でデータを読出すための構成に関する。より特定
的には、この発明は、絶縁膜に電荷を蓄積する絶縁膜電
荷トラップ型メモリセルを有する不揮発性半導体記憶装
置のデータ読出のための構成に関する。
記憶装置に関し、特に、不揮発性半導体記憶装置におい
て高速でデータを読出すための構成に関する。より特定
的には、この発明は、絶縁膜に電荷を蓄積する絶縁膜電
荷トラップ型メモリセルを有する不揮発性半導体記憶装
置のデータ読出のための構成に関する。
【０００２】
【従来の技術】情報を不揮発的に記憶するメモリとし
て、メモリセルを積層ゲート型電界効果トランジスタで
構成する一括消去型ＥＥＰＲＯＭ（電気的に書込／消去
可能な読出専用メモリ）がある。この一括消去型ＥＥＰ
ＲＯＭにおいては、電荷を周囲から絶縁された例えばポ
リシリコンで構成されるフローティングゲートに蓄積
し、メモリセルトランジスタのしきい値電圧を蓄積電荷
量に応じて変更することにより情報を記憶する。
て、メモリセルを積層ゲート型電界効果トランジスタで
構成する一括消去型ＥＥＰＲＯＭ（電気的に書込／消去
可能な読出専用メモリ）がある。この一括消去型ＥＥＰ
ＲＯＭにおいては、電荷を周囲から絶縁された例えばポ
リシリコンで構成されるフローティングゲートに蓄積
し、メモリセルトランジスタのしきい値電圧を蓄積電荷
量に応じて変更することにより情報を記憶する。
【０００３】この積層ゲート型電界効果トランジスタを
利用する不揮発性メモリセル構造の場合、データの書換
時においてフローティングゲートと半導体基板領域の間
のトンネル絶縁膜に大きな電気的ストレスが印加され、
このトンネル絶縁膜の劣化が生じる。このようなトンネ
ル絶縁膜に欠陥が生じた場合、フローティングゲートに
蓄積される電荷がリークし、その記憶データが消失する
という可能性がある。
利用する不揮発性メモリセル構造の場合、データの書換
時においてフローティングゲートと半導体基板領域の間
のトンネル絶縁膜に大きな電気的ストレスが印加され、
このトンネル絶縁膜の劣化が生じる。このようなトンネ
ル絶縁膜に欠陥が生じた場合、フローティングゲートに
蓄積される電荷がリークし、その記憶データが消失する
という可能性がある。
【０００４】このようなフローティングゲートを電荷蓄
積媒体として利用する積層ゲート型電界効果トランジス
タセル構造に代えて、絶縁膜に電荷を蓄積する「絶縁膜
電荷トラップ型不揮発性メモリセル」が提案されてい
る。
積媒体として利用する積層ゲート型電界効果トランジス
タセル構造に代えて、絶縁膜に電荷を蓄積する「絶縁膜
電荷トラップ型不揮発性メモリセル」が提案されてい
る。
【０００５】図１２は、従来の絶縁膜電荷トラップ型メ
モリセルの断面構造を概略的に示す図である。図１２に
おいて、絶縁膜電荷トラップ型メモリセルは、半導体基
板領域９００表面に形成される埋込拡散層９０１ａおよ
び９０１ｂと、これらの埋込拡散層９０１ａおよび９０
１ｂの間の領域に形成される多層絶縁膜９０３と、多層
絶縁膜９０３上に形成される導電層９０４を含む。この
拡散層９０１ａおよび９０１ｂは、列方向に延在して形
成され、ビット線として用いられる。導電層９０４は、
行方向に延在して形成され、ワード線として用いられて
行選択信号を伝達し、また、メモリセルのコントロール
ゲートとして用いられる。
モリセルの断面構造を概略的に示す図である。図１２に
おいて、絶縁膜電荷トラップ型メモリセルは、半導体基
板領域９００表面に形成される埋込拡散層９０１ａおよ
び９０１ｂと、これらの埋込拡散層９０１ａおよび９０
１ｂの間の領域に形成される多層絶縁膜９０３と、多層
絶縁膜９０３上に形成される導電層９０４を含む。この
拡散層９０１ａおよび９０１ｂは、列方向に延在して形
成され、ビット線として用いられる。導電層９０４は、
行方向に延在して形成され、ワード線として用いられて
行選択信号を伝達し、また、メモリセルのコントロール
ゲートとして用いられる。
【０００６】多層絶縁膜９０３は、ワード線方向に延在
して配置されるが、図１２においては、１ビットのメモ
リセルの電荷蓄積領域を強調するために、行方向におい
て、１ビットのメモリセルごとに、この多層絶縁膜９０
３が分離されるように示す。
して配置されるが、図１２においては、１ビットのメモ
リセルの電荷蓄積領域を強調するために、行方向におい
て、１ビットのメモリセルごとに、この多層絶縁膜９０
３が分離されるように示す。
【０００７】多層絶縁膜９０３は、酸化膜−窒化膜−酸
化膜の多層構造を有し、この窒化膜領域に電荷を蓄積す
る。拡散層９０１ａおよび９０１ｂ上には、隣接メモリ
セルを分離するためのビット線絶縁膜９０２ａおよび９
０２ｂがそれぞれ形成される。
化膜の多層構造を有し、この窒化膜領域に電荷を蓄積す
る。拡散層９０１ａおよび９０１ｂ上には、隣接メモリ
セルを分離するためのビット線絶縁膜９０２ａおよび９
０２ｂがそれぞれ形成される。
【０００８】後に詳細に説明するが、隣接ビット線間
が、このビット線絶縁膜９０２ａおよび９０２ｂにより
分離され、チャネル分離のための絶縁膜は形成されな
い。チャネル分離は、形成されるチャネルと基板領域と
の間のＰＮ接合により実現される。
が、このビット線絶縁膜９０２ａおよび９０２ｂにより
分離され、チャネル分離のための絶縁膜は形成されな
い。チャネル分離は、形成されるチャネルと基板領域と
の間のＰＮ接合により実現される。
【０００９】この図１２に示すメモリセル構造に電荷が
蓄積される絶縁膜においては、電荷の移動度が小さく、
その電荷蓄積領域は極めて局所化される。したがって、
図１２において領域ＢＴ１およびＢＴ２で示すように、
１つのメモリセルにおいて、２つの電荷蓄積領域ＢＴ１
およびＢＴ２を形成することができ、１つのメモリセル
で２ビットのデータを記憶することができる。
蓄積される絶縁膜においては、電荷の移動度が小さく、
その電荷蓄積領域は極めて局所化される。したがって、
図１２において領域ＢＴ１およびＢＴ２で示すように、
１つのメモリセルにおいて、２つの電荷蓄積領域ＢＴ１
およびＢＴ２を形成することができ、１つのメモリセル
で２ビットのデータを記憶することができる。
【００１０】図１３は、この図１２に示すメモリセルの
平面レイアウトを概略的に示す図である。図１３におい
ては、３本のワード線ＷＬ０−ＷＬ２と３本のビット線
ＢＬ０−ＢＬ２を代表的に示す。ワード線ＷＬ０−ＷＬ
２の各々は、行方向に延在し、それぞれ対応の行に配置
されるメモリセルに接続される。ビット線ＢＬ０−ＢＬ
２は、それぞれ列方向に延在し、対応の列のメモリセル
に接続する。これらのビット線ＢＬ０−ＢＬ２の各々
は、行方向において隣接するメモリセルにより共有され
る。
平面レイアウトを概略的に示す図である。図１３におい
ては、３本のワード線ＷＬ０−ＷＬ２と３本のビット線
ＢＬ０−ＢＬ２を代表的に示す。ワード線ＷＬ０−ＷＬ
２の各々は、行方向に延在し、それぞれ対応の行に配置
されるメモリセルに接続される。ビット線ＢＬ０−ＢＬ
２は、それぞれ列方向に延在し、対応の列のメモリセル
に接続する。これらのビット線ＢＬ０−ＢＬ２の各々
は、行方向において隣接するメモリセルにより共有され
る。
【００１１】多層絶縁膜９０３が、ワード線ＷＬ（ＷＬ
０−ＷＬ２を代表的に示す）の下部にワード線と平行し
て行方向に延在して配置される。図１３においては、図
１２に示す構成と同様、メモリセルの電荷蓄積領域を強
調するために、ビット線の間の領域に、多層絶縁膜９０
３により形成される電荷蓄積領域９０５が配置される様
に示す。図１３において、斜線で示す領域９０５が、メ
モリセルの電荷蓄積領域として利用される。したがっ
て、斜線の電荷蓄積領域９０５においてのみ、窒化膜が
形成されていてもよい。１つの電荷蓄積領域９０５にお
いて、それぞれ記憶データに応じた電荷を蓄積する実効
電荷蓄積領域（ＢＴ１およびＢＴ２）が形成される。こ
れらの実効電荷蓄積領域を、以下の説明において、右ビ
ットおよび左ビット領域と称し、これらの領域に格納さ
れるでーたを、それぞれ右ビットおよび左ビットと称
す。
０−ＷＬ２を代表的に示す）の下部にワード線と平行し
て行方向に延在して配置される。図１３においては、図
１２に示す構成と同様、メモリセルの電荷蓄積領域を強
調するために、ビット線の間の領域に、多層絶縁膜９０
３により形成される電荷蓄積領域９０５が配置される様
に示す。図１３において、斜線で示す領域９０５が、メ
モリセルの電荷蓄積領域として利用される。したがっ
て、斜線の電荷蓄積領域９０５においてのみ、窒化膜が
形成されていてもよい。１つの電荷蓄積領域９０５にお
いて、それぞれ記憶データに応じた電荷を蓄積する実効
電荷蓄積領域（ＢＴ１およびＢＴ２）が形成される。こ
れらの実効電荷蓄積領域を、以下の説明において、右ビ
ットおよび左ビット領域と称し、これらの領域に格納さ
れるでーたを、それぞれ右ビットおよび左ビットと称
す。
【００１２】ビット線ＢＬ０−ＢＬ２は、それぞれ、隣
接メモリセルにより共有されるため、１つのメモリセル
に関して、１つのビット線は、データを読出すためのデ
ータ線として利用され、またソース線としても利用され
る。
接メモリセルにより共有されるため、１つのメモリセル
に関して、１つのビット線は、データを読出すためのデ
ータ線として利用され、またソース線としても利用され
る。
【００１３】図１３に示すように、メモリセル列それぞ
れに対応して単にビット線が配置されるだけであり、ソ
ース線を専用に必要としない。従来のポリシリコンフロ
ーティングゲートに電荷を蓄積する積層ゲート型トラン
ジスタセル構造と異なり、ソース線が不要となり、メモ
リセルの占有面積を小さくすることができる。たとえ
ば、設計最小寸法をＦで示した場合、ビット線間のピッ
チは２・Ｆで表わされ、またワード線間のピッチも２・
Ｆで表わされる。したがって図１３において破線で示す
メモリセル領域９１０は、２Ｆ・２Ｆの面積を占有す
る。
れに対応して単にビット線が配置されるだけであり、ソ
ース線を専用に必要としない。従来のポリシリコンフロ
ーティングゲートに電荷を蓄積する積層ゲート型トラン
ジスタセル構造と異なり、ソース線が不要となり、メモ
リセルの占有面積を小さくすることができる。たとえ
ば、設計最小寸法をＦで示した場合、ビット線間のピッ
チは２・Ｆで表わされ、またワード線間のピッチも２・
Ｆで表わされる。したがって図１３において破線で示す
メモリセル領域９１０は、２Ｆ・２Ｆの面積を占有す
る。
【００１４】１つのメモリセル領域９１０により、２ビ
ットのデータが格納されるため、メモリセルの実効的な
占有面積が２・Ｆ2となる。さらに、この多層絶縁膜に
注入される電子の量を変更することにより、しきい値電
圧を多段階に変化させることができ、多値データの記憶
が可能となり、メモリセルの実効的な面積をより削減す
ることができる。
ットのデータが格納されるため、メモリセルの実効的な
占有面積が２・Ｆ2となる。さらに、この多層絶縁膜に
注入される電子の量を変更することにより、しきい値電
圧を多段階に変化させることができ、多値データの記憶
が可能となり、メモリセルの実効的な面積をより削減す
ることができる。
【００１５】すなわち、１つの実効電荷蓄積領域（右ビ
ット領域および左ビット領域それぞれ）に対する電荷注
入量が２レベル（プログラム状態／消去状態）の場合に
は、そのメモリセルの実効的な占有面積が２・Ｆ2であ
るものの、１つの実効電荷蓄積領域に対する電荷注入量
が４レベルに設定される場合には、１つの実効電荷蓄積
領域において２ビットデータが格納されるため、１つの
メモリセルで４ビットデータが格納され、メモリセルの
実効的な占有面積が、１・Ｆ2となる。１つの実効電荷
蓄積領域におけるしきい値電荷注入量が８レベルの場合
には、メモリセルの実効的占有面積が０．５・Ｆ2とな
る。
ット領域および左ビット領域それぞれ）に対する電荷注
入量が２レベル（プログラム状態／消去状態）の場合に
は、そのメモリセルの実効的な占有面積が２・Ｆ2であ
るものの、１つの実効電荷蓄積領域に対する電荷注入量
が４レベルに設定される場合には、１つの実効電荷蓄積
領域において２ビットデータが格納されるため、１つの
メモリセルで４ビットデータが格納され、メモリセルの
実効的な占有面積が、１・Ｆ2となる。１つの実効電荷
蓄積領域におけるしきい値電荷注入量が８レベルの場合
には、メモリセルの実効的占有面積が０．５・Ｆ2とな
る。
【００１６】次に、図１４を参照して、データの書込
（プログラム）および読出動作について説明する。図１
４においては、右ビットおよび左ビット領域ＢＴ１およ
びＢＴ２それぞれに、２値データが格納される。また、
図１４に示すように、多層絶縁膜９０３は、半導体基板
領域９００表面に形成される下側酸化膜９０３ａと、こ
の下側酸化膜９０３ａ上に形成される窒化膜９０３ｂ
と、窒化膜９０３ｂ上に形成される上側酸化膜９０３ｃ
を含む。この窒化膜９０３ｂの領域に、電荷が蓄積され
る。
（プログラム）および読出動作について説明する。図１
４においては、右ビットおよび左ビット領域ＢＴ１およ
びＢＴ２それぞれに、２値データが格納される。また、
図１４に示すように、多層絶縁膜９０３は、半導体基板
領域９００表面に形成される下側酸化膜９０３ａと、こ
の下側酸化膜９０３ａ上に形成される窒化膜９０３ｂ
と、窒化膜９０３ｂ上に形成される上側酸化膜９０３ｃ
を含む。この窒化膜９０３ｂの領域に、電荷が蓄積され
る。
【００１７】導電層９０４が、メモリセルのコントロー
ルゲートとして機能し、図示しないワード線選択回路か
らの信号を受ける。
ルゲートとして機能し、図示しないワード線選択回路か
らの信号を受ける。
【００１８】右ビット領域ＢＴ１に対し電子を蓄積する
場合には、コントロールゲート（ゲート電極層）９０４
に、たとえば９Ｖの電圧を印加し、拡散ビット線領域
（不純物領域）９０１ｂに、４．５〜６Ｖの電圧を印加
する。拡散ビット線領域（不純物領域）９０１ａを、接
地電圧レベルに設定する。この状態においては、ゲート
電極層９０４に印加される電圧に従って基板領域９００
表面にチャネルが形成され、拡散ビット線領域９０１ｂ
から拡散ビット線領域９０１ａに電流Ｉが流れる。この
チャネル領域を流れる電流Ｉが、ゲート電極層９０４に
印加される電圧により垂直方向に加速され、電子が窒化
膜９０３ｂに格納される。これにより、右ビット領域Ｂ
Ｔ１において、電子が蓄積される。窒化膜９０３ｂにお
いては、電子の移動度は小さく、この右ビット領域ＢＴ
１は、ドレイン領域近傍の領域においてのみ、このドレ
イン領域に対して自己整合的に形成される。
場合には、コントロールゲート（ゲート電極層）９０４
に、たとえば９Ｖの電圧を印加し、拡散ビット線領域
（不純物領域）９０１ｂに、４．５〜６Ｖの電圧を印加
する。拡散ビット線領域（不純物領域）９０１ａを、接
地電圧レベルに設定する。この状態においては、ゲート
電極層９０４に印加される電圧に従って基板領域９００
表面にチャネルが形成され、拡散ビット線領域９０１ｂ
から拡散ビット線領域９０１ａに電流Ｉが流れる。この
チャネル領域を流れる電流Ｉが、ゲート電極層９０４に
印加される電圧により垂直方向に加速され、電子が窒化
膜９０３ｂに格納される。これにより、右ビット領域Ｂ
Ｔ１において、電子が蓄積される。窒化膜９０３ｂにお
いては、電子の移動度は小さく、この右ビット領域ＢＴ
１は、ドレイン領域近傍の領域においてのみ、このドレ
イン領域に対して自己整合的に形成される。
【００１９】一方、左ビット領域ＢＴ２に電子を蓄積す
る場合には、拡散ビット線領域９０１ａに４．５から６
Ｖの電圧を印加し、拡散ビット線領域９０１ｂを接地電
圧レベルに設定する。ゲート電極層９０４に対しては、
９Ｖの電圧を印加する。この場合には、拡散ビット線領
域９０１ａから拡散ビット線領域９０１ｂに電流が流
れ、ドレイン高電界により生成されたホットエレクトロ
ンが、ゲート電極層９０４に印加される電圧により加速
され、窒化膜９０３ｂに格納される。これにより、左ビ
ット領域ＢＴ２に電子が蓄積される。
る場合には、拡散ビット線領域９０１ａに４．５から６
Ｖの電圧を印加し、拡散ビット線領域９０１ｂを接地電
圧レベルに設定する。ゲート電極層９０４に対しては、
９Ｖの電圧を印加する。この場合には、拡散ビット線領
域９０１ａから拡散ビット線領域９０１ｂに電流が流
れ、ドレイン高電界により生成されたホットエレクトロ
ンが、ゲート電極層９０４に印加される電圧により加速
され、窒化膜９０３ｂに格納される。これにより、左ビ
ット領域ＢＴ２に電子が蓄積される。
【００２０】すなわち、プログラム動作時においては、
チャネルホットエレクトロン（ＣＨＥ）が生成されて窒
化膜９０３ｂにトラップされる。この電荷蓄積領域に電
子が注入された状態をプログラム状態（書き込み状態）
と称する。このプログラム状態においては、実効電荷蓄
積領域に電子が注入されているため、この領域において
メモリセルのトランジスタのしきい値電圧が高くなる。
チャネルホットエレクトロン（ＣＨＥ）が生成されて窒
化膜９０３ｂにトラップされる。この電荷蓄積領域に電
子が注入された状態をプログラム状態（書き込み状態）
と称する。このプログラム状態においては、実効電荷蓄
積領域に電子が注入されているため、この領域において
メモリセルのトランジスタのしきい値電圧が高くなる。
【００２１】データ読出時においては、図１４において
矢印で示すように、プログラム動作時と逆方向に、電流
Ｉをメモリセルに流す。すなわち、右ビット領域ＢＴ１
の記憶データを読出す場合には、拡散ビット線領域９０
１ａにたとえば、１．５〜２Ｖの電圧を印加し、拡散ビ
ット線領域９０１ｂは接地電圧レベルに設定する。ゲー
ト電極層９０４へは、たとえば４Ｖの電圧を印加する。
この場合、左ビット領域ＢＴ２においては、空乏層の広
がりによりパンチスルーが生じており、この左ビット領
域ＢＴ２の近傍領域におけるしきい値電圧は、読出電流
に対しては何ら影響は及ぼさない。
矢印で示すように、プログラム動作時と逆方向に、電流
Ｉをメモリセルに流す。すなわち、右ビット領域ＢＴ１
の記憶データを読出す場合には、拡散ビット線領域９０
１ａにたとえば、１．５〜２Ｖの電圧を印加し、拡散ビ
ット線領域９０１ｂは接地電圧レベルに設定する。ゲー
ト電極層９０４へは、たとえば４Ｖの電圧を印加する。
この場合、左ビット領域ＢＴ２においては、空乏層の広
がりによりパンチスルーが生じており、この左ビット領
域ＢＴ２の近傍領域におけるしきい値電圧は、読出電流
に対しては何ら影響は及ぼさない。
【００２２】すなわち、データ読出動作時に、拡散ビッ
ト線領域９０１ａから拡散ビット線領域９０１ｂに電流
が流れるときに、右ビット領域ＢＴ１に蓄積される電子
量に応じて、このチャネル領域を流れる電流量が決定さ
れる。これにより、右ビット領域ＢＴ１に格納されたデ
ータを読出すことができる。
ト線領域９０１ａから拡散ビット線領域９０１ｂに電流
が流れるときに、右ビット領域ＢＴ１に蓄積される電子
量に応じて、このチャネル領域を流れる電流量が決定さ
れる。これにより、右ビット領域ＢＴ１に格納されたデ
ータを読出すことができる。
【００２３】一方、左ビット領域ＢＴ２に格納されたデ
ータを読出す場合には、拡散ビット線領域９０１ｂに
１．５〜２Ｖの電圧を与え、拡散ビット線領域９０１ａ
を接地電圧レベルに設定する。ゲート電極層９０４に対
しては、４Ｖ程度の電圧を印加する。この場合、右ビッ
ト領域ＢＴ１の近傍領域においては、この基板表面領域
にはパンチスルーが生じており、空乏層が広がるだけで
あり、拡散ビット線９０１ｂおよび９０１ａの間には、
左ビット領域ＢＴ２に蓄積される電子の量に応じた電流
が流れる。この電流量を検出することにより、左ビット
領域ＢＴ２に格納されたデータを読出すことができる。
ータを読出す場合には、拡散ビット線領域９０１ｂに
１．５〜２Ｖの電圧を与え、拡散ビット線領域９０１ａ
を接地電圧レベルに設定する。ゲート電極層９０４に対
しては、４Ｖ程度の電圧を印加する。この場合、右ビッ
ト領域ＢＴ１の近傍領域においては、この基板表面領域
にはパンチスルーが生じており、空乏層が広がるだけで
あり、拡散ビット線９０１ｂおよび９０１ａの間には、
左ビット領域ＢＴ２に蓄積される電子の量に応じた電流
が流れる。この電流量を検出することにより、左ビット
領域ＢＴ２に格納されたデータを読出すことができる。
【００２４】通常、メモリセルにおいて、プログラム時
に電流が流れる方向をフォワード方向と称し、データ読
出時に電流が流れる方向をリバース方向と称する。図１
４において、矢印で示すように、右ビット領域ＢＴ１と
左ビット領域ＢＴ２とで、フォワード方向とリバース方
向が反対方向となる。
に電流が流れる方向をフォワード方向と称し、データ読
出時に電流が流れる方向をリバース方向と称する。図１
４において、矢印で示すように、右ビット領域ＢＴ１と
左ビット領域ＢＴ２とで、フォワード方向とリバース方
向が反対方向となる。
【００２５】記憶データを消去する動作モードにおいて
は、種々の消去方法が提案されている。１つは、リバー
ス方向に電流を流してチャネルホットホールを生成し、
このチャネルホットホールを窒化膜に注入して、蓄積電
子とホットホールとを再結合させて、蓄積電子を中性化
する方法である。第２の方法は、窒化膜９０３ｂとゲー
ト電極層９０４の間に電圧を印加し、窒化膜９０３ｂに
蓄積された電子を、ゲート電極層９０４を介して引抜く
方法である。ゲート電極層９０４はワード線を構成して
おり、図示しない行選択回路により駆動されるため、こ
の第２の方法においては、行選択回路により電子が結果
的に引き抜かれる。第３の方法は、窒化膜９０３ｂとド
レイン領域（拡散ビット線）の間で、（バンド間）トン
ネリング電流により電流を流して電子を窒化膜９０３ｂ
から引抜く方法である。この消去動作については、いず
れの消去方法が用いられてもよい。
は、種々の消去方法が提案されている。１つは、リバー
ス方向に電流を流してチャネルホットホールを生成し、
このチャネルホットホールを窒化膜に注入して、蓄積電
子とホットホールとを再結合させて、蓄積電子を中性化
する方法である。第２の方法は、窒化膜９０３ｂとゲー
ト電極層９０４の間に電圧を印加し、窒化膜９０３ｂに
蓄積された電子を、ゲート電極層９０４を介して引抜く
方法である。ゲート電極層９０４はワード線を構成して
おり、図示しない行選択回路により駆動されるため、こ
の第２の方法においては、行選択回路により電子が結果
的に引き抜かれる。第３の方法は、窒化膜９０３ｂとド
レイン領域（拡散ビット線）の間で、（バンド間）トン
ネリング電流により電流を流して電子を窒化膜９０３ｂ
から引抜く方法である。この消去動作については、いず
れの消去方法が用いられてもよい。
【００２６】図１５は、メモリセルの電気的等価回路お
よびプログラム動作時の印加電圧を示す図である。図１
５においては、２行３列に配列されるメモリセルを代表
的に示す。図１５において、メモリセルＭＣは、フロー
ティングゲート型トランジスタで構成される様に示す。
このフローティングゲート型トランジスタは、フローテ
ィングゲートが、ポリシリコンではなく、窒化膜（９０
３ｂ）で形成される。メモリセル行に対応してワード線
ＷＬａおよびＷＬｂが配置され、メモリセル列に対応し
てビット線ＢＬａ−ＢＬｃがそれぞれ配置される。
よびプログラム動作時の印加電圧を示す図である。図１
５においては、２行３列に配列されるメモリセルを代表
的に示す。図１５において、メモリセルＭＣは、フロー
ティングゲート型トランジスタで構成される様に示す。
このフローティングゲート型トランジスタは、フローテ
ィングゲートが、ポリシリコンではなく、窒化膜（９０
３ｂ）で形成される。メモリセル行に対応してワード線
ＷＬａおよびＷＬｂが配置され、メモリセル列に対応し
てビット線ＢＬａ−ＢＬｃがそれぞれ配置される。
【００２７】今、ワード線ＷＬｂとビット線ＢＬｂおよ
びＢＬｃの間に配置されるメモリセルＭＣ１の右ビット
領域ＢＴ１に対するプログラム動作を考える。データの
書込（プログラム）は、フォワード方向に電流を流すこ
とにより行われる。この場合には、ビット線ＢＬｃに、
４．５から６Ｖの電圧が印加され、ビット線ＢＬｂは、
接地電圧レベルに保持される。ビット線ＢＬａはフロー
ティング状態に維持される。ワード線ＷＬａおよびＷＬ
ｂが、それぞれ、０Ｖおよび９Ｖに設定される。この状
態においては、メモリセルＭＣ１において、ビット線Ｂ
Ｌｃからビット線ＢＬｂに電流が流れ、チャネルホット
エレクトロンｅが発生し、右ビット領域ＢＴ１に格納さ
れる。
びＢＬｃの間に配置されるメモリセルＭＣ１の右ビット
領域ＢＴ１に対するプログラム動作を考える。データの
書込（プログラム）は、フォワード方向に電流を流すこ
とにより行われる。この場合には、ビット線ＢＬｃに、
４．５から６Ｖの電圧が印加され、ビット線ＢＬｂは、
接地電圧レベルに保持される。ビット線ＢＬａはフロー
ティング状態に維持される。ワード線ＷＬａおよびＷＬ
ｂが、それぞれ、０Ｖおよび９Ｖに設定される。この状
態においては、メモリセルＭＣ１において、ビット線Ｂ
Ｌｃからビット線ＢＬｂに電流が流れ、チャネルホット
エレクトロンｅが発生し、右ビット領域ＢＴ１に格納さ
れる。
【００２８】メモリセルＭＣ１に行方向において隣接す
るメモリセルＭＣ２においては、ビット線ＢＬａがフロ
ーティング状態にあり、チャネル電流が流れないため、
チャネルホットエレクトロンが生成されず、プログラム
は、行なわれない。
るメモリセルＭＣ２においては、ビット線ＢＬａがフロ
ーティング状態にあり、チャネル電流が流れないため、
チャネルホットエレクトロンが生成されず、プログラム
は、行なわれない。
【００２９】また、メモリセルＭＣ１に列方向において
隣接するメモリセルＭＣ３においては、ワード線ＷＬａ
が接地電圧レベルに維持されており、メモリセルトラン
ジスタが非導通状態を維持し、チャネル電流が流れず、
プログラムは行なわれない。
隣接するメモリセルＭＣ３においては、ワード線ＷＬａ
が接地電圧レベルに維持されており、メモリセルトラン
ジスタが非導通状態を維持し、チャネル電流が流れず、
プログラムは行なわれない。
【００３０】したがって、ビット線が、行方向において
隣接するメモリセルにより共有される構成においても、
正確に、プログラム対象のメモリセルに対してのみプロ
グラムを行なうことができる。
隣接するメモリセルにより共有される構成においても、
正確に、プログラム対象のメモリセルに対してのみプロ
グラムを行なうことができる。
【００３１】図１６は、データ読出時の印加電圧を示す
図である。図１６において、メモリセルＭＣ１の右ビッ
ト領域ＢＴ１に記憶されるデータを読出す場合には、ビ
ット線ＢＬｂに１．５〜２Ｖの電圧が印加され、ビット
線ＢＬｃが接地電圧レベルに設定される。ビット線ＢＬ
ａはフローティング状態に維持される。ワード線ＷＬａ
およびＷＬｂがそれぞれ、０Ｖおよび４Ｖに設定され
る。この状態においては、ビット線ＢＬｂからビット線
ＢＬｃに、メモリセルＭＣ１の右ビット領域ＢＴ１に蓄
積される電子量に応じた電流Ｉが流れる。この電流Ｉの
大きさを検出して、右ビット領域ＢＴ１に格納されたデ
ータを読出す。
図である。図１６において、メモリセルＭＣ１の右ビッ
ト領域ＢＴ１に記憶されるデータを読出す場合には、ビ
ット線ＢＬｂに１．５〜２Ｖの電圧が印加され、ビット
線ＢＬｃが接地電圧レベルに設定される。ビット線ＢＬ
ａはフローティング状態に維持される。ワード線ＷＬａ
およびＷＬｂがそれぞれ、０Ｖおよび４Ｖに設定され
る。この状態においては、ビット線ＢＬｂからビット線
ＢＬｃに、メモリセルＭＣ１の右ビット領域ＢＴ１に蓄
積される電子量に応じた電流Ｉが流れる。この電流Ｉの
大きさを検出して、右ビット領域ＢＴ１に格納されたデ
ータを読出す。
【００３２】この場合、ビット線ＢＬａがフローティン
グ状態であり、メモリセルＭＣ２においては、ビット線
ＢＬｂに読出電圧１．５〜２Ｖが印加されても、メモリ
セルＭＣ２には電流は流れず、正確に、メモリセルＭＣ
１の右ビット領域ＢＴ１に記憶するデータに応じた大き
さの電流Ｉを流すことができる。
グ状態であり、メモリセルＭＣ２においては、ビット線
ＢＬｂに読出電圧１．５〜２Ｖが印加されても、メモリ
セルＭＣ２には電流は流れず、正確に、メモリセルＭＣ
１の右ビット領域ＢＴ１に記憶するデータに応じた大き
さの電流Ｉを流すことができる。
【００３３】メモリセルＭＣ１の左ビット領域ＢＴ２
（左ビット）のデータを読出す場合には、ビット線ＢＬ
ｃに１．５〜２Ｖの電圧が印加され、ビット線ＢＬｂに
対し、接地電圧が印加される。
（左ビット）のデータを読出す場合には、ビット線ＢＬ
ｃに１．５〜２Ｖの電圧が印加され、ビット線ＢＬｂに
対し、接地電圧が印加される。
【００３４】図１７は、従来の不揮発性半導体記憶装置
におけるデータ読出部の構成を概略的に示す図である。
図１７において、データ読出部は、データ読出時、列選
択ゲート９１５を介して選択列に対応するビット線ＢＬ
に結合され、読出電圧を定電流ＩＲとともに選択ビット
線ＢＬに供給する定電流源９２０と、定電流源９２０か
らの分流Ｉｓにより充電される容量素子９２１と、容量
素子９２１の充電電圧に従って内部読出データＲＤを生
成する増幅回路９２２を含む。この増幅回路９２２は、
たとえば、差動増幅回路で構成され、容量素子９２１の
充電電圧を所定の基準電圧と比較し、２値読出データＲ
Ｄを生成する。
におけるデータ読出部の構成を概略的に示す図である。
図１７において、データ読出部は、データ読出時、列選
択ゲート９１５を介して選択列に対応するビット線ＢＬ
に結合され、読出電圧を定電流ＩＲとともに選択ビット
線ＢＬに供給する定電流源９２０と、定電流源９２０か
らの分流Ｉｓにより充電される容量素子９２１と、容量
素子９２１の充電電圧に従って内部読出データＲＤを生
成する増幅回路９２２を含む。この増幅回路９２２は、
たとえば、差動増幅回路で構成され、容量素子９２１の
充電電圧を所定の基準電圧と比較し、２値読出データＲ
Ｄを生成する。
【００３５】ビット線ＢＬは、メモリセルＭＣを介して
仮想ソース線ＶＳＬに接続される。この仮想ソース線Ｖ
ＳＬは隣接列のビット線ＢＬで構成され、データ読出時
には、この仮想ソース線ＶＳＬは、接地電圧レベルに維
持される。
仮想ソース線ＶＳＬに接続される。この仮想ソース線Ｖ
ＳＬは隣接列のビット線ＢＬで構成され、データ読出時
には、この仮想ソース線ＶＳＬは、接地電圧レベルに維
持される。
【００３６】この図１７に示す内部データ読出部の構成
においては、メモリセルＭＣの記憶データに応じて、こ
のビット線ＢＬから仮想ソース線ＶＳＬに流れる電流Ｉ
ｂの大きさが異なる。応じて、容量素子９２１へ供給さ
れる電流Ｉｓの大きさも異なる。したがって、メモリセ
ルＭＣの記憶データに応じて、一定期間内での容量素子
９２１の充電電圧が異なる。この容量素子９２１の充電
電圧を、増幅回路９２２で検知し増幅することにより、
内部読出データＲＤを生成する。図１７において、容量
素子９２１は、図示しない放電スイッチを介して、デー
タ読出前に、一旦、接地電圧レベルに放電される。
においては、メモリセルＭＣの記憶データに応じて、こ
のビット線ＢＬから仮想ソース線ＶＳＬに流れる電流Ｉ
ｂの大きさが異なる。応じて、容量素子９２１へ供給さ
れる電流Ｉｓの大きさも異なる。したがって、メモリセ
ルＭＣの記憶データに応じて、一定期間内での容量素子
９２１の充電電圧が異なる。この容量素子９２１の充電
電圧を、増幅回路９２２で検知し増幅することにより、
内部読出データＲＤを生成する。図１７において、容量
素子９２１は、図示しない放電スイッチを介して、デー
タ読出前に、一旦、接地電圧レベルに放電される。
【００３７】
【発明が解決しようとする課題】図１８は、図１７に示
す容量素子９２１の充電電圧とメモリセルの読出データ
との対応関係を概略的に示す図である。図１８におい
て、縦軸に電圧Ｖを示し、、横軸に時間ｔを示す。
す容量素子９２１の充電電圧とメモリセルの読出データ
との対応関係を概略的に示す図である。図１８におい
て、縦軸に電圧Ｖを示し、、横軸に時間ｔを示す。
【００３８】選択メモリセルＭＣが消去状態のときに
は、そのしきい値電圧は低く、比較的大きな電流Ｉｂｅ
が流れる。したがって、定電流源９２０からの定電流Ｉ
Ｒのうち、多くの電流がメモリセルＭＣを介して流れる
ため、容量素子９２１への充電電流Ｉｓｅは小さく、こ
のメモリセルＭＣが消去状態のときには、容量素子９２
１の充電電圧Ｖｓｅは緩やかに上昇する。
は、そのしきい値電圧は低く、比較的大きな電流Ｉｂｅ
が流れる。したがって、定電流源９２０からの定電流Ｉ
Ｒのうち、多くの電流がメモリセルＭＣを介して流れる
ため、容量素子９２１への充電電流Ｉｓｅは小さく、こ
のメモリセルＭＣが消去状態のときには、容量素子９２
１の充電電圧Ｖｓｅは緩やかに上昇する。
【００３９】一方、選択メモリセルＭＣがプログラム状
態のときには、そのしきい値電圧は高く、ビット線電流
Ｉｂとして、小さな電流Ｉｂｐが流れるだけである。こ
の場合には、定電流源９２０から容量素子９２１へ、比
較的大きな電流Ｉｓｐが流れ、容量素子９２１の充電電
圧Ｖｓｐが大きく上昇する。
態のときには、そのしきい値電圧は高く、ビット線電流
Ｉｂとして、小さな電流Ｉｂｐが流れるだけである。こ
の場合には、定電流源９２０から容量素子９２１へ、比
較的大きな電流Ｉｓｐが流れ、容量素子９２１の充電電
圧Ｖｓｐが大きく上昇する。
【００４０】通常、消去状態のメモリセルにおいては、
約４０μＡ程度の電流が流れ、一方、プログラム状態の
メモリセルにおいては、約５μＡ程度の電流が流れる。
約４０μＡ程度の電流が流れ、一方、プログラム状態の
メモリセルにおいては、約５μＡ程度の電流が流れる。
【００４１】消去状態およびプログラム状態の２状態を
正確に判定するために、これらの両者の電圧差が十分大
きくなった時点で、増幅回路９２２が活性化される。図
１８において、時刻ｔ０において増幅回路９２２が活性
化される場合を示す。この時刻ｔ０において、消去状態
のデータ読出時と、プログラム状態のメモリセルデータ
読出時とで、十分大きな電圧差が生じており、安定にメ
モリセルの記憶データを読出すことができる。
正確に判定するために、これらの両者の電圧差が十分大
きくなった時点で、増幅回路９２２が活性化される。図
１８において、時刻ｔ０において増幅回路９２２が活性
化される場合を示す。この時刻ｔ０において、消去状態
のデータ読出時と、プログラム状態のメモリセルデータ
読出時とで、十分大きな電圧差が生じており、安定にメ
モリセルの記憶データを読出すことができる。
【００４２】しかしながら、このメモリセルＭＣを介し
て流れる電流は、μＡのオーダーであり、したがって、
十分なマージンを見込んで正確にデータを読出すために
は、時刻ｔ０までの時間、すなわち容量素子９２１の充
電時間を十分長くとる必要がある。このため、高速でそ
の読出データを生成することができず、高速アクセスを
実現することができないという問題が生じる。
て流れる電流は、μＡのオーダーであり、したがって、
十分なマージンを見込んで正確にデータを読出すために
は、時刻ｔ０までの時間、すなわち容量素子９２１の充
電時間を十分長くとる必要がある。このため、高速でそ
の読出データを生成することができず、高速アクセスを
実現することができないという問題が生じる。
【００４３】特に、１ビットのメモリセルを選択して、
この１ビットのメモリセルが記憶する２ビットデータを
内部で連続して読出して外部へ並列に読出す読出シーケ
ンスが利用される場合、このような多値データを高速で
読出すことができなくなるという問題が生じる。
この１ビットのメモリセルが記憶する２ビットデータを
内部で連続して読出して外部へ並列に読出す読出シーケ
ンスが利用される場合、このような多値データを高速で
読出すことができなくなるという問題が生じる。
【００４４】このデータの読出時において、容量素子９
２１を所定電圧レベルにプリチャージし、この容量素子
９２１の充電電圧に従って、選択ビット線に対して電流
を供給する構成においても、同様、プログラム状態と消
去状態のメモリセルにおいて、容量素子の充電電圧レベ
ルに、十分に差をつけるためには、増幅回路９２２の活
性化を遅くする必要があり、同様の問題が生じる。
２１を所定電圧レベルにプリチャージし、この容量素子
９２１の充電電圧に従って、選択ビット線に対して電流
を供給する構成においても、同様、プログラム状態と消
去状態のメモリセルにおいて、容量素子の充電電圧レベ
ルに、十分に差をつけるためには、増幅回路９２２の活
性化を遅くする必要があり、同様の問題が生じる。
【００４５】それゆえ、この発明の目的は、高速でデー
タを読出すことのできる不揮発性半導体記憶装置を提供
することである。
タを読出すことのできる不揮発性半導体記憶装置を提供
することである。
【００４６】この発明の他の目的は、高速で内部データ
の読出を行なうことのできる不揮発性多値メモリを提供
することである。
の読出を行なうことのできる不揮発性多値メモリを提供
することである。
【００４７】この発明の特定的な目的は、高速で内部デ
ータを読出すことのできる絶縁膜電荷トラップ型メモリ
セル構造の不揮発性半導体記憶装置を提供することであ
る。
ータを読出すことのできる絶縁膜電荷トラップ型メモリ
セル構造の不揮発性半導体記憶装置を提供することであ
る。
【００４８】
【課題を解決するための手段】この発明の第１の観点に
係る不揮発性半導体記憶装置は、行列状に配列され、各
々が不揮発的にデータを記憶する複数の不揮発性メモリ
セルを含む。各不揮発性メモリセルは、記憶データに従
ってしきい値電圧が設定される絶縁ゲート型トランジス
タで構成される。このしきい値電圧は、第１の論理レベ
ルのデータに対応する第１の状態と第２の論理レベルの
データに対応する第２の状態とを少なくとも取る。
係る不揮発性半導体記憶装置は、行列状に配列され、各
々が不揮発的にデータを記憶する複数の不揮発性メモリ
セルを含む。各不揮発性メモリセルは、記憶データに従
ってしきい値電圧が設定される絶縁ゲート型トランジス
タで構成される。このしきい値電圧は、第１の論理レベ
ルのデータに対応する第１の状態と第２の論理レベルの
データに対応する第２の状態とを少なくとも取る。
【００４９】この発明の第１の観点に係る不揮発性半導
体記憶装置は、さらに、メモリセル列に対して配置さ
れ、各々に対応の列のメモリセルが接続される複数のビ
ット線と、データ読出時、選択列のビット線に電流を供
給するための読出電流発生回路と、基準電流を発生する
ための基準電流発生回路を含む。この基準電流は、読出
電流発生回路から選択列のビット線に流れる電流に対応
する読出電流に関して、第１の状態のメモリセルが選択
されたときにビット線を流れる第１の読出電流と第２の
状態のメモリセルが選択されたときにビット線を流れる
第２の読出電流の平均値の大きさを有する。
体記憶装置は、さらに、メモリセル列に対して配置さ
れ、各々に対応の列のメモリセルが接続される複数のビ
ット線と、データ読出時、選択列のビット線に電流を供
給するための読出電流発生回路と、基準電流を発生する
ための基準電流発生回路を含む。この基準電流は、読出
電流発生回路から選択列のビット線に流れる電流に対応
する読出電流に関して、第１の状態のメモリセルが選択
されたときにビット線を流れる第１の読出電流と第２の
状態のメモリセルが選択されたときにビット線を流れる
第２の読出電流の平均値の大きさを有する。
【００５０】この発明の第１の観点に係る不揮発性半導
体記憶装置は、さらに、基準電流発生回路からの基準電
流と読出電流発生回路からの読出電流とを比較し、該比
較結果に応じた信号を生成する比較回路と、この比較回
路の出力信号に従って内部読出データを生成する内部読
出回路を含む。
体記憶装置は、さらに、基準電流発生回路からの基準電
流と読出電流発生回路からの読出電流とを比較し、該比
較結果に応じた信号を生成する比較回路と、この比較回
路の出力信号に従って内部読出データを生成する内部読
出回路を含む。
【００５１】好ましくは、基準電流発生回路は、第１の
状態のしきい値電圧を有する第１のダミーセルと、第２
の状態のしきい値電圧を有する第２のダミーセルと、こ
れら第１および第２のダミーセルそれぞれに読出電流発
生回路が供給する電流に対応する大きさの電流を供給し
かつ、これらの第１および第２のダミーセルの供給電流
のミラー電流を生成する電流供給／検出回路と、読出電
流発生回路が供給する電流に対応する大きさの電流から
このミラー電流を減算して基準電流を生成する減算回路
とを含む。この構成において、比較回路は、選択列と並
列に配置され、読出電流発生回路からの電流を受ける信
号線と、減算回路が駆動する電流と信号線の電流とを比
較する比較器とを備える。
状態のしきい値電圧を有する第１のダミーセルと、第２
の状態のしきい値電圧を有する第２のダミーセルと、こ
れら第１および第２のダミーセルそれぞれに読出電流発
生回路が供給する電流に対応する大きさの電流を供給し
かつ、これらの第１および第２のダミーセルの供給電流
のミラー電流を生成する電流供給／検出回路と、読出電
流発生回路が供給する電流に対応する大きさの電流から
このミラー電流を減算して基準電流を生成する減算回路
とを含む。この構成において、比較回路は、選択列と並
列に配置され、読出電流発生回路からの電流を受ける信
号線と、減算回路が駆動する電流と信号線の電流とを比
較する比較器とを備える。
【００５２】好ましくは、内部読出回路は、比較回路の
出力信号を検知し、増幅してラッチするセンスラッチ回
路を含む。
出力信号を検知し、増幅してラッチするセンスラッチ回
路を含む。
【００５３】これに代えて、好ましくは、基準電流発生
回路は、第１の状態のしきい値電圧を有する第１のダミ
ーセルと、第２の状態のしきい値電圧を有する第２のダ
ミーセルと、これら第１および第２のダミーセルに電流
を供給する電流供給回路と、この電流供給回路に第１お
よび第２のダミーセルと並列に結合され、電流供給回路
からの電流を駆動する電流駆動回路と、この電流駆動回
路の駆動電流のミラー電流を基準電流として生成する中
間電流発生回路とを含む。この構成において、比較回路
は、選択列のビット線ト並列に読出電流発生回路に結合
され、読出電流発生回路からの電流を受ける信号線と、
この信号線を介して流れる電流とミラー電流とを比較
し、該比較結果に応じた信号を出力する比較器とを含
む。
回路は、第１の状態のしきい値電圧を有する第１のダミ
ーセルと、第２の状態のしきい値電圧を有する第２のダ
ミーセルと、これら第１および第２のダミーセルに電流
を供給する電流供給回路と、この電流供給回路に第１お
よび第２のダミーセルと並列に結合され、電流供給回路
からの電流を駆動する電流駆動回路と、この電流駆動回
路の駆動電流のミラー電流を基準電流として生成する中
間電流発生回路とを含む。この構成において、比較回路
は、選択列のビット線ト並列に読出電流発生回路に結合
され、読出電流発生回路からの電流を受ける信号線と、
この信号線を介して流れる電流とミラー電流とを比較
し、該比較結果に応じた信号を出力する比較器とを含
む。
【００５４】好ましくは、中間電流発生回路は、電流駆
動回路の駆動電流のミラー電流を生成するためのカレン
トミラートランジスタと、このカレントミラートランジ
スタへ電流を供給する電流源とを含む。この電流源は、
ミラー電流のミラー電流を比較回路へ供給する。
動回路の駆動電流のミラー電流を生成するためのカレン
トミラートランジスタと、このカレントミラートランジ
スタへ電流を供給する電流源とを含む。この電流源は、
ミラー電流のミラー電流を比較回路へ供給する。
【００５５】これに代えて、好ましくは、基準電流発生
回路は、第１の状態のしきい値電圧を有する第１のダミ
ーセルと、第２の状態のしきい値電圧を有する第２のダ
ミーセルと、これら第１および第２のダミーセルに電流
を供給する電流供給回路と、第１および第２のダミーセ
ルを流れる電流のミラー電流を生成するミラー回路とを
含む。この構成において、比較回路は、選択メモリセル
を介して電流を読出電流として受け、ミラー回路からの
電流との比較動作を行う。
回路は、第１の状態のしきい値電圧を有する第１のダミ
ーセルと、第２の状態のしきい値電圧を有する第２のダ
ミーセルと、これら第１および第２のダミーセルに電流
を供給する電流供給回路と、第１および第２のダミーセ
ルを流れる電流のミラー電流を生成するミラー回路とを
含む。この構成において、比較回路は、選択メモリセル
を介して電流を読出電流として受け、ミラー回路からの
電流との比較動作を行う。
【００５６】また、好ましくは、さらに、ミラー電流を
選択メモリセルの選択状態への駆動に従って比較回路へ
結合する接続回路がさらに設けられる。
選択メモリセルの選択状態への駆動に従って比較回路へ
結合する接続回路がさらに設けられる。
【００５７】好ましくは、第１および第２のダミーセル
は、複数の不揮発性メモリセルと整列して配置される。
は、複数の不揮発性メモリセルと整列して配置される。
【００５８】好ましくは、比較回路は、活性化時、第１
および第２の内部ノードを所定電位にプリチャージする
ためのプリチャージ回路と、活性化時、第１および第２
の内部ノードの電位をイコライズするためのイコライズ
回路と、これら第１および第２の内部ノードを読出電流
および基準電流に従って駆動する電流増幅回路と、第１
および第２の内部ノードの電圧を差動的に増幅する差動
増幅回路とを含む。イコライズ回路は、プリチャージ回
路の非活性化の後に非活性化される。
および第２の内部ノードを所定電位にプリチャージする
ためのプリチャージ回路と、活性化時、第１および第２
の内部ノードの電位をイコライズするためのイコライズ
回路と、これら第１および第２の内部ノードを読出電流
および基準電流に従って駆動する電流増幅回路と、第１
および第２の内部ノードの電圧を差動的に増幅する差動
増幅回路とを含む。イコライズ回路は、プリチャージ回
路の非活性化の後に非活性化される。
【００５９】好ましくは、電流増幅回路は、それぞれの
ゲートおよび第１の導通端子が第１および第２の内部ノ
ードに対して交差結合される１対の絶縁ゲート型電界効
果トランジスタで構成される。
ゲートおよび第１の導通端子が第１および第２の内部ノ
ードに対して交差結合される１対の絶縁ゲート型電界効
果トランジスタで構成される。
【００６０】この発明の第２の観点に係る不揮発性半導
体記憶装置は、行列状に配列され、各々が不揮発的にデ
ータを記憶する複数の不揮発性メモリセルを含む。各不
揮発性メモリセルは、記憶データに従って設定されるし
きい値電圧を有する絶縁ゲート型トランジスタで構成さ
れる。各メモリセルのしきい値電圧は、少なくとも第１
の論理レベルの記憶データに対応する第１のしきい値電
圧と、第２の論理レベルの記憶データに対応する第２の
しきい値電圧とを取る。
体記憶装置は、行列状に配列され、各々が不揮発的にデ
ータを記憶する複数の不揮発性メモリセルを含む。各不
揮発性メモリセルは、記憶データに従って設定されるし
きい値電圧を有する絶縁ゲート型トランジスタで構成さ
れる。各メモリセルのしきい値電圧は、少なくとも第１
の論理レベルの記憶データに対応する第１のしきい値電
圧と、第２の論理レベルの記憶データに対応する第２の
しきい値電圧とを取る。
【００６１】この発明の第２の観点に係る不揮発性半導
体記憶装置は、さらに、メモリセル列に対応して配置さ
れ、各々に対応の列のメモリセルが接続する複数のビッ
ト線と、基準電流を発生する基準電流発生回路を含む。
この基準電流は、データ読出時、第１のしきい値電圧を
有するメモリセルが選択されたときに該メモリセルを介
して流れる第１の電流と第２のしきい値電圧を有するメ
モリセルが選択されたときに該メモリセルを介して流れ
る第２の電流との平均の大きさを有する。
体記憶装置は、さらに、メモリセル列に対応して配置さ
れ、各々に対応の列のメモリセルが接続する複数のビッ
ト線と、基準電流を発生する基準電流発生回路を含む。
この基準電流は、データ読出時、第１のしきい値電圧を
有するメモリセルが選択されたときに該メモリセルを介
して流れる第１の電流と第２のしきい値電圧を有するメ
モリセルが選択されたときに該メモリセルを介して流れ
る第２の電流との平均の大きさを有する。
【００６２】この発明の第２の観点に係る不揮発性半導
体記憶装置は、さらに、所定の大きさの定電流を発生す
る定電流発生回路と、選択列のビット線にこの定電流を
読出電流として供給しかつ基準電流と読出電流の差に応
じた信号を生成する比較回路と、この比較回路の出力信
号に従って、内部読出データを生成する内部読出回路と
を含む。
体記憶装置は、さらに、所定の大きさの定電流を発生す
る定電流発生回路と、選択列のビット線にこの定電流を
読出電流として供給しかつ基準電流と読出電流の差に応
じた信号を生成する比較回路と、この比較回路の出力信
号に従って、内部読出データを生成する内部読出回路と
を含む。
【００６３】好ましくは、基準電流発生回路は、第１の
しきい値電圧を有する第１のダミーセルと、第２のしき
い値電圧を有する第２のダミーセルと、これら第１およ
び第２のダミーセルに電流を供給しかつ第１および第２
のダミーセルを流れる電流のミラー電流を生成する電流
供給回路と、この電流供給回路に供給するミラー電流の
さらにミラー電流を生成して基準電流を生成するカレン
トミラー回路とを含む。
しきい値電圧を有する第１のダミーセルと、第２のしき
い値電圧を有する第２のダミーセルと、これら第１およ
び第２のダミーセルに電流を供給しかつ第１および第２
のダミーセルを流れる電流のミラー電流を生成する電流
供給回路と、この電流供給回路に供給するミラー電流の
さらにミラー電流を生成して基準電流を生成するカレン
トミラー回路とを含む。
【００６４】好ましくは、比較回路は、活性化時、定電
流発生回路からの定電流を第１および第２の内部ノード
に供給するプリチャージ回路と、活性化時、第１および
第２の内部ノードの電位をイコライズするためのイコラ
イズ回路と、選択列のビット線と第１の内部ノードとの
間に結合される第１のトランジスタと、第２の内部ノー
ドと基準電流発生回路の出力ノードとの間に結合される
第２のトランジスタとを含む。これら第１および第２の
トランジスタが第１および第２の内部ノードに対して交
差結合される。基準電流発生回路は、基準電流を、この
比較回路から引抜く。
流発生回路からの定電流を第１および第２の内部ノード
に供給するプリチャージ回路と、活性化時、第１および
第２の内部ノードの電位をイコライズするためのイコラ
イズ回路と、選択列のビット線と第１の内部ノードとの
間に結合される第１のトランジスタと、第２の内部ノー
ドと基準電流発生回路の出力ノードとの間に結合される
第２のトランジスタとを含む。これら第１および第２の
トランジスタが第１および第２の内部ノードに対して交
差結合される。基準電流発生回路は、基準電流を、この
比較回路から引抜く。
【００６５】好ましくは、プリチャージ回路およびイコ
ライズ回路は、メモリセルが選択されて所定時間経過後
に非活性化される。
ライズ回路は、メモリセルが選択されて所定時間経過後
に非活性化される。
【００６６】また、好ましくは、比較回路においては、
さらに、センス活性化信号に応答して活性化され、第１
および第２の内部ノードの電圧を差動増幅する差動増幅
回路が設けられる。
さらに、センス活性化信号に応答して活性化され、第１
および第２の内部ノードの電圧を差動増幅する差動増幅
回路が設けられる。
【００６７】また、好ましくは、内部データ読出回路
は、第１および第２の内部ノードの電圧をさらに検知
し、増幅しかつラッチして内部読出データを生成するラ
ッチ型増幅回路を含む。
は、第１および第２の内部ノードの電圧をさらに検知
し、増幅しかつラッチして内部読出データを生成するラ
ッチ型増幅回路を含む。
【００６８】この発明の第３の観点に係る不揮発性半導
体記憶装置は、行列状に配列され、各々が記憶データに
従ってしきい値電圧が変化するメモリトランジスタを備
える複数の不揮発性メモリセルと、各メモリセル列に対
応して配置され、各々に対応の列のメモリセルタ接続す
る複数のビット線と、選択列のビット線に電流を供給す
る読出電流供給回路と、基準電流を生成する基準電流発
生回路と、選択列のメモリセルを介して流れる電流と基
準電流とを比較し、その比較結果を示す信号を生成する
比較回路とを含む。
体記憶装置は、行列状に配列され、各々が記憶データに
従ってしきい値電圧が変化するメモリトランジスタを備
える複数の不揮発性メモリセルと、各メモリセル列に対
応して配置され、各々に対応の列のメモリセルタ接続す
る複数のビット線と、選択列のビット線に電流を供給す
る読出電流供給回路と、基準電流を生成する基準電流発
生回路と、選択列のメモリセルを介して流れる電流と基
準電流とを比較し、その比較結果を示す信号を生成する
比較回路とを含む。
【００６９】また、好ましくは、ビット線は隣接列のメ
モリセルにより共有される。この構成において、アドレ
ス信号に従って、選択列に対応して入り地される第１お
よび第２のビット線を選択して、第１のビット線を読出
電流供給回路に結合しかつ第２のビット線を電流比較回
路に結合する選択回路がさらに設けられる。
モリセルにより共有される。この構成において、アドレ
ス信号に従って、選択列に対応して入り地される第１お
よび第２のビット線を選択して、第１のビット線を読出
電流供給回路に結合しかつ第２のビット線を電流比較回
路に結合する選択回路がさらに設けられる。
【００７０】好ましくは、不揮発性メモリセルは、絶縁
膜に電荷を蓄積する絶縁膜電荷トラップ型メモリセルで
あり、隣接列のメモリセルがビット線を共有し、データ
読出時においてビット線は仮想接地線として用いられ
る。
膜に電荷を蓄積する絶縁膜電荷トラップ型メモリセルで
あり、隣接列のメモリセルがビット線を共有し、データ
読出時においてビット線は仮想接地線として用いられ
る。
【００７１】この発明の第４の観点に係る不揮発性半導
体記憶装置は、行列状に配列され、各々が記憶情報に応
じてしきい値電圧が設定されるトランジスタを備えかつ
不揮発的に情報を記憶する複数の不揮発性メモリセル
と、各メモリセル列に対応して配列され、各々が対応の
列のメモリセルに接続されかつ各々が隣接列のメモリセ
ルにより共有される複数のビット線と、選択列のビット
線の第１のビット線に結合され、この第１のビット線に
電流を供給する電流供給回路と、選択列の第２のビット
線に結合され、この第２のビット線を流れる電流に従っ
て内部読出データを生成するセンスアンプを備える。
体記憶装置は、行列状に配列され、各々が記憶情報に応
じてしきい値電圧が設定されるトランジスタを備えかつ
不揮発的に情報を記憶する複数の不揮発性メモリセル
と、各メモリセル列に対応して配列され、各々が対応の
列のメモリセルに接続されかつ各々が隣接列のメモリセ
ルにより共有される複数のビット線と、選択列のビット
線の第１のビット線に結合され、この第１のビット線に
電流を供給する電流供給回路と、選択列の第２のビット
線に結合され、この第２のビット線を流れる電流に従っ
て内部読出データを生成するセンスアンプを備える。
【００７２】この発明の第５の観点に係る不揮発性半導
体記憶装置は、行列状に配列され、各々が記憶情報に応
じてしきい値電圧が設定されるトランジスタを備えかつ
不揮発的に情報を記憶する複数の不揮発性メモリセル
と、各メモリセル列に対応してかつ隣接列のメモリセル
により共有されるように配列され、各々が対応の列のメ
モリセルに接続される複数のビット線と、選択列のビッ
ト線の第１のビット線に結合され、この第１のビット線
に電流を供給する電流供給回路と、この選択列の第２の
ビット線に結合される参照電源と、第１のビット線に電
流供給回路と並列に結合され、与えられた電流に従って
内部読出データを生成するセンスアンプを備える。
体記憶装置は、行列状に配列され、各々が記憶情報に応
じてしきい値電圧が設定されるトランジスタを備えかつ
不揮発的に情報を記憶する複数の不揮発性メモリセル
と、各メモリセル列に対応してかつ隣接列のメモリセル
により共有されるように配列され、各々が対応の列のメ
モリセルに接続される複数のビット線と、選択列のビッ
ト線の第１のビット線に結合され、この第１のビット線
に電流を供給する電流供給回路と、この選択列の第２の
ビット線に結合される参照電源と、第１のビット線に電
流供給回路と並列に結合され、与えられた電流に従って
内部読出データを生成するセンスアンプを備える。
【００７３】データ読出時において、電流センス方式で
内部データの読出を行なうことにより、容量素子の充電
時間が不要となり、高速で内部データの読出を実行する
ことができる。
内部データの読出を行なうことにより、容量素子の充電
時間が不要となり、高速で内部データの読出を実行する
ことができる。
【００７４】また、メモリセルの記憶データの２値の中
間値の電流を基準電流として生成して、メモリセル選択
時に流れる読出電流と比較することにより、正確にメモ
リセルの記憶データを判定することができる。また、消
去状態に対応するデータとプログラム状態に対応するデ
ータに対し、同一マージンを確保することができ、高速
かつ安定に読出データの論理レベルを判定することがで
きる。
間値の電流を基準電流として生成して、メモリセル選択
時に流れる読出電流と比較することにより、正確にメモ
リセルの記憶データを判定することができる。また、消
去状態に対応するデータとプログラム状態に対応するデ
ータに対し、同一マージンを確保することができ、高速
かつ安定に読出データの論理レベルを判定することがで
きる。
【００７５】また、メモリセルを介して第１のビット線
から第２のビット線に流れる電流をセンスアンプで検出
することにより、正確に選択メモリセルの状態に応じた
電流を検出することができ、高速でメモリセルデータを
内部で読み出すことができる。
から第２のビット線に流れる電流をセンスアンプで検出
することにより、正確に選択メモリセルの状態に応じた
電流を検出することができ、高速でメモリセルデータを
内部で読み出すことができる。
【００７６】また、電流供給回路と並列にセンスアンプ
を選択列のビット線に結合し、センスアンプにおいて、
電流供給回路からの電流を検出することにより、選択メ
モリセルを流れる電流に応じた電流をセンスアンプへ供
給することができ、高速かつ正確にメモリセルの記憶デ
ータを読み出すことができる。
を選択列のビット線に結合し、センスアンプにおいて、
電流供給回路からの電流を検出することにより、選択メ
モリセルを流れる電流に応じた電流をセンスアンプへ供
給することができ、高速かつ正確にメモリセルの記憶デ
ータを読み出すことができる。
【００７７】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う不揮発性半導体記憶装置の要部
の構成を概略的に示す図である。図１において、メモリ
セルアレイは、行列状に配列されるノーマルメモリセル
（ノーマルセル）ＭＣと、ノーマルセルＭＣと行方向に
整列して配置されるダミーセルＤＭを含む。このノーマ
ルセルＭＣおよびダミーセルＤＭの各行に対応してワー
ド線ＷＬが配置される。図１においては、６本のワード
線ＷＬ０〜ＷＬ５を代表的に示す。
明の実施の形態１に従う不揮発性半導体記憶装置の要部
の構成を概略的に示す図である。図１において、メモリ
セルアレイは、行列状に配列されるノーマルメモリセル
（ノーマルセル）ＭＣと、ノーマルセルＭＣと行方向に
整列して配置されるダミーセルＤＭを含む。このノーマ
ルセルＭＣおよびダミーセルＤＭの各行に対応してワー
ド線ＷＬが配置される。図１においては、６本のワード
線ＷＬ０〜ＷＬ５を代表的に示す。
【００７８】ノーマルセルＭＣの各列に対応してかつ隣
接行のメモリセルに共有されるようにビット線ＢＬが配
置される。図１においては、ノーマルビット線ＢＬ０−
ＢＬ７を代表的に示す。このビット線ＢＬ７に隣接し
て、ビット線ＢＬｓが配置される。ダミーセルＤＭの各
列に対応してダミービット線ＤＢＬが配置される。図１
において、２列にダミーセルＤＭが配置されるため、３
本のダミービット線ＤＢＬ０−ＤＢＬ２を示す。
接行のメモリセルに共有されるようにビット線ＢＬが配
置される。図１においては、ノーマルビット線ＢＬ０−
ＢＬ７を代表的に示す。このビット線ＢＬ７に隣接し
て、ビット線ＢＬｓが配置される。ダミーセルＤＭの各
列に対応してダミービット線ＤＢＬが配置される。図１
において、２列にダミーセルＤＭが配置されるため、３
本のダミービット線ＤＢＬ０−ＤＢＬ２を示す。
【００７９】ノーマルセルＭＣとダミーセルＤＭの行方
向において隣接する領域においては、非アクセスメモリ
セルＳＭＣが配置される。この非アクセスメモリセルＳ
ＭＣは、ビット線ＢＬｓに接続される。この非アクセス
メモリセルＳＭＣは、有効データの記憶を行わずまた、
外部からのアクセスも行われない。非アクセスメモリセ
ルＳＭＣは、ノーマルセルＭＣおよびダミーセルＤＭの
配置時において、レイアウトパターンの規則性を維持す
るために配置される。
向において隣接する領域においては、非アクセスメモリ
セルＳＭＣが配置される。この非アクセスメモリセルＳ
ＭＣは、ビット線ＢＬｓに接続される。この非アクセス
メモリセルＳＭＣは、有効データの記憶を行わずまた、
外部からのアクセスも行われない。非アクセスメモリセ
ルＳＭＣは、ノーマルセルＭＣおよびダミーセルＤＭの
配置時において、レイアウトパターンの規則性を維持す
るために配置される。
【００８０】後に説明するように、ビット線ＤＢＬ０お
よびＤＢＬ１の間に接続されるダミーセルＤＭは、その
電荷蓄積領域（右ビット領域）ＢＴＲにＬレベルデータ
を記憶し、ダミービット線ＤＢＬ１およびＤＢＬ２の間
に接続されるダミーセルＤＭは、その電荷蓄積領域（左
ビット領域）ＢＴＬにＨレベルデータを格納する。ここ
で、Ｌレベルデータを格納する状態は消去状態（低しき
い値電圧状態）に対応し、Ｈレベルデータを記憶する状
態はプログラム状態（高しきい値電圧状態）に対応する
と仮定する。
よびＤＢＬ１の間に接続されるダミーセルＤＭは、その
電荷蓄積領域（右ビット領域）ＢＴＲにＬレベルデータ
を記憶し、ダミービット線ＤＢＬ１およびＤＢＬ２の間
に接続されるダミーセルＤＭは、その電荷蓄積領域（左
ビット領域）ＢＴＬにＨレベルデータを格納する。ここ
で、Ｌレベルデータを格納する状態は消去状態（低しき
い値電圧状態）に対応し、Ｈレベルデータを記憶する状
態はプログラム状態（高しきい値電圧状態）に対応する
と仮定する。
【００８１】この非アクセスメモリセルＳＭＣを配置す
ることにより、ビット線が隣接行のメモリセルにより共
有され、ビット線が可動接地線として利用される場合に
おいても、ダミーセルおよびノーマルセルに正確に所望
のデータを格納することができる。
ることにより、ビット線が隣接行のメモリセルにより共
有され、ビット線が可動接地線として利用される場合に
おいても、ダミーセルおよびノーマルセルに正確に所望
のデータを格納することができる。
【００８２】また、ダミーセルＤＭとノーマルセルＭＣ
とを同一アレイ内に配置することにより、これらのダミ
ーセルＤＭおよびノーマルセルの特性を同一とすること
ができ、また、ダミーセルに供給する電流とノーマルセ
ルに対する供給電流の配線抵抗および配線容量を同一と
することができ、正確に、ダミーセルを利用して、ノー
マルセルを流れる電流の平均電流を生成して比較動作を
行うことができる。
とを同一アレイ内に配置することにより、これらのダミ
ーセルＤＭおよびノーマルセルの特性を同一とすること
ができ、また、ダミーセルに供給する電流とノーマルセ
ルに対する供給電流の配線抵抗および配線容量を同一と
することができ、正確に、ダミーセルを利用して、ノー
マルセルを流れる電流の平均電流を生成して比較動作を
行うことができる。
【００８３】ワード線ＷＬ０−ＷＬ５それぞれに対応し
て、図示しないアドレス信号に従って対応のワード船Ｗ
Ｌ０−ＷＬ５を選択状態へ駆動する行デコード回路ＸＤ
０−ＸＤ５が配置される。これらの行デコード回路ＸＤ
０−ＸＤ５の電源ノードへは、電源トランジスタＰＧ０
およびＰＧ１を介して選択的に書込電圧ＶＷＧおよび読
出電圧ＶＲＧが与えられる。これらの電源トランジスタ
ＰＧ０、ＰＧ１は、それぞれ書込指示信号ＷＲＴおよび
読出指示信号ＲＥＤに従って選択的に導通状態へ駆動さ
れる。
て、図示しないアドレス信号に従って対応のワード船Ｗ
Ｌ０−ＷＬ５を選択状態へ駆動する行デコード回路ＸＤ
０−ＸＤ５が配置される。これらの行デコード回路ＸＤ
０−ＸＤ５の電源ノードへは、電源トランジスタＰＧ０
およびＰＧ１を介して選択的に書込電圧ＶＷＧおよび読
出電圧ＶＲＧが与えられる。これらの電源トランジスタ
ＰＧ０、ＰＧ１は、それぞれ書込指示信号ＷＲＴおよび
読出指示信号ＲＥＤに従って選択的に導通状態へ駆動さ
れる。
【００８４】書込電圧ＶＷＧは、消去動作時に選択ワー
ド線に印加される消去電圧を含み、読出電圧ＶＲＧは、
データが正確に書込／消去されたかを判定するためのベ
リファイ電圧を含む。
ド線に印加される消去電圧を含み、読出電圧ＶＲＧは、
データが正確に書込／消去されたかを判定するためのベ
リファイ電圧を含む。
【００８５】ビット線ＢＬ０−ＢＬ７およびＢＬｓに対
しては、読出選択信号／ＲＡ０−／ＲＡ７および／ＲＡ
ｓに従って導通する読出列選択ゲートＧ０−Ｇ７および
Ｇｓと書込列選択信号／ＷＡ０−／ＷＡ７および／ＷＡ
ｓに従ってそれぞれ選択的に導通する書込列選択ゲート
ＷＧ０−ＷＧ７およびＷＧｓが配置される。
しては、読出選択信号／ＲＡ０−／ＲＡ７および／ＲＡ
ｓに従って導通する読出列選択ゲートＧ０−Ｇ７および
Ｇｓと書込列選択信号／ＷＡ０−／ＷＡ７および／ＷＡ
ｓに従ってそれぞれ選択的に導通する書込列選択ゲート
ＷＧ０−ＷＧ７およびＷＧｓが配置される。
【００８６】読出列選択ゲートは、相補内部読出データ
線対ＶＲＤに結合され、書込列選択ゲートＷＧ０−ＷＧ
７およびＷＧｓは、相補内部書込データ線対ＶＷＤに結
合される。これらの読出列選択ゲートＧ０−Ｇ７および
Ｇｓは、隣接ビット線を相補内部読出データ線対の互い
に異なる読出データ線に結合し、書込列選択ゲートＷＧ
０−ＷＧ７およびＷＧｓは、隣接ビット線が互いに異な
る内部書込データ線に結合するように配置される。これ
は、メモリセル選択時において、隣接するビット線対に
おいて、一方がデータ線、他方が仮想ソース線として利
用されるため、ビット線の接続を切替える必要があるた
めである。
線対ＶＲＤに結合され、書込列選択ゲートＷＧ０−ＷＧ
７およびＷＧｓは、相補内部書込データ線対ＶＷＤに結
合される。これらの読出列選択ゲートＧ０−Ｇ７および
Ｇｓは、隣接ビット線を相補内部読出データ線対の互い
に異なる読出データ線に結合し、書込列選択ゲートＷＧ
０−ＷＧ７およびＷＧｓは、隣接ビット線が互いに異な
る内部書込データ線に結合するように配置される。これ
は、メモリセル選択時において、隣接するビット線対に
おいて、一方がデータ線、他方が仮想ソース線として利
用されるため、ビット線の接続を切替える必要があるた
めである。
【００８７】相補内部書込データ線対ＶＷＤはライト電
流スイッチ４に結合され、相補内部読出データ線対ＶＲ
Ｄは電流センス・増幅回路３に結合される。書込動作時
（プログラム動作時）においては、隣接ビット線の対が
同時に選択されてライト電流スイッチ４に結合される。
ライト電流スイッチ４は、選択メモリセルの右ビットお
よび左ビットのいずれをプログラムするかに応じて、こ
の相補内部書込データ線対へ与える電圧（接地電圧およ
びプログラム電圧）を設定する。電流センス・増幅回路
３も同様、選択メモリセルの右ビットおよび左ビットの
いずれを読み出すかに応じて、相補内部読出データ線対
ＶＲＤの一方へ読出電流／電圧を与え、他方へ接地電圧
を与える。
流スイッチ４に結合され、相補内部読出データ線対ＶＲ
Ｄは電流センス・増幅回路３に結合される。書込動作時
（プログラム動作時）においては、隣接ビット線の対が
同時に選択されてライト電流スイッチ４に結合される。
ライト電流スイッチ４は、選択メモリセルの右ビットお
よび左ビットのいずれをプログラムするかに応じて、こ
の相補内部書込データ線対へ与える電圧（接地電圧およ
びプログラム電圧）を設定する。電流センス・増幅回路
３も同様、選択メモリセルの右ビットおよび左ビットの
いずれを読み出すかに応じて、相補内部読出データ線対
ＶＲＤの一方へ読出電流／電圧を与え、他方へ接地電圧
を与える。
【００８８】ダミービット線ＤＢＬ０は、ダミー読出列
選択ゲートＴ０を介してダミーセルリード電流供給回路
１に結合される。ダミービット線ＤＢＬ０に対して設け
られるダミー書込列選択ゲートは非導通状態を維持す
る。図１においては、ダミー書込列選択ゲートＤＷ０を
ゲートおよびドレインがフローティング状態のように示
す。
選択ゲートＴ０を介してダミーセルリード電流供給回路
１に結合される。ダミービット線ＤＢＬ０に対して設け
られるダミー書込列選択ゲートは非導通状態を維持す
る。図１においては、ダミー書込列選択ゲートＤＷ０を
ゲートおよびドレインがフローティング状態のように示
す。
【００８９】ここで、メモリセルの消去方法としては、
この窒化膜の蓄積された電子を、コントロールゲートを
介して引抜く消去動作が想定される。この消去方法の場
合、１つのワード線に接続されるメモリセルが同時に消
去される。
この窒化膜の蓄積された電子を、コントロールゲートを
介して引抜く消去動作が想定される。この消去方法の場
合、１つのワード線に接続されるメモリセルが同時に消
去される。
【００９０】ダミービット線ＤＢＬ０およびＤＢＬ１の
間に配置されるダミーセルＤＭは、その右ビット領域Ｂ
ＴＲにＬレベルデータを格納する。すなわち、ダミービ
ット線ＤＢＬ０およびＤＢＬ１の間に配置されるダミー
セルＤＭは、消去状態を維持するため、プログラムのた
めにメモリセルに電流を流す必要がなく、ダミービット
線ＤＢＬ０がプログラム時においてフローティング状態
とされても何ら問題は生じない。非アクセスメモリセル
ＳＭＣは、データを記憶せず、したがって、ダミービッ
ト線ＤＢＬ０の電圧レベルをプログラム時にプログラム
電圧レベルに設定する必要がなく、従って、ダミービッ
ト線ＤＢＬ０がフローティング状態に維持されても、何
ら問題は生じない。
間に配置されるダミーセルＤＭは、その右ビット領域Ｂ
ＴＲにＬレベルデータを格納する。すなわち、ダミービ
ット線ＤＢＬ０およびＤＢＬ１の間に配置されるダミー
セルＤＭは、消去状態を維持するため、プログラムのた
めにメモリセルに電流を流す必要がなく、ダミービット
線ＤＢＬ０がプログラム時においてフローティング状態
とされても何ら問題は生じない。非アクセスメモリセル
ＳＭＣは、データを記憶せず、したがって、ダミービッ
ト線ＤＢＬ０の電圧レベルをプログラム時にプログラム
電圧レベルに設定する必要がなく、従って、ダミービッ
ト線ＤＢＬ０がフローティング状態に維持されても、何
ら問題は生じない。
【００９１】ダミービット線ＤＢＬ１は、ダミー読出列
選択ゲートＴ１を介して１／２電流発生回路２に結合さ
れ、またダミー書込列選択ゲートＤＷ１を介してダミー
ライト電流発生回路５に結合される。
選択ゲートＴ１を介して１／２電流発生回路２に結合さ
れ、またダミー書込列選択ゲートＤＷ１を介してダミー
ライト電流発生回路５に結合される。
【００９２】ダミービット線ＤＢＬ２は、ダミー読出列
選択ゲートＴ２を介してダミーセルリード電流供給回路
１に結合され、またダミー書込列選択ゲートＤＷ２を介
して接地電圧レベルに結合される。
選択ゲートＴ２を介してダミーセルリード電流供給回路
１に結合され、またダミー書込列選択ゲートＤＷ２を介
して接地電圧レベルに結合される。
【００９３】ダミー読出列選択ゲートＴ０−Ｔ２のゲー
トへは、ダミー読出選択信号／ＲＡＤが与えられ、ダミ
ー書込列選択ゲートＤＷ１およびＤＷ２のゲートへは、
ダミー書込列選択信号／ＷＡＤが与えられる。
トへは、ダミー読出選択信号／ＲＡＤが与えられ、ダミ
ー書込列選択ゲートＤＷ１およびＤＷ２のゲートへは、
ダミー書込列選択信号／ＷＡＤが与えられる。
【００９４】ダミーライト電流発生回路５は、ダミーセ
ルのプログラム時に、プログラム高電圧を生成する。こ
のダミーセルのプログラム時においては、ダミービット
線ＤＢＬ１にプログラム高電圧およびプログラム電流が
供給され、ダミービット線ＤＢＬ２が接地電圧レベルに
設定される。したがって、これらのダミービット線ＤＢ
Ｌ１およびＤＢＬ２の間のダミーセルＤＭにおいてワー
ド線がプログラム電圧レベルに駆動されている場合に
は、ダミービット線ＤＢＬ１からダミービット線ＤＢＬ
２に電流が流れ、その左ビット領域ＢＴＬに電子が注入
されて、プログラム状態となる。
ルのプログラム時に、プログラム高電圧を生成する。こ
のダミーセルのプログラム時においては、ダミービット
線ＤＢＬ１にプログラム高電圧およびプログラム電流が
供給され、ダミービット線ＤＢＬ２が接地電圧レベルに
設定される。したがって、これらのダミービット線ＤＢ
Ｌ１およびＤＢＬ２の間のダミーセルＤＭにおいてワー
ド線がプログラム電圧レベルに駆動されている場合に
は、ダミービット線ＤＢＬ１からダミービット線ＤＢＬ
２に電流が流れ、その左ビット領域ＢＴＬに電子が注入
されて、プログラム状態となる。
【００９５】ライト電流スイッチ回路４は、選択ノーマ
ルメモリセルの右ビットおよび左ビットのいずれのビッ
トをプログラム状態に設定するかに応じて、相補内部書
込データ線対ＶＷＤに対し、一方のデータ線にプログラ
ム高電圧／電流を供給し、他方のデータ線に接地電圧を
供給する。
ルメモリセルの右ビットおよび左ビットのいずれのビッ
トをプログラム状態に設定するかに応じて、相補内部書
込データ線対ＶＷＤに対し、一方のデータ線にプログラ
ム高電圧／電流を供給し、他方のデータ線に接地電圧を
供給する。
【００９６】データ読出時において、ダミーセルリード
電流供給回路１は、所定の大きさの定電流を供給する。
ダミービット線ＤＢＬ０およびＤＢＬ２に、ダミーセル
リード電流供給回路１からの電流が流れる。ダミーセル
ＤＭを介して、ダミービット線ＤＢＬ０およびＤＢＬ２
からダミービット線ＤＢＬ１に電流が流れる。したがっ
て、Ｈレベルデータを記憶するダミーセルを流れる電流
とＬレベルデータを記憶するダミーセルを流れる電流の
和が、ダミービット線ＤＢＬ１に流れる。
電流供給回路１は、所定の大きさの定電流を供給する。
ダミービット線ＤＢＬ０およびＤＢＬ２に、ダミーセル
リード電流供給回路１からの電流が流れる。ダミーセル
ＤＭを介して、ダミービット線ＤＢＬ０およびＤＢＬ２
からダミービット線ＤＢＬ１に電流が流れる。したがっ
て、Ｈレベルデータを記憶するダミーセルを流れる電流
とＬレベルデータを記憶するダミーセルを流れる電流の
和が、ダミービット線ＤＢＬ１に流れる。
【００９７】１／２電流発生回路２は、このＨレベルデ
ータおよびＬレベルデータを記憶するメモリセルそれぞ
れを流れる電流の１／２の大きさの電流を生成して電流
センス・増幅回路３へ与える。電流センス・増幅回路３
は、データ読出時、内部読出データ線に現われた選択メ
モリセルを流れる電流を１／２電流発生回路２からの電
流と比較し、その比較結果に応じて内部読出データＲＤ
を生成する。
ータおよびＬレベルデータを記憶するメモリセルそれぞ
れを流れる電流の１／２の大きさの電流を生成して電流
センス・増幅回路３へ与える。電流センス・増幅回路３
は、データ読出時、内部読出データ線に現われた選択メ
モリセルを流れる電流を１／２電流発生回路２からの電
流と比較し、その比較結果に応じて内部読出データＲＤ
を生成する。
【００９８】この電流センス・増幅回路３は、電流比較
を行なっており、電圧比較に比べて容量素子を充放電す
る必要がなく、高速で内部読出データＲＤを生成するこ
とができる。
を行なっており、電圧比較に比べて容量素子を充放電す
る必要がなく、高速で内部読出データＲＤを生成するこ
とができる。
【００９９】図２は、図１に示す不揮発性半導体記憶装
置の要部の構成をより具体的に示す図である。図２にお
いて、ダミーセルリード電流供給回路１は、基準電圧Ｖ
ｒｅｆをゲートに受けて、ダミービット線ＤＢＬ１およ
びＤＢＬ２へ、図示しないダミー読出列選択ゲートを介
して電流を供給するＮチャネルＭＯＳトランジスタ１７
ａおよび１７ｂを含む。ダミービット線ＤＢＬ０および
ＤＢＬ２は、それぞれダミーセルＤＭＬおよびＤＭＨを
介してダミービット線ＤＢＬ１に結合される。ダミーセ
ルＤＭＬは、Ｌレベルデータを格納し、ダミーセルＤＭ
Ｈは、Ｈレベルデータを格納する。このデータ読出時に
おいては、リバース方向でデータの読出が行なわれてい
る。
置の要部の構成をより具体的に示す図である。図２にお
いて、ダミーセルリード電流供給回路１は、基準電圧Ｖ
ｒｅｆをゲートに受けて、ダミービット線ＤＢＬ１およ
びＤＢＬ２へ、図示しないダミー読出列選択ゲートを介
して電流を供給するＮチャネルＭＯＳトランジスタ１７
ａおよび１７ｂを含む。ダミービット線ＤＢＬ０および
ＤＢＬ２は、それぞれダミーセルＤＭＬおよびＤＭＨを
介してダミービット線ＤＢＬ１に結合される。ダミーセ
ルＤＭＬは、Ｌレベルデータを格納し、ダミーセルＤＭ
Ｈは、Ｈレベルデータを格納する。このデータ読出時に
おいては、リバース方向でデータの読出が行なわれてい
る。
【０１００】基準電圧Ｖｒｅｆは、ダミービット線ＤＢ
Ｌ０およびＤＢＬ２の電圧振幅を制限するために与えら
れる。ノーマルセルが接続するビット線に対して電流を
供給する電流・センス増幅回路３においても、同様、ビ
ット線電圧振幅制限のために基準電圧Ｖｒｅｆが利用さ
れる。
Ｌ０およびＤＢＬ２の電圧振幅を制限するために与えら
れる。ノーマルセルが接続するビット線に対して電流を
供給する電流・センス増幅回路３においても、同様、ビ
ット線電圧振幅制限のために基準電圧Ｖｒｅｆが利用さ
れる。
【０１０１】１／２電流発生回路２は、ダミービット線
ＤＢＬ１を介して供給される電流を受けるＮチャネルＭ
ＯＳトランジスタ２０ａおよび２０ｂと、これらのＭＯ
Ｓトランジスタ２０ａおよび２０ｂとカレントミラー回
路を構成するＮチャネルＭＯＳトランジスタ２１と、Ｍ
ＯＳトランジスタ２１に電流を供給するＰチャネルＭＯ
Ｓトランジスタ２２と、ＭＯＳトランジスタ２２とカレ
ントミラー回路を構成し、電流をノードＮＤＣに供給す
るＰチャネルＭＯＳトランジスタ２３を含む。ＭＯＳト
ランジスタ２０ａ、２０ｂおよび２１は、そのサイズ
（チャネル幅とチャネル長との比）が等しく、電流駆動
力は同じである。
ＤＢＬ１を介して供給される電流を受けるＮチャネルＭ
ＯＳトランジスタ２０ａおよび２０ｂと、これらのＭＯ
Ｓトランジスタ２０ａおよび２０ｂとカレントミラー回
路を構成するＮチャネルＭＯＳトランジスタ２１と、Ｍ
ＯＳトランジスタ２１に電流を供給するＰチャネルＭＯ
Ｓトランジスタ２２と、ＭＯＳトランジスタ２２とカレ
ントミラー回路を構成し、電流をノードＮＤＣに供給す
るＰチャネルＭＯＳトランジスタ２３を含む。ＭＯＳト
ランジスタ２０ａ、２０ｂおよび２１は、そのサイズ
（チャネル幅とチャネル長との比）が等しく、電流駆動
力は同じである。
【０１０２】ＭＯＳトランジスタ２０ａおよび２０ｂ
は、セットノードにダミービット線ＤＢＬ１を介して供
給される電流を放電する。ＭＯＳトランジスタ２０ａお
よび２０ｂのドレインが、共通にＭＯＳトランジスタ２
１のゲートに結合されており、これらＭＯＳトランジス
タ２０ａおよび２０ｂを流れる電流の合計の１／２の大
きさの電流が、ＭＯＳトランジスタ２１を介して流れ
る。
は、セットノードにダミービット線ＤＢＬ１を介して供
給される電流を放電する。ＭＯＳトランジスタ２０ａお
よび２０ｂのドレインが、共通にＭＯＳトランジスタ２
１のゲートに結合されており、これらＭＯＳトランジス
タ２０ａおよび２０ｂを流れる電流の合計の１／２の大
きさの電流が、ＭＯＳトランジスタ２１を介して流れ
る。
【０１０３】このＭＯＳトランジスタ２１は、ＭＯＳト
ランジスタ２２から電流を供給されており、ＭＯＳトラ
ンジスタ２２および２３のサイズが同じであり、ノード
ＮＤＣへは、ダミービット線ＤＢＬ１を介して流れる電
流の１／２の大きさの電流が供給される。したがって、
ノードＮＤＣに対しては、この１／２電流発生回路２か
らＨレベルデータを記憶するダミーセルＤＭＨとＬレベ
ルデータを記憶するダミーセルＤＭＬを介して流れる電
流の合計の１／２の電流が流れる。
ランジスタ２２から電流を供給されており、ＭＯＳトラ
ンジスタ２２および２３のサイズが同じであり、ノード
ＮＤＣへは、ダミービット線ＤＢＬ１を介して流れる電
流の１／２の大きさの電流が供給される。したがって、
ノードＮＤＣに対しては、この１／２電流発生回路２か
らＨレベルデータを記憶するダミーセルＤＭＨとＬレベ
ルデータを記憶するダミーセルＤＭＬを介して流れる電
流の合計の１／２の電流が流れる。
【０１０４】なお、１／２電流発生回路２において、Ｍ
ＯＳトランジスタ２０ａおよび２０ｂが、ＭＯＳトラン
ジスタ２１とミラー比が１／２のカレントミラー回路を
構成している。ＭＯＳトランジスタ２０ａおよび２０ｂ
は１つのＭＯＳトランジスタ（チャネル幅が２倍）で置
換されてもよい。ミラー比が１／２のカレントミラー回
路が構成されればよい。
ＯＳトランジスタ２０ａおよび２０ｂが、ＭＯＳトラン
ジスタ２１とミラー比が１／２のカレントミラー回路を
構成している。ＭＯＳトランジスタ２０ａおよび２０ｂ
は１つのＭＯＳトランジスタ（チャネル幅が２倍）で置
換されてもよい。ミラー比が１／２のカレントミラー回
路が構成されればよい。
【０１０５】電流センス・増幅回路３は、一定の電流を
供給する定電流源１０と、定電流源１０からの電流を内
部読出データ線ＶＲＤａに供給するＮチャネルＭＯＳト
ランジスタ１１を含む。このＭＯＳトランジスタ１１の
ゲートには、基準電圧Ｖｒｅｆが与えられる。基準電圧
ＶｒｅｆをＭＯＳトランジスタ１１のゲートへ与えるこ
とにより、内部読出データ線ＶＲＤａから選択ビット線
ＢＬに供給される電流を制限し、かつこの選択ビット線
ＢＬの電圧レベルが上昇するのを防止する。
供給する定電流源１０と、定電流源１０からの電流を内
部読出データ線ＶＲＤａに供給するＮチャネルＭＯＳト
ランジスタ１１を含む。このＭＯＳトランジスタ１１の
ゲートには、基準電圧Ｖｒｅｆが与えられる。基準電圧
ＶｒｅｆをＭＯＳトランジスタ１１のゲートへ与えるこ
とにより、内部読出データ線ＶＲＤａから選択ビット線
ＢＬに供給される電流を制限し、かつこの選択ビット線
ＢＬの電圧レベルが上昇するのを防止する。
【０１０６】ビット線ＢＬと仮想ソース線ＶＳＬ（ビッ
ト線ＢＬ）の間にノーマルセルＭＣが接続される。ビッ
ト線ＢＬが、図示しない読出列選択ゲートを介して内部
読出データ線ＶＲＤａに接続され、仮想ソース線ＶＳＬ
が、図示しない読出列選択ゲートを介して内部読出デー
タ線ＶＲＤｂに接続される。内部読出データ線ＶＲＤａ
およびＶＲＤｂが図１に示す内部読出データ線対ＶＲＤ
を構成する。
ト線ＢＬ）の間にノーマルセルＭＣが接続される。ビッ
ト線ＢＬが、図示しない読出列選択ゲートを介して内部
読出データ線ＶＲＤａに接続され、仮想ソース線ＶＳＬ
が、図示しない読出列選択ゲートを介して内部読出デー
タ線ＶＲＤｂに接続される。内部読出データ線ＶＲＤａ
およびＶＲＤｂが図１に示す内部読出データ線対ＶＲＤ
を構成する。
【０１０７】ビット線ＢＬおよび仮想ソース線ＶＳＬと
内部読出データ線ＶＲＤａおよびＶＲＤｂの接続が、ノ
ーマルセルＭＣの右ビットおよび左ビットのいずれを読
出すかに応じて切換えられる。たとえば、列アドレス信
号の最下位ビットを用いて生成される右ビット／左ビッ
ト指示信号に基いて、その接続が切換えられる。図２に
おいては、図を簡略化するために、この右ビット／左ビ
ットに従って内部読出データ線ＶＲＤａおよびＶＲＤｂ
に対する接続を切換えるためのマルチプレクサの構成は
示していない。このようなマルチプレクサは、２つの並
列に接続されるＭＯＳトランジスタを用い、これらのＭ
ＯＳトランジスタの列へ右ビット／左ビット指示信号を
与えることにより、たとえば実現される。
内部読出データ線ＶＲＤａおよびＶＲＤｂの接続が、ノ
ーマルセルＭＣの右ビットおよび左ビットのいずれを読
出すかに応じて切換えられる。たとえば、列アドレス信
号の最下位ビットを用いて生成される右ビット／左ビッ
ト指示信号に基いて、その接続が切換えられる。図２に
おいては、図を簡略化するために、この右ビット／左ビ
ットに従って内部読出データ線ＶＲＤａおよびＶＲＤｂ
に対する接続を切換えるためのマルチプレクサの構成は
示していない。このようなマルチプレクサは、２つの並
列に接続されるＭＯＳトランジスタを用い、これらのＭ
ＯＳトランジスタの列へ右ビット／左ビット指示信号を
与えることにより、たとえば実現される。
【０１０８】電流センス・増幅回路３は、さらに、ノー
ドＮＤＡおよびＮＤＢを介して供給される電流を増幅し
て、内部ノードＮＤＡＡおよびＮＤＢＢをその増幅結果
に応じて駆動する電流増幅回路１２と、内部ノードＮＤ
ＡＡおよびＮＤＢＢをイコライズ指示信号ＥＱ２に従っ
てイコライズするＮチャネルＭＯＳトランジスタ１３
と、イコライズ指示信号ＥＱ１に従って内部ノードＮＤ
ＡＡおよびＮＤＢＢを接地電圧レベルにプリチャージす
るプリチャージ回路１４と、センス活性化指示信号／Ｓ
Ｅに従って内部ノードＮＤＡＡおよびＮＤＢＢの電位を
差動増幅する差動増幅回路１５を含む。
ドＮＤＡおよびＮＤＢを介して供給される電流を増幅し
て、内部ノードＮＤＡＡおよびＮＤＢＢをその増幅結果
に応じて駆動する電流増幅回路１２と、内部ノードＮＤ
ＡＡおよびＮＤＢＢをイコライズ指示信号ＥＱ２に従っ
てイコライズするＮチャネルＭＯＳトランジスタ１３
と、イコライズ指示信号ＥＱ１に従って内部ノードＮＤ
ＡＡおよびＮＤＢＢを接地電圧レベルにプリチャージす
るプリチャージ回路１４と、センス活性化指示信号／Ｓ
Ｅに従って内部ノードＮＤＡＡおよびＮＤＢＢの電位を
差動増幅する差動増幅回路１５を含む。
【０１０９】電流増幅回路１２は、ノードＮＤＡおよび
ＮＤＡＡの間に接続されかつそのゲートが内部ノードＮ
ＤＢＢに接続されるＰチャネルＭＯＳトランジスタ１２
ａと、ノードＮＤＢおよびＮＤＢＢの間に接続されかつ
そのゲートがノードＮＤＡＡに接続されるＰチャネルＭ
ＯＳトランジスタ１２ｂを含む。
ＮＤＡＡの間に接続されかつそのゲートが内部ノードＮ
ＤＢＢに接続されるＰチャネルＭＯＳトランジスタ１２
ａと、ノードＮＤＢおよびＮＤＢＢの間に接続されかつ
そのゲートがノードＮＤＡＡに接続されるＰチャネルＭ
ＯＳトランジスタ１２ｂを含む。
【０１１０】プリチャージ回路１４は、イコライズ指示
信号ＥＱ１の活性化時導通し、内部ノードＮＤＡＡおよ
びＮＤＢＢにそれぞれ接地電圧を伝達するＮチャネルＭ
ＯＳトランジスタ１４ａおよび１４ｂを含む。
信号ＥＱ１の活性化時導通し、内部ノードＮＤＡＡおよ
びＮＤＢＢにそれぞれ接地電圧を伝達するＮチャネルＭ
ＯＳトランジスタ１４ａおよび１４ｂを含む。
【０１１１】差動増幅回路１５は、基準電圧ＶＲＥＦを
ゲートに受けて電源ノードから一定の電流を供給するＰ
チャネルＭＯＳトランジスタ１５ａと、センス活性化指
示信号／ＳＥの活性化時導通し、ＭＯＳトランジスタ１
５ａからの電流を伝達するＰチャネルＭＯＳトランジス
タ１５ｂと、ＭＯＳトランジスタ１５ｂと内部ノードＮ
ＤＡＡの間に接続されかつそのゲートが内部ノードＮＤ
ＢＢに接続されるＰチャネルＭＯＳトランジスタ１５ｃ
と、ＭＯＳトランジスタ１５ｂと内部ノードＮＤＢＢの
間に接続されかつそのゲートが内部ノードＮＤＡＡに接
続されるＰチャネルＭＯＳトランジスタ１５ｄを含む。
ゲートに受けて電源ノードから一定の電流を供給するＰ
チャネルＭＯＳトランジスタ１５ａと、センス活性化指
示信号／ＳＥの活性化時導通し、ＭＯＳトランジスタ１
５ａからの電流を伝達するＰチャネルＭＯＳトランジス
タ１５ｂと、ＭＯＳトランジスタ１５ｂと内部ノードＮ
ＤＡＡの間に接続されかつそのゲートが内部ノードＮＤ
ＢＢに接続されるＰチャネルＭＯＳトランジスタ１５ｃ
と、ＭＯＳトランジスタ１５ｂと内部ノードＮＤＢＢの
間に接続されかつそのゲートが内部ノードＮＤＡＡに接
続されるＰチャネルＭＯＳトランジスタ１５ｄを含む。
【０１１２】この差動増幅回路１５は、活性化時、内部
ノードＮＤＡＡおよびＮＤＢＢの高電位の内部ノードの
電位を電源電圧レベルに上昇させる。低電位の内部ノー
ドは、電流増幅回路１２により、その電位レベルが駆動
される。
ノードＮＤＡＡおよびＮＤＢＢの高電位の内部ノードの
電位を電源電圧レベルに上昇させる。低電位の内部ノー
ドは、電流増幅回路１２により、その電位レベルが駆動
される。
【０１１３】電源増幅回路１２に含まれるＭＯＳトラン
ジスタ１２ａおよび１２ｂは、ローＶｔｈトランジスタ
であり、そのしきい値電圧の絶対値は十分小さくされ
る。ノードＮＤＢは、ノードＮＤＣに、ワード線選択イ
ネーブル信号ＷＬＥに応答して導通するＮチャネルＭＯ
Ｓトランジスタ１８を介して接続される。ワード線選択
イネーブル信号ＷＬＥに応答して、行選択回路の出力信
号が活性化されて、選択ワード線の電圧レベルが所定電
圧レベルに駆動される。
ジスタ１２ａおよび１２ｂは、ローＶｔｈトランジスタ
であり、そのしきい値電圧の絶対値は十分小さくされ
る。ノードＮＤＢは、ノードＮＤＣに、ワード線選択イ
ネーブル信号ＷＬＥに応答して導通するＮチャネルＭＯ
Ｓトランジスタ１８を介して接続される。ワード線選択
イネーブル信号ＷＬＥに応答して、行選択回路の出力信
号が活性化されて、選択ワード線の電圧レベルが所定電
圧レベルに駆動される。
【０１１４】このＭＯＳトランジスタ１８は、ノードＮ
ＤＡおよびＮＤＢに、ほぼ同一のタイミングで電流が流
入するのを実現するために設けられる。しかしながら、
図１に示すように、ダミーセルＤＭＬおよびＤＭＨが、
ノーマルセルＭＣと同一アレイ内に配置され、これらの
ダミーセルＤＭＨおよびＤＭＬが、ワード線ＷＬの選択
状態への駆動に応答して選択されて電流を流す場合に
は、このＭＯＳトランジスタ１８は特に、設けられなく
てもよい。
ＤＡおよびＮＤＢに、ほぼ同一のタイミングで電流が流
入するのを実現するために設けられる。しかしながら、
図１に示すように、ダミーセルＤＭＬおよびＤＭＨが、
ノーマルセルＭＣと同一アレイ内に配置され、これらの
ダミーセルＤＭＨおよびＤＭＬが、ワード線ＷＬの選択
状態への駆動に応答して選択されて電流を流す場合に
は、このＭＯＳトランジスタ１８は特に、設けられなく
てもよい。
【０１１５】電流センス・増幅回路３は、さらに、ラッ
チセンスイネーブル信号ＬＳに応答して内部ノードＮＤ
ＡＡおよびＮＤＢＢをラッチ型センスアンプ１７から分
離する分離ゲート１６を含む。ラッチ型センスアンプ１
７は、その構成は後に説明するが、交差結合されるＰチ
ャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラ
ンジスタを含む。このラッチ型センスアンプ１７は、分
離ゲート１６が非導通状態となると活性化されて、いわ
ゆる「電荷閉込め方式」でセンス動作を行ない、増幅し
た信号をラッチして内部読出データＲＤを生成する。
チセンスイネーブル信号ＬＳに応答して内部ノードＮＤ
ＡＡおよびＮＤＢＢをラッチ型センスアンプ１７から分
離する分離ゲート１６を含む。ラッチ型センスアンプ１
７は、その構成は後に説明するが、交差結合されるＰチ
ャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラ
ンジスタを含む。このラッチ型センスアンプ１７は、分
離ゲート１６が非導通状態となると活性化されて、いわ
ゆる「電荷閉込め方式」でセンス動作を行ない、増幅し
た信号をラッチして内部読出データＲＤを生成する。
【０１１６】図３は、図２に示す不揮発性半導体記憶装
置の動作を示すタイミング図である。以下、図３を参照
して、図２に示す不揮発性半導体記憶装置の動作につい
て説明する。
置の動作を示すタイミング図である。以下、図３を参照
して、図２に示す不揮発性半導体記憶装置の動作につい
て説明する。
【０１１７】スタンバイ状態時においてはイコライズ指
示信号ＥＱ１およびＥＱ２はＨレベルであり、またラッ
チセンスイネーブル信号ＬＳもＨレベルである。内部ノ
ードＮＤＡＡおよびＮＤＢＢはともに接地電圧レベルで
ある。ノードＮＤＡおよびＮＤＢはともに接地電圧レベ
ルであるため、電流増幅回路１２におけるＭＯＳトラン
ジスタ１２ａおよび１２ｂは非導通状態にある。
示信号ＥＱ１およびＥＱ２はＨレベルであり、またラッ
チセンスイネーブル信号ＬＳもＨレベルである。内部ノ
ードＮＤＡＡおよびＮＤＢＢはともに接地電圧レベルで
ある。ノードＮＤＡおよびＮＤＢはともに接地電圧レベ
ルであるため、電流増幅回路１２におけるＭＯＳトラン
ジスタ１２ａおよび１２ｂは非導通状態にある。
【０１１８】時刻Ｔ１においてワード線ＷＬが選択され
て、その電圧レベルが上昇する。また、列選択信号に従
って選択列に対応するビット線ＢＬが選択されまたダミ
ービット線ＤＢＬ０およびＤＢＬ２も選択されてこれら
のビット線ＢＬおよびＤＢＬ０およびＤＢＬ２に電流が
供給される。この電流供給に従って、ビット線ＢＬ、Ｄ
ＢＬ０およびＤＢＬ２の電圧レベルが上昇し、最大、基
準電圧Ｖｒｅｆ−Ｖｔｈのレベルに到達する。ここで、
Ｖｔｈは、基準電圧Ｖｒｅｆをゲートに受けるトランジ
スタ１１のしきい値電圧を示す。この状態においても、
イコライズ指示信号ＥＱ１およびＥＱ２はともにＨレベ
ルであり、ＭＯＳトランジスタ１３、１４ａおよび１４
ｂは導通状態にあり、内部ノードＮＤＡＡおよびＮＤＢ
Ｂは接地電圧レベルに維持される。
て、その電圧レベルが上昇する。また、列選択信号に従
って選択列に対応するビット線ＢＬが選択されまたダミ
ービット線ＤＢＬ０およびＤＢＬ２も選択されてこれら
のビット線ＢＬおよびＤＢＬ０およびＤＢＬ２に電流が
供給される。この電流供給に従って、ビット線ＢＬ、Ｄ
ＢＬ０およびＤＢＬ２の電圧レベルが上昇し、最大、基
準電圧Ｖｒｅｆ−Ｖｔｈのレベルに到達する。ここで、
Ｖｔｈは、基準電圧Ｖｒｅｆをゲートに受けるトランジ
スタ１１のしきい値電圧を示す。この状態においても、
イコライズ指示信号ＥＱ１およびＥＱ２はともにＨレベ
ルであり、ＭＯＳトランジスタ１３、１４ａおよび１４
ｂは導通状態にあり、内部ノードＮＤＡＡおよびＮＤＢ
Ｂは接地電圧レベルに維持される。
【０１１９】ワード線ＷＬが選択状態へ駆動されると、
ノーマルセルＭＣから仮想ソース線ＶＳＬを介して内部
読出データ線ＶＲＤｂにその記憶データに応じた電流が
流れ、ノードＮＤＡの電圧レベルが上昇する。また、仮
想ビット線ＤＢＬ１には、ダミーセルＤＭＨおよびＤＭ
Ｌを流れる電流の合計電流が流れる。
ノーマルセルＭＣから仮想ソース線ＶＳＬを介して内部
読出データ線ＶＲＤｂにその記憶データに応じた電流が
流れ、ノードＮＤＡの電圧レベルが上昇する。また、仮
想ビット線ＤＢＬ１には、ダミーセルＤＭＨおよびＤＭ
Ｌを流れる電流の合計電流が流れる。
【０１２０】１／２電流発生回路２において、ＭＯＳト
ランジスタ２０ａおよび２０ｂを流れる電流の１／２の
大きさの電流が、ＭＯＳトランジスタ２１、２２および
２３により生成されてノードＮＤＣに供給される。ワー
ド線選択イネーブル信号ＷＬＥは選択状態にあるため、
また、ノードＮＤＢへ１／２電流発生回路２からの電流
が供給されて、その電位レベルが上昇する。ＭＯＳトラ
ンジスタ１２ａおよび１２ｂがともに導通し、また、内
部ノードＮＤＡＡおよびＮＤＢＢが接地電圧レベルに維
持されるため、ＭＯＳトランジスタ１２ａおよび１２ｂ
の駆動電流は異なるものの、ノードＮＤＡおよびＮＤＢ
の電圧レベルは、同一電圧レベルに維持される。
ランジスタ２０ａおよび２０ｂを流れる電流の１／２の
大きさの電流が、ＭＯＳトランジスタ２１、２２および
２３により生成されてノードＮＤＣに供給される。ワー
ド線選択イネーブル信号ＷＬＥは選択状態にあるため、
また、ノードＮＤＢへ１／２電流発生回路２からの電流
が供給されて、その電位レベルが上昇する。ＭＯＳトラ
ンジスタ１２ａおよび１２ｂがともに導通し、また、内
部ノードＮＤＡＡおよびＮＤＢＢが接地電圧レベルに維
持されるため、ＭＯＳトランジスタ１２ａおよび１２ｂ
の駆動電流は異なるものの、ノードＮＤＡおよびＮＤＢ
の電圧レベルは、同一電圧レベルに維持される。
【０１２１】時刻Ｔ２においてイコライズ指示信号ＥＱ
１がＬレベルとなり、プリチャージ回路１４が非活性化
される。一方、イコライズ指示信号ＥＱ２はＨレベルを
維持し、イコライズ用のＭＯＳトランジスタ１３は導通
状態を維持する。したがって内部ノードＮＤＡＡおよび
ＮＤＢＢは、ノードＮＤＡおよびＮＤＢから供給される
電流に従って同じ速度でその電圧レベルが上昇する。一
方、ノードＮＤＡおよびＮＤＢは、その供給電流が異な
り、また電流増幅回路１２の駆動電流が内部ノードＮＤ
ＡＡおよびＮＤＢＢに分流される。
１がＬレベルとなり、プリチャージ回路１４が非活性化
される。一方、イコライズ指示信号ＥＱ２はＨレベルを
維持し、イコライズ用のＭＯＳトランジスタ１３は導通
状態を維持する。したがって内部ノードＮＤＡＡおよび
ＮＤＢＢは、ノードＮＤＡおよびＮＤＢから供給される
電流に従って同じ速度でその電圧レベルが上昇する。一
方、ノードＮＤＡおよびＮＤＢは、その供給電流が異な
り、また電流増幅回路１２の駆動電流が内部ノードＮＤ
ＡＡおよびＮＤＢＢに分流される。
【０１２２】ＭＯＳトランジスタ１２ａおよび１２ｂ
は、イコライズトランジスタ１３によりドレイン電圧が
同じであるものの、ノードＮＤＡおよびＮＤＢがソース
として機能するため、ゲート／ソース間電圧が異なり、
これらのＭＯＳトランジスタ１２ａおよび１２ｂの駆動
電流が異なり、ノードＮＤＡおよびＮＤＢにおいては、
まだ、ノーマルセルＭＣの記憶データに応じて電圧差は
生じない。ノードＮＤＡおよびＮＤＢは、供給電流に従
って、それぞれの電圧レベルが上昇する。
は、イコライズトランジスタ１３によりドレイン電圧が
同じであるものの、ノードＮＤＡおよびＮＤＢがソース
として機能するため、ゲート／ソース間電圧が異なり、
これらのＭＯＳトランジスタ１２ａおよび１２ｂの駆動
電流が異なり、ノードＮＤＡおよびＮＤＢにおいては、
まだ、ノーマルセルＭＣの記憶データに応じて電圧差は
生じない。ノードＮＤＡおよびＮＤＢは、供給電流に従
って、それぞれの電圧レベルが上昇する。
【０１２３】時刻Ｔ３においてイコライズ指示信号ＥＱ
２をＬレベルに設定し、イコライズ用ＭＯＳトランジス
タ１３を非導通状態に設定する。内部ノードＮＤＡＡお
よびＮＤＢＢは、その電圧レベルが少し上昇しており、
電流増幅回路１２のＭＯＳトランジスタ１２ａおよび１
２ｂは、ノードＮＤＡおよびＮＤＢに供給される電流に
従ってその電圧レベルが変化する。
２をＬレベルに設定し、イコライズ用ＭＯＳトランジス
タ１３を非導通状態に設定する。内部ノードＮＤＡＡお
よびＮＤＢＢは、その電圧レベルが少し上昇しており、
電流増幅回路１２のＭＯＳトランジスタ１２ａおよび１
２ｂは、ノードＮＤＡおよびＮＤＢに供給される電流に
従ってその電圧レベルが変化する。
【０１２４】例えば、ノードＮＤＡに供給される電流
が、ノードＮＤＢに供給される電流よりも少ない場合に
は、内部ノードＮＤＡＡの電圧レベルは、内部ノードＮ
ＤＢＢよりも低くなり、ＭＯＳトランジスタ１２ｂのコ
ンダクタンスがＭＯＳトランジスタ１２ａのコンダクタ
ンスより大きくなり、内部ノードＮＤＢＢの電圧レベル
が上昇し、応じてＭＯＳトランジスタ１２ａのコンダク
タンスが低下する。このフィードバック動作により、Ｍ
ＯＳトランジスタ１２ａおよび１２ｂの駆動電流がノー
ドＮＤＡおよびＮＤＢに供給される電流に応じて変化
し、内部ノードＮＤＡＡおよびＮＤＢＢの間に大きな電
圧差が生じる。
が、ノードＮＤＢに供給される電流よりも少ない場合に
は、内部ノードＮＤＡＡの電圧レベルは、内部ノードＮ
ＤＢＢよりも低くなり、ＭＯＳトランジスタ１２ｂのコ
ンダクタンスがＭＯＳトランジスタ１２ａのコンダクタ
ンスより大きくなり、内部ノードＮＤＢＢの電圧レベル
が上昇し、応じてＭＯＳトランジスタ１２ａのコンダク
タンスが低下する。このフィードバック動作により、Ｍ
ＯＳトランジスタ１２ａおよび１２ｂの駆動電流がノー
ドＮＤＡおよびＮＤＢに供給される電流に応じて変化
し、内部ノードＮＤＡＡおよびＮＤＢＢの間に大きな電
圧差が生じる。
【０１２５】時刻Ｔ４において、センス活性化指示信号
／ＳＥをＬレベルに立下げ、差動増幅回路１５を活性化
する。応じて、ＭＯＳトランジスタ１５ｃおよび１５ｄ
により、内部ノードＮＤＡＡおよびＮＤＢＢの高電位の
内部ノードの電圧レベルが、電源電圧レベルにまで駆動
される。このセンス増幅回路１５の駆動電流は、基準電
圧ＶＲＥＦにより決定されており、そのセンス速度を比
較的遅くすることにより、内部ノードＮＤＡＡおよびＮ
ＤＢＢに生じた微小電位差を、安定にかつ正確に差動増
幅することができる。
／ＳＥをＬレベルに立下げ、差動増幅回路１５を活性化
する。応じて、ＭＯＳトランジスタ１５ｃおよび１５ｄ
により、内部ノードＮＤＡＡおよびＮＤＢＢの高電位の
内部ノードの電圧レベルが、電源電圧レベルにまで駆動
される。このセンス増幅回路１５の駆動電流は、基準電
圧ＶＲＥＦにより決定されており、そのセンス速度を比
較的遅くすることにより、内部ノードＮＤＡＡおよびＮ
ＤＢＢに生じた微小電位差を、安定にかつ正確に差動増
幅することができる。
【０１２６】また、イコライズ指示信号ＥＱ１が活性化
されて、所定時間経過後に、イコライズ指示信号ＥＱ２
を非活性化しているのは、内部ノードＮＤＡＡおよびＮ
ＤＢＢの電圧レベルを上昇させ、この電流増幅回路１２
のＭＯＳトランジスタ１２ａおよび１２ｂに、正確に、
供給電流に従って内部ノードの電位レベルを設定させる
ためである。たとえば、内部ノードＮＤＡＡおよびＮＤ
ＢＢがともに接地電圧レベルのときに、ノードＮＤＡお
よびＮＤＢからの駆動電流に従って電流増幅回路１２が
動作を行なった場合、内部ノードＮＤＡＡおよびＮＤＢ
Ｂの電圧レベルが、初期突入電流により、誤った状態に
設定される可能性がある。
されて、所定時間経過後に、イコライズ指示信号ＥＱ２
を非活性化しているのは、内部ノードＮＤＡＡおよびＮ
ＤＢＢの電圧レベルを上昇させ、この電流増幅回路１２
のＭＯＳトランジスタ１２ａおよび１２ｂに、正確に、
供給電流に従って内部ノードの電位レベルを設定させる
ためである。たとえば、内部ノードＮＤＡＡおよびＮＤ
ＢＢがともに接地電圧レベルのときに、ノードＮＤＡお
よびＮＤＢからの駆動電流に従って電流増幅回路１２が
動作を行なった場合、内部ノードＮＤＡＡおよびＮＤＢ
Ｂの電圧レベルが、初期突入電流により、誤った状態に
設定される可能性がある。
【０１２７】時刻Ｔ５において、内部ノードＮＤＡＡお
よびＮＤＢＢの電位差が十分に拡大されると、ラッチセ
ンスイネーブル信号ＬＳをＬレベルに駆動し、分離ゲー
ト１６を非導通状態とし、ラッチ型センスアンプ１７を
内部ノードＮＤＡＡおよびＮＤＢＢから分離する。この
ラッチセンスイネーブル信号ＬＳの立下りに応答して、
ラッチ型センスアンプ１７がまた活性化され、内部ノー
ドＮＤＡＡおよびＮＤＢＢから供給された電荷に従って
充電された内部ノードの電圧レベルにしたがってセン
ス、増幅およびラッチ動作を行なって内部読出データＲ
Ｄを生成する。
よびＮＤＢＢの電位差が十分に拡大されると、ラッチセ
ンスイネーブル信号ＬＳをＬレベルに駆動し、分離ゲー
ト１６を非導通状態とし、ラッチ型センスアンプ１７を
内部ノードＮＤＡＡおよびＮＤＢＢから分離する。この
ラッチセンスイネーブル信号ＬＳの立下りに応答して、
ラッチ型センスアンプ１７がまた活性化され、内部ノー
ドＮＤＡＡおよびＮＤＢＢから供給された電荷に従って
充電された内部ノードの電圧レベルにしたがってセン
ス、増幅およびラッチ動作を行なって内部読出データＲ
Ｄを生成する。
【０１２８】内部読出データ生成期間中においても、内
部ノードＮＤＡおよびＮＤＢには電流が供給される。ノ
ードＮＤＡの電圧レベルは、基準電圧Ｖｒｅｆにより、
その上限が決定される。一方、ノードＮＤＢに対して
は、１／２電流発生回路２からの電流に従ってその電圧
レベルが上昇する。したがって、このワード線イネーブ
ル信号ＷＥＬＥに代えて、ＭＯＳトランジスタ１８のゲ
ートへ基準電圧Ｖｒｅｆが与えられてもよく、また、こ
の１／２電流発生回路２においてＭＯＳトランジスタ２
３と直列に、基準電圧Ｖｒｅｆをゲートに受けるＮチャ
ネルＭＯＳトランジスタが設けられていてもよい。
部ノードＮＤＡおよびＮＤＢには電流が供給される。ノ
ードＮＤＡの電圧レベルは、基準電圧Ｖｒｅｆにより、
その上限が決定される。一方、ノードＮＤＢに対して
は、１／２電流発生回路２からの電流に従ってその電圧
レベルが上昇する。したがって、このワード線イネーブ
ル信号ＷＥＬＥに代えて、ＭＯＳトランジスタ１８のゲ
ートへ基準電圧Ｖｒｅｆが与えられてもよく、また、こ
の１／２電流発生回路２においてＭＯＳトランジスタ２
３と直列に、基準電圧Ｖｒｅｆをゲートに受けるＮチャ
ネルＭＯＳトランジスタが設けられていてもよい。
【０１２９】ノードＮＤＡおよびＮＤＢの電圧レベルが
上昇しても、内部ノードの電圧レベルよりも高くなる
と、電流増幅回路１２においてＭＯＳトランジスタ１２
ａおよび１２ｂが非導通状態となり、内部ノードＮＤＡ
ＡおよびＮＤＢＢの電圧レベルに対して悪影響は及ぼさ
ない。
上昇しても、内部ノードの電圧レベルよりも高くなる
と、電流増幅回路１２においてＭＯＳトランジスタ１２
ａおよび１２ｂが非導通状態となり、内部ノードＮＤＡ
ＡおよびＮＤＢＢの電圧レベルに対して悪影響は及ぼさ
ない。
【０１３０】選択ノーマルセルＭＣが消去状態にあり、
１／２電流発生回路２が供給する電流よりも大きな電流
を供給する場合、ノードＮＤＡの電圧レベルの上限は基
準電圧Ｖｒｅｆにより決定されるため、センス期間が長
くなると、ノードＮＤＢの電圧レベルが、１／２電流発
生回路２からの供給電流により、ノードＮＤＡよりも高
くなることが考えられる。しかしながら、このような場
合において、内部ノードＮＤＡＡがこの場合において
は、電源電圧レベルに駆動されており、ＭＯＳトランジ
スタ１２ｂが非導通状態とされるため、内部ノードＮＤ
ＡＡおよびＮＤＢＢの電圧レベルに対しては、このよう
な電圧レベルの反転は、何ら影響を及ぼすことはなく、
ラッチセンスイネーブル信号ＬＳに従って、正確に、こ
れらの駆動電流差に対応する内部読出データＲＤを生成
することができる。
１／２電流発生回路２が供給する電流よりも大きな電流
を供給する場合、ノードＮＤＡの電圧レベルの上限は基
準電圧Ｖｒｅｆにより決定されるため、センス期間が長
くなると、ノードＮＤＢの電圧レベルが、１／２電流発
生回路２からの供給電流により、ノードＮＤＡよりも高
くなることが考えられる。しかしながら、このような場
合において、内部ノードＮＤＡＡがこの場合において
は、電源電圧レベルに駆動されており、ＭＯＳトランジ
スタ１２ｂが非導通状態とされるため、内部ノードＮＤ
ＡＡおよびＮＤＢＢの電圧レベルに対しては、このよう
な電圧レベルの反転は、何ら影響を及ぼすことはなく、
ラッチセンスイネーブル信号ＬＳに従って、正確に、こ
れらの駆動電流差に対応する内部読出データＲＤを生成
することができる。
【０１３１】内部読出データＲＤは、電源電圧レベルと
接地電圧レベルの相補データであり、図示しない出力回
路においてバッファ処理されて外部読出データが生成さ
れる。
接地電圧レベルの相補データであり、図示しない出力回
路においてバッファ処理されて外部読出データが生成さ
れる。
【０１３２】これらの一連の動作が完了すると、ラッチ
型センスアンプ１７が非活性化され、また選択ワード線
が非選択状態へ駆動される。これにより、内部ノードＮ
ＤＡＡおよびＮＤＢＢは、プリチャージ回路１４および
イコライズ用のＭＯＳトランジスタ１３により接地電圧
レベルに駆動され、またノードＮＤＡおよびＮＤＢが、
この電流増幅回路１２を介して、接地電圧レベルに初期
化される。
型センスアンプ１７が非活性化され、また選択ワード線
が非選択状態へ駆動される。これにより、内部ノードＮ
ＤＡＡおよびＮＤＢＢは、プリチャージ回路１４および
イコライズ用のＭＯＳトランジスタ１３により接地電圧
レベルに駆動され、またノードＮＤＡおよびＮＤＢが、
この電流増幅回路１２を介して、接地電圧レベルに初期
化される。
【０１３３】また、列選択信号が非活性化されると、内
部読出データ線ＶＲＤａおよびＶＲＤｂは、ビット線Ｂ
Ｌおよび仮想ソース線ＶＳＬから分離される。ダミービ
ット線ＤＢＬ１が、ダミーセルＤＭＨおよびＤＭから、
図示しない読出列選択ゲートにより分離され、電流が流
れないため、１／２電流発生回路２からノードＮＤＣへ
の供給電流は遮断される。
部読出データ線ＶＲＤａおよびＶＲＤｂは、ビット線Ｂ
Ｌおよび仮想ソース線ＶＳＬから分離される。ダミービ
ット線ＤＢＬ１が、ダミーセルＤＭＨおよびＤＭから、
図示しない読出列選択ゲートにより分離され、電流が流
れないため、１／２電流発生回路２からノードＮＤＣへ
の供給電流は遮断される。
【０１３４】図４は、図２に示すラッチ型センスアンプ
１７の構成の一例を示す図である。図４において、ラッ
チ型センスアンプ１７は、電源ノードに結合され、かつ
ゲートに基準電圧ＶＲＥＦ１を受けるＰチャネルＭＯＳ
トランジスタ１７ａと、ＭＯＳトランジスタ１７ａと直
列に接続され、かつゲートに補のラッチセンスイネーブ
ル信号／ＬＳを受けるＰチャネルＭＯＳトランジスタ１
７ｂと、ゲートおよびドレインが交差結合されるＰチャ
ネルＭＯＳトランジスタ１７ｃおよび１７ｄと、ゲート
およびドレインが交差結合されるＮチャネルＭＯＳトラ
ンジスタ１７ｅおよび１７ｆと、補のラッチセンスイネ
ーブル信号／ＬＳがＬレベルのときに活性化され、内部
ノードＮＤＤＡおよびＮＤＤＢの電圧レベルを反転して
内部読出データビットＺＲＤｉおよびＲＤｉを生成する
トライステートインバータバッファ１７ｇおよび１７ｈ
を含む。
１７の構成の一例を示す図である。図４において、ラッ
チ型センスアンプ１７は、電源ノードに結合され、かつ
ゲートに基準電圧ＶＲＥＦ１を受けるＰチャネルＭＯＳ
トランジスタ１７ａと、ＭＯＳトランジスタ１７ａと直
列に接続され、かつゲートに補のラッチセンスイネーブ
ル信号／ＬＳを受けるＰチャネルＭＯＳトランジスタ１
７ｂと、ゲートおよびドレインが交差結合されるＰチャ
ネルＭＯＳトランジスタ１７ｃおよび１７ｄと、ゲート
およびドレインが交差結合されるＮチャネルＭＯＳトラ
ンジスタ１７ｅおよび１７ｆと、補のラッチセンスイネ
ーブル信号／ＬＳがＬレベルのときに活性化され、内部
ノードＮＤＤＡおよびＮＤＤＢの電圧レベルを反転して
内部読出データビットＺＲＤｉおよびＲＤｉを生成する
トライステートインバータバッファ１７ｇおよび１７ｈ
を含む。
【０１３５】ＭＯＳトランジスタ１７ｃおよび１７ｅは
ドレインがノードＮＤＤＡに接続されゲートがノードＮ
ＤＤＢに接続される。ＭＯＳトランジスタ１７ｆおよび
１７ｄは、ゲートがノードＮＤＤＡに接続され、かつド
レインがノードＮＤＤＢに接続される。
ドレインがノードＮＤＤＡに接続されゲートがノードＮ
ＤＤＢに接続される。ＭＯＳトランジスタ１７ｆおよび
１７ｄは、ゲートがノードＮＤＤＡに接続され、かつド
レインがノードＮＤＤＢに接続される。
【０１３６】この図４に示すラッチ型センスアンプ１７
の構成においては、ラッチセンスイネーブル信号ＬＳが
Ｈレベルのときには分離ゲート１６が導通状態にあり、
ノードＮＤＤＡおよびＮＤＤＢは、それぞれ内部ノード
ＮＤＡＡおよびＮＤＢＢに電気的に接続される。したが
って、これらの内部ノードＮＤＤＡおよびＮＤＤＢは、
接地電圧レベルにプリチャージされる。ラッチセンスイ
ネーブル信号ＬＳがＨレベルのときには、ＭＯＳトラン
ジスタ１７ｂは非導通状態であり、またトライステート
インバータバッファ１７ｇおよび１７ｈは非活性状態に
ある。内部読出データビットＺＲＤｉおよびＲＤｉは、
図示しないプルアップ抵抗またはプリチャージ回路によ
り、電源電圧レベルに維持される。
の構成においては、ラッチセンスイネーブル信号ＬＳが
Ｈレベルのときには分離ゲート１６が導通状態にあり、
ノードＮＤＤＡおよびＮＤＤＢは、それぞれ内部ノード
ＮＤＡＡおよびＮＤＢＢに電気的に接続される。したが
って、これらの内部ノードＮＤＤＡおよびＮＤＤＢは、
接地電圧レベルにプリチャージされる。ラッチセンスイ
ネーブル信号ＬＳがＨレベルのときには、ＭＯＳトラン
ジスタ１７ｂは非導通状態であり、またトライステート
インバータバッファ１７ｇおよび１７ｈは非活性状態に
ある。内部読出データビットＺＲＤｉおよびＲＤｉは、
図示しないプルアップ抵抗またはプリチャージ回路によ
り、電源電圧レベルに維持される。
【０１３７】ラッチセンスイネーブル信号ＬＳがＬレベ
ルとなると、分離ゲート１６が非導通状態となり、ノー
ドＮＤＤＡおよびＮＤＤＢに、ノードＮＤＡＡおよびＮ
ＤＢＢから伝達された電荷が閉じ込められる。このラッ
チセンスイネーブル信号ＬＳがＬレベルとなると、ＭＯ
Ｓトランジスタ１７ｂが導通し、ＭＯＳトランジスタ１
７ｃ−１７ｆによるセンスアンプが活性化されて、内部
ノードＮＤＤＡおよびＮＤＤＢの電圧レベルを差動増幅
しかつラッチする。
ルとなると、分離ゲート１６が非導通状態となり、ノー
ドＮＤＤＡおよびＮＤＤＢに、ノードＮＤＡＡおよびＮ
ＤＢＢから伝達された電荷が閉じ込められる。このラッ
チセンスイネーブル信号ＬＳがＬレベルとなると、ＭＯ
Ｓトランジスタ１７ｂが導通し、ＭＯＳトランジスタ１
７ｃ−１７ｆによるセンスアンプが活性化されて、内部
ノードＮＤＤＡおよびＮＤＤＢの電圧レベルを差動増幅
しかつラッチする。
【０１３８】また、ラッチセンスイネーブル信号ＬＳが
Ｌレベルとなると、トライステートインバータバッファ
１７ｇおよび１７ｈが活性化され、この内部ノードＮＤ
ＤＡおよびＮＤＤＢの電圧レベルに従って内部読出デー
タビットＺＲＤｉおよびＲＤｉを生成する。
Ｌレベルとなると、トライステートインバータバッファ
１７ｇおよび１７ｈが活性化され、この内部ノードＮＤ
ＤＡおよびＮＤＤＢの電圧レベルに従って内部読出デー
タビットＺＲＤｉおよびＲＤｉを生成する。
【０１３９】内部読出データの読出サイクルが完了する
と、ラッチセンスイネーブル信号ＬＳがＨレベルとな
り、ＭＯＳトランジスタ１７ｂが非導通状態となり、ま
たトライステートインバータバッファ１７ｇおよび１７
ｈが非活性化される。内部ノードＮＤＤＡおよびＮＤＤ
Ｂは、内部ノードＮＤＡＡおよびＮＤＢＢを介して、図
２に示すイコライズ用ＭＯＳトランジスタ１３およびプ
リチャージ回路１４により接地電圧レベルにプリチャー
ジされる。
と、ラッチセンスイネーブル信号ＬＳがＨレベルとな
り、ＭＯＳトランジスタ１７ｂが非導通状態となり、ま
たトライステートインバータバッファ１７ｇおよび１７
ｈが非活性化される。内部ノードＮＤＤＡおよびＮＤＤ
Ｂは、内部ノードＮＤＡＡおよびＮＤＢＢを介して、図
２に示すイコライズ用ＭＯＳトランジスタ１３およびプ
リチャージ回路１４により接地電圧レベルにプリチャー
ジされる。
【０１４０】このラッチ型センスアンプ１７において、
基準電圧ＶＲＥＦ１により動作電流が決定されており、
このラッチ型センスアンプ１７は、差動増幅回路１５よ
りも高速でセンス動作を行って内部読出データを生成す
る。
基準電圧ＶＲＥＦ１により動作電流が決定されており、
このラッチ型センスアンプ１７は、差動増幅回路１５よ
りも高速でセンス動作を行って内部読出データを生成す
る。
【０１４１】以上のように、この発明の実施の形態１に
従えば、消去状態およびプログラム状態のメモリセルを
流れる電流の平均値の大きさの電流をダミーセルを用い
て生成し、この平均電流を選択ノーマルセルを流れる電
流と比較し、その電流の大小に従って内部読出データを
生成しており、電流センス方式に従って内部読出データ
が生成されており、高速で内部読出データを生成するこ
とができる。
従えば、消去状態およびプログラム状態のメモリセルを
流れる電流の平均値の大きさの電流をダミーセルを用い
て生成し、この平均電流を選択ノーマルセルを流れる電
流と比較し、その電流の大小に従って内部読出データを
生成しており、電流センス方式に従って内部読出データ
が生成されており、高速で内部読出データを生成するこ
とができる。
【０１４２】また、カレントミラー回路を用いて平均電
流を生成しており、正確に消去状態およびプログラム状
態のメモリセルを流れる電流の平均値の大きさの電流を
生成することができる。
流を生成しており、正確に消去状態およびプログラム状
態のメモリセルを流れる電流の平均値の大きさの電流を
生成することができる。
【０１４３】また、ダミーセルをノーマルセルと同一ア
レイ内に配置することにより、このダミーセルの特性を
ノーマルセルと同じとすることができ、正確に平均電流
を生成することができる。また、ノーマルセルの電流に
対する配線容量等の条件とダミーセルに対する配線容量
等の条件とを容易に同一とすることができ、正確に平均
電流に従って、ノーマルセルの読出電流との大小比較を
行って内部読出データを生成することができる。
レイ内に配置することにより、このダミーセルの特性を
ノーマルセルと同じとすることができ、正確に平均電流
を生成することができる。また、ノーマルセルの電流に
対する配線容量等の条件とダミーセルに対する配線容量
等の条件とを容易に同一とすることができ、正確に平均
電流に従って、ノーマルセルの読出電流との大小比較を
行って内部読出データを生成することができる。
【０１４４】［実施の形態２］図５は、この発明の実施
の形態２に従う不揮発性半導体記憶装置の要部の構成を
概略的に示す図である。図５に示す構成は、以下の点に
おいて、図１に示す構成と異なっている。すなわち、デ
ータ読出時において、ダミービット線ＤＢＬ０およびＤ
ＢＬ２にダミーリード電流ｉを供給し、かつこの平均電
流ｉ／２を生成して電流・増幅回路３へ伝達する基準電
流発生回路３０が設けられる。また、ダミービット線Ｄ
ＢＬ１は、データ読出時、読出絶縁体ゲートＤ１を介し
て接地ノードに結合される。他の構成は、図１に示す構
成と同じであり、対応する部分には同一参照番号を付
し、その詳細説明は省略する。
の形態２に従う不揮発性半導体記憶装置の要部の構成を
概略的に示す図である。図５に示す構成は、以下の点に
おいて、図１に示す構成と異なっている。すなわち、デ
ータ読出時において、ダミービット線ＤＢＬ０およびＤ
ＢＬ２にダミーリード電流ｉを供給し、かつこの平均電
流ｉ／２を生成して電流・増幅回路３へ伝達する基準電
流発生回路３０が設けられる。また、ダミービット線Ｄ
ＢＬ１は、データ読出時、読出絶縁体ゲートＤ１を介し
て接地ノードに結合される。他の構成は、図１に示す構
成と同じであり、対応する部分には同一参照番号を付
し、その詳細説明は省略する。
【０１４５】この図５に示す構成においては、データ読
出時において、ダミービット線ＤＢＬ１が接地ノードに
結合される。基準電流発生回路３０は、ダミーリード電
流ｉをＨレベルデータを格納するダミーセル（ＤＭＨ）
とＬレベルデータを格納するダミーセル（ＤＭＬ）が接
続するビット線へ供給する。したがって、この基準電流
発生回路３０からのダミーリード電流ｉは、Ｈレベルデ
ータを記憶するメモリセルおよびＬレベルデータを記憶
するメモリセル両者を流れる電流の総和となる。この基
準電流発生回路３０は、ダミーリード電流ｉの平均値の
電流ｉ／２を生成して、電流センス・増幅回路３へ与え
る。電流センス・増幅回路３は、データ読出時、内部読
出データ線ＶＲＤを流れる電流と、基準電流発生回路３
０からの平均電流ｉ／２とを比較し、その比較結果に従
って内部読出データＲＤを生成する。
出時において、ダミービット線ＤＢＬ１が接地ノードに
結合される。基準電流発生回路３０は、ダミーリード電
流ｉをＨレベルデータを格納するダミーセル（ＤＭＨ）
とＬレベルデータを格納するダミーセル（ＤＭＬ）が接
続するビット線へ供給する。したがって、この基準電流
発生回路３０からのダミーリード電流ｉは、Ｈレベルデ
ータを記憶するメモリセルおよびＬレベルデータを記憶
するメモリセル両者を流れる電流の総和となる。この基
準電流発生回路３０は、ダミーリード電流ｉの平均値の
電流ｉ／２を生成して、電流センス・増幅回路３へ与え
る。電流センス・増幅回路３は、データ読出時、内部読
出データ線ＶＲＤを流れる電流と、基準電流発生回路３
０からの平均電流ｉ／２とを比較し、その比較結果に従
って内部読出データＲＤを生成する。
【０１４６】図６は、図５に示す不揮発性半導体記憶装
置の要部の構成をより具体的に示す図である。図６に示
す構成においては、基準電流発生回路３０は、ダミーセ
ルＤＭＨおよびＤＭＬへダミーリード電流Ｉ（＝ｉ）を
供給し、このダミーリード電流Ｉのミラー比１／２のミ
ラー電流をノードＮＤＣを介して電流センス・増幅回路
３へ供給する。ダミーセルＤＭＨおよびＤＭＬは、ダミ
ービット線ＤＢＬ０を介して接地ノードに結合される
（データ読出時）。従って、ダミーリード電流Ｉは、ダ
ミーセルＤＭＨおよびＤＭＬを介して流れる電流をそれ
ぞれＩｈおよびＩｌとすると、次式で表される：Ｉ＝Ｉ
ｈ＋Ｉｌ。
置の要部の構成をより具体的に示す図である。図６に示
す構成においては、基準電流発生回路３０は、ダミーセ
ルＤＭＨおよびＤＭＬへダミーリード電流Ｉ（＝ｉ）を
供給し、このダミーリード電流Ｉのミラー比１／２のミ
ラー電流をノードＮＤＣを介して電流センス・増幅回路
３へ供給する。ダミーセルＤＭＨおよびＤＭＬは、ダミ
ービット線ＤＢＬ０を介して接地ノードに結合される
（データ読出時）。従って、ダミーリード電流Ｉは、ダ
ミーセルＤＭＨおよびＤＭＬを介して流れる電流をそれ
ぞれＩｈおよびＩｌとすると、次式で表される：Ｉ＝Ｉ
ｈ＋Ｉｌ。
【０１４７】基準電流発生回路３０は、ゲートおよびド
レインが共通に結合されかつ電源ノードから電流を供給
するＰチャネルＭＯＳトランジスタ３０ａおよび３０ｂ
と、これらのＭＯＳトランジスタ３０ａおよび３０ｂと
カレントミラー回路を構成するＰチャネルＭＯＳトラン
ジスタ３０ｃを含む。
レインが共通に結合されかつ電源ノードから電流を供給
するＰチャネルＭＯＳトランジスタ３０ａおよび３０ｂ
と、これらのＭＯＳトランジスタ３０ａおよび３０ｂと
カレントミラー回路を構成するＰチャネルＭＯＳトラン
ジスタ３０ｃを含む。
【０１４８】これらのＭＯＳトランジスタ３０ａ−３０
ｃは同じサイズを有し、ＭＯＳトランジスタ３０ｃが、
ミラー比１／２の電流、すなわちＩ／２＝（Ｉｈ＋Ｉ
ｌ）／２の電流をノードＮＤＣへ供給する。
ｃは同じサイズを有し、ＭＯＳトランジスタ３０ｃが、
ミラー比１／２の電流、すなわちＩ／２＝（Ｉｈ＋Ｉ
ｌ）／２の電流をノードＮＤＣへ供給する。
【０１４９】基準電流発生回路３０は、サイズの異なる
ＭＯＳトランジスタにより構成されてもよい。ダミーリ
ード電流Ｉのミラー比１／２のミラー電流を生成するこ
とができればよい。
ＭＯＳトランジスタにより構成されてもよい。ダミーリ
ード電流Ｉのミラー比１／２のミラー電流を生成するこ
とができればよい。
【０１５０】この基準電流発生回路３０からの電流Ｉ
が、ダミービット線ＤＢＬ０およびＤＢＬ２へ供給され
る。ダミービット線ＤＬＢ２には、Ｈレベルデータを記
憶するダミーセルＤＭＨが接続され、ダミービット線Ｄ
ＢＬ０には、Ｌレベルデータを記憶するダミーセルＤＭ
Ｌが接続される。したがって、これらの記憶データに応
じてダミービット線ＤＢＬ２へは、電流Ｉｈが流れ、ダ
ミービット線ＤＢＬ０には、電流Ｉｌが流れる。
が、ダミービット線ＤＢＬ０およびＤＢＬ２へ供給され
る。ダミービット線ＤＬＢ２には、Ｈレベルデータを記
憶するダミーセルＤＭＨが接続され、ダミービット線Ｄ
ＢＬ０には、Ｌレベルデータを記憶するダミーセルＤＭ
Ｌが接続される。したがって、これらの記憶データに応
じてダミービット線ＤＢＬ２へは、電流Ｉｈが流れ、ダ
ミービット線ＤＢＬ０には、電流Ｉｌが流れる。
【０１５１】ノーマルセルＭＣは、その記憶データに応
じてメモリセル電流Ｉｍを、仮想ソース線ＶＳＬ（ビッ
ト線ＢＬ）を介して内部読出データ線ＶＲＤｂへ供給す
る。電流センス・増幅回路３は、このメモリセル電流Ｉ
ｍと基準電流発生回路３０からのミラー電流（平均電
流）（Ｉｈ＋Ｉｌ）／２の大小を比較し、その比較結果
に従って内部読出データＲＤを生成する。電流センス・
増幅回路３の構成は、図２に示す構成と同じであるり、
対応する部分には同一参照番号を付し、その詳細説明は
省略する。
じてメモリセル電流Ｉｍを、仮想ソース線ＶＳＬ（ビッ
ト線ＢＬ）を介して内部読出データ線ＶＲＤｂへ供給す
る。電流センス・増幅回路３は、このメモリセル電流Ｉ
ｍと基準電流発生回路３０からのミラー電流（平均電
流）（Ｉｈ＋Ｉｌ）／２の大小を比較し、その比較結果
に従って内部読出データＲＤを生成する。電流センス・
増幅回路３の構成は、図２に示す構成と同じであるり、
対応する部分には同一参照番号を付し、その詳細説明は
省略する。
【０１５２】この図６に示す構成においては、基準電流
発生回路３０は、ダミーセルＤＭＨおよびＤＭＬを介し
て流れる電流ＩｈおよびＩｌを供給しかつそのミラー電
流を生成している。図２に示す構成においては、ダミー
セルＤＭＨおよびＤＭＬを介してダミービット線ＤＢＬ
０に流入した電流Ｉｈ＋Ｉｌのミラー電流を生成してい
る。したがって、図２および図６に示す構成において
は、この基準電流として、ダミーリード電流供給側の電
流を利用するかダミーセルを流れた後の電流を利用する
かの違いがあるだけである。この図６に示す構成におい
ても、ダミーセルＤＭＨおよびＤＭＬを介して流れる電
流の平均電流が生成されて電流センス・増幅回路３へ与
えられている。したがって、この電流センス・増幅回路
３の内部データ読出動作は、図１および図２に示す構成
と同じであり、図３に示す動作波形と同様の動作が電流
センス・増幅回路３において行なわれて内部データの読
出が行なわれる。
発生回路３０は、ダミーセルＤＭＨおよびＤＭＬを介し
て流れる電流ＩｈおよびＩｌを供給しかつそのミラー電
流を生成している。図２に示す構成においては、ダミー
セルＤＭＨおよびＤＭＬを介してダミービット線ＤＢＬ
０に流入した電流Ｉｈ＋Ｉｌのミラー電流を生成してい
る。したがって、図２および図６に示す構成において
は、この基準電流として、ダミーリード電流供給側の電
流を利用するかダミーセルを流れた後の電流を利用する
かの違いがあるだけである。この図６に示す構成におい
ても、ダミーセルＤＭＨおよびＤＭＬを介して流れる電
流の平均電流が生成されて電流センス・増幅回路３へ与
えられている。したがって、この電流センス・増幅回路
３の内部データ読出動作は、図１および図２に示す構成
と同じであり、図３に示す動作波形と同様の動作が電流
センス・増幅回路３において行なわれて内部データの読
出が行なわれる。
【０１５３】この図５および図６に示す構成において
も、メモリセルＭＣを介して流れるメモリセル電流Ｉｍ
は、基準電流発生回路３０からの基準電流（平均電流）
（Ｉｈ＋Ｉｌ）／２よりも大きいかまたは小さいかであ
り、この電流の大小に応じて内部読出データが生成され
る。これにより、電流センス方式に従って高速で内部読
出データを生成することができる。
も、メモリセルＭＣを介して流れるメモリセル電流Ｉｍ
は、基準電流発生回路３０からの基準電流（平均電流）
（Ｉｈ＋Ｉｌ）／２よりも大きいかまたは小さいかであ
り、この電流の大小に応じて内部読出データが生成され
る。これにより、電流センス方式に従って高速で内部読
出データを生成することができる。
【０１５４】従って、この発明の実施の形態２において
も実施の形態と同様の効果を得ることができる。
も実施の形態と同様の効果を得ることができる。
【０１５５】［実施の形態３］図７は、この発明の実施
の形態３に従う不揮発性半導体装置の要部の構成を示す
図である。図７において、電流センス・増幅回路３は、
先の実施の形態１および２と同様の構成を有する。しか
しながら、この電流センス・増幅回路３は、先の実施の
形態１および２と異なり、内部読出データ線ＶＲＤａを
流れる電流を減算回路４５から供給される電流と比較す
る。すなわち、この図７に示す構成においては、電流セ
ンス・増幅回路３は、基準電流から、メモリセルを流れ
る電流を引いた電流を、比較対象として利用とする。
の形態３に従う不揮発性半導体装置の要部の構成を示す
図である。図７において、電流センス・増幅回路３は、
先の実施の形態１および２と同様の構成を有する。しか
しながら、この電流センス・増幅回路３は、先の実施の
形態１および２と異なり、内部読出データ線ＶＲＤａを
流れる電流を減算回路４５から供給される電流と比較す
る。すなわち、この図７に示す構成においては、電流セ
ンス・増幅回路３は、基準電流から、メモリセルを流れ
る電流を引いた電流を、比較対象として利用とする。
【０１５６】この実施の形態３においても、ダミーセル
ＤＭとノーマルセルＭＣとは同一アレイ内に整列して配
置される。実施の形態３におけるメモリセルアレイの構
成は、図１または図５に示すメモリセルアレイの構成と
同じである。
ＤＭとノーマルセルＭＣとは同一アレイ内に整列して配
置される。実施の形態３におけるメモリセルアレイの構
成は、図１または図５に示すメモリセルアレイの構成と
同じである。
【０１５７】内部読出データ線ＶＲＤａおよびＶＲＤｂ
は、それぞれ、ビット線ＢＬおよび仮想ソース線ＶＳＬ
に接続される。これらの内部読出データ線ＶＲＤａおよ
びＶＲＤｂとビット線ＢＬおよび仮想ソース線ＶＳＬの
接続は、右ビットおよび左ビットのいずれのデータを読
出すかに応じてその接続が切換えられる。電流センス・
増幅回路３は、その構成は実施の形態１および２と同じ
であり、対応する部分には同一参照番号を付し、その詳
細説明は省略する。
は、それぞれ、ビット線ＢＬおよび仮想ソース線ＶＳＬ
に接続される。これらの内部読出データ線ＶＲＤａおよ
びＶＲＤｂとビット線ＢＬおよび仮想ソース線ＶＳＬの
接続は、右ビットおよび左ビットのいずれのデータを読
出すかに応じてその接続が切換えられる。電流センス・
増幅回路３は、その構成は実施の形態１および２と同じ
であり、対応する部分には同一参照番号を付し、その詳
細説明は省略する。
【０１５８】電流源１０およびＭＯＳトランジスタ１１
から供給されるセルリード電流ＩｒのうちメモリセルＭ
Ｃを流れる電流Ｉｍを除いた電流（以下、残存電流と称
す）Ｉｒ−Ｉｍを比較対象とするために、ダミーセルＤ
ＭＨおよびＤＭＬを流れる電流の平均電流を生成する電
流発生回路４０と、この電流発生回路４０が発生する平
均電流Ｉｄと基準電流Ｉｒの差を生成して電流センス・
増幅回路３へ与える減算回路４５が設けられる。
から供給されるセルリード電流ＩｒのうちメモリセルＭ
Ｃを流れる電流Ｉｍを除いた電流（以下、残存電流と称
す）Ｉｒ−Ｉｍを比較対象とするために、ダミーセルＤ
ＭＨおよびＤＭＬを流れる電流の平均電流を生成する電
流発生回路４０と、この電流発生回路４０が発生する平
均電流Ｉｄと基準電流Ｉｒの差を生成して電流センス・
増幅回路３へ与える減算回路４５が設けられる。
【０１５９】この実施の形態３においても、Ｈレベルデ
ータを格納するダミーセルＤＭＨおよびＬレベルデータ
を格納するダミーセルＤＭＬが用いられる。ダミーセル
ＤＭＨは、選択時、電流Ｉｈをダミービット線ＤＢＬ１
に流し、ダミーセルＤＭＬは選択時、ダミーセル電流Ｉ
ｌをダミービット線ＤＢＬ１に流す。
ータを格納するダミーセルＤＭＨおよびＬレベルデータ
を格納するダミーセルＤＭＬが用いられる。ダミーセル
ＤＭＨは、選択時、電流Ｉｈをダミービット線ＤＢＬ１
に流し、ダミーセルＤＭＬは選択時、ダミーセル電流Ｉ
ｌをダミービット線ＤＢＬ１に流す。
【０１６０】電流発生回路４０は、電源ノードに接続さ
れかつそのゲートおよびドレインが相互接続されるＰチ
ャネルＭＯＳトランジスタ４０ａおよび４０ｂと、これ
らのＭＯＳトランジスタ４０ａおよび４０ｂとカレント
ミラー回路を構成するＰチャネルＭＯＳトランジスタ４
０ｃと、ＭＯＳトランジスタ４０ａおよび４０ｂの供給
電流を受けかつゲートに基準電圧Ｖｒｅｆを受けるＮチ
ャネルＭＯＳトランジスタ４０ｄと、ＭＯＳトランジス
タ４０ａおよび４０ｂからの電流を受けかつそのゲート
に基準電圧Ｖｒｅｆを受けるＮチャネルＭＯＳトランジ
スタ４０ｅを含む。
れかつそのゲートおよびドレインが相互接続されるＰチ
ャネルＭＯＳトランジスタ４０ａおよび４０ｂと、これ
らのＭＯＳトランジスタ４０ａおよび４０ｂとカレント
ミラー回路を構成するＰチャネルＭＯＳトランジスタ４
０ｃと、ＭＯＳトランジスタ４０ａおよび４０ｂの供給
電流を受けかつゲートに基準電圧Ｖｒｅｆを受けるＮチ
ャネルＭＯＳトランジスタ４０ｄと、ＭＯＳトランジス
タ４０ａおよび４０ｂからの電流を受けかつそのゲート
に基準電圧Ｖｒｅｆを受けるＮチャネルＭＯＳトランジ
スタ４０ｅを含む。
【０１６１】これらのＭＯＳトランジスタ４０ｄおよび
４０ｅからの電流が、ダミービット線ＤＢＬ２およびＤ
ＢＬ０を介してダミーセルＤＭＨおよびＤＭＬに供給さ
れる。図７においては、これらのダミービット線ＤＢＬ
０およびＤＢＬ２が選択時、共通に接続されるように示
す。しかしながら、これらのダミービット線ＤＢＬ０お
よびＤＢＬ２へは、選択時、それぞれ別々にＭＯＳトラ
ンジスタ４０ｄおよび４０ｅにより電流が供給されても
よい。これらのＭＯＳトランジスタ４０ｄおよび４０ｅ
は、基準電圧Ｖｒｅｆに従ってダミービット線ＤＢＬ０
およびＤＢＬ２の電圧レベルが、電圧Ｖｒｅｆ−Ｖｔｈ
レベル以上に上昇するのを防止する。これにより、ノー
マルセルに流れる電流のダミー電流を正確に生成するこ
とができる。ここで、Ｖｔｈは、ＭＯＳトランジスタ４
０ｄおよび４０ｅのしきい値電圧を示す。
４０ｅからの電流が、ダミービット線ＤＢＬ２およびＤ
ＢＬ０を介してダミーセルＤＭＨおよびＤＭＬに供給さ
れる。図７においては、これらのダミービット線ＤＢＬ
０およびＤＢＬ２が選択時、共通に接続されるように示
す。しかしながら、これらのダミービット線ＤＢＬ０お
よびＤＢＬ２へは、選択時、それぞれ別々にＭＯＳトラ
ンジスタ４０ｄおよび４０ｅにより電流が供給されても
よい。これらのＭＯＳトランジスタ４０ｄおよび４０ｅ
は、基準電圧Ｖｒｅｆに従ってダミービット線ＤＢＬ０
およびＤＢＬ２の電圧レベルが、電圧Ｖｒｅｆ−Ｖｔｈ
レベル以上に上昇するのを防止する。これにより、ノー
マルセルに流れる電流のダミー電流を正確に生成するこ
とができる。ここで、Ｖｔｈは、ＭＯＳトランジスタ４
０ｄおよび４０ｅのしきい値電圧を示す。
【０１６２】この電流発生回路４０において、ＭＯＳト
ランジスタ４０ａ−４０ｃは、同一のサイズを有し、Ｍ
ＯＳトランジスタ４０ｃには、これらのＭＯＳトランジ
スタ４０ａおよび４０ｂが供給する電流の１／２の大き
さの電流が流れる。ＭＯＳトランジスタ４０ｄおよび４
０ｅを介して、ダミーセルＤＭＨおよびＤＭＬを流れる
電流ＩｈおよびＩｌが供給される。ＭＯＳトランジスタ
４０ａ−４０ｃは、ミラー比１／２のカレントミラー回
路を構成している。したがって、この電流発生回路４０
からノードＮＤＣには、ＭＯＳトランジスタ４０ｃを介
して平均値電流Ｉｄ＝（Ｉｈ＋Ｉｌ）／２が供給され
る。
ランジスタ４０ａ−４０ｃは、同一のサイズを有し、Ｍ
ＯＳトランジスタ４０ｃには、これらのＭＯＳトランジ
スタ４０ａおよび４０ｂが供給する電流の１／２の大き
さの電流が流れる。ＭＯＳトランジスタ４０ｄおよび４
０ｅを介して、ダミーセルＤＭＨおよびＤＭＬを流れる
電流ＩｈおよびＩｌが供給される。ＭＯＳトランジスタ
４０ａ−４０ｃは、ミラー比１／２のカレントミラー回
路を構成している。したがって、この電流発生回路４０
からノードＮＤＣには、ＭＯＳトランジスタ４０ｃを介
して平均値電流Ｉｄ＝（Ｉｈ＋Ｉｌ）／２が供給され
る。
【０１６３】減算回路４５は、定電流を供給する定電流
源４５ａと、基準電圧Ｖｒｅｆをゲートに受け、この定
電流源４５ａからの定電流を基準電流Ｉｒとしてノード
ＮＤＢに伝達するＮチャネルＭＯＳトランジスタ４５ｂ
と、ノードＮＤＣと接地ノードの間に接続されかつその
ゲートがノードＮＤＣに接続されるＮチャネルＭＯＳト
ランジスタ４５ｃと、ノードＮＤＢと接地ノードの間に
接続されかつそのゲートがノードＮＤＣに接続されるＮ
チャネルＭＯＳトランジスタ４５ｄを含む。
源４５ａと、基準電圧Ｖｒｅｆをゲートに受け、この定
電流源４５ａからの定電流を基準電流Ｉｒとしてノード
ＮＤＢに伝達するＮチャネルＭＯＳトランジスタ４５ｂ
と、ノードＮＤＣと接地ノードの間に接続されかつその
ゲートがノードＮＤＣに接続されるＮチャネルＭＯＳト
ランジスタ４５ｃと、ノードＮＤＢと接地ノードの間に
接続されかつそのゲートがノードＮＤＣに接続されるＮ
チャネルＭＯＳトランジスタ４５ｄを含む。
【０１６４】電流源４５ａおよびＭＯＳトランジスタ４
５ｂは、電流源１０およびＭＯＳトランジスタ１１の構
成と同じであり、同一の大きさの電流Ｉｒを供給する。
５ｂは、電流源１０およびＭＯＳトランジスタ１１の構
成と同じであり、同一の大きさの電流Ｉｒを供給する。
【０１６５】ＭＯＳトランジスタ４５ｃおよび４５ｄは
サイズが同じであり、ミラー比１のカレントミラー回路
を構成する。
サイズが同じであり、ミラー比１のカレントミラー回路
を構成する。
【０１６６】この減算回路４５においては、ＭＯＳトラ
ンジスタ４５ｂを介してＭＯＳトランジスタ１１が供給
する電流Ｉｒと同じ大きさの電流ＩｒがノードＮＤＢに
対して供給される。ＭＯＳトランジスタ４５ｄは、この
電流Ｉｒから、ノードＮＤＣを介して電流発生回路４０
から供給される平均電流Ｉｄを接地ノードへ放電する。
したがって、ノードＮＤＢに対しては、電流Ｉｒ−Ｉｄ
が流入する。電流センス・増幅回路３は、したがって、
内部読出データ線ＶＲＤａからの電流Ｉｒ−Ｉｍとノー
ドＮＤＢに減算回路４５から供給される電流Ｉｒ−Ｉｄ
を比較し、その比較結果に従って内部読出データを生成
する。
ンジスタ４５ｂを介してＭＯＳトランジスタ１１が供給
する電流Ｉｒと同じ大きさの電流ＩｒがノードＮＤＢに
対して供給される。ＭＯＳトランジスタ４５ｄは、この
電流Ｉｒから、ノードＮＤＣを介して電流発生回路４０
から供給される平均電流Ｉｄを接地ノードへ放電する。
したがって、ノードＮＤＢに対しては、電流Ｉｒ−Ｉｄ
が流入する。電流センス・増幅回路３は、したがって、
内部読出データ線ＶＲＤａからの電流Ｉｒ−Ｉｍとノー
ドＮＤＢに減算回路４５から供給される電流Ｉｒ−Ｉｄ
を比較し、その比較結果に従って内部読出データを生成
する。
【０１６７】この図７に示す構成の場合、選択ノーマル
セルＭＣが消去状態にあり、メモリセル電流Ｉｍが、平
均電流Ｉｄよりも大きい場合には、電流Ｉｒ−Ｉｍは、
電流Ｉｒ−Ｉｄよりも小さくなる。逆に、このノーマル
セルＭＣの読出ビットが、プログラム状態にあれば、メ
モリセル電流Ｉｍは、平均電流Ｉｄよりも小さい。した
がって、この場合には、電流Ｉｒ−Ｉｍは、電流Ｉｒ−
Ｉｄよりも大きくなる。これらの電流差を、電流センス
・増幅回路３で増幅する。
セルＭＣが消去状態にあり、メモリセル電流Ｉｍが、平
均電流Ｉｄよりも大きい場合には、電流Ｉｒ−Ｉｍは、
電流Ｉｒ−Ｉｄよりも小さくなる。逆に、このノーマル
セルＭＣの読出ビットが、プログラム状態にあれば、メ
モリセル電流Ｉｍは、平均電流Ｉｄよりも小さい。した
がって、この場合には、電流Ｉｒ−Ｉｍは、電流Ｉｒ−
Ｉｄよりも大きくなる。これらの電流差を、電流センス
・増幅回路３で増幅する。
【０１６８】図８は、図７に示す回路の動作を示す動作
タイミング図である。この図８に示す動作タイミング図
の動作波形は、実質的に、図３に示す動作波形図と同じ
である。時刻Ｔ１においてワード線ＷＬが選択されて、
読出列選択ゲートも同様、選択されてビット線ＢＬに電
流が供給され、その電圧レベルが、基準電圧Ｖｒｅｆで
決定される電圧レベルに到達する。
タイミング図である。この図８に示す動作タイミング図
の動作波形は、実質的に、図３に示す動作波形図と同じ
である。時刻Ｔ１においてワード線ＷＬが選択されて、
読出列選択ゲートも同様、選択されてビット線ＢＬに電
流が供給され、その電圧レベルが、基準電圧Ｖｒｅｆで
決定される電圧レベルに到達する。
【０１６９】ノードＮＤＡには、ノーマルセルＭＣを流
れる電流の残存電流が流れ、その電圧レベルが上昇す
る。また、ダミーセルＤＭＨおよびＤＭＬが同時に選択
されるため、平均電流Ｉｄが電流発生回路４０により生
成され、ノードＮＤＢに対しても電流Ｉｒ−Ｉｄが供給
され、その電圧レベルが上昇する。このときには、電流
センス・増幅回路３において、内部ノードＮＤＡＡおよ
びＮＤＢＢのプリチャージ／イコライズ動作が行なわれ
ており、ノードＮＤＡおよびＮＤＢは、電圧レベルが同
じである（電流増幅回路１２のＭＯＳトランジスタのし
きい値電圧の絶対値に応じた電圧レベルに設定され
る）。
れる電流の残存電流が流れ、その電圧レベルが上昇す
る。また、ダミーセルＤＭＨおよびＤＭＬが同時に選択
されるため、平均電流Ｉｄが電流発生回路４０により生
成され、ノードＮＤＢに対しても電流Ｉｒ−Ｉｄが供給
され、その電圧レベルが上昇する。このときには、電流
センス・増幅回路３において、内部ノードＮＤＡＡおよ
びＮＤＢＢのプリチャージ／イコライズ動作が行なわれ
ており、ノードＮＤＡおよびＮＤＢは、電圧レベルが同
じである（電流増幅回路１２のＭＯＳトランジスタのし
きい値電圧の絶対値に応じた電圧レベルに設定され
る）。
【０１７０】次いで、先の実施の形態１および２と同
様、時刻Ｔ２においてイコライズ指示信号ＥＱ１が非活
性状態となり、内部ノードＮＤＡＡおよびＮＤＢＢのプ
リチャージ動作が完了し、内部ノードＮＤＡＡおよびＮ
ＤＢＢが、これらのノードＮＤＡおよびＮＤＢから供給
される電流にしたがってその電圧レベルが上昇する。
様、時刻Ｔ２においてイコライズ指示信号ＥＱ１が非活
性状態となり、内部ノードＮＤＡＡおよびＮＤＢＢのプ
リチャージ動作が完了し、内部ノードＮＤＡＡおよびＮ
ＤＢＢが、これらのノードＮＤＡおよびＮＤＢから供給
される電流にしたがってその電圧レベルが上昇する。
【０１７１】イコライズトランジスタ１３は導通状態に
あるため、内部ノードＮＤＡＡおよびＮＤＢＢの電圧レ
ベルは同じ電圧レベルであり、ＭＯＳトランジスタが１
２ａおよび１２ｂの駆動電流が異なリ、ノードＮＤＡお
よびＮＤＢは同一電圧レベルを維持する。
あるため、内部ノードＮＤＡＡおよびＮＤＢＢの電圧レ
ベルは同じ電圧レベルであり、ＭＯＳトランジスタが１
２ａおよび１２ｂの駆動電流が異なリ、ノードＮＤＡお
よびＮＤＢは同一電圧レベルを維持する。
【０１７２】時刻Ｔ３においてイコライズ指示信号ＥＱ
２が非活性化され、内部ノードＮＤＡＡおよびＮＤＢＢ
のイコライズ動作が完了する。ノードＮＤＡおよびＮＤ
Ｂの電圧レベルは同じであっても、これらのノードＮＤ
ＡおよびＮＤＢへの供給電流量は異なっており、電流増
幅回路１２を介して内部ノードＮＤＡＡおよびＮＤＢＢ
に供給される電流量が異なり、内部ノードＮＤＡＡおよ
びＮＤＢＢに電圧差が生じる。この電流増幅回路１２の
電流増幅動作は、図３に示す動作波形を参照して説明し
た図２に示す電流増幅回路１２の動作と同じである。
２が非活性化され、内部ノードＮＤＡＡおよびＮＤＢＢ
のイコライズ動作が完了する。ノードＮＤＡおよびＮＤ
Ｂの電圧レベルは同じであっても、これらのノードＮＤ
ＡおよびＮＤＢへの供給電流量は異なっており、電流増
幅回路１２を介して内部ノードＮＤＡＡおよびＮＤＢＢ
に供給される電流量が異なり、内部ノードＮＤＡＡおよ
びＮＤＢＢに電圧差が生じる。この電流増幅回路１２の
電流増幅動作は、図３に示す動作波形を参照して説明し
た図２に示す電流増幅回路１２の動作と同じである。
【０１７３】時刻Ｔ４においてセンス活性化指示信号／
ＳＥを活性化し、内部ノードＮＤＡＡおよびＮＤＢＢの
電圧を差動増幅する。次いで、時刻Ｔ５においてラッチ
センスイネーブル信号ＬＳをＬレベルにして、ラッチ型
センスアンプ１７により電荷閉込め方式に従ってセンス
動作を行なう。これにより、内部読出データＲＤ（ＺＲ
Ｄｉ，ＲＤｉ）が生成される。
ＳＥを活性化し、内部ノードＮＤＡＡおよびＮＤＢＢの
電圧を差動増幅する。次いで、時刻Ｔ５においてラッチ
センスイネーブル信号ＬＳをＬレベルにして、ラッチ型
センスアンプ１７により電荷閉込め方式に従ってセンス
動作を行なう。これにより、内部読出データＲＤ（ＺＲ
Ｄｉ，ＲＤｉ）が生成される。
【０１７４】メモリセルデータ読出が完了すると、時刻
Ｔ６においてワード線ＷＬを非選択状態へ駆動し、次い
で時刻Ｔ７においてイコライズ指示信号ＥＱ２およびラ
ッチセンスイネーブル信号ＬＳを活性状態のＨレベルに
駆動した後、イコライズ指示信号ＥＱ１をＨレベルと
し、内部ノードＮＤＡＡおよびＮＤＢＢを再び接地電圧
レベルにプリチャージする。再び、ノードＮＤＡおよび
ＮＤＢが、接地電圧レベルに駆動される。
Ｔ６においてワード線ＷＬを非選択状態へ駆動し、次い
で時刻Ｔ７においてイコライズ指示信号ＥＱ２およびラ
ッチセンスイネーブル信号ＬＳを活性状態のＨレベルに
駆動した後、イコライズ指示信号ＥＱ１をＨレベルと
し、内部ノードＮＤＡＡおよびＮＤＢＢを再び接地電圧
レベルにプリチャージする。再び、ノードＮＤＡおよび
ＮＤＢが、接地電圧レベルに駆動される。
【０１７５】したがって、この図７に示す構成において
も、データ読出は電流センス方式に従って行なわれてお
り、高速で内部読出データを生成することができる。
も、データ読出は電流センス方式に従って行なわれてお
り、高速で内部読出データを生成することができる。
【０１７６】なお、この残存電流を利用する場合、リー
ド電流Ｉｒの大きさを適当な値に設定することにより、
電流センス・増幅回路３における内部ノードＮＤＡＡお
よびＮＤＢＢの電位レベル変化を適当な値に設定するこ
とができ、高速で内部読出データを実現することができ
る。
ド電流Ｉｒの大きさを適当な値に設定することにより、
電流センス・増幅回路３における内部ノードＮＤＡＡお
よびＮＤＢＢの電位レベル変化を適当な値に設定するこ
とができ、高速で内部読出データを実現することができ
る。
【０１７７】以上のように、この発明の実施の形態３に
従えば、ＨレベルデータおよびＬレベルデータを記憶す
るダミーセルを利用し、ダミーセルを流れる電流の平均
電流を生成し、リード電流の残存電流を用いて内部デー
タの読出を行なっており、実施の形態１および２と同
様、電流センス方式に従って高速で内部読出データを生
成することができる。また、実施の形態１および２と同
様の効果を得ることができる。
従えば、ＨレベルデータおよびＬレベルデータを記憶す
るダミーセルを利用し、ダミーセルを流れる電流の平均
電流を生成し、リード電流の残存電流を用いて内部デー
タの読出を行なっており、実施の形態１および２と同
様、電流センス方式に従って高速で内部読出データを生
成することができる。また、実施の形態１および２と同
様の効果を得ることができる。
【０１７８】また、残存電流を利用する場合、この一定
電流Ｉｒの大きさを適当な値に設定することにより、電
流センス・増幅回路３へ供給される電流の大きさを最適
値に設定することができ、この電流センス・増幅回路３
を最適動作点で動作させることができ、高速の内部デー
タ読出を実現することができる。
電流Ｉｒの大きさを適当な値に設定することにより、電
流センス・増幅回路３へ供給される電流の大きさを最適
値に設定することができ、この電流センス・増幅回路３
を最適動作点で動作させることができ、高速の内部デー
タ読出を実現することができる。
【０１７９】［実施の形態４］図９は、この発明の実施
の形態４に従う不揮発性半導体記憶装置の要部の構成を
示す図である。この実施の形態４においても、ダミーセ
ルとノーマルセルは、同一アレイ内に行列状に配列され
る。この図９に示す実施の形態４に従う構成において
も、残存電流を比較対象として利用する。
の形態４に従う不揮発性半導体記憶装置の要部の構成を
示す図である。この実施の形態４においても、ダミーセ
ルとノーマルセルは、同一アレイ内に行列状に配列され
る。この図９に示す実施の形態４に従う構成において
も、残存電流を比較対象として利用する。
【０１８０】メモリセル電流の残存電流に対する比較基
準電流を生成するために、ダミーセルＤＭＨおよびＤＭ
Ｌに読出電流を供給しかつこれらのダミーセルＤＭＨお
よびＤＭＬを流れる電流ＩｈおよびＩｌの平均電流（Ｉ
ｈ＋Ｉｌ）／２の残存電流を生成する電流発生回路５０
と、この電流発生回路５０からの電流のミラー電流を生
成して電流センス・増幅回路３へ与える電流供給回路５
５が設けられる。
準電流を生成するために、ダミーセルＤＭＨおよびＤＭ
Ｌに読出電流を供給しかつこれらのダミーセルＤＭＨお
よびＤＭＬを流れる電流ＩｈおよびＩｌの平均電流（Ｉ
ｈ＋Ｉｌ）／２の残存電流を生成する電流発生回路５０
と、この電流発生回路５０からの電流のミラー電流を生
成して電流センス・増幅回路３へ与える電流供給回路５
５が設けられる。
【０１８１】電流発生回路５０は、これらのダミーセル
ＤＭＨおよびＤＭＬへ読出電流を供給し、かつそのダミ
ーセル電流の残存電流を接地ノードへ放電する。
ＤＭＨおよびＤＭＬへ読出電流を供給し、かつそのダミ
ーセル電流の残存電流を接地ノードへ放電する。
【０１８２】電流発生回路５０は、一定の電流を生成す
る定電流源５０ａと、ゲートに基準電圧Ｖｒｅｆを受
け、定電流源５０ａからの定電流を供給するＮチャネル
ＭＯＳトランジスタ５０ｂと、定電流源５０ａと同じ大
きさの電流を供給する定電流源５０ｃと、基準電圧Ｖｒ
ｅｆをゲートに受け、定電流源５０ｃからの電流を供給
するＮチャネルＭＯＳトランジスタ５０ｄを含む。
る定電流源５０ａと、ゲートに基準電圧Ｖｒｅｆを受
け、定電流源５０ａからの定電流を供給するＮチャネル
ＭＯＳトランジスタ５０ｂと、定電流源５０ａと同じ大
きさの電流を供給する定電流源５０ｃと、基準電圧Ｖｒ
ｅｆをゲートに受け、定電流源５０ｃからの電流を供給
するＮチャネルＭＯＳトランジスタ５０ｄを含む。
【０１８３】これらのＭＯＳトランジスタ５０ｂおよび
５０ｄそれぞれからの電流は、ノーマルセルＭＣに対し
て設けられたＭＯＳトランジスタ１１を介して供給され
る電流Ｉｒと同じ大きさを有する。これらのＭＯＳトラ
ンジスタ５０ｂおよび５０ｄからの電流は、ダミービッ
ト線ＤＢＬ２およびＤＢＬ０を介してそれぞれ、ダミー
セルＤＭＨおよびＤＭＬへ供給される。これらのダミー
セルＤＭＨおよびＤＭＬの記憶データに応じて、電流Ｉ
ｈおよびＩｌがダミービット線ＤＢＬ１を介して接地ノ
ードへと流れる。ダミーセルＤＭＨおよびＤＭＬは、リ
バース方向読出構成において、それぞれＨレベルデータ
およびＬレベルデータを格納する。
５０ｄそれぞれからの電流は、ノーマルセルＭＣに対し
て設けられたＭＯＳトランジスタ１１を介して供給され
る電流Ｉｒと同じ大きさを有する。これらのＭＯＳトラ
ンジスタ５０ｂおよび５０ｄからの電流は、ダミービッ
ト線ＤＢＬ２およびＤＢＬ０を介してそれぞれ、ダミー
セルＤＭＨおよびＤＭＬへ供給される。これらのダミー
セルＤＭＨおよびＤＭＬの記憶データに応じて、電流Ｉ
ｈおよびＩｌがダミービット線ＤＢＬ１を介して接地ノ
ードへと流れる。ダミーセルＤＭＨおよびＤＭＬは、リ
バース方向読出構成において、それぞれＨレベルデータ
およびＬレベルデータを格納する。
【０１８４】電流発生回路５０は、さらに、ＭＯＳトラ
ンジスタ５０ｂおよび５０ｄから供給される電流のうち
ダミーセルＤＭＨおよびＤＭＬに供給されるダミーリー
ド電流を引いた残りの残存電流を放電するＮチャネルＭ
ＯＳトランジスタ５０ｆおよび５０ｅと、これらのＭＯ
Ｓトランジスタ５０ｅおよび５０ｆとカレントミラー回
路を構成するＮチャネルＭＯＳトランジスタ５０ｇを含
む。
ンジスタ５０ｂおよび５０ｄから供給される電流のうち
ダミーセルＤＭＨおよびＤＭＬに供給されるダミーリー
ド電流を引いた残りの残存電流を放電するＮチャネルＭ
ＯＳトランジスタ５０ｆおよび５０ｅと、これらのＭＯ
Ｓトランジスタ５０ｅおよび５０ｆとカレントミラー回
路を構成するＮチャネルＭＯＳトランジスタ５０ｇを含
む。
【０１８５】ＭＯＳトランジスタ５０ｅおよび５０ｆは
ゲートおよびドレインが共通に相互接続され、カレント
ミラー回路のマスタ段を構成する。ＭＯＳトランジスタ
５０ｇは、そのゲートが、ＭＯＳトランジスタ５０ｅお
よび５０ｆのゲートに接続され、カレントミラー回路の
スレーブ段を構成する。これらのＭＯＳトランジスタ５
０ｅ−５０ｇのサイズが同じであり、電流駆動力は等し
い。従って、ＭＯＳトランジスタ５０ｅおよび５０ｆを
流れる電流のミラー比１／２の電流がＭＯＳトランジス
タ５０ｇからノードＮＤＣへ供給される。
ゲートおよびドレインが共通に相互接続され、カレント
ミラー回路のマスタ段を構成する。ＭＯＳトランジスタ
５０ｇは、そのゲートが、ＭＯＳトランジスタ５０ｅお
よび５０ｆのゲートに接続され、カレントミラー回路の
スレーブ段を構成する。これらのＭＯＳトランジスタ５
０ｅ−５０ｇのサイズが同じであり、電流駆動力は等し
い。従って、ＭＯＳトランジスタ５０ｅおよび５０ｆを
流れる電流のミラー比１／２の電流がＭＯＳトランジス
タ５０ｇからノードＮＤＣへ供給される。
【０１８６】この電流発生回路５０においても、カレン
トミラー回路は、ミラー比１／２の電流が生成すること
ができれば、サイズの異なるＭＯＳトランジスタが用い
られてもよい。
トミラー回路は、ミラー比１／２の電流が生成すること
ができれば、サイズの異なるＭＯＳトランジスタが用い
られてもよい。
【０１８７】この電流発生回路５０の構成において、ダ
ミーセルＤＭＨおよびＤＭＬに電流ＩｈおよびＩｌが流
れた場合、ＭＯＳトランジスタ５０ｅおよび５０ｆに
は、このダミー残存電流２・Ｉｒ−（Ｉｈ＋Ｉｌ）が流
れる。ＭＯＳトランジスタ５０ｇは、このダミー残存電
流のミラー電流をミラー比１／２で生成する。したがっ
て、このＭＯＳトランジスタ５０ｇは、電流Ｉｒ−（Ｉ
ｈ＋Ｉｌ）／２の電流を放電する。
ミーセルＤＭＨおよびＤＭＬに電流ＩｈおよびＩｌが流
れた場合、ＭＯＳトランジスタ５０ｅおよび５０ｆに
は、このダミー残存電流２・Ｉｒ−（Ｉｈ＋Ｉｌ）が流
れる。ＭＯＳトランジスタ５０ｇは、このダミー残存電
流のミラー電流をミラー比１／２で生成する。したがっ
て、このＭＯＳトランジスタ５０ｇは、電流Ｉｒ−（Ｉ
ｈ＋Ｉｌ）／２の電流を放電する。
【０１８８】電流供給回路５５は、この電流発生回路５
０のＭＯＳトランジスタ５０ｇが駆動する電流を供給す
る。すなわち、電流供給回路５５は、電源ノードとノー
ドＮＤＣの間に接続されかつそのゲートがノードＮＤＣ
に接続されるＰチャネルＭＯＳトランジスタ５５ａと、
電源ノードとノードＮＤＢの間に接続されかつそのゲー
トがノードＮＤＣに接続されるＰチャネルＭＯＳトラン
ジスタ５５ｂを含む。これらのＭＯＳトランジスタ５５
ａおよび５５ｂは同じサイズを有し同じ大きさの電流を
供給する。電流供給回路５０はカレントミラー回路を構
成し、ミラー比１でノードＮＤＣを流れる電流のミラー
電流をノードＮＤＢへ供給する。したがって、ダミーセ
ルＤＭＨおよびＤＭＬを流れる電流の平均電流Ｉｄ（＝
（Ｉｈ＋Ｉｌ）／２）と基準電流Ｉｒの差Ｉｒ−Ｉｄ
が、電流供給回路５５からノードＮＤＢに供給される。
０のＭＯＳトランジスタ５０ｇが駆動する電流を供給す
る。すなわち、電流供給回路５５は、電源ノードとノー
ドＮＤＣの間に接続されかつそのゲートがノードＮＤＣ
に接続されるＰチャネルＭＯＳトランジスタ５５ａと、
電源ノードとノードＮＤＢの間に接続されかつそのゲー
トがノードＮＤＣに接続されるＰチャネルＭＯＳトラン
ジスタ５５ｂを含む。これらのＭＯＳトランジスタ５５
ａおよび５５ｂは同じサイズを有し同じ大きさの電流を
供給する。電流供給回路５０はカレントミラー回路を構
成し、ミラー比１でノードＮＤＣを流れる電流のミラー
電流をノードＮＤＢへ供給する。したがって、ダミーセ
ルＤＭＨおよびＤＭＬを流れる電流の平均電流Ｉｄ（＝
（Ｉｈ＋Ｉｌ）／２）と基準電流Ｉｒの差Ｉｒ−Ｉｄ
が、電流供給回路５５からノードＮＤＢに供給される。
【０１８９】電流センス・増幅回路３は、先の実施の形
態１から３と同様の構成を有し、これらのノーマルセル
の残存電流Ｉｒ−Ｉｍとダミーセルの残存電流Ｉｒ−Ｉ
ｄを比較する。したがって、この図９に示す構成の動作
波形は図８に示す動作波形と同じとなり、同様、高速で
内部読出データを電流センス方式に従って生成すること
ができる。
態１から３と同様の構成を有し、これらのノーマルセル
の残存電流Ｉｒ−Ｉｍとダミーセルの残存電流Ｉｒ−Ｉ
ｄを比較する。したがって、この図９に示す構成の動作
波形は図８に示す動作波形と同じとなり、同様、高速で
内部読出データを電流センス方式に従って生成すること
ができる。
【０１９０】スタンバイ状態においては、ＭＯＳトラン
ジスタ５０ｂおよび５０ｄは、ダミー選択信号が非導通
状態であり、ダミービット線ＤＢＬ０およびＤＢＬ２と
切り離されるため、それらのソースノード電位が上昇し
オフ状態を維持する。したがって、ＭＯＳトランジスタ
５０ｅおよび５０ｆには電流は流れず、ＭＯＳトランジ
スタ５０ｇは非導通状態を維持する。ノードＮＤＣは、
したがって、スタンバイ状態時においては、このＭＯＳ
トランジスタ５５ａにより、電源電圧ＶＣＣレベルにプ
リチャージされ、応じてＭＯＳトランジスタ５５ａおよ
び５５ｂが、オフ状態を維持する。したがって、内部ノ
ードＮＤＡＡおよびＮＤＢＢが、イコライズトランジス
タ１３およびプリチャージ回路１４により接地電圧レベ
ルにプリチャージされかつイコライズされていても、ノ
ードＮＤＡおよびＮＤＢは、接地電圧レベルに維持され
る。
ジスタ５０ｂおよび５０ｄは、ダミー選択信号が非導通
状態であり、ダミービット線ＤＢＬ０およびＤＢＬ２と
切り離されるため、それらのソースノード電位が上昇し
オフ状態を維持する。したがって、ＭＯＳトランジスタ
５０ｅおよび５０ｆには電流は流れず、ＭＯＳトランジ
スタ５０ｇは非導通状態を維持する。ノードＮＤＣは、
したがって、スタンバイ状態時においては、このＭＯＳ
トランジスタ５５ａにより、電源電圧ＶＣＣレベルにプ
リチャージされ、応じてＭＯＳトランジスタ５５ａおよ
び５５ｂが、オフ状態を維持する。したがって、内部ノ
ードＮＤＡＡおよびＮＤＢＢが、イコライズトランジス
タ１３およびプリチャージ回路１４により接地電圧レベ
ルにプリチャージされかつイコライズされていても、ノ
ードＮＤＡおよびＮＤＢは、接地電圧レベルに維持され
る。
【０１９１】なお、内部読出データ線ＶＲＤａおよびＶ
ＲＤｂとビット線ＢＬおよび仮想ソース線ＶＳＬの接続
は、右ビット／左ビット読出指示信号（たとえば列アド
レス信号の最下位ビットにより生成される）に応じてそ
の接続が決定される。
ＲＤｂとビット線ＢＬおよび仮想ソース線ＶＳＬの接続
は、右ビット／左ビット読出指示信号（たとえば列アド
レス信号の最下位ビットにより生成される）に応じてそ
の接続が決定される。
【０１９２】［実施の形態５］図１０は、この発明の実
施の形態５に従う不揮発性半導体記憶装置の要部の構成
を示す図である。図１０に示す構成においては、電流セ
ンス・増幅回路３は、ノーマルセルに対してリード電流
を供給する定電流供給回路を含む。この電流センス・増
幅回路３内部においては、したがって、ノーマルセルの
リード電流の残存電流と、ダミーセルを介して流れる平
均電流の残存電流とを比較する。
施の形態５に従う不揮発性半導体記憶装置の要部の構成
を示す図である。図１０に示す構成においては、電流セ
ンス・増幅回路３は、ノーマルセルに対してリード電流
を供給する定電流供給回路を含む。この電流センス・増
幅回路３内部においては、したがって、ノーマルセルの
リード電流の残存電流と、ダミーセルを介して流れる平
均電流の残存電流とを比較する。
【０１９３】すなわち、電流センス・増幅回路３は、選
択信号ＳＬの活性化時導通し、内部読出データ線ＶＲＤ
ａをノードＮＤＡに接続するＮチャネルＭＯＳトランジ
スタ６４と、選択信号ＳＬに従ってノードＮＤＢを電流
発生回路７０のノードＮＤＦに接続するＮチャネルＭＯ
Ｓトランジスタ６５を含む。
択信号ＳＬの活性化時導通し、内部読出データ線ＶＲＤ
ａをノードＮＤＡに接続するＮチャネルＭＯＳトランジ
スタ６４と、選択信号ＳＬに従ってノードＮＤＢを電流
発生回路７０のノードＮＤＦに接続するＮチャネルＭＯ
Ｓトランジスタ６５を含む。
【０１９４】ＭＯＳトランジスタ６４のゲートに与えら
れる選択信号ＳＬは、図１に示す読出列選択信号ＲＡに
対応する。図１においては、読出列選択ゲートはＰチャ
ネルＭＯＳトランジスタで構成される。この図１０に示
す構成においては、読出列選択ゲートは、ＮチャネルＭ
ＯＳトランジスタで構成される。一方、ＭＯＳトランジ
スタ６５のゲートへ与えられる選択信号ＳＬは、図１に
示すダミー選択信号／ＲＡＤに対応する。このダミー列
選択ゲートが本実施の形態５においては、ＮチャネルＭ
ＯＳトランジスタで構成される。
れる選択信号ＳＬは、図１に示す読出列選択信号ＲＡに
対応する。図１においては、読出列選択ゲートはＰチャ
ネルＭＯＳトランジスタで構成される。この図１０に示
す構成においては、読出列選択ゲートは、ＮチャネルＭ
ＯＳトランジスタで構成される。一方、ＭＯＳトランジ
スタ６５のゲートへ与えられる選択信号ＳＬは、図１に
示すダミー選択信号／ＲＡＤに対応する。このダミー列
選択ゲートが本実施の形態５においては、ＮチャネルＭ
ＯＳトランジスタで構成される。
【０１９５】したがって、これらのＭＯＳトランジスタ
６４および６５へは、別々の選択信号が与えられるもの
の、図１０においては、図面を簡略化するために、同じ
選択信号ＳＬが与えられるように示す。これらの読出列
選択信号ＲＡおよびＲＡＤは、同じタイミング信号に基
づいて生成されるため、これらのＭＯＳトランジスタ６
４および６５は同じタイミングで導通／非導通状態とな
る。
６４および６５へは、別々の選択信号が与えられるもの
の、図１０においては、図面を簡略化するために、同じ
選択信号ＳＬが与えられるように示す。これらの読出列
選択信号ＲＡおよびＲＡＤは、同じタイミング信号に基
づいて生成されるため、これらのＭＯＳトランジスタ６
４および６５は同じタイミングで導通／非導通状態とな
る。
【０１９６】電流センス・増幅回路３は、ノードＮＤＡ
およびＮＤＢを流れる電流を調整する電流増幅回路６０
と、イコライズ指示信号ＥＱ１に従って内部ノードＮＤ
ＡＡおよびＮＤＢＢの電圧をイコライズするイコライズ
用ＮチャネルＭＯＳトランジスタ６３と、イコライズ指
示信号ＥＱ１に従って内部ノードＮＤＡＡおよびＮＤＢ
Ｂを所定電圧レベルにプリチャージするプリチャージ回
路６２と、このプリチャージ回路６２へプリチャージ電
圧を供給するＮチャネルＭＯＳトランジスタ６３を含
む。
およびＮＤＢを流れる電流を調整する電流増幅回路６０
と、イコライズ指示信号ＥＱ１に従って内部ノードＮＤ
ＡＡおよびＮＤＢＢの電圧をイコライズするイコライズ
用ＮチャネルＭＯＳトランジスタ６３と、イコライズ指
示信号ＥＱ１に従って内部ノードＮＤＡＡおよびＮＤＢ
Ｂを所定電圧レベルにプリチャージするプリチャージ回
路６２と、このプリチャージ回路６２へプリチャージ電
圧を供給するＮチャネルＭＯＳトランジスタ６３を含
む。
【０１９７】電流増幅回路６０は、ＮＤＡおよびＮＤＡ
Ａの間に接続されかつそのゲートがノードＮＤＢＢに接
続されるＮチャネルＭＯＳトランジスタ６０ａと、この
ＮＤＢおよびＮＤＢＢの間に接続されかつそのゲートが
ノードＮＤＡＡに接続されるＮチャネルＭＯＳトランジ
スタ６０ｂを含む。
Ａの間に接続されかつそのゲートがノードＮＤＢＢに接
続されるＮチャネルＭＯＳトランジスタ６０ａと、この
ＮＤＢおよびＮＤＢＢの間に接続されかつそのゲートが
ノードＮＤＡＡに接続されるＮチャネルＭＯＳトランジ
スタ６０ｂを含む。
【０１９８】プリチャージ回路６２は、イコライズ指示
信号ＥＱ１の活性化時、ＭＯＳトランジスタ６３から供
給される電流を内部ノードＮＤＡＡおよびＮＤＢＢにそ
れぞれ伝達するＮチャネルＭＯＳトランジスタ６２ａお
よび６２ｂを含む。このＭＯＳトランジスタ６３は、ゲ
ートに基準電圧ＶＲＥＦを受けており、したがって、こ
のプリチャージ回路６２は、内部ノードＮＤＡＡおよび
ＮＤＢＢを、電圧ＶＲＥＦ−Ｖｔｈの電圧レベルにプリ
チャージする。ここで、Ｖｔｈは、ＭＯＳトランジスタ
６３のしきい値電圧を示す。
信号ＥＱ１の活性化時、ＭＯＳトランジスタ６３から供
給される電流を内部ノードＮＤＡＡおよびＮＤＢＢにそ
れぞれ伝達するＮチャネルＭＯＳトランジスタ６２ａお
よび６２ｂを含む。このＭＯＳトランジスタ６３は、ゲ
ートに基準電圧ＶＲＥＦを受けており、したがって、こ
のプリチャージ回路６２は、内部ノードＮＤＡＡおよび
ＮＤＢＢを、電圧ＶＲＥＦ−Ｖｔｈの電圧レベルにプリ
チャージする。ここで、Ｖｔｈは、ＭＯＳトランジスタ
６３のしきい値電圧を示す。
【０１９９】内部ノードＮＤＡＡおよびＮＤＢＢが、電
圧ＶＲＥＦ−Ｖｔｈにプリチャージされている場合に
は、このＭＯＳトランジスタ６０ａおよび６０ｂはとも
に導通状態にあり、内部ノードＮＤＡＡおよびＮＤＢＢ
から、電流をノードＮＤＡおよびＮＤＢに向かって放電
する。電流センス・増幅回路３は、さらに、センス活性
化指示信号／ＳＥの活性化に応答して内部ノードＮＤＡ
ＡおよびＮＤＢＢの電圧レベルを差動増幅する差動増幅
回路１５と、ラッチセンスイネーブル信号ＬＳに応答し
て内部ノードＮＤＡＡおよびＮＤＢＢとラッチ型センス
アンプ１７とを選択的に接続する分離ゲート１６を含
む。
圧ＶＲＥＦ−Ｖｔｈにプリチャージされている場合に
は、このＭＯＳトランジスタ６０ａおよび６０ｂはとも
に導通状態にあり、内部ノードＮＤＡＡおよびＮＤＢＢ
から、電流をノードＮＤＡおよびＮＤＢに向かって放電
する。電流センス・増幅回路３は、さらに、センス活性
化指示信号／ＳＥの活性化に応答して内部ノードＮＤＡ
ＡおよびＮＤＢＢの電圧レベルを差動増幅する差動増幅
回路１５と、ラッチセンスイネーブル信号ＬＳに応答し
て内部ノードＮＤＡＡおよびＮＤＢＢとラッチ型センス
アンプ１７とを選択的に接続する分離ゲート１６を含
む。
【０２００】このラッチ型センスアンプ１７は、先の実
施の形態１から４に示す構成と同じであり、交差結合さ
れるＭＯＳトランジスタを含み、電荷閉込め方式に従っ
てセンス動作を活性化時実行する。
施の形態１から４に示す構成と同じであり、交差結合さ
れるＭＯＳトランジスタを含み、電荷閉込め方式に従っ
てセンス動作を活性化時実行する。
【０２０１】差動増幅回路１５も、実施の形態１に示す
構成と同じであり、交差結合されるＰチャネルＭＯＳト
ランジスタと、定電流トランジスタと、センス活性化ト
ランジスタとを含む。
構成と同じであり、交差結合されるＰチャネルＭＯＳト
ランジスタと、定電流トランジスタと、センス活性化ト
ランジスタとを含む。
【０２０２】本実施の形態５においても、この内部読出
データ線ＶＲＤａおよびＶＲＤｂとビット線ＢＬおよび
仮想ソース線ＶＳＬの接続は、右ビット／左ビット指示
信号に従って切換えられる。したがって、この図１０に
示す構成において、内部読出データ線ＶＲＤａが、ノー
ドＮＤＡに対応する。
データ線ＶＲＤａおよびＶＲＤｂとビット線ＢＬおよび
仮想ソース線ＶＳＬの接続は、右ビット／左ビット指示
信号に従って切換えられる。したがって、この図１０に
示す構成において、内部読出データ線ＶＲＤａが、ノー
ドＮＤＡに対応する。
【０２０３】電流発生回路７０は、電源ノードに結合さ
れ、そのゲートに基準電圧ＶＲＥＦ２を受けて一定の電
流を供給するＮチャネルＭＯＳトランジスタ７０ｇと、
ゲートおよびドレインが相互接続され、そのＭＯＳトラ
ンジスタ７０ｇからの供給電流をダミーセルＤＭＨに供
給するＰチャネルＭＯＳトランジスタ７０ａと、ＭＯＳ
トランジスタ７０ａとカレントミラー回路を構成するＰ
チャネルＭＯＳトランジスタ７０ｂと、ＭＯＳトランジ
スタ７０ｂからの電流を、ダミーセルＤＭＬへダミービ
ット線ＤＢＬ０を介して供給するＰチャネルＭＯＳトラ
ンジスタ７０ｃと、ＭＯＳトランジスタ７０ｃとカレン
トミラー回路を構成するＰチャネルＭＯＳトランジスタ
７０ｄを含む。ＭＯＳトランジスタ７０ｃはゲートおよ
びドレインが相互接続される。
れ、そのゲートに基準電圧ＶＲＥＦ２を受けて一定の電
流を供給するＮチャネルＭＯＳトランジスタ７０ｇと、
ゲートおよびドレインが相互接続され、そのＭＯＳトラ
ンジスタ７０ｇからの供給電流をダミーセルＤＭＨに供
給するＰチャネルＭＯＳトランジスタ７０ａと、ＭＯＳ
トランジスタ７０ａとカレントミラー回路を構成するＰ
チャネルＭＯＳトランジスタ７０ｂと、ＭＯＳトランジ
スタ７０ｂからの電流を、ダミーセルＤＭＬへダミービ
ット線ＤＢＬ０を介して供給するＰチャネルＭＯＳトラ
ンジスタ７０ｃと、ＭＯＳトランジスタ７０ｃとカレン
トミラー回路を構成するＰチャネルＭＯＳトランジスタ
７０ｄを含む。ＭＯＳトランジスタ７０ｃはゲートおよ
びドレインが相互接続される。
【０２０４】この電流発生回路７０において、ＭＯＳト
ランジスタ７０ａおよび７０ｃは、図示しないダミー列
選択ゲートを介してダミービット線ＤＢＬ２およびＤＢ
Ｌ０に接続される。ダミーセルＤＭＨおよびＤＭＬは、
ダミービット線ＤＢＬ０を介して接地ノードに結合され
る。
ランジスタ７０ａおよび７０ｃは、図示しないダミー列
選択ゲートを介してダミービット線ＤＢＬ２およびＤＢ
Ｌ０に接続される。ダミーセルＤＭＨおよびＤＭＬは、
ダミービット線ＤＢＬ０を介して接地ノードに結合され
る。
【０２０５】電流発生回路７０は、さらに、ＭＯＳトラ
ンジスタ７０ｂおよび７０ｄが供給する電流を受けかつ
ゲートおよびドレインが共通に相互接続されるＮチャネ
ルＭＯＳトランジスタ７０ｅおよび７０ｆと、これらの
ＭＯＳトランジスタ７０ｅおよび７０ｆとカレントミラ
ー回路を構成しかつノードＮＤＦからの電流を接地ノー
ドへ放電するＮチャネルＭＯＳトランジスタ７０ｇを含
む。
ンジスタ７０ｂおよび７０ｄが供給する電流を受けかつ
ゲートおよびドレインが共通に相互接続されるＮチャネ
ルＭＯＳトランジスタ７０ｅおよび７０ｆと、これらの
ＭＯＳトランジスタ７０ｅおよび７０ｆとカレントミラ
ー回路を構成しかつノードＮＤＦからの電流を接地ノー
ドへ放電するＮチャネルＭＯＳトランジスタ７０ｇを含
む。
【０２０６】これらのＭＯＳトランジスタ７０ｅ−７０
ｇは同じサイズを有し、したがって、このＭＯＳトラン
ジスタ７０ｇは、ＭＯＳトランジスタ７０ｅおよび７０
ｆを流れる電流のミラー比１／２のミラー電流をノード
ＮＤＦから接地ノードへ放電する。
ｇは同じサイズを有し、したがって、このＭＯＳトラン
ジスタ７０ｇは、ＭＯＳトランジスタ７０ｅおよび７０
ｆを流れる電流のミラー比１／２のミラー電流をノード
ＮＤＦから接地ノードへ放電する。
【０２０７】この図１０に示す電流発生回路７０の構成
において、ＭＯＳトランジスタ７０ａは、ダミーセルＤ
ＭＨを介して流れる電流Ｉｈを供給し、ＭＯＳトランジ
スタ７０ｃは、ダミーセルＤＭＬを介して流れる電流Ｉ
ｌを供給する。したがって、ＭＯＳトランジスタ７０ｅ
および７０ｆには、電流Ｉｈ＋Ｉｌが流れる。ＭＯＳト
ランジスタ７０ｂおよび７０ｄは、それぞれＭＯＳトラ
ンジスタ７０ａおよび７０ｃを介して流れる電流のミラ
ー電流を生成する。ＭＯＳトランジスタ７０ｂおよび７
０ｃが供給するミラー電流はミラー比が１の電流であ
る。
において、ＭＯＳトランジスタ７０ａは、ダミーセルＤ
ＭＨを介して流れる電流Ｉｈを供給し、ＭＯＳトランジ
スタ７０ｃは、ダミーセルＤＭＬを介して流れる電流Ｉ
ｌを供給する。したがって、ＭＯＳトランジスタ７０ｅ
および７０ｆには、電流Ｉｈ＋Ｉｌが流れる。ＭＯＳト
ランジスタ７０ｂおよび７０ｄは、それぞれＭＯＳトラ
ンジスタ７０ａおよび７０ｃを介して流れる電流のミラ
ー電流を生成する。ＭＯＳトランジスタ７０ｂおよび７
０ｃが供給するミラー電流はミラー比が１の電流であ
る。
【０２０８】ＭＯＳトランジスタ７０ｅおよび７０ｆ
は、これらのＭＯＳトランジスタ７０ｂおよび７０ｄか
らの電流を放電する。ＭＯＳトランジスタ７０ｇが、Ｍ
ＯＳトランジスタ７０ｅおよび７０ｆが駆動する電流の
ミラー比が１／２の電流を駆動する。したがって、ノー
ドＮＤＦからは、平均電流ＩＤ＝（Ｉｈ＋Ｉｌ）／２の
電流が引抜かれる。
は、これらのＭＯＳトランジスタ７０ｂおよび７０ｄか
らの電流を放電する。ＭＯＳトランジスタ７０ｇが、Ｍ
ＯＳトランジスタ７０ｅおよび７０ｆが駆動する電流の
ミラー比が１／２の電流を駆動する。したがって、ノー
ドＮＤＦからは、平均電流ＩＤ＝（Ｉｈ＋Ｉｌ）／２の
電流が引抜かれる。
【０２０９】この電流発生回路７０が引抜く電流（Ｉｈ
＋Ｉｌ）／２とノーマルセルＭＣが駆動する電流Ｉｍに
従って電流センス・増幅回路３が増幅動作を行なって内
部読出データを生成する。次に、図１１に示す動作タイ
ミング図を参照して、この図１０に示す回路の動作につ
いて説明する。
＋Ｉｌ）／２とノーマルセルＭＣが駆動する電流Ｉｍに
従って電流センス・増幅回路３が増幅動作を行なって内
部読出データを生成する。次に、図１１に示す動作タイ
ミング図を参照して、この図１０に示す回路の動作につ
いて説明する。
【０２１０】時刻Ｔ０以前のスタンバイ状態において
は、イコライズ指示信号ＥＱ１はＨレベルであり、ＭＯ
Ｓトランジスタ６３、６２ａおよび６２ｂは導通状態に
あり、内部ノードＮＤＡＡおよびＮＤＢＢは、ＭＯＳト
ランジスタ６３により決定される電圧レベルにプリチャ
ージされかつイコライズされる。電流増幅回路６０にお
いては、ＭＯＳトランジスタ６０ａおよび６０ｂがオン
状態となり、ノードＮＤＡおよびＮＤＢが、これらのＭ
ＯＳトランジスタ６０ａおよび６０ｂにより決定される
電圧レベル（しきい値電圧分降下）にプリチャージされ
る。
は、イコライズ指示信号ＥＱ１はＨレベルであり、ＭＯ
Ｓトランジスタ６３、６２ａおよび６２ｂは導通状態に
あり、内部ノードＮＤＡＡおよびＮＤＢＢは、ＭＯＳト
ランジスタ６３により決定される電圧レベルにプリチャ
ージされかつイコライズされる。電流増幅回路６０にお
いては、ＭＯＳトランジスタ６０ａおよび６０ｂがオン
状態となり、ノードＮＤＡおよびＮＤＢが、これらのＭ
ＯＳトランジスタ６０ａおよび６０ｂにより決定される
電圧レベル（しきい値電圧分降下）にプリチャージされ
る。
【０２１１】選択信号ＳＬはＬレベルの非選択状態にあ
る。また、ラッチセンスイネーブル信号ＬＳはＨレベル
であり、分離ゲート１６は導通状態にある。センス増幅
回路１５は、センスアンプ活性化指示信号／ＳＥがＨレ
ベルであり非活性状態を維持する。
る。また、ラッチセンスイネーブル信号ＬＳはＨレベル
であり、分離ゲート１６は導通状態にある。センス増幅
回路１５は、センスアンプ活性化指示信号／ＳＥがＨレ
ベルであり非活性状態を維持する。
【０２１２】時刻Ｔ０においてメモリセル選択動作が始
る。この時刻Ｔ０において、選択信号ＳＬがＨレベルと
なり、ＭＯＳトランジスタ６４および６５がオン状態と
なる。選択信号ＳＬがＨレベルとなると、ＭＯＳトラン
ジスタ６０ａを介して電流が供給され、ビット線ＢＬの
電圧レベルが上昇する。同様、ノードＮＤＦにも電流が
供給されるためノードＮＤＦの電圧レベルが上昇する。
この場合においては、また、ワード線ＷＬは選択されて
いないため、電流発生回路７０においてＭＯＳトランジ
スタ７０ｇは非導通状態であり、単にノードＮＤＦの充
電が行なわれるだけである。
る。この時刻Ｔ０において、選択信号ＳＬがＨレベルと
なり、ＭＯＳトランジスタ６４および６５がオン状態と
なる。選択信号ＳＬがＨレベルとなると、ＭＯＳトラン
ジスタ６０ａを介して電流が供給され、ビット線ＢＬの
電圧レベルが上昇する。同様、ノードＮＤＦにも電流が
供給されるためノードＮＤＦの電圧レベルが上昇する。
この場合においては、また、ワード線ＷＬは選択されて
いないため、電流発生回路７０においてＭＯＳトランジ
スタ７０ｇは非導通状態であり、単にノードＮＤＦの充
電が行なわれるだけである。
【０２１３】時刻Ｔ１においてワード線ＷＬが選択状態
へ駆動され、ノーマルセルＭＣに、記憶データに応じた
メモリセル電流Ｉｍが流れ、またダミーセルＤＭＨおよ
びＤＭＬにそれぞれ電流ＩｈおよびＩｌが流れる。した
がって、ノードＮＤＢからノードＮＤＦを介して電流発
生回路７０により、平均電流（Ｉｈ＋Ｉｌ）／２が放電
され、またビット線ＢＬを介してメモリセル電流Ｉｍが
放電される。ビット線ＢＬは、選択ノーマルセルＭＣの
記憶データに応じて、その電圧レベルが決定される。メ
モリセル電流Ｉｍと平均電流（Ｉｈ＋Ｉｌ）／２の差に
応じてノードＮＤＡおよびＮＤＢに電位差が生じる。イ
コライズ指示信号ＥＱ１はＨレベルであるため、ノード
ＮＤＡＡおよびＮＤＢＢは、この放電動作により、その
電圧レベルが低下する。
へ駆動され、ノーマルセルＭＣに、記憶データに応じた
メモリセル電流Ｉｍが流れ、またダミーセルＤＭＨおよ
びＤＭＬにそれぞれ電流ＩｈおよびＩｌが流れる。した
がって、ノードＮＤＢからノードＮＤＦを介して電流発
生回路７０により、平均電流（Ｉｈ＋Ｉｌ）／２が放電
され、またビット線ＢＬを介してメモリセル電流Ｉｍが
放電される。ビット線ＢＬは、選択ノーマルセルＭＣの
記憶データに応じて、その電圧レベルが決定される。メ
モリセル電流Ｉｍと平均電流（Ｉｈ＋Ｉｌ）／２の差に
応じてノードＮＤＡおよびＮＤＢに電位差が生じる。イ
コライズ指示信号ＥＱ１はＨレベルであるため、ノード
ＮＤＡＡおよびＮＤＢＢは、この放電動作により、その
電圧レベルが低下する。
【０２１４】時刻Ｔ２においてイコライズ指示信号ＥＱ
１をＬレベルに立下げ、ＭＯＳトランジスタ６２ａ、６
２ｂおよび６３をすべて非導通状態に設定する。これに
より、内部ノードＮＤＡＡおよびＮＤＢＢのプリチャー
ジおよびイコライズ動作が完了し、ノードＮＤＡＡおよ
びＮＤＢＢの電圧レベルは、高速で、このメモリセル電
流Ｉｍおよび平均電流（Ｉｈ＋Ｉｌ）／２に応じて変化
し、内部ノードＮＤＡＡおよびＮＤＢＢの電位差が拡大
される。
１をＬレベルに立下げ、ＭＯＳトランジスタ６２ａ、６
２ｂおよび６３をすべて非導通状態に設定する。これに
より、内部ノードＮＤＡＡおよびＮＤＢＢのプリチャー
ジおよびイコライズ動作が完了し、ノードＮＤＡＡおよ
びＮＤＢＢの電圧レベルは、高速で、このメモリセル電
流Ｉｍおよび平均電流（Ｉｈ＋Ｉｌ）／２に応じて変化
し、内部ノードＮＤＡＡおよびＮＤＢＢの電位差が拡大
される。
【０２１５】メモリセル電流Ｉｍが平均電流Ｉｄよりも
大きい場合には、ノードＮＤＡＡの電圧レベルがノード
ＮＤＢＢよりも高速で低下し、ＭＯＳトランジスタ６０
ｂのコンダクタンスを高速で低下させ、最終的に非導通
状態とする。応じて、内部ノードＮＤＡＡおよびＮＤＢ
Ｂの電位差が高速でイコライズ指示信号ＥＱ１の非活性
化に応答して拡大される。最終的に内部ノードＮＤＡＡ
およびＮＤＢＢのうち、大きな電流を駆動するノードは
接地電圧レベルまで放電される。
大きい場合には、ノードＮＤＡＡの電圧レベルがノード
ＮＤＢＢよりも高速で低下し、ＭＯＳトランジスタ６０
ｂのコンダクタンスを高速で低下させ、最終的に非導通
状態とする。応じて、内部ノードＮＤＡＡおよびＮＤＢ
Ｂの電位差が高速でイコライズ指示信号ＥＱ１の非活性
化に応答して拡大される。最終的に内部ノードＮＤＡＡ
およびＮＤＢＢのうち、大きな電流を駆動するノードは
接地電圧レベルまで放電される。
【０２１６】時刻Ｔ３においてセンスアンプ活性化指示
信号／ＳＥを活性化し、センス増幅回路１５を活性化
し、内部ノードＮＤＡＡおよびＮＤＢＢの高電位の内部
ノードの電位を上昇させる。基準電圧ＶＲＥＦ２により
センス増幅回路１５のセンス動作は比較的緩やかであ
り、この内部ノードＮＤＡＡおよびＮＤＢＢの高電位の
内部ノードの電位上昇は緩やかである。
信号／ＳＥを活性化し、センス増幅回路１５を活性化
し、内部ノードＮＤＡＡおよびＮＤＢＢの高電位の内部
ノードの電位を上昇させる。基準電圧ＶＲＥＦ２により
センス増幅回路１５のセンス動作は比較的緩やかであ
り、この内部ノードＮＤＡＡおよびＮＤＢＢの高電位の
内部ノードの電位上昇は緩やかである。
【０２１７】基準電圧ＶＲＥＦの電圧レベルの設定によ
り、差動増幅回路１５を最適動作領域で動作させて、セ
ンス動作を行うことができ、正確にかつ高速でセンス動
作を行うことができる。
り、差動増幅回路１５を最適動作領域で動作させて、セ
ンス動作を行うことができ、正確にかつ高速でセンス動
作を行うことができる。
【０２１８】時刻Ｔ４において、ラッチセンスイネーブ
ル信号ＬＦをＬレベルに設定し、分離ゲート１６を非導
通状態としかつラッチ型センスアンプ１７を活性化し
て、電荷閉込め方式でセンス動作を行ない、このラッチ
型センスアンプ１７に閉込められた電荷に従って差動増
幅動作を行なって高速で内部読出データＲＤおよびＺＲ
Ｄｉ（ＲＤ）を生成する。
ル信号ＬＦをＬレベルに設定し、分離ゲート１６を非導
通状態としかつラッチ型センスアンプ１７を活性化し
て、電荷閉込め方式でセンス動作を行ない、このラッチ
型センスアンプ１７に閉込められた電荷に従って差動増
幅動作を行なって高速で内部読出データＲＤおよびＺＲ
Ｄｉ（ＲＤ）を生成する。
【０２１９】メモリセルデータの読出が完了すると時刻
Ｔ５においてワード線ＷＬおよび選択信号ＳＬを非選択
状態へ駆動し、またセンスアンプ活性化指示信号／ＳＥ
を非活性化する。これにより、メモリセル電流Ｉｍおよ
び平均電流Ｉｄの供給が遮断される。また、次いでラッ
チセンスイネーブル信号ＬＳがＨレベルとなり、内部ノ
ードＮＤＡＡおよびＮＤＢＢがラッチ型センスアンプ１
７に結合される。
Ｔ５においてワード線ＷＬおよび選択信号ＳＬを非選択
状態へ駆動し、またセンスアンプ活性化指示信号／ＳＥ
を非活性化する。これにより、メモリセル電流Ｉｍおよ
び平均電流Ｉｄの供給が遮断される。また、次いでラッ
チセンスイネーブル信号ＬＳがＨレベルとなり、内部ノ
ードＮＤＡＡおよびＮＤＢＢがラッチ型センスアンプ１
７に結合される。
【０２２０】時刻Ｔ６においてイコライズ指示信号ＥＸ
１をＨレベルに設定し、ＭＯＳトランジスタ６２ａ、６
２ｂおよび６３がすべて導通し、内部ノードＮＤＡＡお
よびＮＤＢＢのイコライズ動作が行なわれ、また応じて
ノードＮＤＡおよびＮＤＢの電圧レベルが基準電圧ＶＲ
ＥＦにより決定される電圧レベル（ＶＲＥＦ−Ｖｔｈ）
にイコライズされる。
１をＨレベルに設定し、ＭＯＳトランジスタ６２ａ、６
２ｂおよび６３がすべて導通し、内部ノードＮＤＡＡお
よびＮＤＢＢのイコライズ動作が行なわれ、また応じて
ノードＮＤＡおよびＮＤＢの電圧レベルが基準電圧ＶＲ
ＥＦにより決定される電圧レベル（ＶＲＥＦ−Ｖｔｈ）
にイコライズされる。
【０２２１】したがって、この電流センス・増幅回路か
ら、メモリセル電流および平均電流を引抜く構成とする
ことにより、電流センス・増幅回路の内部ノードのプリ
チャージ電位をメモリセル電流および平均電流の差に応
じて電位差を生じさせることができ、高速で内部読出デ
ータを生成することができる。
ら、メモリセル電流および平均電流を引抜く構成とする
ことにより、電流センス・増幅回路の内部ノードのプリ
チャージ電位をメモリセル電流および平均電流の差に応
じて電位差を生じさせることができ、高速で内部読出デ
ータを生成することができる。
【０２２２】以上のように、実施の形態５に従えば、電
流センス・増幅回路からメモリセルおよびダミー電流を
供給し、両者の差に応じた信号を生成して、内部読出デ
ータを生成しており、高速で、内部読出データを生成す
ることができる。
流センス・増幅回路からメモリセルおよびダミー電流を
供給し、両者の差に応じた信号を生成して、内部読出デ
ータを生成しており、高速で、内部読出データを生成す
ることができる。
【０２２３】また、電流センス・増幅回路内において基
準電圧に従って、メモリセル電流を生成しており、電流
センス・増幅回路の内部ノードの電位を、この基準電圧
に従って最適値に設定してセンス動作を行うことがで
き、正確にセンス動作を行うことができる。
準電圧に従って、メモリセル電流を生成しており、電流
センス・増幅回路の内部ノードの電位を、この基準電圧
に従って最適値に設定してセンス動作を行うことがで
き、正確にセンス動作を行うことができる。
【０２２４】［他の変更例］上述の構成においては、ダ
ミーセルとノーマルセルが同一メモリセルアレイ内に配
置されている。しかしながら、このダミーセルとノーマ
ルセルは別々の領域に配置されてもよい。Ｈレベルデー
タを記憶するダミーセルとＬレベルデータを記憶するメ
モリセルを生成し、これらのダミーセルを流れる電流に
対応する読出電流の平均値の大きさの電流を生成し、選
択メモリセルを流れる電流と比較する。このダミーセル
とノーマルセルを別々の領域に配置する場合、ダミーセ
ルとしては、必要最小限のダミーセルが必要とされるだ
けであり、アレイ面積を低減することができる。またこ
の場合、単に、選択されるノーマルセルに対する抵抗お
よび容量の関係がダミーセルに対する抵抗および容量の
関係が同じとなるように、配線レイアウトを設定する。
ミーセルとノーマルセルが同一メモリセルアレイ内に配
置されている。しかしながら、このダミーセルとノーマ
ルセルは別々の領域に配置されてもよい。Ｈレベルデー
タを記憶するダミーセルとＬレベルデータを記憶するメ
モリセルを生成し、これらのダミーセルを流れる電流に
対応する読出電流の平均値の大きさの電流を生成し、選
択メモリセルを流れる電流と比較する。このダミーセル
とノーマルセルを別々の領域に配置する場合、ダミーセ
ルとしては、必要最小限のダミーセルが必要とされるだ
けであり、アレイ面積を低減することができる。またこ
の場合、単に、選択されるノーマルセルに対する抵抗お
よび容量の関係がダミーセルに対する抵抗および容量の
関係が同じとなるように、配線レイアウトを設定する。
【０２２５】また、上述の説明においては、窒化膜など
の絶縁膜に電荷をトラップして情報を記憶する絶縁膜ト
ラップ型不揮発性メモリセルについて説明している。し
かしながら、たとえばポリシリコンで構成されるフロー
ティングゲートに電子を注入して、データを記憶する不
揮発性メモリセルであっても同様に、本発明を適用する
ことができる。
の絶縁膜に電荷をトラップして情報を記憶する絶縁膜ト
ラップ型不揮発性メモリセルについて説明している。し
かしながら、たとえばポリシリコンで構成されるフロー
ティングゲートに電子を注入して、データを記憶する不
揮発性メモリセルであっても同様に、本発明を適用する
ことができる。
【０２２６】書込データおよび読出データを行なうため
の動作制御は、通常の一括消去型不揮発性メモリセルに
おいて用いられているように、シーケンスコントローラ
またはＣＰＵ（中央演算処理装置）を用いて、書込／消
去／読出電圧の生成およびこれらの動作シーケンスの制
御がソフトウェア的に行われればよい。
の動作制御は、通常の一括消去型不揮発性メモリセルに
おいて用いられているように、シーケンスコントローラ
またはＣＰＵ（中央演算処理装置）を用いて、書込／消
去／読出電圧の生成およびこれらの動作シーケンスの制
御がソフトウェア的に行われればよい。
【０２２７】なお、図１に示す構成において、読出列選
択ゲートはＰチャネルＭＯＳトランジスタで構成されて
いる。しかしながら、この読出列選択ゲートは、Ｎチャ
ネルＭＯＳトランジスタで構成されてもよい。
択ゲートはＰチャネルＭＯＳトランジスタで構成されて
いる。しかしながら、この読出列選択ゲートは、Ｎチャ
ネルＭＯＳトランジスタで構成されてもよい。
【０２２８】
【発明の効果】以上のように、この発明に従えば、電流
センス方式に従ってメモリセルを流れる電流に対応する
読出電流とＨレベルデータおよびＬレベルデータを記憶
するダミーセルを流れる平均電流を生成し、これらのメ
モリセルデータと平均電流の関係に応じて内部読出デー
タを生成しており、電流センス方式に従って高速で内部
読出データを生成することができる。
センス方式に従ってメモリセルを流れる電流に対応する
読出電流とＨレベルデータおよびＬレベルデータを記憶
するダミーセルを流れる平均電流を生成し、これらのメ
モリセルデータと平均電流の関係に応じて内部読出デー
タを生成しており、電流センス方式に従って高速で内部
読出データを生成することができる。
【０２２９】すなわち、選択列にビット線電流を供給
し、またしきい値電圧が第１および第２の状態のメモリ
セルを流れる読出電流の平均値の大きさの基準電流を生
成し、この基準電流とビット線に電流を供給する読出電
流発生回路からの読出電流と比較しその比較結果に従っ
て内部読出データを生成することにより、高速で、正確
に内部読出データを生成することができる。
し、またしきい値電圧が第１および第２の状態のメモリ
セルを流れる読出電流の平均値の大きさの基準電流を生
成し、この基準電流とビット線に電流を供給する読出電
流発生回路からの読出電流と比較しその比較結果に従っ
て内部読出データを生成することにより、高速で、正確
に内部読出データを生成することができる。
【０２３０】基準電圧発生回路を、第１および第２の状
態のしきい値電圧を有する第１および第２のダミーセル
と、これら第１および第２のダミーセルに電流を供給
し、かつこの供給電流のミラー電流を生成し、かつこの
ミラー電流を読出電流発生回路を供給する電流に対応す
る大きさから減算して、比較回路へ与える構成とするこ
とにより、第１および第２の状態のしきい値電圧のメモ
リセルを流れる電流の残存電流の平均電流について比較
動作を行なうことができ、高速で、内部読出データを生
成することができる。また、残存電流比較により、比較
電流レベルを最適化することができ、正確に高速でメモ
リセル電流に応じて内部読出データを生成することがで
きる。
態のしきい値電圧を有する第１および第２のダミーセル
と、これら第１および第２のダミーセルに電流を供給
し、かつこの供給電流のミラー電流を生成し、かつこの
ミラー電流を読出電流発生回路を供給する電流に対応す
る大きさから減算して、比較回路へ与える構成とするこ
とにより、第１および第２の状態のしきい値電圧のメモ
リセルを流れる電流の残存電流の平均電流について比較
動作を行なうことができ、高速で、内部読出データを生
成することができる。また、残存電流比較により、比較
電流レベルを最適化することができ、正確に高速でメモ
リセル電流に応じて内部読出データを生成することがで
きる。
【０２３１】また、内部読出回路をラッチ型センス回路
で構成することにより、高速で内部読出データを生成す
ることができる。
で構成することにより、高速で内部読出データを生成す
ることができる。
【０２３２】また、第１および第２の状態のしきい値電
圧を有する第１および第２のダミーセルに電流を供給し
このダミーセルを流れる電流の残存電流のミラー電流と
選択メモリセルを流れる電流の残存電流とを比較するこ
とにより、正確に、第１および第２の状態のメモリセル
を駆動する電流の残存電流の平均電流をメモリセル電流
の残存電流と比較することができ、正確に最適な電流レ
ベルで比較動作を行なってメモリセル電流に従って、高
速で内部読出データを生成することができる。
圧を有する第１および第２のダミーセルに電流を供給し
このダミーセルを流れる電流の残存電流のミラー電流と
選択メモリセルを流れる電流の残存電流とを比較するこ
とにより、正確に、第１および第２の状態のメモリセル
を駆動する電流の残存電流の平均電流をメモリセル電流
の残存電流と比較することができ、正確に最適な電流レ
ベルで比較動作を行なってメモリセル電流に従って、高
速で内部読出データを生成することができる。
【０２３３】また、このダミーセル電流の残存電流を生
成する回路をカレントミラー回路と、このカレントミラ
ー回路へ電流を供給する回路とで構成することにより、
正確に残存電流の平均電流を生成することができる。
成する回路をカレントミラー回路と、このカレントミラ
ー回路へ電流を供給する回路とで構成することにより、
正確に残存電流の平均電流を生成することができる。
【０２３４】また、基準電流発生回路を、第１および第
２の状態のダミーセルへ電流を供給し、このダミーセル
電流のミラー電流と選択メモリセルを流れる電流とを比
較することにより、正確にメモリセルを流れる電流に従
って比較動作を行って、内部読出データを生成すること
ができる。
２の状態のダミーセルへ電流を供給し、このダミーセル
電流のミラー電流と選択メモリセルを流れる電流とを比
較することにより、正確にメモリセルを流れる電流に従
って比較動作を行って、内部読出データを生成すること
ができる。
【０２３５】また、この基準電流生成回路からの電流
を、メモリセル選択タイミングに合わせて比較回路に結
合する接続回路を配置することにより、正確なタイミン
グで、比較回路に電流を供給して、比較動作を行なうこ
とができる。
を、メモリセル選択タイミングに合わせて比較回路に結
合する接続回路を配置することにより、正確なタイミン
グで、比較回路に電流を供給して、比較動作を行なうこ
とができる。
【０２３６】また、ダミーセルを、不揮発性メモリセル
と整列して配置することにより、同一メモリセルアレイ
内においてメモリセルおよびダミーセルを配置すること
ができ、これらのダミーセルを流れる電流およびノーマ
ルセルを流れる電流の条件を同じとすることができ、正
確に、比較基準電流を生成して、比較動作を行なうこと
ができる。
と整列して配置することにより、同一メモリセルアレイ
内においてメモリセルおよびダミーセルを配置すること
ができ、これらのダミーセルを流れる電流およびノーマ
ルセルを流れる電流の条件を同じとすることができ、正
確に、比較基準電流を生成して、比較動作を行なうこと
ができる。
【０２３７】また、比較回路を、内部ノードを所定電位
にプリチャージするプリチャージ回路と、この内部ノー
ドをイコライズする回路と、この内部ノードの読出電流
および基準電流に従って駆動する電流増幅回路と、この
内部ノードの電位を差動増幅する回路とで構成し、内部
ノードのイコライズと、プリチャージの非活性化後に非
活性化することにより、正確に、このメモリセルを流れ
る電流およびダミーセルを流れる電流に応じた電位差を
内部ノードに生成することができ、電流センス方式に従
って高速で内部読出データを生成することができる。
にプリチャージするプリチャージ回路と、この内部ノー
ドをイコライズする回路と、この内部ノードの読出電流
および基準電流に従って駆動する電流増幅回路と、この
内部ノードの電位を差動増幅する回路とで構成し、内部
ノードのイコライズと、プリチャージの非活性化後に非
活性化することにより、正確に、このメモリセルを流れ
る電流およびダミーセルを流れる電流に応じた電位差を
内部ノードに生成することができ、電流センス方式に従
って高速で内部読出データを生成することができる。
【０２３８】また、電流増幅回路を内部ノードに交差結
合される１対の絶縁ゲート型電界効果トランジスタで構
成することにより、正確に、メモリセルおよびダミーセ
ルを流れる電流に応じた電位差を内部ノードに生成する
ことができる。
合される１対の絶縁ゲート型電界効果トランジスタで構
成することにより、正確に、メモリセルおよびダミーセ
ルを流れる電流に応じた電位差を内部ノードに生成する
ことができる。
【０２３９】また、第１および第２のしきい値電圧を有
するダミーセルを流れる電流の平均の大きさの基準電流
を生成し、選択列のビット線に定電流を読出電流として
供給しかつ基準電流読出電流の差とを比較することによ
り、正確に、選択メモリセルの記憶データに応じた電位
差を比較回路内部に生成して比較動作を行うことがで
き、電流比較方式で高速で、内部読出データを生成する
ことができる。
するダミーセルを流れる電流の平均の大きさの基準電流
を生成し、選択列のビット線に定電流を読出電流として
供給しかつ基準電流読出電流の差とを比較することによ
り、正確に、選択メモリセルの記憶データに応じた電位
差を比較回路内部に生成して比較動作を行うことがで
き、電流比較方式で高速で、内部読出データを生成する
ことができる。
【０２４０】基準電流発生回路として、第１および第２
のダミーセルを互いに異なるしきい値電圧を持たせ、こ
れらのダミーセルを流れる電流の総和のミラー電流を生
成し、さらにそのミラー電流を生成する構成とすること
により、正確に、平均電流を生成して比較回路へ与える
ことができる。
のダミーセルを互いに異なるしきい値電圧を持たせ、こ
れらのダミーセルを流れる電流の総和のミラー電流を生
成し、さらにそのミラー電流を生成する構成とすること
により、正確に、平均電流を生成して比較回路へ与える
ことができる。
【０２４１】比較回路として、内部ノードを定電流源か
らの電流に従ってプリチャージするプリチャージする回
路と、内部ノードをイコライズする回路と、この内部ノ
ードと選択列および基準電流発生回路の出力ノードとの
間に交差結合されるトランジスタとを配置することによ
り、正確に、メモリセルを流れる電流に従って内部ノー
ドを放電して、基準電流の放電との比較により、メモリ
セルの記憶データに応じた内部読出データを高速で生成
することができる。
らの電流に従ってプリチャージするプリチャージする回
路と、内部ノードをイコライズする回路と、この内部ノ
ードと選択列および基準電流発生回路の出力ノードとの
間に交差結合されるトランジスタとを配置することによ
り、正確に、メモリセルを流れる電流に従って内部ノー
ドを放電して、基準電流の放電との比較により、メモリ
セルの記憶データに応じた内部読出データを高速で生成
することができる。
【０２４２】また、基準電流を比較回路から選択列およ
びダミーセルへ供給することにより、最適な電流レベル
で内部ノードの充電および放電を行って、内部ノード電
位を最適動作点に設定することができる。
びダミーセルへ供給することにより、最適な電流レベル
で内部ノードの充電および放電を行って、内部ノード電
位を最適動作点に設定することができる。
【０２４３】また、プリチャージ回路およびイコライズ
回路をメモリセルが選択されてから所定時間経過後に非
活性化することにより、内部ノードの電位を、メモリセ
ルの駆動電流に応じた電位レベルに設定して、高速で増
幅動作を行なうことができる。
回路をメモリセルが選択されてから所定時間経過後に非
活性化することにより、内部ノードの電位を、メモリセ
ルの駆動電流に応じた電位レベルに設定して、高速で増
幅動作を行なうことができる。
【０２４４】さらに、この後センス活性化信号に従って
差動増幅動作を行なうことにより、高速で、正確に内部
ノードの電位差を増幅することができ、応じて、高速で
内部データを生成することができる。
差動増幅動作を行なうことにより、高速で、正確に内部
ノードの電位差を増幅することができ、応じて、高速で
内部データを生成することができる。
【０２４５】さらに、ラッチ型増幅回路を用いてこの内
部ノードの電圧を増幅しラッチすることにより、高速
で、内部ノードが接地電圧および電源電圧レベルに放電
される前に増幅動作を行って、内部読出データを生成す
ることができる。
部ノードの電圧を増幅しラッチすることにより、高速
で、内部ノードが接地電圧および電源電圧レベルに放電
される前に増幅動作を行って、内部読出データを生成す
ることができる。
【０２４６】また、選択列のビット線に電流を供給し、
選択列のメモリセルを流れる電流と基準電流とを比較
し、その比較結果に従って信号を生成することにより、
メモリセルの状態に応じた電流を基準電流と比較して内
部読出データを生成することができ、電流センスにより
高速でセンス動作を行って内部読出データを生成するこ
とができる。
選択列のメモリセルを流れる電流と基準電流とを比較
し、その比較結果に従って信号を生成することにより、
メモリセルの状態に応じた電流を基準電流と比較して内
部読出データを生成することができ、電流センスにより
高速でセンス動作を行って内部読出データを生成するこ
とができる。
【０２４７】また不揮発性メモリセルとして、絶縁膜に
電荷をトラップするメモリセルを利用することにより、
アレイ面積を低減でき、小占有面積で高速で内部読出デ
ータを生成することができる不揮発性半導体記憶装置を
実現することができる。特に、このメモリセル構成によ
り、高速で多値データを読み出すことができる。
電荷をトラップするメモリセルを利用することにより、
アレイ面積を低減でき、小占有面積で高速で内部読出デ
ータを生成することができる不揮発性半導体記憶装置を
実現することができる。特に、このメモリセル構成によ
り、高速で多値データを読み出すことができる。
【０２４８】また、メモリセルを介して流れる電流をセ
ンスアンプへ供給して、センスアンプにおいて電流セン
ス動作を行うことにより、メモリセルの状態に応じた電
流をセンスアンプに供給することができ、高速でかつ正
確にメモリセルデータをセンスして内部読出データを生
成することができる。
ンスアンプへ供給して、センスアンプにおいて電流セン
ス動作を行うことにより、メモリセルの状態に応じた電
流をセンスアンプに供給することができ、高速でかつ正
確にメモリセルデータをセンスして内部読出データを生
成することができる。
【０２４９】また、選択ビット線へ電流を供給する電流
供給回路と並列に選択ビット線とセンスアンプとを結合
することにより、メモリセルを流れる電流の残りの電流
をセンスアンプへ供給することができ、応じて選択メモ
リセルの状態に応じた電流をセンスアンプへ供給してセ
ンス動作を行うことができ、電流センスにより高速かつ
正確に選択メモリセルの記憶データに対応する内部読出
データを生成することができる。
供給回路と並列に選択ビット線とセンスアンプとを結合
することにより、メモリセルを流れる電流の残りの電流
をセンスアンプへ供給することができ、応じて選択メモ
リセルの状態に応じた電流をセンスアンプへ供給してセ
ンス動作を行うことができ、電流センスにより高速かつ
正確に選択メモリセルの記憶データに対応する内部読出
データを生成することができる。
【図１】 この発明の実施の形態１に従う不揮発性半導
体記憶装置の要部の構成を概略的に示す図である。
体記憶装置の要部の構成を概略的に示す図である。
【図２】 図１に示す不揮発性半導体記憶装置の要部の
構成をより具体的に示す図である。
構成をより具体的に示す図である。
【図３】 図２に示す不揮発性半導体記憶装置の動作を
示すタイミング図である。
示すタイミング図である。
【図４】 図２に示すラッチ型センスアンプの構成の一
例を示す図である。
例を示す図である。
【図５】 この発明の実施の形態２に従う不揮発性半導
体記憶装置の要部の構成を概略的に示す図である。
体記憶装置の要部の構成を概略的に示す図である。
【図６】 図５に示す不揮発性半導体記憶装置の要部の
構成をより具体的に示す図である。
構成をより具体的に示す図である。
【図７】 この発明の実施の形態３に従う不揮発性半導
体記憶装置の要部の構成を概略的に示す図である。
体記憶装置の要部の構成を概略的に示す図である。
【図８】 図７に示す不揮発性半導体記憶装置の動作を
示すタイミング図である。
示すタイミング図である。
【図９】 この発明の実施の形態４に従う不揮発性半導
体記憶装置の要部の構成を示す図である。
体記憶装置の要部の構成を示す図である。
【図１０】 この発明の実施の形態５に従う不揮発性半
導体記憶装置の要部の構成を示す図である。
導体記憶装置の要部の構成を示す図である。
【図１１】 図１０に示す不揮発性半導体記憶装置の動
作を示すタイミング図である。
作を示すタイミング図である。
【図１２】 不揮発性半導体メモリセルの断面構造を概
略的に示す図である。
略的に示す図である。
【図１３】 従来の不揮発性半導体記憶装置の平面レイ
アウトを概略的に示す図である。
アウトを概略的に示す図である。
【図１４】 従来の不揮発性半導体記憶装置の断面構造
およびこれらのプログラム時およびデータ読出動作時の
電流の方向を示す図である。
およびこれらのプログラム時およびデータ読出動作時の
電流の方向を示す図である。
【図１５】 従来の不揮発性メモリセルのプログラム時
の印加電圧を示す図である。
の印加電圧を示す図である。
【図１６】 従来の不揮発性メモリセルにおけるデータ
読出時の印加電圧を示す図である。
読出時の印加電圧を示す図である。
【図１７】 従来の不揮発性半導体記憶装置のデータ読
出部の構成を概略的に示す図である。
出部の構成を概略的に示す図である。
【図１８】 従来の不揮発性半導体記憶装置の内部読出
電圧マージンを模式的に示す図である。
電圧マージンを模式的に示す図である。
【符号の説明】
ＭＣ ノーマルセル、ＤＭ，ＤＭＬ，ＤＭＨ ダミーセ
ル、１ ダミーセルリード電流供給回路、２ １／２電
流発生回路、３ 電流センス・増幅回路、４ライト電流
スイッチ、５ ダミーライト電流発生回路、１０ 定電
流源、１１ＭＯＳトランジスタ、１２ 電流増幅回路、
１４ プリチャージ回路、１３ ＭＯＳトランジスタ、
１５ センス増幅回路、１６ 分離ゲート、１７ ラッ
チ型センスアンプ、３０ 基準電流発生回路、３０ａ−
３０ｃ ＰチャネルＭＯＳトランジスタ、４０ 基準電
流発生回路、４５ 減算回路、４０ａ−４０ｃ Ｐチャ
ネルＭＯＳトランジスタ、４５ａ 定電流源、４５ｂ，
４５ｃ，４５ｄ，４５ｅ ＮチャネルＭＯＳトランジス
タ、５０ 電流発生回路、５５ 電流供給回路、５０
ａ，５０ｃ 定電流源、５０ｂ，５０ｄ，５０ｅ−５０
ｇ ＮチャネルＭＯＳトランジスタ、５５ａ，５５ｂ
ＰチャネルＭＯＳトランジスタ、７０ 電流発生回路、
６０ 電流増幅回路、６３ ＮチャネルＭＯＳトランジ
スタ、６２プリチャージ回路、６４，６５ Ｎチャネル
ＭＯＳトランジスタ。
ル、１ ダミーセルリード電流供給回路、２ １／２電
流発生回路、３ 電流センス・増幅回路、４ライト電流
スイッチ、５ ダミーライト電流発生回路、１０ 定電
流源、１１ＭＯＳトランジスタ、１２ 電流増幅回路、
１４ プリチャージ回路、１３ ＭＯＳトランジスタ、
１５ センス増幅回路、１６ 分離ゲート、１７ ラッ
チ型センスアンプ、３０ 基準電流発生回路、３０ａ−
３０ｃ ＰチャネルＭＯＳトランジスタ、４０ 基準電
流発生回路、４５ 減算回路、４０ａ−４０ｃ Ｐチャ
ネルＭＯＳトランジスタ、４５ａ 定電流源、４５ｂ，
４５ｃ，４５ｄ，４５ｅ ＮチャネルＭＯＳトランジス
タ、５０ 電流発生回路、５５ 電流供給回路、５０
ａ，５０ｃ 定電流源、５０ｂ，５０ｄ，５０ｅ−５０
ｇ ＮチャネルＭＯＳトランジスタ、５５ａ，５５ｂ
ＰチャネルＭＯＳトランジスタ、７０ 電流発生回路、
６０ 電流増幅回路、６３ ＮチャネルＭＯＳトランジ
スタ、６２プリチャージ回路、６４，６５ Ｎチャネル
ＭＯＳトランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788 Ｇ１１Ｃ 17/00 ６２４
29/792 ６２２Ｃ
６３４Ｅ
Ｈ０１Ｌ 27/10 ４３４
29/78 ３７１
Claims (21)
- 【請求項１】 行列状に配列され、各々が不揮発的にデ
ータを記憶する複数の不揮発性メモリセルを備え、各前
記不揮発性メモリセルは、記憶データに従ってしきい値
電圧が設定される絶縁ゲート型トランジスタを備え、前
記しきい値電圧は、第１の論理レベルのデータに対応す
る第１の状態と第２の論理レベルのデータに対応する第
２の状態とを少なくとも取り、 前記メモリセル列に対して配置され、各々に対応の列の
メモリセルが接続される複数のビット線、 データ読出時、選択列のビット線に電流を供給するため
の読出電流発生回路、および基準電流を発生するための
基準電流発生回路を備え、前記基準電流は、前記読出電
流発生回路から前記選択列のビット線に流れる読出電流
に関して、前記第１の状態のメモリセルが選択されたと
きに前記ビット線を流れる電流に対応する第１の読出電
流と前記第２の状態のメモリセルが選択されたときに前
記ビット線を流れる電流に対応する第２の読出電流の平
均値の大きさであり、 前記基準電流発生回路からの基準電流と前記読出電流発
生回路からの電流とを比較し、該比較結果に応じた信号
を出力する比較回路、および前記比較回路の出力信号に
従って内部読出データを生成する内部読出回路を備え
る、不揮発性半導体記憶装置。 - 【請求項２】 前記基準電流発生回路は、 前記第１の状態のしきい値電圧を有する第１のダミーセ
ルと、 前記第２の状態のしきい値電圧を有する第２のダミーセ
ルと、 前記第１および第２のダミーセルそれぞれに前記読出電
流発生回路が供給する電流に対応する大きさの電流を供
給しかつ前記第１および第２のダミーセルに対する供給
電流のミラー電流を生成する電流供給／検出回路と、 前記読出電流発生回路が駆動する電流に対応する大きさ
の電流から前記ミラー電流を減算して前記基準電流を生
成する減算回路とを含み、 前記比較回路は、 前記選択列と並列に配置され、前記読出電流発生回路か
らの電流を受ける信号線と、 前記減算回路が駆動する電流と前記信号線の電流とを比
較する比較器とを備える、請求項１記載の不揮発性半導
体記憶装置。 - 【請求項３】 前記内部読出回路は、さらに、前記比較
回路の出力信号を検知し、増幅してラッチするセンスラ
ッチ回路を備える、請求項１または２記載の不揮発性半
導体記憶装置。 - 【請求項４】 前記基準電流発生回路は、 前記第１の状態のしきい値電圧を有する第１のダミーセ
ルと、 前記第２の状態のしきい値電圧を有する第２のダミーセ
ルと、 前記第１および第２のダミーセルに電流を供給する電流
供給回路と、 前記電流供給回路に前記第１および第２のダミーセルと
並列に結合され、前記電流供給回路からの電流を駆動す
る電流駆動回路、 前記電流駆動回路の駆動電流のミラー電流を前記基準電
流として生成する中間電流発生回路とを備え、 前記比較回路は、 選択列のビット線と並列に前記読出電流発生回路に結合
され、前記読出電流発生回路からの電流を受ける信号線
と、前記選信号線を介して流れる電流と前記ミラー電流
とを比較し、該比較結果に応じた信号を出力する比較器
とを含む、請求項１記載の不揮発性半導体記憶装置。 - 【請求項５】 前記中間電流発生回路は、 前記電流駆動回路の駆動電流のミラー電流を生成するた
めのカレントミラートランジスタと、 前記カレントミラートランジスタへ電流を供給する電流
源とを備え、前記電流源は、前記ミラー電流のミラー電
流を前記比較回路へ供給する、請求項４記載の不揮発性
半導体記憶装置。 - 【請求項６】 前記基準電流発生回路は、 前記第１の状態のしきい値電圧を有する第１のダミーセ
ルと、 前記第２の状態のしきい値電圧を有する第２のダミーセ
ルと、 前記第１および第２のダミーセルに電流を供給する電流
供給回路と、 前記第１および第２のダミーセルを流れる電流のミラー
電流を生成するミラー回路とを備え、 前記比較回路は、前記選択メモリセルを介して流れる電
流を前記読出電流として受けて、前記ミラー回路から与
えられる電流との比較動作を行なう、請求項１記載の不
揮発性半導体記憶装置。 - 【請求項７】 前記ミラー電流を、前記選択メモリセル
の選択状態への駆動に従って前記比較回路へ結合する接
続回路をさらに備える、請求項６記載の不揮発性半導体
記憶装置。 - 【請求項８】 前記第１および第２のダミーセルは、前
記複数の不揮発性メモリセルと整列して配置される、請
求項２、４または６記載の不揮発性半導体記憶装置。 - 【請求項９】 前記比較回路は、 活性化時、第１および第２の内部ノードを所定電位にプ
リチャージするためのプリチャージ回路と、 活性化時、前記第１および第２の内部ノードの電位をイ
コライズするためのイコライズ回路と、 前記第１および第２の内部ノードを、前記読出電流およ
び基準電流に従って駆動する電流増幅回路と、 前記第１および第２の内部ノードの電圧を差動的に増幅
する差動増幅回路とを備え、 前記イコライズ回路は、前記プリチャージ回路の非活性
化の後に非活性化される、請求項１記載の不揮発性半導
体記憶装置。 - 【請求項１０】 前記電流増幅回路は、それぞれのゲー
トおよび第１の導通端子が前記第１および第２の内部ノ
ードに対して交差結合される１対の絶縁ゲート型電界効
果トランジスタを備える、請求項９記載の不揮発性半導
体記憶装置。 - 【請求項１１】 行列状に配列され、各々が不揮発的に
データを記憶する複数の不揮発性メモリセルを備え、各
前記不揮発性メモリセルは、記憶データに従って設定さ
れるしきい値電圧を有する絶縁ゲート型トランジスタを
備え、各前記メモリセルの前記しきい値電圧は、少なく
とも第１の論理レベルの記憶データに対応する第１のし
きい値電圧と、第２の論理レベルの記憶データに対応す
る第２のしきい値電圧とを取り、 前記メモリセル列に対応して配置され、各々に対応の列
のメモリセルが接続する複数のビット線、および基準電
流を発生する基準電流発生回路を備え、前記基準電流
は、データ読出時、前記第１のしきい値電圧を有するメ
モリセルが選択されたときに該メモリセルを介して流れ
る第１の電流と前記第２のしきい値電圧を有するメモリ
セルが選択されたときに該メモリセルを介して流れる第
２の電流との平均の大きさを有し、 所定の大きさの定電流を発生する定電流発生回路、 選択列のビット線に前記定電流を読出電流として供給
し、前記読出電流と前記基準電流との差に応じた信号を
生成する比較回路、および前記比較回路の出力信号にし
たがって内部読出データを生成する内部読出回路を備え
る、不揮発性半導体記憶装置。 - 【請求項１２】 前記基準電流発生回路は、 前記第１のしきい値電圧を有する第１のダミーセルと、 前記第２のしきい値電圧を有する第２のダミーセルと、 前記第１および第２のダミーセルに電流を供給しかつ前
記第１および第２のダミーセルを流れる電流のミラー電
流を生成する電流供給回路と、 前記電流供給回路に供給するミラー電流のさらにミラー
電流を生成して前記基準電流を生成するカレントミラー
回路とを備える、請求項１１記載の不揮発性半導体記憶
装置。 - 【請求項１３】 前記比較回路は、 活性化時、前記定電流発生回路からの定電流を第１およ
び第２の内部ノードに供給するプリチャージ回路と、 活性化時、前記第１および第２の内部ノードの電位をイ
コライズするイコライズ回路と、 前記選択列のビット線と前記第１の内部ノードとの間に
結合される第１のトランジスタと、前記第２の内部ノー
ドと前記基準電流発生回路の出力ノードとの間に結合さ
れる第２のトランジスタとを含み、それぞれ前記選択列
および前記基準電流発生回路に前記定電流を供給し、前
記第１および第２の内部ノードに対して前記第１および
第２のトランジスタが交差結合され、 前記基準電流発生回路は、前記基準電流を前記比較回路
から引抜く、請求項１１記載の不揮発性半導体記憶装
置。 - 【請求項１４】 前記プリチャージ回路および前記イコ
ライズ回路は、メモリセルが選択されて所定時間経過後
に非活性化される、請求項１３記載の不揮発性半導体記
憶装置。 - 【請求項１５】 前記比較回路は、センス活性化信号に
応答して活性化され、前記第１および第２の内部ノード
の電圧を差動増幅する差動増幅回路をさらに備える、請
求項１３記載の不揮発性半導体記憶装置。 - 【請求項１６】 前記内部データ読出回路は、 前記第１および第２の内部ノードの電圧をさらに検知
し、増幅しかつラッチして内部読出データを生成するラ
ッチ型増幅回路を備える、請求項１３記載の不揮発性半
導体記憶装置。 - 【請求項１７】 行列状に配列される複数の不揮発性メ
モリセルを備え、各々が、記憶データに応じてしきい値
電圧が変化するメモリトランジスタを備え、 各前記メモリセル列に対応して配置され、各々に対応の
列のメモリセルが接続される複数のビット線、 選択列のビット線に電流を供給する読出電流供給回路、 基準電流を生成する基準電流発生回路、 前記選択列のメモリセルを介して流れる電流と前記基準
電流とを比較し、該比較結果を示す信号を生成する電流
比較回路を備える、不揮発性半導体記憶装置。 - 【請求項１８】 各ビット線は、隣接列にメモリセルに
より共有され、 アドレス信号にしたがって、選択列に対応して配置され
る第１および第２のビット線を選択して、前記第１のビ
ット線を前記読出電流供給回路に結合し、かつ前記第２
のビット線を前記電流比較回路に結合する選択回路をさ
らに備える、請求項１７記載の不揮発性半導体記憶装
置。 - 【請求項１９】 前記不揮発性メモリセルは、絶縁膜に
電荷を蓄積する絶縁膜電荷トラップ型のメモリセルであ
り、また、ビット線は隣接列のメモリセルにより共有さ
れ、またデータ読出時、ビット線は仮想接地線として用
いられる、請求項１から１７のいずれかに記載の不揮発
性半導体記憶装置。 - 【請求項２０】 行列状に配列され、各々が不揮発的に
情報を記憶する複数の不揮発性メモリセル、各メモリセ
ルは、記憶情報に応じてしきい値電圧が設定されるトラ
ンジスタを備え、 各前記列に対応して配列され、各々が対応の列のメモリ
セルに接続される複数のビット線、各ビット線は隣接列
のメモリセルにより共有され、 選択列のビット線の第１のビット線に結合され、前記第
１のビット線に電流を供給する電流供給回路、および前
記選択列の第２のビット線に結合され、前記第２のビッ
ト線を流れる電流に従って内部読出データを生成するセ
ンスアンプを備える、不揮発性半導体記憶装置。 - 【請求項２１】 行列状に配列され、各々が不揮発的に
情報を記憶する複数の不揮発性メモリセルを備え、各メ
モリセルは、記憶情報に応じてしきい値電圧が設定され
るトランジスタを備え、 各前記列に対応して配列され、各々が対応の列のメモリ
セルに接続される複数のビット線を備え、各ビット線は
隣接列のメモリセルにより共有され、 選択列のビット線の第１のビット線に結合され、前記第
１のビット線に電流を供給する電流供給回路、 前記選択列の第２のビット線に結合される参照電源、お
よび前記第１のビット線に前記電流供給回路と並列に結
合され、与えられた電流に従って内部読出データを生成
するセンスアンプを備える、不揮発性半導体記憶装置。
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| Application Number | Priority Date | Filing Date | Title |
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| TW091135876A TW582039B (en) | 2002-02-18 | 2002-12-11 | Memory device trapping charges in insulating film to store information in non-volatile manner |
| US10/319,520 US6829171B2 (en) | 2002-02-18 | 2002-12-16 | Memory device trapping charges in insulating film to store information in non-volatile manner |
| CNB03101853XA CN100416705C (zh) | 2002-02-18 | 2003-01-20 | 将电荷俘获在绝缘膜内非易失性地存储信息的存储器 |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003242794A true JP2003242794A (ja) | 2003-08-29 |
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| Application Number | Title | Priority Date | Filing Date |
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| US (1) | US6829171B2 (ja) |
| JP (1) | JP4156248B2 (ja) |
| CN (1) | CN100416705C (ja) |
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| US20030156457A1 (en) | 2003-08-21 |
| CN100416705C (zh) | 2008-09-03 |
| TW200303552A (en) | 2003-09-01 |
| TW582039B (en) | 2004-04-01 |
| US6829171B2 (en) | 2004-12-07 |
| CN1440038A (zh) | 2003-09-03 |
| JP4156248B2 (ja) | 2008-09-24 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050124 |
|
| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080701 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080709 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4156248 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130718 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |