JPH0232718B2 - - Google Patents
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- JPH0232718B2 JPH0232718B2 JP57177648A JP17764882A JPH0232718B2 JP H0232718 B2 JPH0232718 B2 JP H0232718B2 JP 57177648 A JP57177648 A JP 57177648A JP 17764882 A JP17764882 A JP 17764882A JP H0232718 B2 JPH0232718 B2 JP H0232718B2
- Authority
- JP
- Japan
- Prior art keywords
- data line
- mosfet
- level
- control signal
- memory
- Prior art date
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- 239000011159 matrix material Substances 0.000 claims description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明は、エレクトリカリ・プログラマブ
ル・リード・オンリ・メモリ装置（以下EPROM
装置と記す）、特にそのデータ線の駆動回路に関
する。
ル・リード・オンリ・メモリ装置（以下EPROM
装置と記す）、特にそのデータ線の駆動回路に関
する。
フローテイングゲートMOSFET（以下FAMOS
と称する）をメモリ素子として使用している
EPROM装置においては、複数のデータ線の中か
ら一本のデータ線が選択されたときに、データ線
がプリチヤージ用MOSFETによつてチヤージア
ツプされ、続いて選択レベルのワード線駆動信号
が複数のワード線の中の一本に供給される。その
結果、ロウレベルまたはハイレベルの読出し信号
がデータ線を介してセンスアンプに送られてセン
スされるようにされている。
と称する）をメモリ素子として使用している
EPROM装置においては、複数のデータ線の中か
ら一本のデータ線が選択されたときに、データ線
がプリチヤージ用MOSFETによつてチヤージア
ツプされ、続いて選択レベルのワード線駆動信号
が複数のワード線の中の一本に供給される。その
結果、ロウレベルまたはハイレベルの読出し信号
がデータ線を介してセンスアンプに送られてセン
スされるようにされている。
しかしながら、従来のEPROM装置において
は、プリチヤージ用のMOSFETに定常的に定電
圧発生回路からの定電圧が供給され、メモリ読出
し時にＹデゴーダからの信号によつて制御される
スイツチ（以下カラムスイツチと称する）によ
り、データ線をプリチヤージ用MOSFETに接続
してデータ線をチヤージアツプさせるようにされ
ていた。カラムスイツチはデータ線ごとに設けら
れており、選択時にのみオン状態にされる。
は、プリチヤージ用のMOSFETに定常的に定電
圧発生回路からの定電圧が供給され、メモリ読出
し時にＹデゴーダからの信号によつて制御される
スイツチ（以下カラムスイツチと称する）によ
り、データ線をプリチヤージ用MOSFETに接続
してデータ線をチヤージアツプさせるようにされ
ていた。カラムスイツチはデータ線ごとに設けら
れており、選択時にのみオン状態にされる。
また、FAMOSからなるメモリ素子は書き込ま
れた情報に応じて、基準電圧（読出し信号の中間
レベル）よりも高いしきい値電圧か、または低い
しきい値電圧を持つようにされている。
れた情報に応じて、基準電圧（読出し信号の中間
レベル）よりも高いしきい値電圧か、または低い
しきい値電圧を持つようにされている。
従つて、あるデータ線とワード線が選択された
ときに、その交点にあるメモリ素子が消去状態
“１”にされていると、しきい値電圧が低いため
ワード線の選択レベルによつてメモリ素子がオン
され、データ線はメモリ素子とプリチヤージ用
MOSFETのオン抵抗の比によつて決まるような
レベル（基準電圧よりも低い）にされる。このと
き、プリチヤージ用MOSFETからの電流供給量
は、選択されたメモリ素子が書込状態“０”（選
択時にオフ）にされている場合よりも多くなる。
そのため、従来のデータ線駆動回路では、データ
線のレベルが一旦基準電圧以上にオーバーシユー
トしてから、基準電圧以下の所定のロウレベル状
態にされる。
ときに、その交点にあるメモリ素子が消去状態
“１”にされていると、しきい値電圧が低いため
ワード線の選択レベルによつてメモリ素子がオン
され、データ線はメモリ素子とプリチヤージ用
MOSFETのオン抵抗の比によつて決まるような
レベル（基準電圧よりも低い）にされる。このと
き、プリチヤージ用MOSFETからの電流供給量
は、選択されたメモリ素子が書込状態“０”（選
択時にオフ）にされている場合よりも多くなる。
そのため、従来のデータ線駆動回路では、データ
線のレベルが一旦基準電圧以上にオーバーシユー
トしてから、基準電圧以下の所定のロウレベル状
態にされる。
その結果、データ線のオーバーシユートをセン
スアンプが誤読出しするおそれがあつた。また、
このオーバーシユートによる誤読出しを防止する
ために、データ線のレベルが確定するまでの間セ
ンスアンプによるセンスを遅らせるようにさせる
と、アクセス時間が長くなつてしまうという問題
点があつた。
スアンプが誤読出しするおそれがあつた。また、
このオーバーシユートによる誤読出しを防止する
ために、データ線のレベルが確定するまでの間セ
ンスアンプによるセンスを遅らせるようにさせる
と、アクセス時間が長くなつてしまうという問題
点があつた。
そこでこの発明は、例えば電流供給能力の異な
る２つのプリチヤージ用トランジスタもしくは、
ゲート電位を時間とともに変化させ電流供給能力
を異ならせるプリチヤージ用トランジスタを設け
て、データ線をプリチヤージさせる際に、先ず大
きな電流を流してデータ線を基準電圧の近くまで
チヤージアツプさせてからその後は小さな電流を
流してゆつくりとデータ線のレベルを移行させる
ことにより、プリチヤージの際のデータ線におけ
るオーバーシユートをなくして、誤読出しを防止
するとともに読出しの高速化を図れるようにする
ことを目的とする。
る２つのプリチヤージ用トランジスタもしくは、
ゲート電位を時間とともに変化させ電流供給能力
を異ならせるプリチヤージ用トランジスタを設け
て、データ線をプリチヤージさせる際に、先ず大
きな電流を流してデータ線を基準電圧の近くまで
チヤージアツプさせてからその後は小さな電流を
流してゆつくりとデータ線のレベルを移行させる
ことにより、プリチヤージの際のデータ線におけ
るオーバーシユートをなくして、誤読出しを防止
するとともに読出しの高速化を図れるようにする
ことを目的とする。
以下図面を用いてこの発明を説明する。
第１図は本発明の一実施例を示すEPROM装置
の概略構成図である。
の概略構成図である。
図において、１は複数個のメモリ素子がマトリ
ツクス状に配設されてなるメモリアレイである。
個々のメモリ素子M11，M12，……はフローテイ
ングゲート電極およびコントロールゲート電極を
有するFAMOSで構成されている。
ツクス状に配設されてなるメモリアレイである。
個々のメモリ素子M11，M12，……はフローテイ
ングゲート電極およびコントロールゲート電極を
有するFAMOSで構成されている。
メモリアレイ１内の各メモリ素子は、同一行に
配置されているもののコントロールゲートが、そ
れぞれ同一のワード線W1，W2，……に共通に接
続されている。また、同一列に配置されたメモリ
素子のドレインはそれぞれ同一のデータ線D1，
D2，……に共通に接続されている。
配置されているもののコントロールゲートが、そ
れぞれ同一のワード線W1，W2，……に共通に接
続されている。また、同一列に配置されたメモリ
素子のドレインはそれぞれ同一のデータ線D1，
D2，……に共通に接続されている。
上記データ線D1，D2……には、各データ線を
共通データ線CDに接続させるためのカラムスイ
ツチS1，S2，……が設けられている。
共通データ線CDに接続させるためのカラムスイ
ツチS1，S2，……が設けられている。
２はＸデコーダ回路で、このＸデコーダ回路２
によつて、アドレス信号Axiに対応された一つの
ワード線に選択レベルのワード線駆動信号が供給
される。また、３はＹデコーダ回路で、このＹデ
コーダ回路３によつて、上記カラムスイツチS1，
S2，……のうちアドレス信号Ayiに対応された１
つがオン状態にされる。すると、オン状態にされ
たカラムスイツチを介して、データ線D1，D2，
……のうち一本が共通データ線CDに結合される。
によつて、アドレス信号Axiに対応された一つの
ワード線に選択レベルのワード線駆動信号が供給
される。また、３はＹデコーダ回路で、このＹデ
コーダ回路３によつて、上記カラムスイツチS1，
S2，……のうちアドレス信号Ayiに対応された１
つがオン状態にされる。すると、オン状態にされ
たカラムスイツチを介して、データ線D1，D2，
……のうち一本が共通データ線CDに結合される。
この共通データ線CDには、信号発生回路４か
らの制御信号φp1，φp2によつてそれぞれオン、オ
フ制御されるプリチヤージ用MOSFET Qp1，Qp
２が、電源電圧VCCとの間に互に並列に接続されて
いる。このプリチヤージ用MOSFET Qp1とQp2
は、その寸法比を変えることによつて、
MOSFET Qp1の方が電流供給能力が大きくなる
ように形成されている。
らの制御信号φp1，φp2によつてそれぞれオン、オ
フ制御されるプリチヤージ用MOSFET Qp1，Qp
２が、電源電圧VCCとの間に互に並列に接続されて
いる。このプリチヤージ用MOSFET Qp1とQp2
は、その寸法比を変えることによつて、
MOSFET Qp1の方が電流供給能力が大きくなる
ように形成されている。
５は共通データ線DCに接続されたセンスアン
プで、このセンスアンプ５には、データ線からの
読出し信号を増幅する。
プで、このセンスアンプ５には、データ線からの
読出し信号を増幅する。
また、特に制限されないが、上記データ線D1，
D2，……と回路の接地点との間には、上記信号
発生回路４からの制御信号φdによつオン、オフ
制御されるデイスチヤージ用のMOSFET Qdが
設けられている。信号発生回路４はアドレス信号
Axi，Ayiおよびチツプイネーブル信号等の外
部信号の変化を検出してパルス状の制御信号φd
を発生する。この制御信号φdによつて、デイス
チヤージ用MOSFET Qdがオンされて、データ
線D1，D2，……がグランドレベルまで引き抜か
れるようにされている。
D2，……と回路の接地点との間には、上記信号
発生回路４からの制御信号φdによつオン、オフ
制御されるデイスチヤージ用のMOSFET Qdが
設けられている。信号発生回路４はアドレス信号
Axi，Ayiおよびチツプイネーブル信号等の外
部信号の変化を検出してパルス状の制御信号φd
を発生する。この制御信号φdによつて、デイス
チヤージ用MOSFET Qdがオンされて、データ
線D1，D2，……がグランドレベルまで引き抜か
れるようにされている。
次に上記回路の動作を第２図のタイミングチヤ
ートを用いて説明する。なお、同図において、点
線で示した波形は、センス回路にラツチ回路が含
まれている場合の波形である。
ートを用いて説明する。なお、同図において、点
線で示した波形は、センス回路にラツチ回路が含
まれている場合の波形である。
メモリ読出し時には、ワード線とデータ線が駆
動される前に、信号発生回路４がアドレス信号
Axi，Ayiの変化を検出して、制御信号φdが一時的
にハイレベルにもしくは、センス回路にラツチ回
路を含んでいる場合は、この時点でロウレベルに
される。これによつて、デイスチヤージ用の
MOSFET Qdがオンもしくは、オフされてデー
タ線D1，D2，……上の電荷が引き抜かれてグラ
ンドレベル（0V）にされる。これによつて、メ
モリ読出し前にデータ線がフローテイング状態に
されることがなくなり、ノイズがのりにくくされ
る。
動される前に、信号発生回路４がアドレス信号
Axi，Ayiの変化を検出して、制御信号φdが一時的
にハイレベルにもしくは、センス回路にラツチ回
路を含んでいる場合は、この時点でロウレベルに
される。これによつて、デイスチヤージ用の
MOSFET Qdがオンもしくは、オフされてデー
タ線D1，D2，……上の電荷が引き抜かれてグラ
ンドレベル（0V）にされる。これによつて、メ
モリ読出し前にデータ線がフローテイング状態に
されることがなくなり、ノイズがのりにくくされ
る。
また、デイスチヤージ用MOSFET Qdがオン
されている間、信号発生回路４から発生される制
御信号φp1とφp2はロウレベルにされて、プリチヤ
ージ用のMOSFET Qp1とQp2はオフされている。
これによつてデータ線に貫通電流が流されるのが
防止される。
されている間、信号発生回路４から発生される制
御信号φp1とφp2はロウレベルにされて、プリチヤ
ージ用のMOSFET Qp1とQp2はオフされている。
これによつてデータ線に貫通電流が流されるのが
防止される。
しかして、制御信号φdがハイレベルからロウ
レベルに変化されて、デイスチヤージ用
MOSFET Qdがオフされると、続いて、先ず制
御信号φp1がロウルレベルからハイレベルに変化
されてMOSFETQp1がオンされて、電源電圧VCC
によつてデータ線のプリチヤージが開始される。
MOSFETQp1は電流供給能力が大きくされてい
るため、データ線は急速に所定のレベルまでチヤ
ージアツプされる。このとき、MOSFET Qp1の
ゲート電極に供給される制御信号φp1のレベルを
適当に設定しておくことにより、データ線のレベ
ルがが基準電圧よりも0.1V程度低くなるように
されている。
レベルに変化されて、デイスチヤージ用
MOSFET Qdがオフされると、続いて、先ず制
御信号φp1がロウルレベルからハイレベルに変化
されてMOSFETQp1がオンされて、電源電圧VCC
によつてデータ線のプリチヤージが開始される。
MOSFETQp1は電流供給能力が大きくされてい
るため、データ線は急速に所定のレベルまでチヤ
ージアツプされる。このとき、MOSFET Qp1の
ゲート電極に供給される制御信号φp1のレベルを
適当に設定しておくことにより、データ線のレベ
ルがが基準電圧よりも0.1V程度低くなるように
されている。
データ線のレベルが立上がると制御信号φp1が
ロウレベルに変化され、同時に制御信号φp2がハ
イレベルに変化される。すると、プリチヤージ用
MOSFETQp1がオフされ、代わりにMOSFET
Qp2がオンされる。制御信号φp2のハイレベルは基
準電圧よりも0.2V程度高くなるようにされてい
る。そのため、データ線はMOSFET Qp1により
押し上げられたレベルから、メモリの情報に応じ
て更に高いレベルか基準電圧よりも低い所定のレ
ベルに移行される。このとき、MOSFET Qp2の
電流供給能力はMOSFET Qp1よりも小さくされ
ているため、充電の速度は遅くなり、データ線の
レベルは徐々に移行される。
ロウレベルに変化され、同時に制御信号φp2がハ
イレベルに変化される。すると、プリチヤージ用
MOSFETQp1がオフされ、代わりにMOSFET
Qp2がオンされる。制御信号φp2のハイレベルは基
準電圧よりも0.2V程度高くなるようにされてい
る。そのため、データ線はMOSFET Qp1により
押し上げられたレベルから、メモリの情報に応じ
て更に高いレベルか基準電圧よりも低い所定のレ
ベルに移行される。このとき、MOSFET Qp2の
電流供給能力はMOSFET Qp1よりも小さくされ
ているため、充電の速度は遅くなり、データ線の
レベルは徐々に移行される。
なお、カラムスイツチS1〜Soは、Ｙデコーダ回
路３によつて、アドレス信号Ayiに対応する一つ
がオンされる。これにより、一本のデータ線が共
通データ線CDに接続される。また、Ｘデコーダ
回路２によつて、アドレス信号Axiに対応する一
本のワード線に選択レベル（＋5V）のワード線
駆動信号が供給される。
路３によつて、アドレス信号Ayiに対応する一つ
がオンされる。これにより、一本のデータ線が共
通データ線CDに接続される。また、Ｘデコーダ
回路２によつて、アドレス信号Axiに対応する一
本のワード線に選択レベル（＋5V）のワード線
駆動信号が供給される。
選択されたワード線とデータ線の交点に位置す
るメモリ素子が消去状態“１”にされていると、
そのしきい値電圧はワード線の選択レベルよりも
低いため、そのメモリ素子はオン状態にされる。
すると、センスアンプ５には、選択されたメモリ
素子（FAMOS）とプリチヤージ用MOSFET
Qp2とのオン抵抗の比によつて決まるような比較
的低い電圧が読出し信号として供給され、センス
される。
るメモリ素子が消去状態“１”にされていると、
そのしきい値電圧はワード線の選択レベルよりも
低いため、そのメモリ素子はオン状態にされる。
すると、センスアンプ５には、選択されたメモリ
素子（FAMOS）とプリチヤージ用MOSFET
Qp2とのオン抵抗の比によつて決まるような比較
的低い電圧が読出し信号として供給され、センス
される。
一方、選択されたメモリ素子が書込み状態
“０”にされていると、そのしきい値電圧がワー
ド線の選択レベルよりも高いため、オフ状態にさ
れる。そのため電流経路がなくなり、データ線は
プリチヤージ用MOSFET Qp1によつて、基準電
圧よりも高い電位まで徐々に押し上げられ、この
電圧がセンスアンプ５に供給されてセンスされ
る。
“０”にされていると、そのしきい値電圧がワー
ド線の選択レベルよりも高いため、オフ状態にさ
れる。そのため電流経路がなくなり、データ線は
プリチヤージ用MOSFET Qp1によつて、基準電
圧よりも高い電位まで徐々に押し上げられ、この
電圧がセンスアンプ５に供給されてセンスされ
る。
以上説明したごとくこの実施例においては、電
流供給能力の異なる一対のプリチヤージ用
MOSFETが、データ線と電源電圧との間に設け
られ、メモリ読出しに際しては、先ず電流供給能
力の大きなプリチヤージ用MOSFETがオンさ
れ、続いて電流供給能力の小さなプリチヤージ用
MOSFETがオオンされるようにされている。そ
のため、データ線は初めに大きな電流が供給され
て基準電圧に近いレベルまで急速に充電され、そ
の後、弱い電流によつて所定の読出し信号のレベ
ルまで移行される。これによつて、メモリ読出し
時におけるデータ線のオーバーシユートがなくな
り、センスアンプによるデータの誤読出しが防止
される。その結果、データ線のレベルが立ち上が
り始めてから確定されるまでの時間が短くなり、
読出し動作の高速化が可能になるという効果があ
る。
流供給能力の異なる一対のプリチヤージ用
MOSFETが、データ線と電源電圧との間に設け
られ、メモリ読出しに際しては、先ず電流供給能
力の大きなプリチヤージ用MOSFETがオンさ
れ、続いて電流供給能力の小さなプリチヤージ用
MOSFETがオオンされるようにされている。そ
のため、データ線は初めに大きな電流が供給され
て基準電圧に近いレベルまで急速に充電され、そ
の後、弱い電流によつて所定の読出し信号のレベ
ルまで移行される。これによつて、メモリ読出し
時におけるデータ線のオーバーシユートがなくな
り、センスアンプによるデータの誤読出しが防止
される。その結果、データ線のレベルが立ち上が
り始めてから確定されるまでの時間が短くなり、
読出し動作の高速化が可能になるという効果があ
る。
また、この効果は、ゲート電位を時間とともに
変化させ、電流供給能力を前記説明と同様にあつ
かう、１つのプリチヤージ用MOSFETで構成す
ることも可能である。
変化させ、電流供給能力を前記説明と同様にあつ
かう、１つのプリチヤージ用MOSFETで構成す
ることも可能である。
第１図は本発明に係るデータ線駆動回路を適用
したEPROM装置の一実施例を示す概略構成図、
第２図はそのタイミングチヤートである。 １…メモリアレイ、４…信号発生回路、M11，
M12〜Mno…メモリ素子（FAMOS）、D1，D2，
〜Do…データ線、W1，W2〜Wn…ワード、Qp1，
Qp2…プリチヤージ用トランジスタ、Qd…デイス
チヤージ用トランジスタ。
したEPROM装置の一実施例を示す概略構成図、
第２図はそのタイミングチヤートである。 １…メモリアレイ、４…信号発生回路、M11，
M12〜Mno…メモリ素子（FAMOS）、D1，D2，
〜Do…データ線、W1，W2〜Wn…ワード、Qp1，
Qp2…プリチヤージ用トランジスタ、Qd…デイス
チヤージ用トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ マトリツクス状に配設された複数の不揮発性
メモリ素子と複数のデータ線と複数のワード線と
からなるメモリアレイと、 コモンデータ線と、 上記メモリアレイの上記複数のデータ線と上記
コモンデータ線との間に設けられたカラムスイツ
チと、 それぞれ対応するデータ線に結合されかつ上記
各データ線をメモリ読み出し前に所定電位にせし
めるように第１制御信号によつてスイツチ動作さ
れる複数の第1MOSFETと、 上記コモンデータ線に結合されゲートに第２制
御信号が供給され上記第1MOSFETのスイツチ
オフと同期して上記カラムスイツチを介して上記
データ線にチヤージ電流を供給する第
2MOSFETと、 上記コモンデータ線に結合されゲートに第３制
御信号が供給され上記第1MOSFETのスイツチ
オフと同期して上記カラムスイツチを介して上記
データ線にチヤージ電流を供給する第
3MOSFETと、 を備えてなることを特徴とするEPROM装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177648A JPS5968896A (ja) | 1982-10-12 | 1982-10-12 | Ｅｐｒｏｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177648A JPS5968896A (ja) | 1982-10-12 | 1982-10-12 | Ｅｐｒｏｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5968896A JPS5968896A (ja) | 1984-04-18 |
| JPH0232718B2 true JPH0232718B2 (ja) | 1990-07-23 |
Family
ID=16034662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177648A Granted JPS5968896A (ja) | 1982-10-12 | 1982-10-12 | Ｅｐｒｏｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968896A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH055015U (ja) * | 1991-07-08 | 1993-01-26 | 日本パフ株式会社 | 化粧用スポンジパフ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4654831A (en) * | 1985-04-11 | 1987-03-31 | Advanced Micro Devices, Inc. | High speed CMOS current sense amplifier |
| JPH02285593A (ja) * | 1989-04-26 | 1990-11-22 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2011222090A (ja) * | 2010-04-09 | 2011-11-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1982
- 1982-10-12 JP JP57177648A patent/JPS5968896A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH055015U (ja) * | 1991-07-08 | 1993-01-26 | 日本パフ株式会社 | 化粧用スポンジパフ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5968896A (ja) | 1984-04-18 |
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