TWI673717B - 用於讀取快閃記憶體單元中的資料的經改善感測放大器電路 - Google Patents

用於讀取快閃記憶體單元中的資料的經改善感測放大器電路 Download PDF

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TWI673717B
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Abstract

揭示用於讀取一快閃記憶體單元中的資料之一經改善感測放大器電路的多個實施例。該等實施例各自比較來自資料方塊與參考方塊的電流或電壓測量，以判定儲存在資料方塊中的經選取記憶體單元中的值。一或多個局部升壓電路的使用允許實施例利用比先前技術的感測放大器電路更低的操作電壓，導致電力消耗減少。

Description

用於讀取快閃記憶體單元中的資料的經改善感測放大器電路 相關申請案之交互參照
本申請案主張2017年8月25日申請之美國專利申請案第15/687,092號的優先權。
揭示用於讀取一快閃記憶體單元中的資料之一經改善感測放大器電路的多個實施例。
非揮發性記憶體單元為所屬技術領域中所熟知。圖1顯示一先前技術之非揮發性分離閘記憶體單元10，其包含五個端子。記憶體單元10包含第一導電類型(如P型)之半導體基材12。基材12具有一表面，其上形成有第二導電類型(如N型)的一第一區域14(亦已知為源極線(SL))。在基材12的表面上形成有亦為N型的一第二區域16(亦已知為汲極線)。第一區域14與第二區域16之間係通道區域18。位元線BL 20連接至第二區域16。字線WL 22經定位於通道區域18之一第一部分上方並且與其絕緣。字線22幾乎沒有或完全沒有與第二區域16重疊。浮閘FG 24係在通道區域18的另一部分上方。浮閘24係與其絕緣，且與字線22相鄰。浮閘24亦與第一區域 14相鄰。浮閘24可與第一區域14重疊以提供自第一區域14至浮閘24中之耦合。耦合閘CG(亦已知為控制閘)26在浮閘24上方且與其絕緣。抹除閘EG 28係在第一區域14上方，並與浮閘24及耦合閘26相鄰且與其等絕緣。浮閘24之頂隅角可指向T形抹除閘28之內側隅角以增強抹除效率。抹除閘28亦與第一區域14絕緣。美國專利第7,868,375號中更具體描述記憶體單元10，其揭露全文係以引用之方式併入本文。
先前技術的非揮發性記憶體單元10之抹除及程式化的一個例示性操作如下。透過富爾諾罕(Fowler-Nordheim)穿隧機制，藉由在其他端子等於零伏特的情況下在抹除閘28上施加一高電壓來抹除記憶體單元10。電子從浮閘24穿隧至抹除閘28中，致使浮閘24帶正電，使單元10在讀取狀況中為接通狀態。所得的單元抹除狀態係已知為「1」狀態。
透過一源極側熱電子程式化機制，藉由在耦合閘26上施加一高電壓、在源極線14上施加一高電壓、在抹除閘28施加一中電壓、及在位元線20上施加一程式化電流來程式化記憶體單元10。流過字線22與浮閘24間之間隙的一部分電子獲得足夠的能量以注入浮閘24，致使浮閘24帶負電，使單元10在讀取狀況中為斷開狀態。所得的單元程式化狀態係已知為「0」狀態。
記憶體單元10在電流感測模式下讀取如下：一偏壓電壓施加在位元線20上，一偏壓電壓施加在字線22上，一偏壓電壓施加在耦合閘26上，一偏壓或零電壓施加在抹除閘28上，且一接地施 加在源極線14上。存在有一單元電流從位元線20流到源極線14以用於一抹除狀態，且有不顯著或零單元電流從位元線20流到源極線14以用於一程式化狀態。或者，可在一反相電流感測模式中讀取記憶體單元10，其中位元線20經接地且一偏壓電壓施加於源極線24上。在此模式中，電流反轉方向從源極線14至位元線20。
記憶體單元10能替代地在電壓感測模式下讀取如下：一偏壓電流(至接地)施加在位元線20上，一偏壓電壓施加在字線22上，一偏壓電壓施加在耦合閘26上，一偏壓電壓施加在抹除閘28上，且一偏壓電壓施加在源極線14上。存在有一單元輸出電壓(顯著>0V)於位元線20上以用於抹除狀態，且有不顯著或接近零的輸出電壓於位元線20上以用於程式化狀態。或者，可在一反相電壓感測模式中讀取記憶體單元10，其中以一偏壓電壓加偏壓於位元線20且一偏壓電流(至接地)施加於源極線14上。在此模式中，記憶體單元10輸出電壓係在源極線14上而非在位元線20上。
在先前技術中，正或零電壓之多種組合係施加至字線22、耦合閘26、以及浮閘24以執行讀取、程式化、以及抹除操作。
回應於讀取命令、抹除命令、或程式化命令，邏輯電路270(在圖2中)導致各種電壓以一種及時且最不干擾之方式供應至經選取記憶體單元10及非選取記憶體單元10兩者的各個部分。
對於經選取及非選取之記憶體單元10，施加之電壓及電流如下。於本文中使用下列縮寫：源極線或第一區域14(SL)、位元線20(BL)、字線22(WL)、以及耦合閘26(CG)。
在申請人的最近申請案(2015年1月21日提出申請的美國專利申請案第14/602,262號)中，申請人揭示一發明，藉此在讀取、程式化、及/或抹除操作期間負電壓可施加至字線22及/或耦合閘26，該專利申請案以引用的方式併入本文。在本實施例中，施加至經選取及非選取之記憶體單元10的電壓及電流係如下。
在美國專利申請案第14/602,262號的另一實施例中，當記憶體單元10在讀取、抹除、及程式化操作期間為非選取時可將負電壓施加至字線22，且在一抹除操作期間可將負電壓施加至耦合閘26，使得能夠施加下列電壓：
以上所列之CGINH信號係經施加至一非選取單元之耦合閘26的一抑制信號，該非選取單元與一經選取單元共用一抹除閘28。
圖2描繪另一先前技術快閃記憶體單元210之一實施例。如同先前技術的快閃記憶體單元10，快閃記憶體單元210包含基材12、第一區域(源極線)14、第二區域16、通道區域18、位元線20、字線22、浮閘24、及抹除閘28。有別於先前技術的快閃記憶體單元10，快閃記憶體單元210不含一耦合閘或控制閘，且僅含四個端子：位元線20、字線22、抹除閘28、及源極線14。此舉大幅降低了操作快閃記憶體單元陣列所需之電路系統(例如解碼器電路系統)的複雜度。
抹除操作(透過抹除閘進行抹除)與讀取操作和圖1所示相似，差別在於無控制閘偏壓。程式化操作也並未使用控制閘偏壓，因此為了彌補對於控制閘偏壓的缺乏，源極線上的程式化電壓比較高。
表4描繪執行讀取、抹除與程式化操作時，可應用於四個端子的典型電壓範圍：
圖3描繪另一先前技術快閃記憶體單元310的一實施例。如同先前技術的快閃記憶體單元10，快閃記憶體單元310包含基材12、第一區域(源極線)14、第二區域16、通道區域18、位元線20、及浮閘24、以及抹除閘28。不同於先前技術的快閃記憶體單元10，快閃記憶體單元310不含一耦合閘或控制閘或一抹除閘。此外，字線322取代字線22，並具有不同於字線22的一實體形狀，如所描繪者。
先前技術的非揮發性記憶體單元310之抹除及程式化的一個例示性操作如下。透過富爾諾罕穿隧機制，藉由在字線322上施加高電壓並施加零伏特至位元線及源極線來抹除單元310。電子自浮閘24穿隧至字線322中，導致浮閘24帶正電，使單元310在讀取狀況下導通。所得的單元抹除狀態係已知為「1」狀態。透過源極側熱電子程式化機制，藉由在源極線14上施加高電壓，在字線322上施加小電壓，及在位元線320上施加程式化電流來程式化單元310。流過字線322與浮閘24間之間隙的一部分電子獲得足夠的能量以注入浮閘24，導致浮閘24帶負電，使單元310在讀取狀況下關斷。所得的單元程式化狀態係已知為「0」狀態。
下表5中展示可用於記憶體單元310中之讀取、程式化、抹除、及待命操作的例示性電壓：
用於感測放大器電路的許多設計在先前技術中亦為已知。許多先前技術設計涉及比較來自資料讀取方塊及參考方塊之電壓或電流的比較器，其中資料讀取方塊含有待讀取的經選取記憶體單元，且參考方塊含有用於產生參考電壓或電流的機制。在先前技術中，感測放大器電路的一些部分或全部通常需要至少3.0伏特的操作電壓。
所需要的係利用比先前技術更低之操作電壓的經改善感測放大器電路，從而減少記憶體系統的總體電力消耗。
揭示用於讀取一快閃記憶體單元中的資料之一經改善感測放大器電路的多個實施例。該等實施例各自比較來自資料方塊與參考方塊的電流或電壓測量，以判定儲存在資料方塊中的經選取記憶體單元中的值。一或多個局部升壓電路的使用允許實施例利用比先前技術的感測放大器電路更低的操作電壓，導致電力消耗減少。
10‧‧‧記憶體單元
12‧‧‧半導體基材
14‧‧‧第一區域
16‧‧‧第二區域
18‧‧‧通道區域
20‧‧‧位元線BL
22‧‧‧字線WL
24‧‧‧浮閘
26‧‧‧耦合閘CG
28‧‧‧抹除閘EG
210‧‧‧快閃記憶體單元
270‧‧‧邏輯電路
310‧‧‧快閃記憶體單元
320‧‧‧位元線
322‧‧‧字線
400‧‧‧晶粒
401‧‧‧記憶體陣列
402‧‧‧記憶體陣列
403‧‧‧記憶體陣列
404‧‧‧記憶體陣列
405‧‧‧列解碼器電路
406‧‧‧列解碼器電路
407‧‧‧列解碼器電路
408‧‧‧列解碼器電路
409‧‧‧行解碼器電路
410‧‧‧行解碼器電路
411‧‧‧行解碼器電路
412‧‧‧行解碼器電路
413‧‧‧感測電路
414‧‧‧感測電路
418‧‧‧高電壓解碼器電路
419‧‧‧高電壓解碼器電路
420‧‧‧高電壓解碼器電路
421‧‧‧高電壓解碼器電路
422‧‧‧位址錯誤偵測方塊
423‧‧‧位址錯誤偵測方塊
424‧‧‧位址錯誤偵測方塊
425‧‧‧位址錯誤偵測方塊
426‧‧‧陣列錯誤偵測感測電路
427‧‧‧陣列錯誤偵測感測電路
428‧‧‧陣列錯誤偵測感測電路
429‧‧‧陣列錯誤偵測感測電路
450‧‧‧類比電路
451‧‧‧控制邏輯電路
452‧‧‧高電壓電路
453‧‧‧電荷泵電路
454‧‧‧介面接腳
500‧‧‧快閃記憶體系統
501‧‧‧陣列
502‧‧‧陣列
503‧‧‧列解碼器
504‧‧‧列解碼器
505‧‧‧行解碼器
505a‧‧‧y-多工器
506‧‧‧行解碼器
506a‧‧‧y-多工器
506b‧‧‧y-多工器
507‧‧‧感測放大器電路
507a‧‧‧感測放大器電路
507b‧‧‧感測放大器電路
507n‧‧‧感測放大器電路
508‧‧‧感測電路電流參考
509‧‧‧參考陣列
510‧‧‧感測電路
600‧‧‧快閃記憶體系統
601‧‧‧參考陣列
602‧‧‧參考陣列
603‧‧‧感測電路
604‧‧‧感測放大器電路
604a‧‧‧感測放大器電路
604b‧‧‧感測放大器電路
604n‧‧‧感測放大器電路
700‧‧‧感測放大器電路
701‧‧‧記憶體資料讀取方塊
702‧‧‧記憶體參考讀取方塊
703‧‧‧差動動放大器方塊
704‧‧‧感測負載PMOS電晶體
705‧‧‧開關
706‧‧‧致能感測NMOS電晶體
707‧‧‧記憶體單元
708‧‧‧感測負載PMOS電晶體
709‧‧‧開關
711‧‧‧非選取位元線
712‧‧‧PMOS電晶體
713‧‧‧PMOS電晶體
714‧‧‧NMOS電晶體
715‧‧‧PMOS電晶體
716‧‧‧NMOS電晶體
717‧‧‧NMOS電晶體
718‧‧‧電力匯流排
719‧‧‧VDDIO/電力匯流排
720‧‧‧參考節點/輸出
722‧‧‧感測節點
800‧‧‧波形
900‧‧‧感測放大器電路
901‧‧‧記憶體資料讀取方塊
902‧‧‧記憶體參考讀取方塊
903‧‧‧記憶體單元/差動放大器方塊
904‧‧‧參考單元
905‧‧‧NMOS電晶體
906‧‧‧電容器
907‧‧‧升壓電路
908‧‧‧電容器
909‧‧‧升壓電路
910‧‧‧電力匯流排
911‧‧‧電力匯流排
912‧‧‧節點/輸出
913‧‧‧節點
915‧‧‧比較器
920‧‧‧感測節點
922‧‧‧感測節點
924‧‧‧PMOS電晶體
928‧‧‧PMOS電晶體
932‧‧‧電晶體
934‧‧‧NMOS電晶體
936‧‧‧NMOS電晶體
937‧‧‧電晶體
1000‧‧‧波形
1100‧‧‧感測放大器電路
1101‧‧‧記憶體資料讀取方塊
1102‧‧‧記憶體參考讀取方塊
1103‧‧‧差動放大器
1104‧‧‧輸出
1200‧‧‧感測放大器電路
1201‧‧‧記憶體資料讀取方塊
1202‧‧‧記憶體參考讀取方塊
1203‧‧‧差動放大器
1204‧‧‧開關
1205‧‧‧開關
1206‧‧‧開關
1207‧‧‧開關
1208‧‧‧電容器
1209‧‧‧NMOS電晶體
1210‧‧‧NMOS電晶體
1211‧‧‧輸出
1216‧‧‧電容器
1218‧‧‧電容器
1223‧‧‧反相器
1224‧‧‧反相器/NMOS電晶體
1225‧‧‧反相器
1226‧‧‧反相器/NMOS電晶體
1234‧‧‧PMOS電晶體
1238‧‧‧PMOS電晶體
1300‧‧‧感測放大器電路
1301‧‧‧記憶體資料讀取方塊
1302‧‧‧記憶體參考讀取方塊
1303‧‧‧差動放大器
1304‧‧‧輸出
1400‧‧‧感測放大器電路
1401‧‧‧記憶體資料讀取方塊/電路方塊
1402‧‧‧記憶體參考讀取方塊/電路方塊
1403‧‧‧差動放大器
1404‧‧‧輸出/輸出節點
1405‧‧‧PMOS電晶體
1406‧‧‧PMOS電晶體
1407‧‧‧電流偏壓致能NMOS電晶體/輸出節點
1408‧‧‧電流偏壓致能NMOS電晶體
1413‧‧‧反相器
1414‧‧‧反相器/節點
1415‧‧‧反相器
1416‧‧‧反相器
1420‧‧‧參考節點
1422‧‧‧感測節點
1424‧‧‧PMOS電晶體
1428‧‧‧PMOS電晶體
1450‧‧‧電力供應
1500‧‧‧感測波形
1600‧‧‧感測放大器電路
1601‧‧‧記憶體資料讀取方塊
1602‧‧‧記憶體參考讀取方塊
1603‧‧‧差動放大器/節點/電路
1604‧‧‧輸出
1605‧‧‧升壓電路
1606‧‧‧升壓電路
1607‧‧‧PMOS致能電晶體
1608‧‧‧PMOS致能電晶體
1609‧‧‧PMOS致能電晶體
1610‧‧‧PMOS致能電晶體
1611‧‧‧NMOS電晶體
1612‧‧‧NMOS電晶體
1613‧‧‧電流偏壓(致能)NMOS電晶體
1620‧‧‧參考節點
1622‧‧‧感測節點
1630‧‧‧節點
1632‧‧‧節點
1633‧‧‧負載反相器
1634‧‧‧負載反相器
1635‧‧‧負載反相器
1636‧‧‧負載反相器
1700‧‧‧快閃記憶體系統
1702a‧‧‧感測放大器電路
1702b‧‧‧感測放大器電路
1702n-1‧‧‧感測放大器電路
1702n‧‧‧感測放大器電路
1702x‧‧‧感測電路
1710a‧‧‧開關
1710n-1‧‧‧開關
1710x‧‧‧開關
1712‧‧‧開關
1712n-1‧‧‧開關
1712x‧‧‧開關
1720a‧‧‧開關
1720n-1‧‧‧開關
1720x‧‧‧開關
1722‧‧‧開關
1722n-1‧‧‧開關
1722x‧‧‧開關
1800‧‧‧電壓源
1801‧‧‧PMOS電晶體
1802‧‧‧NMOS電晶體
1803‧‧‧比較器
1900‧‧‧電壓源
1901‧‧‧PMOS電晶體
1902‧‧‧NMOS電晶體
1903‧‧‧比較器
1904‧‧‧PMOS電晶體/NMOS電晶體
1905‧‧‧NMOS電晶體
2000‧‧‧升壓電路
2001‧‧‧NMOS電晶體
2002‧‧‧電容器
2003‧‧‧輸入信號
2004‧‧‧升壓電壓VBoost
2005‧‧‧開關
2006‧‧‧初始電壓源Vinit
2007‧‧‧升壓電壓節點
2100‧‧‧升壓電路
2101‧‧‧開關
2102‧‧‧電容器
2103‧‧‧輸入信號
2104‧‧‧升壓電壓VBoost
2105‧‧‧開關
2106‧‧‧Vinit電壓
2107‧‧‧升壓電壓節點
2200‧‧‧感測放大器電路
ATD‧‧‧位址轉換偵測
BLR0‧‧‧電壓
BLR1‧‧‧電壓
BLREF‧‧‧電壓
DOUT‧‧‧電壓
IR_VREF_N‧‧‧電壓
IR_VREF_P‧‧‧電壓
SALATCH‧‧‧信號
V-CLKBST‧‧‧輸入信號
VBLRD_BIAS‧‧‧偏壓電壓
VBoost‧‧‧升壓電壓
VDDCORE‧‧‧電力匯流排
VDDSA‧‧‧電力匯流排
Vinit‧‧‧初始電壓源
VREF‧‧‧電壓
圖1係一可應用本發明之一先前技術非揮發性記憶體單元的截面圖。
圖2係一可應用本發明之另一先前技術非揮發性記憶體單元的截面圖。
圖3係可應用本發明之另一先前技術非揮發性記憶體單元的截面圖。
圖4係可將本文描述的實施例使用於其中之包含圖1至圖3中顯示的該類型之非揮發性記憶體單元之晶粒的佈局圖。
圖5描繪可在圖4之晶粒中實施的快閃記憶體系統。
圖6描繪可在圖4之晶粒中實施的另一快閃記憶體系統。
圖7描繪感測放大器電路。
圖8描繪圖7的感測放大器電路之某些特性的各種波形。
圖9描繪感測放大器電路的另一實施例。
圖10描繪圖9的感測放大器電路之某些特性的各種波形。
圖11描繪感測放大器電路的另一實施例。
圖12描繪感測放大器電路的另一實施例。
圖13描繪感測放大器電路的另一實施例。
圖14描繪感測放大器電路的另一實施例。
圖15描繪圖14的感測放大器電路之某些特性的各種波形。
圖16描繪感測放大器電路的另一實施例。
圖17描繪另一快閃記憶體系統的實施例。
圖18描繪先前技術的電壓源。
圖19描繪電壓源的實施例。
圖20描繪電壓升壓電路的實施例。
圖21描繪電壓升壓電路的另一實施例。
圖22描繪感測放大器電路的另一實施例。
圖4描繪可與本文描述之本發明的實施例一起使用之快閃記憶體系統的實施例。晶粒400包含：用於儲存資料的記憶體陣列401、402、403、及404，各記憶體陣列可選地利用如圖1中的記憶體單元10、如圖2中的記憶體單元210、如圖3中的記憶體單元310、或其他已知類型的記憶體單元；列解碼器電路405、406、407、及408，其等用以分別在記憶體陣列401、402、403、及404中存取待讀取或待寫入的列；行解碼器電路409、410、411、及412，其等用以分別在記憶體陣列401、402、403、及404中存取待讀取或待寫入的行；用以從記憶體陣列401與403讀取資料的感測電路413，及用以從記憶體陣列402與404讀取資料的感測電路414；類比電路450；控制邏輯電路451，其等用於提供各種控制功能，諸如冗餘及內建自我測試；高電壓電路452，其等用以為系統提供正電壓供應及負電壓供應；電荷泵電路453，其等以對記憶體陣列401、402、403、及404提供用於抹除及程式化操作的增加電壓；介面接腳454，其等以連接至在含有晶粒400之晶片內的其他節點；及高電壓解碼器電路418、419、420、及421，其等依需要在讀取、抹除、及程式化操作期間使用。晶粒400進一步包含位址錯誤偵測方塊422、423、424、及 425，及陣列錯誤偵測感測電路426、427、428、及429。
圖5描繪快閃記憶體系統500(其可實施在晶粒400上)。快閃記憶體系統500包含陣列501與502(對應於圖4中的陣列401與403)、列解碼器503與504(對應於列解碼器405與407)、行解碼器505與506(對應於行解碼器409與411)、及感測電路510(對應於感測電路413)。快閃記憶體系統500進一步包含參考陣列509及感測電路電流參考508。
陣列501中之快閃記憶體單元的各行耦接至位元線，使得針對陣列501中的每一行有一條位元線。類似地，陣列502中之快閃記憶體單元的各行耦接至位元線，使得針對陣列502中的每一行有一條位元線。行解碼器505及506在針對經選取位址的讀取操作期間將經選取位元線連接至感測電路510。感測電路510包含複數個感測放大器電路507a、507b、…、507n，其中n係可同時讀取的位元線數目，並稱為快閃記憶體系統500的IO寬度(通常n係32或64)。此等感測放大器電路將統稱為感測放大器電路507。
在此實施例中，參考陣列509係與陣列501及502的快閃記憶體單元在結構上完全相同之虛置快閃記憶體單元的陣列，但實際上不用以儲存使用者資料。參考陣列509作用以產生用於感測陣列501及502兩者的讀取參考偏壓。在一替代實施例中，參考陣列509在沒有快閃記憶體單元的情況下包含常規參考電晶體。此等常規參考電晶體經不同地定大小及/或偏壓以為感測電路510提供不同的跳脫點(亦即，區別「1」與「0」的電流或電壓位準)。在另一替代實施例中，參考陣列509在沒有快閃記憶體單元的情況下包含常規參考電阻器。此等常規參考電阻器經不同地定大小以為感測電路510提供不同 的跳脫點。
感測電路電流參考508耦接至虛置快閃記憶體單元的一或多者並產生電流。使用電流鏡技術，將該電流映射在感測放大器電路507的各者中。鏡像參考電流彼等對來自陣列501或502的經選取記憶體單元進行比較，以產生指示儲存在經選取記憶體單元中的資料之值的輸出。
圖6描繪另一快閃記憶體系統600(其可在晶粒400上實施)。快閃記憶體系統600，相似於快閃記憶體系統500，包含陣列501與502、列解碼器503與504、及行解碼器505與506。快閃記憶體系統600進一步包含參考陣列601與602及感測電路603。
陣列501中之快閃記憶體單元的各行耦接至位元線，使得針對陣列501中的每一行有一條位元線。類似地，陣列502中之快閃記憶體單元的各行耦接至位元線，使得針對陣列502中的每一行有一條位元線。行解碼器505及506在針對經選取位址的讀取操作期間將經選取位元線連接至感測電路603。感測電路603包含複數個感測放大器電路604a、604b、…、604n，其中n係可同時讀取的位元線數目，並稱為快閃記憶體系統600的IO寬度(通常n係32或64)。此等感測放大器電路將統稱為感測放大器電路604。
在此實施例中，參考陣列601及602兩者係與陣列501及502的快閃記憶體單元在結構上完全相同之虛置快閃記憶體單元的陣列，但實際上不用於儲存使用者資料。當經選取記憶體單元在陣列501中時，各感測放大器電路604將連接至參考陣列602中的記憶體單元，其中該記憶體單元將充當參考記憶體單元。當經選取記憶體單元在陣列502中時，各感測放大器電路604將連接至參考陣列601中 的記憶體單元，該記憶體單元將充當參考記憶體單元。因此，與快閃記憶體系統500不同，快閃記憶體系統600不需要感測電路電流參考508或使用電流鏡。在另一替代實施例中，參考陣列601及602在沒有快閃記憶體單元的情況下包含常規參考電晶體。此等常規參考電晶體經不同地定大小及/或偏壓以為感測電路603提供不同的跳脫點。在另一替代實施例中，參考陣列601及602在沒有快閃記憶體單元的情況下包含常規參考電阻器。此等常規參考電阻器經不同地定大小以為感測電路603提供不同的跳脫點。
圖7描繪感測放大器電路700。感測放大器電路700包含記憶體資料讀取方塊701、記憶體參考讀取方塊702、及差動放大器方塊703。
記憶體資料讀取方塊701包含感測負載PMOS電晶體704、開關705以將偏壓電壓VBLRD_BIAS施加至感測節點722、及耦接至經選取記憶體單元707的致能感測NMOS電晶體706。感測負載PMOS電晶體704提供待與來自記憶體單元707之單元電流比較的讀取參考電流。若來自感測負載PMOS電晶體704的讀取參考電流大於記憶體單元電流，感測節點722變高(朝向VDDIO 719)，且若記憶體單元電流大於讀取參考電流，則感測節點變低(朝向接地)。來自感測負載PMOS電晶體704的參考電流可選地可使用電流鏡組態提供，藉此其來自參考記憶體單元的電流(如圖18所示)。替代地，來自感測負載PMOS電晶體704的參考電流可使用電流鏡組態提供，藉此其映射來自經適當地定大小或偏壓之參考電阻器或參考電晶體的電流。
記憶體參考讀取方塊702包含感測負載PMOS電晶體 708、開關709以將偏壓電壓VBLRD_BIAS施加在參考節點720上、及耦接至(非選取參考記憶體單元之)非選取位元線711的致能感測NMOS電晶體701。非選取位元線用作保持電容器以保持在感測節點720上的參考電壓VBLRD_BIAS。替代地，能將顯式電容器(諸如，MOMCAP(金屬氧化物金屬蓋))使用為保持電容器。替代地，可使用諸如來自節點720上的接面電容或閘極電容的寄生電容為保持電容器。參考方塊702用作參考節點720的虛置方塊。參考感測lLad PMOS電晶體708可在關斷狀態中，或可用以提供補償漏電流，諸如用於來自接面之在節點720上的洩露及/或非選取位元線上的電晶體洩露。VBLRD_BIAS上的偏壓電壓位準用作參考節點720上待與感測節點722上的感測電壓比較的參考電壓。
差動放大器方塊703包含共同形成比較器之輸入交叉耦合的PMOS電晶體713與715及輸入交叉耦合的NMOS電晶體714與716、PMOS致能電晶體712(其也充當用於交叉耦合之PMOS電晶體713與715的暫態偏壓尾電流)、及NMOS致能電晶體717(其也充當用於交叉耦合之NMOS電晶體714與716的暫態偏壓尾電流)。相比之下，首先將NMOS電晶體717致能以觸發來自NMOS電晶體714及716的比較以在節點720與722之間形成電壓δ，然後將PMOS電晶體712致能以開始來自PMOS電晶體713及720的比較，其將二節點720及722恢復至全電力供應。替代地，可將NMOS電晶體717及PMOS電晶體712同時致能以觸發比較。
在操作期間，差動放大器方塊703將比較由記憶體資料讀取方塊701創建的感測節點722與由記憶體參考讀取方塊702創建的參考節點720以產生輸出720。最初，節點722及720上的電壓 (藉由開關705及709)以相同的參考電壓位準VBLRD_BIAS初始化。然後感測節點722上的電壓演變(取決於經選取記憶體單元電流707小於或大於PMOS電晶體704中傳導的讀取參考電流而變高或變低)。然後觸發比較以(藉由電晶體717及712)比較感測節點722上的電壓與參考節點720上的電壓。感測節點722及參考節點720上的最終電壓在比較完成後係在全供應位準。
若在電晶體704中傳導的讀取參考電流超過自記憶體單元707汲取的記憶體單元電流(表示「0」儲存在經選取記憶體單元中)，則輸出720將係低。若在電晶體704中的讀取參考電流小於自記憶體單元707汲取的記憶體單元電流(表示「1」儲存在經選取記憶體單元中)，則輸出720將係高。
記憶體資料讀取方塊701及記憶體參考讀取方塊702從電力匯流排719(也標示為VDDIO，亦即，IO電源)中汲取電力，該電力匯流排通常係約3.0伏特。差動放大器方塊703從電力匯流排718(也標示為VDDSA，通常是核心邏輯電源)汲取電力，該電力匯流排對於縮放技術節點(諸如，28nm或更小)通常係大約1.05伏特或更低。為獲得針對高效能需求的高記憶體單元電流，讀取位元線電壓需要儘可能的高，意謂著節點722上的電壓必需係高，諸如1v至1.4v。此意謂著電晶體704需要以遠高於通常<=1.05v之核心邏輯供應的電壓源工作。因此，電路方塊701及702需要以遠高於核心邏輯供應的IO供應工作。此意謂著電路方塊701及702將包括3v IO電晶體，該等電晶體需要相對大面積。
圖8描繪用於感測放大器電路700之操作的例示性波形800。ATD代表「位址轉換偵測」，且在接收位址時產生脈衝，此處 表示讀取操作的開始。在ATD週期(亦已知為等化或預充電週期)期間，將經選取位元線及參考位元線上的電壓BLR0/1及BLREF等化為電壓參考位準。BLREF係在記憶體參考讀取方塊702連接至差動放大器方塊703之節點的電壓。BLR0描繪在經選取記憶體單元707含有「0」的情況(亦即，程式化狀態)下在記憶體資料讀取方塊701連接至差動放大器方塊703之節點的電壓。BLR1描繪在經選取記憶體單元707含有「1」的情況下之此類節點的電壓。(亦即，抹除狀態)。DOUT表示輸出720上的電壓，且SALATCH表示用以鎖存輸出720的信號。因此，可看出電壓BLR0/1在記憶體單元「0」(程式化狀態)的等化週期(ATD週期)後變高，而在記憶體單元「1」(抹除狀態)的等化週期後變低。DOUT信號對讀取記憶體單元「0」(BLR0>BLREF)變低，而對讀取記憶體單元「1」(BLR1<BLREF)變高。
現在將參照圖9至圖16描述比感測放大器電路700消耗更少的電力之經改善感測放大器電路的實施例。經改善感測放大器電路的各實施例可使用為圖5及圖6中的感測放大器電路507或604。
經改善感測放大器電路的一實施例顯示在圖9中。感測放大器電路900包含連接至經選取記憶體單元903的記憶體資料讀取方塊901、連接至參考單元904的記憶體參考讀取方塊902、及差動放大器方塊903。記憶體資料讀取方塊901、記憶體參考讀取方塊902、及差動放大器方塊903含有許多與先前描述之記憶體資料讀取方塊701、記憶體參考讀取方塊702、及差動放大器方塊703相同的組件，且為了效率，彼等組件將不再於此處描述。記憶體資料讀取方塊901提供感測節點922，該感測節點耦接至經選取位元線(其連接到經 選取記憶體單元903)。記憶體參考讀取方塊902提供感測節點920，該感測節點耦接至參考位元線及讀取參考電流(NMOS電晶體905)。PMOS電晶體924及928用以將經選取位元線及參考位元線預充電至參考讀取電壓位準。PMOS電晶體924及928亦可用以藉由在預充電之後將經選取位元線及參考位元線偏壓至適當的洩漏補償位準而補償彼等線上的非所欲洩漏。
記憶體參考讀取方塊902包含NMOS電晶體905，該NMOS電晶體充當讀取參考電流源並有效地轉移來自記憶體參考讀取方塊902在其連接到差動放大器方塊903之節點上的電流。
差動放大器方塊903包含電容器906，其使差動放大器方塊903與記憶體資料讀取方塊901解耦，及電容器908，其使差動放大器方塊903與記憶體參考讀取方塊902解耦。差動放大器方塊903進一步包含升壓電路907及升壓電路909，其等(在預充電後)提供暫態局部電壓升壓(例如，將電壓從1.05伏特升壓至1.3伏特)至差動放大器方塊內之比較器915的輸入節點(節點912及913、輸入交叉耦合對NMOS電晶體934及936的閘極/汲極節點)。替代地，可將差動放大器方塊903的整體升壓至高於核心邏輯供應的另一高電壓位準。
在操作期間，差動放大器方塊903將比較由記憶體資料讀取方塊901及記憶體參考讀取方塊902汲取的電流以產生輸出912。若由記憶體資料讀取方塊901汲取的電流超過自記憶體參考讀取方塊902汲取的電流(表示「0」儲存在經選取記憶體單元中)，則輸出912將係低。若自記憶體資料讀取方塊901汲取的電流小於自記憶體參考讀取方塊902汲取的電流(表示「1」儲存在經選取記憶體單元 中)，則輸出912將係高。
記憶體資料讀取方塊901及記憶體參考讀取方塊902從電力匯流排911(也標示為VDDCORE)汲取電力，該電力匯流排對於縮放技術(諸如28nm或更小)通常係大約1.05伏特或更低。差動放大器方塊903從電力匯流排910(也標示為VDDSA)汲取電力，該電力匯流排通常係大約1.05伏特，有時已知為核心邏輯供應。相比之下，回顧圖7中，記憶體資料讀取方塊701及記憶體參考讀取方塊702需要3.0伏特的IO供應電源。因此，感測放大器電路900比感測放大器電路700消耗更少的電力。因為感測放大器電路900以核心邏輯供應工作，所需的電晶體也係核心邏輯電晶體，因此感測放大器900的面積小於感測放大器700的面積。
圖10描繪用於感測放大器電路900之操作的示例性波形1000。ATD代表「位址轉換偵測」，且在接收位址時產生脈衝，此處表示讀取操作的開始。在ATD週期(亦已知為等化或預充電週期)期間，將經選取位元線及參考位元線上的電壓BLR0/1及BLREF等化為電壓參考位準。BLREF係在記憶體參考讀取方塊902連接至差動放大器方塊903之節點的電壓。BLR0描繪在經選取記憶體單元903含有「0」的情況下在記憶體資料讀取方塊902連接至差動放大器方塊903之節點的電壓。BLR1描繪在經選取記憶體單元902含有「1」的情況下之此類節點的電壓。DOUT表示輸出912上的電壓，且SALATCH表示用以鎖存輸出912的信號。因此，能看出將電壓BLR0/BLR1/BLREF局部地升壓至另一更高電壓位準，例如，從0.8v至1.3v。然後在局部升壓後，電壓BLR0/1對記憶體單元「0」(程式化狀態)且對記憶體單元「1」(抹除狀態)變低。經選取位元線 BLR0(讀取記憶體單元「0」)的斜降率慢於參考位元線BLREF的斜降率。經選取位元線BLR1(讀取記憶體單元「1」)的斜降率快於參考位元線BLREF的斜降率。DOUT信號對讀取記憶體單元「0」(BLR0>BLREF)變低，而對讀取記憶體單元「1」(BLR1<BLREF)變高。
與圖8相反，可在圖10中看到BLREF、BLR0、及BLR1隨時間而下降。彼等信號最初由於(ATD等化週期之後)在感測操作開始時由升壓電路907及909提供的局部升壓電壓而開始於高。該電壓從得自電力匯流排911的較低操作電壓連同由經選取單元903、參考單元904、及讀取參考電流NMOS電晶體905所汲取的電流而隨時間減小。與圖8的對應波形相比，此導致電力節省。
經改善感測放大器電路的另一實施例顯示在圖11中。圖11描繪感測放大器電路1100，其包含記憶體資料讀取方塊1101、記憶體參考讀取方塊1102、及具有輸出1104的差動放大器1103。感測放大器電路1100與感測放大器電路900相同，除了感測放大器電路1100不含電容器906及908。
經改善感測放大器電路的另一實施例顯示在圖12中。圖12描繪感測放大器電路1200，其包含記憶體資料讀取方塊1201、記憶體參考讀取方塊1202、及具有輸出1211的差動放大器1203。感測放大器電路1200含有許多與感測放大器電路900及1100相同的組件，且為了效率，彼等組件將不再描述。
差動放大器1203包含開關1205及1207，其等在打開時提供局部電壓升壓，及開關1204及1206，其等在關閉時將差動放大器1203之比較器部分的輸入節點拉至接地。最初，將開關1204及 1206關閉以將電容器1216及1218的第一(輸入)端子拉至接地。同時，將開關1205及1207關閉以將電容器1216及1218的其他(第二)端子初始化至初始電壓。然後打開開關1204/1206/1205/1207。其次，將PMOS電晶體1234及1238致能以將電容器1216及1218的第一端子上拉至另一電壓位準，諸如核心邏輯供應。藉由電容器1216及1218的電容性耦合作用，第二端子將從初始電壓增加至升壓電壓。差動放大器1203進一步包含電容器1208及NMOS電晶體1209及1210，其等共同幫助抵消否則會由於電晶體失配或其他變異而存在於至比較器部分之輸入中的任何電壓偏移。差動放大器1203進一步包含使用充當具有源極解耦，將其等之源極分別連接至偏壓電流致能NMOS電晶體1209及1210之NMOS輸入對的NMOS電晶體1224及1226之交叉耦合的反相器對1223/1224及1225/1226。由於輸入對具有彼此解耦的極源，其等在初始化週期保持其等的自穩定閘極-源極電壓，因此在輸入對的閘極-源極電壓之間沒有偏移。此導致輸入對之間的偏移減少。此方案在本文中將稱為交叉配對源極解耦比較方案，電容器1208在比較暫態致能週期期間作用以將電晶體1224及1226的源極AC短路在一起。替代地，能移除電容器1208。
經改善感測放大器電路的另一實施例顯示在圖13中。圖13描繪感測放大器電路1300，其包含記憶體資料讀取方塊1301、記憶體參考讀取方塊1302、及具有輸出1304的差動放大器1303。感測放大器電路1300與感測放大器電路1200相同，除了感測放大器電路1300不含電容器1208及NMOS電晶體1209及1210。
經改善感測放大器電路的另一實施例顯示在圖14中。圖14描繪感測放大器電路1400，其包含記憶體資料讀取方塊1401、 記憶體參考讀取方塊1402、及具有輸出1404的差動放大器1403。
感測放大器電路1400含有許多與感測放大器電路900、1100、1200、及1300相同的組件，且為了效率，彼等組件將不再描述。差動放大器方塊1403包含輸入對PMOS電晶體1405及1406、負載交叉耦合反相器1413/1414及1415/1416、及電流偏壓致能NMOS電晶體1407及1408，該等NMOS電晶體提供局部自定時特徵。感測節點1422(來自電路方塊1401)及參考節點1420(來自電路方塊1402)耦接至PMOS對1405及1406的閘極。PMOS對1405及1406將其等的汲極耦接至交叉耦合的反相器1413/1414及1415/1416。電晶體1407及1408用以在感測前將交叉耦合的反相器1413/1414及1415/1416設定至已知狀態。PMOS電晶體1424及1428用以將感測節點1422及參考節點1420預充電至最佳預充電感測位準，諸如小於PMOS電晶體1405/1406之閘極-源極電壓的50mv(以不將其等導通，直到一些有效感測時間演變)。電路1400的操作如下。ATD週期用以將感測節點1422及參考節點1420預充電至預充電位準。在此ATD週期期間，NMOS電晶體1407及1408用以將輸出節點1404及1407重設至接地位準。在ATD週期之後，感測節點1422開始斜降至接地，該速率取決於經選取記憶體單元電流。在ATD週期之後，參考節點1420也開始斜降至接地，該速率分別取決於讀取參考電流(及/或參考單元電流)。無論哪個節點進一步沿著下降，將打開PMOS電晶體1405或1406的其中一者，此時，電力供應1450將耦接至交叉耦合的反相器1413/1414及1415/1416以將其等導通。假設感測節點1422(感測記憶體單元「1」)將首先導通PMOS電晶體1405，此繼而將導通PMOS電晶體1413，其將節點1407耦接至高 電壓，該高電壓自動關斷PMOS電晶體1415。實際上，在此時，將輸出感測資料鎖存在交叉耦合的反相器1413/1414及1415/1416中。在此時，PMOS電晶體1406不再影響該比較，因為其感測路徑被切斷。因此，該比較自動地以在節點1407或1414的全電力供應位準完成。對於感測記憶體單元「0」的情形，該情況隨著節點1404變為高供應位準且PMOS電晶體1413被切斷而反轉。因此該電路以自動自定時感測及鎖存方案工作。
圖15顯示感測放大器1400的感測波形1500。如圖示，DOUT位準在ATD等化周期之後的感測週期期間自動地以全電力供應位準感測。不需要用於感測的致能(時鐘或觸發)信號，諸如，進入圖9中之電晶體937及932之閘極的致能(時鐘或觸發)信號。
經改善感測放大器電路的另一實施例顯示在圖16中。感測放大器電路1600包含記憶體資料讀取方塊1601、記憶體參考讀取方塊1602、及具有輸出1604的差動放大器1603。
感測放大器電路1600含有許多與感測放大器電路900、1100、1200、1300、及1400相同的組件，且為了效率，彼等組件將不再描述。差動放大器方塊1603包含PMOS致能電晶體1607、1608、1609、及1610；輸入對NMOS電晶體1611、1612、及電流偏壓(致能)NMOS電晶體1613；及升壓電路1605及1606。NMOS電晶體1611及1612分別將其等的汲極、節點1632及1603分別耦接至交叉耦合的負載反相器1633/1634及1635/1636。升壓電路1605及1606升壓輸入對NMOS電晶體1611及1612的局部汲極節點1632及1630(交叉耦合之NMOS對1634及1636的局部源極)。替代地，可升壓交叉耦合的負載反相器1633/1634及1635/1636的輸出節點。替 代地，可升壓整個電路1603。感測節點1622(由電路方塊1601提供)及參考節點1620(由電路方塊1602提供)分別耦接至輸入NMOS電晶體對1611及1612的閘極。
圖17描繪快閃記憶體系統的另一實施例。快閃記憶體系統1700包含許多與快閃記憶體系統500及600相同的組件。快閃記憶體系統1700以較慢速度為代價而具有改善的準確性。例如，此方案能可用於測試或驗證記憶體陣列在系統的操作壽命的邊際(以避免如尾端分佈或損壞、弱程式化、或弱抹除記憶體位元的此類問題)。針對減慢(BLR0/BLR1/BLREF的)斜坡速率之目的，開關1710x、1712x、1720x、及1722x(其中x的範圍可從a至n-1)用以將額外位元線電容耦接至感測電路1702x。以較慢的斜坡時間，得到更多的比較準確度。例如，對於感測電路1702a(經選取位元線從ymux(y-多工器)505a連接)，將開關1720a及1712a關閉以耦合從ymux 506b連接的非選取位元線。對於感測電路1702a的參考側(透過ymux 506a連接)，可藉由透過ymux 506a之ymux解碼致能而連接額外的非選取位元線。
在快閃記憶體系統1700中，另一種感測方法如下。將使用者資料的單一位元(亦即，「0」或「1」)儲存在兩個冗餘記憶體單元(在同一列中的相鄰行中)中而非僅在一個記憶體單元中。在讀取操作期間，以開關的適當致能及解碼將二單元連接至將資料提供至感測放大器的位元線。例如，能將資料(「1」及「1」，或「0」及「0」的其中一者)提供至感測放大器電路1702a及1702b。參考資料也將從參考陣列、電流鏡、或別處的其中一者提供至感測放大器電路1702a及1702b。該兩個感測放大器電路的輸出將被XNOR(1及1= 1；0及0=1；1及0=0；0及1=0)，且最終結果將是讀取操作的輸出(亦即，作為讀取操作的部分所尋找之使用者資料的位元)。
圖18描繪用以產生電壓IR_VREF_P的先前技術電壓源1800，該電壓用以控制圖7中之PMOS電晶體704的閘極。電壓源1800包含PMOS電晶體1801、NMOS電晶體1802、及比較器1803。比較器1803及NMOS電晶體形成閉迴路，以迫使固定的VREF電壓進入電晶體1802的源極。電晶體1802的源極耦接至記憶體陣列中的參考單元，諸如圖5中的參考陣列509。因此，將固定的VREF電壓疊加至參考元件，諸如參考記憶體單元的位元線。然後在PMOS電晶體1801中將來自參考單元的讀取參考電流映射至感測電路系統中。
圖19描繪用以產生電壓IR_VREF_P及IR_VREF_N的電壓源1900，該等電壓在上文描述之感測放大器電路的實施例中使用。電壓源1900包含PMOS電晶體1901及1904；NMOS電晶體1902、1904、與1905；及比較器1903。將PMOS電晶體1901中的讀取參考電流(例如，來自參考記憶體單元)映射至PMOS電晶體1904中，並疊加至二極體連接的NMOS電晶體1905中。然後將NMOS電晶體1905中的讀取參考電流映射至感測電路系統中。
現在將參照圖20及圖21提供可使用為圖9及圖11中的升壓電路907及909及圖16中之升壓電路1605及1606之電路的實例。
圖20描繪升壓電路2000。升壓電路2000包含NMOS電晶體2001、電容器2002、開關2005、初始電壓源Vinit 2006、及輸入信號2003(也標示為V-CLKBST)。另一實施例可具有實施在其 他電路中之別處的開關2005及Vinit 2006。升壓電路2000輸出升壓電壓VBoost 2004。在操作期間，最初將開關2005導通以將升壓電壓節點2007初始化至Vinit電壓2006，諸如核心邏輯供應1.05v。然後關斷開關2005。然後輸入信號2003將脈衝提供至電容器2002，該電容器在電壓上將升壓電壓節點2007短暫地增加至等於Vinit電壓加輸入脈衝2003上的電壓位準V-CLKBST。升壓電壓位準可藉由相關於在輸出節點VBoost 2004處的電容調整電容器2002的大小來調整。此繼而導致NMOS電晶體2001導通並將升壓電壓從升壓電壓節點2007轉移至輸出VBoost 2004，且升壓電壓VBoost 2004上升至大約等於Vinit+V-CLKBST減NMOS電晶體2001之臨限電壓的位準。脈衝對輸入信號2003及電容器2002的使用導致升壓電壓2004僅上升達有限的時間段，在電壓上提供暫態升壓。
圖21描繪升壓電路2100。升壓電路2100包含開關2101及2105、電容器2102、Vinit電壓2106、及輸入信號2103(也標示為V-CLKBST)。升壓電路2100輸出升壓電壓VBoost 2104。在操作期間，最初將開關2105及2101導通以將升壓電壓節點2107及輸出節點VBoost 2104初始化至Vinit電壓2108，諸如核心邏輯供應1.05v。然後關斷開關2105。然後輸入信號2103將脈衝提供至電容器2102，該電容器在電壓上短暫地增加，導致升壓電壓2107及輸出節點VBoost 2104上升至大約等於Vinit電壓加輸入脈衝2103上的電壓位準V-CLKBST的位準。升壓電壓位準可藉由相關於在輸出節點VBoost 2104的電容調整電容器2102的大小來調整。然後關斷開關2101以將輸出節點VBoost 2104與升壓電壓節點2107隔絕。在上述感測電路中，將升壓電路施加至差動放大器的二輸入。替代實施例可利用僅在 至圖7至圖16之差動放大器的輸入之一者上的一升壓電路。例如，在圖9中，僅升壓電路909可用以將參考節點920升壓至較高的電壓位準。此描繪於圖22中，其中感測放大器電路2200與圖9中的感測放大器電路900相同，除了已將升壓電路907移除。此對偏好感測經選取記憶體單元中之「1」的感測操作產生偏移。替代地，可實實單側升壓差動感測以偏好感測經選取記憶體單元中的「0」。可對圖7至圖8及圖10至圖16的感測放大器電路進行類似更改。

Claims (78)

  1. 一種快閃記憶體系統，其包含：一第一陣列，其包含組織成列及行的快閃記憶體單元；一第二陣列，其包含組織成列及行的快閃記憶體單元；一感測放大器電路，其在一第一節點處耦接至該第一陣列且在一第二節點處耦接至該第二陣列，該感測放大器包含：一參考電流產生器，其耦接至該第二陣列中的一參考記憶體單元；一第一電路方塊，其耦接至該第一陣列中的一經選取快閃記憶體單元；一第二電路方塊，其耦接至該參考電流產生器；一第三電路方塊，其用於回應於一讀取請求而比較來自該第一節點的電流與來自該第二節點的電流，且產生指示儲存在該經選取記憶體單元中之一值的一輸出；一第一升壓電路，其耦接至該第一節點，用於回應於該讀取請求而升壓該第一節點的電壓，該第一升壓電路包含一NMOS電晶體及一電容，該NMOS電晶體包含包含一第一端子、一第二端子、及一閘極，其中該NMOS電晶體的該第一端子耦接至一電壓源，且該NMOS電晶體的該第二端子耦接至該第一節點，該電容包含一第一端子及一第二端子，其中該電容器的該第一端子接收一控制信號，且該電容器的該第二端子耦接至該NMOS電晶體的該閘極；一第二升壓電路，其耦接至該第二節點，用於回應於該讀取請求而升壓該第二節點的該電壓。
  2. 如請求項1之系統，其中該第二陣列係一虛置陣列。
  3. 如請求項1之系統，其中該第二陣列含有使用者資料。
  4. 如請求項1之系統，其中該第一升壓電路透過一第一電容器耦接至該第一節點，且該第二升壓電路透過一第二電容器耦接至該第二節點。
  5. 如請求項1之系統，其中該第二升壓電路包含：一NMOS電晶體，其包含一第一端子、一第二端子、及一閘極，其中該NMOS電晶體的該第一端子耦接至一電壓源，且該NMOS電晶體的該第二端子耦接至該第二節點；一電容器，其包含一第一端子及一第二端子，其中該電容器的該第一端子接收一控制信號，且該電容器的該第二端子耦接至該NMOS電晶體的該閘極。
  6. 如請求項1之系統，其中該參考電流產生器包含一電流鏡。
  7. 如請求項1之系統，其中該等快閃記憶體單元的各者係一分離閘源極側注入快閃記憶體單元。
  8. 如請求項1之系統，其中該等快閃記憶體單元的各者係具有尖端抹除的一源極側注入快閃記憶體單元。
  9. 一種快閃記憶體系統，其包含：一第一陣列，其包含組織成列及行的快閃記憶體單元；一第二陣列，其包含組織成列及行的快閃記憶體單元；一感測放大器電路，其在一第一節點處耦接至該第一陣列且在一第二節點處耦接至該第二陣列，該感測放大器包含：一參考電流產生器，其耦接至該第二陣列中的一參考記憶體單元；一第一電路方塊，其耦接至該第一陣列中的一經選取快閃記憶體單元；一第二電路方塊，其耦接至該參考電流產生器；一第三電路方塊，其用於回應於一讀取請求而比較來自該第一節點的電流與來自該第二節點的電流，且產生指示儲存在該經選取記憶體單元中之一值的一輸出；一第一升壓電路，其耦接至該第一節點，用於回應於該讀取請求而升壓該第一節點的電壓，該第一升壓電路包含一第一開關及一電容，該第一開關選擇性地耦接至一電壓源，該電容包含一第一端子及一第二端子，其中當一第一開關係關閉時，該電容的該第一端子係選擇性地耦接以接收一控制訊號，並且當一第二開關係關閉時，該電容的該第二端子係耦接至該第一節點並選擇性地耦接至一電壓源；及一第二升壓電路，其耦接至該第二節點，用於回應於該讀取請求而升壓該第二節點的電壓。
  10. 如請求項9之系統，其中該第二升壓電路包含：一第一開關，其選擇性地耦接至一電壓源；一電容器，其包含一第一端子及一第二端子，其中當一第一開關關閉時，該電容器的該第一端子選擇性地耦接以接收一控制信號，且當一第二開關關閉時，該電容器的該第二端子耦接至該第二節點且選擇性地耦接至一電壓源。
  11. 一種快閃記憶體系統，其包含：一第一陣列，其包含組織成列及行的快閃記憶體單元；一第二陣列，其包含組織成列及行的快閃記憶體單元；一感測放大器電路，其在一第一節點處耦接至該第一陣列且在一第二節點處耦接至該第二陣列，該感測放大器包含：一第一電路方塊，其耦接至該第一陣列中的一經選取快閃記憶體單元；一第二電路方塊，其耦接至該第二陣列中的一參考快閃記憶體單元；一第三電路方塊，其用於回應於一讀取請求而比較來自該第一節點的電流與來自該第二節點的電流，且產生指示儲存在該經選取記憶體單元中之一值的一輸出；一第一升壓電路，其耦接至該第一節點，用於回應於該讀取請求而升壓該第一節點的電壓，該第一升壓電路包含一NMOS電晶體及一電容，該NMOS電晶體包含包含一第一端子、一第二端子、及一閘極，其中該NMOS電晶體的該第一端子耦接至一電壓源，且該NMOS電晶體的該第二端子耦接至該第一節點，該電容包含一第一端子及一第二端子，其中該電容器的該第一端子接收一控制信號，且該電容器的該第二端子耦接至該NMOS電晶體的該閘極；及一第二升壓電路，其耦接至該第二節點，用於回應於該讀取請求而升壓該第二節點的電壓。
  12. 如請求項11之系統，其中該第二陣列係一虛置陣列。
  13. 如請求項11之系統，其中該第二陣列含有使用者資料。
  14. 如請求項11之系統，其中該第一升壓電路透過一第一電容器耦接至該第一節點，且該第二升壓電路透過一第二電容器耦接至該第二節點。
  15. 如請求項11之系統，其中該第二升壓電路包含：一NMOS電晶體，其包含一第一端子、一第二端子、及一閘極，其中該NMOS電晶體的該第一端子耦接至一電壓源，且該NMOS電晶體的該第二端子耦接至該第二節點；一電容器，其包含一第一端子及一第二端子，其中該電容器的該第一端子接收一控制信號，且該電容器的該第二端子耦接至該NMOS電晶體的該閘極。
  16. 如請求項11之系統，其中該參考電流產生器包含一電流鏡。
  17. 如請求項11之系統，其中該等快閃記憶體單元的各者係一分離閘源極側注入快閃記憶體單元。
  18. 如請求項11之系統，其中該等快閃記憶體單元的各者係具有尖端抹除的一源極側注入快閃記憶體單元。
  19. 一種快閃記憶體系統，其包含：一第一陣列，其包含組織成列及行的快閃記憶體單元；一第二陣列，其包含組織成列及行的快閃記憶體單元；一感測放大器電路，其在一第一節點處耦接至該第一陣列且在一第二節點處耦接至該第二陣列，該感測放大器包含：一第一電路方塊，其耦接至該第一陣列中的一經選取快閃記憶體單元；一第二電路方塊，其耦接至該第二陣列中之一參考快閃記憶體單元；一第三電路方塊，其用於回應於一讀取請求而比較來自該第一節點的電流與來自該第二節點的電流，且產生指示儲存在該經選取記憶體單元中之一值的一輸出；一第一升壓電路，其耦接至該第一節點，用於回應於該讀取請求而升壓該第一節點的電壓，該第一升壓電路包含一第一開關及一電容，該第一開關選擇性地耦接至一電壓源，該電容包含一第一端子及一第二端子，其中當一第一開關係關閉時，該電容的該第一端子係選擇性地耦接以接收一控制訊號，並且當一第二開關係關閉時，該電容的該第二端子係耦接至該第一節點並選擇性地耦接至一電壓源；及一第二升壓電路，其耦接至該第二節點，用於回應於該讀取請求而升壓該第二節點的電壓。
  20. 如請求項19之系統，其中該第二升壓電路包含：一第一開關，其選擇性地耦接至一電壓源；一電容器，其包含一第一端子及一第二端子，其中當一第一開關關閉時，該電容器的該第一端子選擇性地耦接以接收一控制信號，且當一第二開關關閉時，該電容器的該第二端子耦接至該第二節點且選擇性地耦接至一電壓源。
  21. 一種快閃記憶體系統，其包含：一第一陣列，其包含組織成列及行的快閃記憶體單元；一第二陣列，其包含組織成列及行的快閃記憶體單元；一感測放大器電路，其在一第一節點處耦接至該第一陣列且在一第二節點處耦接至該第二陣列，該感測放大器包含：一參考電流產生器，其耦接至該第二陣列中的一參考記憶體單元；一第一電路方塊，其耦接至該第一陣列中的一經選取快閃記憶體單元；一第二電路方塊，其耦接至該參考電流產生器；一第三電路方塊，其用於回應於一讀取請求而比較來自該第一節點的電流與來自該第二節點的電流，且產生指示儲存在該經選取記憶體單元中之一值的一輸出；及一升壓電路，其耦接至該第一節點或該第二節點，用於回應於該讀取請求而升壓該第一節點或該第二節點的電壓，該升壓電路包含一NMOS電晶體及一電容，該NMOS電晶體包含包含一第一端子、一第二端子、及一閘極，其中該NMOS電晶體的該第一端子耦接至一電壓源，且該NMOS電晶體的該第二端子耦接至該第一節點，該電容包含一第一端子及一第二端子，其中該電容器的該第一端子接收一控制信號，且該電容器的該第二端子耦接至該NMOS電晶體的該閘極。
  22. 如請求項21之系統，其中該第二陣列係一虛置陣列。
  23. 如請求項21之系統，其中該第二陣列含有使用者資料。
  24. 如請求項21之系統，其中該升壓電路透過一電容器耦接至該第一節點或該第二節點。
  25. 如請求項21之系統，其中該參考電流產生器包含一電流鏡。
  26. 如請求項21之系統，其中該等快閃記憶體單元的各者係一分離閘源極側注入快閃記憶體單元。
  27. 如請求項21之系統，其中該等快閃記憶體單元的各者係具有尖端抹除的一源極側注入快閃記憶體單元。
  28. 一種快閃記憶體系統，其包含：一第一陣列，其包含組織成列及行的快閃記憶體單元；一第二陣列，其包含組織成列及行的快閃記憶體單元；一感測放大器電路，其在一第一節點處耦接至該第一陣列且在一第二節點處耦接至該第二陣列，該感測放大器包含：一參考電流產生器，其耦接至該第二陣列中之一參考記憶體單元；一第一電路方塊，其耦接至該第一陣列中的一經選取快閃記憶體單元；一第二電路方塊，其耦接至該參考電流產生器；一第三電路方塊，其用於回應於一讀取請求而比較來自該第一節點的電流與來自該第二節點的電流，且產生指示儲存在該經選取記憶體單元中之一值的一輸出；及一升壓電路，其耦接至該第一節點或該第二節點，用於回應於該讀取請求而升壓該第一節點或該第二節點的電壓，該升壓電路包含一第一開關及一電容，該第一開關選擇性地耦接至一電壓源，該電容包含一第一端子及一第二端子，其中當一第一開關係關閉時，該電容的該第一端子係選擇性地耦接以接收一控制訊號，並且當一第二開關係關閉時，該電容的該第二端子係耦接至該第一端子並選擇性地耦接至一電壓源。
  29. 一種快閃記憶體系統，其包含：一第一陣列，其包含組織成列及行的快閃記憶體單元；一第二陣列，其包含組織成列及行的快閃記憶體單元；一感測放大器電路，其在一第一節點處耦接至該第一陣列且在一第二節點處耦接至該第二陣列，該感測放大器包含：一第一電路方塊，其耦接至該第一陣列中的一經選取快閃記憶體單元；一第二電路方塊，其耦接至該第二陣列中的一參考快閃記憶體單元；一第三電路方塊，其用於回應於一讀取請求而比較來自該第一節點的電流與來自該第二節點的電流，且產生指示儲存在該經選取記憶體單元中之一值的一輸出；一升壓電路，其耦接至該第一節點或該第二節點，用於回應於該讀取請求而升壓該第一節點或該第二節點的該電壓，該升壓電路包含一NMOS電晶體及一電容，該NMOS電晶體包含包含一第一端子、一第二端子、及一閘極，其中該NMOS電晶體的該第一端子耦接至一電壓源，且該NMOS電晶體的該第二端子耦接至該第一節點，該電容包含一第一端子及一第二端子，其中該電容器的該第一端子接收一控制信號，且該電容器的該第二端子耦接至該NMOS電晶體的該閘極。
  30. 如請求項29之系統，其中該第二陣列係一虛置陣列。
  31. 如請求項29之系統，其中該第二陣列含有使用者資料。
  32. 如請求項29之系統，其中該升壓電路透過一電容器耦接至該第一節點或該第二節點。
  33. 如請求項29之系統，其中該參考電流產生器包含一電流鏡。
  34. 如請求項29之系統，其中該等快閃記憶體單元的各者係一分離閘源極側注入快閃記憶體單元。
  35. 如請求項29之系統，其中該等快閃記憶體單元的各者係具有尖端抹除的一源極側注入快閃記憶體單元。
  36. 一種快閃記憶體系統，其包含：一第一陣列，其包含組織成列及行的快閃記憶體單元；一第二陣列，其包含組織成列及行的快閃記憶體單元；一感測放大器電路，其在一第一節點處耦接至該第一陣列且在一第二節點處耦接至該第二陣列，該感測放大器包含：一第一電路方塊，其耦接至該第一陣列中的一經選取快閃記憶體單元；一第二電路方塊，其耦接至該第二陣列中之一參考快閃記憶體單元；一第三電路方塊，其用於回應於一讀取請求而比較來自該第一節點的電流與來自該第二節點的電流，且產生指示儲存在該經選取記憶體單元中之一值的一輸出；一升壓電路，其耦接至該第一節點或該第二節點，用於回應於該讀取請求而升壓該第一節點或該第二節點的電壓，該升壓電路包含一第一開關及一電容，該第一開關選擇性地耦接至一電壓源，該電容包含一第一端子及一第二端子，其中當一第一開關係關閉時，該電容的該第一端子係選擇性地耦接以接收一控制訊號，並且當一第二開關係關閉時，該電容的該第二端子係耦接至該第一端子並選擇性地耦接至一電壓源。
  37. 一種快閃記憶體感測放大器，其在一第一節點處耦接至一資料記憶體陣列且在一第二節點處耦接至一參考電路，該快閃記憶體感測放大器包含：一第一電路方塊，其耦接至該資料記憶體陣列中的一經選取快閃記憶體單元；一第二電路方塊，其耦接至該參考電路；一第三電路方塊，其用於回應於一讀取請求而比較來自該第一節點的電流與來自該第二節點的電流，且產生指示儲存在該經選取記憶體單元中之一值的一輸出；一第一升壓電路，其耦接至該第二節點，用於回應於該讀取請求而升壓該第二節點的該電壓；及一或多個預充電電路，該一或多個預充電電路用於將該第一節點預充電至一偏壓電壓位準且將該第二節點預充電至一偏壓電壓位準。
  38. 如請求項37之快閃記憶體感測放大器，其中該第三電路方塊經組態以在該第一節點的一電壓及該第二節點的一電壓在該一或多個預充電電路對該第一節點施加一預充電且對該第二節點施加一預充電之後斜降的同時，比較來自該第一節點的電流與來自該第二節點的電流。
  39. 如請求項37之快閃記憶體感測放大器，其中該第一電路方塊包含耦接至該第一節點的一電容器，該電容器用於將該第三電路方塊與該資料記憶體陣列解耦，且其中該第二電路方塊包含耦接至該第二節點的一電容器，該電容器用於將該第三電路方塊與該參考電路解耦。
  40. 如請求項37之快閃記憶體感測放大器，其進一步包含一第二升壓電路，該第二升壓電路耦接至該第一節點，用於回應於該讀取請求而升壓該第一節點的電壓。
  41. 一種快閃記憶體源極解耦感測放大器，其在一第一節點處耦接至一資料記憶體陣列且在一第二節點處耦接至一參考電路，該快閃記憶體源極解耦感測放大器包含：一源極解耦輸入對電路方塊，其用於回應於一讀取請求而比較來自該第一節點的電流與來自該第二節點的電流，且產生指示儲存在該經選取記憶體單元中之一值的一輸出；一第一升壓電路，其耦接至該第二節點，用於回應於該讀取請求而升壓該第二節點的電壓；及一或多個預充電電路，該一或多個預充電電路用於將該第一節點預充電至一偏壓電壓位準且將該第二節點預充電至一偏壓電壓位準。
  42. 如請求項41之快閃記憶體源極解耦感測放大器，其中該源極解耦輸入對電路方塊經組態以在該第一節點的一電壓及該第二節點的一電壓在該一或多個預充電電路對該第一節點施加一預充電且對該第二節點施加一預充電之後斜降的同時，比較來自該第一節點的電流與來自該第二節點的電流。
  43. 如請求項41之快閃記憶體源極解耦感測放大器，其中該源極解耦輸入對電路方塊包含耦接至該第一節點的一電容器，該電容器用於將該源極解耦輸入對電路方塊與該資料記憶體陣列解耦，且其中該第二電路方塊包含耦接至該第二節點的一電容器，該電容器用於將該源極解耦輸入對電路方塊與該參考電路解耦。
  44. 如請求項41之快閃記憶體源極解耦感測放大器，其進一步包含一第二升壓電路，該第二升壓電路耦接至該第一節點，用於回應於該讀取請求而升壓該第一節點的該電壓。
  45. 一種快閃記憶體自定時感測放大器，其在一第一節點處耦接至一資料記憶體陣列且在一第二節點處耦接至一參考電路，該快閃記憶體自定時感測放大器包含：一差動放大器電路方塊，其用於回應於一讀取請求而比較來自該第一節點的電流與來自該第二節點的電流，且產生指示儲存在該資料記憶體陣列中的一經選取記憶體單元中之一值的一輸出，該差動放大器電路方塊包含一自定時感測及鎖存電路；及一或多個預充電電路，該一或多個預充電電路用於將該第一節點預充電至一偏壓電壓位準且將該第二節點預充電至一偏壓電壓位準。
  46. 如請求項45之快閃記憶體自定時源極解耦感測放大器，其中該差動放大器電路方塊經組態以在該第一節點的一電壓及該第二節點的一電壓在該一或多個預充電電路對該第一節點施加一預充電且對該第二節點施加一預充電之後斜降的同時，比較來自該第一節點的電流與來自該第二節點的電流。
  47. 如請求項45之快閃記憶體自定時源極解耦感測放大器，其中當該差動放大器電路方塊正在比較來自該第一節點的電流與來自該第二節點的電流時，該自定時感測及鎖存電路經組態成自鎖存器。
  48. 如請求項45之快閃記憶體自定時源極解耦感測放大器，其進一步包含：一第一升壓電路，其耦接至該第一節點，用於回應於該讀取請求而升壓該第一節點的電壓；及一第二升壓電路，其耦接至該第二節點，用於回應於該讀取請求而升壓該第二節點的電壓。
  49. 如請求項45之快閃記憶體自定時源極解耦感測放大器，其中該差動放大器電路方塊包含耦接至該第一節點的一電容器，該電容器用於將該差動放大器電路方塊與該資料記憶體陣列解耦，且其中該第二電路方塊包含耦接至該第二節點的一電容器，該電容器用於將該差動放大器電路方塊與該參考電路解耦。
  50. 一種快閃記憶體感測放大器，其在一第一節點處耦接至一資料記憶體陣列且在一第二節點處耦接至一參考電路，該快閃記憶體感測放大器包含：一第一電路方塊，其耦接至該資料記憶體陣列中的一經選取快閃記憶體單元；一第二電路方塊，其耦接至該參考電路；一第三電路方塊，其用於回應於一讀取請求而比較來自該經選取記憶體單元的電流與來自該參考電路的讀取參考電流，且產生指示儲存在該經選取記憶體單元中之一值的一輸出；一第一升壓電路，其耦接至該第三電路方塊之一交叉耦合的NMOS對的一第一源極節點，用於回應於該讀取請求而升壓該第一源極節點的電壓；一第二升壓電路，其耦接至該第三電路方塊之該交叉耦合的NMOS對的一第二源極節點，用於回應於該讀取請求而升壓該第二源極節點的電壓。
  51. 如請求項50之快閃記憶體感測放大器，其進一步包含一或多個預充電電路，該一或多個預充電電路用於將該第一節點預充電至一偏壓電壓位準且將該第二節點預充電至一偏壓電壓位準。
  52. 如請求項50之快閃記憶體感測放大器，其中該第一電路方塊包含耦接至該第一節點的一電容器，該電容器用於將該第三電路方塊與該資料記憶體陣列解耦，且其中該第三電路方塊包含耦接至該第二節點的一電容器，該電容器用於將該第三電路方塊與該參考電路解耦。
  53. 如請求項50之快閃記憶體感測放大器，其中該經選取記憶體單元係一分離閘源極側注入快閃記憶體單元。
  54. 如請求項50之快閃記憶體感測放大器，其中該經選取記憶體單元係具有尖端抹除之一源極側注入快閃記憶體單元。
  55. 一種快閃記憶體感測放大器，其在一第一節點處耦接至一資料記憶體陣列且在一第二節點處耦接至一參考電路，該快閃記憶體感測放大器包含：一第一電路方塊，其耦接至該資料記憶體陣列中的一經選取快閃記憶體單元；一第二電路方塊，其耦接至該參考電路；一第三電路方塊，其用於回應於一讀取請求而比較來自該經選取記憶體單元的電流與來自該參考電路的電流，且產生指示儲存在該經選取記憶體單元中之一值的一輸出；一第一升壓電路，其耦接至該第三電路方塊的一第一源極節點，用於回應於該讀取請求而升壓該第一源極節點的電壓；一第二升壓電路，其耦接至該第三電路方塊的一第二節點，用於回應於該讀取請求而升壓該第二源極節點的電壓；及一或多個預充電電路，該一或多個預充電電路用於將該第一節點預充電至一偏壓電壓位準且將該第二節點預充電至一偏壓電壓位準。
  56. 如請求項55之快閃記憶體感測放大器，其中該第一電路方塊包含耦接至該第一節點的一電容器，該電容器用於將該第三電路方塊與該資料記憶體陣列解耦，且其中該第三電路方塊包含耦接至該第二節點的一電容器，該電容器用於將該第三電路方塊與該參考電路解耦。
  57. 如請求項55之快閃記憶體感測放大器，其中該經選取記憶體單元係一分離閘源極側注入快閃記憶體單元。
  58. 如請求項55之快閃記憶體感測放大器，其中該經選取記憶體單元係具有尖端抹除之一源極側注入快閃記憶體單元。
  59. 如請求項55之快閃記憶體感測放大器，其中該參考電路包含耦接至該第二電路方塊的未選取位元線。
  60. 如請求項55之快閃記憶體感測放大器，其中該快閃記憶體感測放大器中的所有電晶體使用由該資料記憶體陣列中之該等快閃記憶體單元利用的一供應電壓操作。
  61. 一種判定儲存在一快閃記憶體系統中的一經選取記憶體單元中之一值的方法，該快閃記憶體系統包含快閃記憶體單元的一第一陣列、快閃記憶體單元的一第二陣列、及一感測放大器電路，該方法包含：升壓該感測放大器電路中之一第一節點處的一電壓；升壓該感測放大器電路中之一第二節點處的一電壓；將該經選取記憶體單元連接至該感測放大器電路；將一參考記憶體單元連接至該感測放大器電路；比較該第一節點處的電流與該第二節點處的電流，且產生指示儲存在該經選取記憶體單元中之一值的一輸出。
  62. 如請求項61之方法，其中該經選取記憶體單元係一分離閘源極側注入快閃記憶體單元。
  63. 如請求項61之方法，其中該經選取記憶體單元係具有尖端抹除的一源極側注入快閃記憶體單元。
  64. 一種感測一經選取快閃記憶體單元之方法，其包含：將一感測節點預充電至一預充電電壓位準，其中該感測節點耦接至該經選取快閃記憶體單元；將該感測節點的該電壓升壓至高於該預充電電壓位準的一升壓電壓位準；及比較該感測節點與一參考節點以判定儲存在該經選取快閃記憶體單元中的一值。
  65. 如請求項64之方法，其中該比較步驟在該感測節點的電壓斜降時發生。
  66. 如請求項65之方法，其中該比較步驟在該參考節點的電壓斜降時發生。
  67. 如請求項64之方法，其進一步包含升壓該參考節點的電壓。
  68. 如請求項64之方法，其中該參考節點耦接至一讀取參考偏壓源。
  69. 如請求項68之方法，其中該讀取參考偏壓源包含一參考陣列。
  70. 如請求項64之方法，其中該感測節點藉由一電容器與該經選取快閃記憶體單元解耦。
  71. 如請求項64之方法，其中該比較步驟係由一差動放大器實施。
  72. 如請求項64之方法，其中該比較步驟係由一差動放大器實施。
  73. 如請求項72之方法，其中該感測節點及該參考節點係該差動放大器之一交叉耦合NMOS對的源極。
  74. 如請求項73之方法，其中該感測節點及該參考節點耦接至該差動放大器之一輸入對的汲極。
  75. 如請求項72之方法，其中該差動放大器包含具有解耦源極的一輸入電晶體對。
  76. 如請求項64之方法，其中該比較步驟包含指示儲存在該經選取記憶體單元中的該值之一輸出的自定時自動鎖存。
  77. 如請求項64之方法，其中該經選取記憶體單元係一分離閘源極側注入快閃記憶體單元。
  78. 如請求項64之方法，其中該經選取記憶體單元係具有尖端抹除的一源極側注入快閃記憶體單元。
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