TWI634558B - 用於快閃記憶體裝置的非對稱感測放大器及相關方法 - Google Patents

用於快閃記憶體裝置的非對稱感測放大器及相關方法 Download PDF

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Abstract

本發明是關於一種用於快閃記憶體裝置內之讀取操作的經改善感測放大器及相關方法。在一實施例裡，該感測放大器包括內建的電壓偏移。在另一實施例裡，透過電容器之使用在感測放大器內感應電壓偏移。在另一實施例裡，該感測放大器運用參考信號的傾斜計時(sloped timing)以增加邊際，藉此可相較於參考單元而自經選取單元所汲取的電流中偵測「0」或「1」。在另一實施例裡，感測放大器係經運用而無任何電壓偏移。

Description

用於快閃記憶體裝置的非對稱感測放大器及相關方法 相關申請案之交互參照
本申請案主張2016年5月24日申請之美國專利申請案第15/163,548號的優先權。
發明領域
本發明是關於一種用於快閃記憶體裝置內之讀取操作的經改善感測放大器及相關方法。在一實施例裡，該感測放大器包括內建的電壓偏移。在另一實施例裡，透過電容器之使用在感測放大器內感應電壓偏移。在另一實施例裡，該感測放大器運用參考信號的傾斜計時以增加邊際，藉此可相較於參考單元而自經選取單元所汲取的電流中偵測「0」或「1」。在另一實施例裡，感測放大器係經運用而無任何電壓偏移。
非揮發性記憶體單元為所屬技術領域中所熟知。圖1顯示一先前技術之非揮發性分離閘記憶體單元10，其包含五個端子。記憶體單元10包含第一導電類型(如P型)之半導體基材12。基材12具有一表面，其上形成有第二導電類型(如N型)的一第一區域14 (亦已知為源極線(SL))。在基材12的表面上形成有亦為N型的一第二區域16(亦已知為汲極線)。第一區域14與第二區域16之間係通道區域18。位元線BL 20連接至第二區域16。字線WL 22定位於通道區域18之一第一部分上方並且與其絕緣。字線22幾乎沒有或完全沒有與第二區域16重疊。浮閘FG 24係在通道區域18的另一部分上方。浮閘24係與其絕緣，且與字線22相鄰。浮閘24亦與第一區域14相鄰。浮閘24可與第一區域14重疊以提供自第一區域14至浮閘24中之耦合。耦合閘CG(亦已知為控制閘)26在浮閘24上方且與其絕緣。抹除閘EG 28係在第一區域14上方，並與浮閘24及耦合閘26相鄰且與其等絕緣。浮閘24之頂隅角可指向T形抹除閘28之內側隅角以增強抹除效率。抹除閘28亦與第一區域14絕緣。美國專利第7,868,375號中更具體描述記憶體單元10，其揭露全文係以引用之方式併入本文。
下文說明先前技術之非揮發性記憶體單元10之抹除及程式化的一例示性操作。透過富爾諾罕(Fowler-Nordheim)穿隧機制，藉由在其他端子等於零伏特的情況下在抹除閘28上施加一高電壓來抹除記憶體單元10。電子從浮閘24穿隧至抹除閘28中，致使浮閘24帶正電，使單元10在讀取狀況中為接通狀態。所得的單元抹除狀態係已知為「1」狀態。
透過一源極側熱電子程式化機制，藉由在耦合閘26上施加一高電壓、在源極線14上施加一高電壓、在抹除閘28施加一中電壓、及在位元線20上施加一程式化電流來程式化記憶體單元10。 流過字線22與浮閘24間之間隙的一部分電子獲得足夠的能量以注入浮閘24，致使浮閘24帶負電，使單元10在讀取狀況中為斷開狀態。所得的單元程式化狀態係已知為「0」狀態。
在如下的一電流感測模式中讀取記憶體單元10：一偏壓電壓施加於位元線20上，一偏壓電壓施加於字線22上，一偏壓電壓施加於耦合閘26上，一偏壓或零電壓施加於抹除閘28上，且源極線14經接地。存在有一單元電流從位元線20流到源極線14以用於一抹除狀態，且有不明顯或零單元電流從位元線20流到源極線14以用於一程式化狀態。或者，可在一反向電流感測模式中讀取記憶體單元10，其中位元線20經接地且一偏壓電壓施加於源極線24上。在此模式中，電流將反轉方向從源極線14至位元線20。
或者，可在如下的一電壓感測模式中讀取記憶體單元10：一偏壓電流(至接地)施加於位元線20上，一偏壓電壓施加於字線22上，一偏壓電壓施加於耦合閘26上，一偏壓電壓施加於抹除閘28上，且一偏壓電壓施加於源極線14上。存在有一單元輸出電壓(顯著地>0v)於位元線20上以用於抹除狀態，且有不顯著或接近零的輸出電壓於位元線20上以用於程式化狀態。或者，可在一反向電壓感測模式中讀取記憶體單元10，其中以一偏壓電壓加偏壓於位元線20且一偏壓電流(至接地)施加於源極線14上。在此模式中，記憶體單元10輸出電壓係在源極線14上而非在位元線20上。
在先前技術中，正或零電壓之多種組合係施加至字線22、耦合閘26、以及浮閘24以執行讀取、程式化、以及抹除操作。
回應於讀取命令、抹除命令或程式化命令，邏輯電路245(圖2)使各種電壓以一種合時且最不干擾之方式供應至經選取記憶體單元10及非選取記憶體單元10二者的各個部分。
對於經選取及非選取之記憶體單元10，施加之電壓及電流如下。如下文中所使用，使用下列縮寫：源極線或第一區域14(SL)、位元線20(BL)、字線22(WL)、以及耦合閘26(CG)。
在申請人的最近申請案(2015年1月21日提出申請的美國專利申請案第14/602,262號)中，申請人揭示一發明，藉此在讀取、程式化、及/或抹除操作期間負電壓可施加至字線22及/或耦合閘26，該專利申請案以引用的方式併入本文。在本實施例中，施加至經選取及非選取之記憶體單元10的電壓及電流係如下。
在美國專利申請案第14/602,262號的另一實施例中，當記憶體單元10在讀取、抹除、及程式化操作期間未選取時可將負電壓施加至字線22，且在一抹除操作期間可將負電壓施加至耦合閘26，使得能夠施加下列電壓：
以上所列之CGINH信號係經施加至一非選取單元之耦合閘26的一抑制信號，該非選取單元與一經選取單元共用一抹除閘28。
圖2描繪用於一快閃記憶體系統之架構的實施例，該系統包含申請人最近所開發出的晶粒200。晶粒200包含用於儲存資料的記憶體陣列201、211、221與231，記憶體陣列201、211、221與231之各者包含圖3先前描述為快閃記憶體單元300之類型的記憶體單元列與行。晶粒200進一步包含用以自記憶體陣列201、211、221及231讀取資料的感測放大器243；列解碼器電路241，用以存取記憶體陣列201與211中的經選取列，以及列解碼器電路242，用以存取記憶體陣列221中的經選取列，並自其進行讀取或寫入至其中；用以分別在記憶體陣列201、211、221、及231中存取欲讀取或欲寫入之位元的行解碼器電路203、213、223、及233；高電壓列解碼器WSHDR 202、212、222與232，用以分別在記憶體陣列201、211、221與231中，視執行的操作而定，為經選取之記憶體單元的一或多個端子供應高電壓。
晶粒200進一步包含下列功能性結構及子系統：巨集介面接腳(macro interface pin)ITFC接腳248以供介接SOC(系統單晶片)上的其他巨集；用以為記憶體陣列201、211、221、及231的程式化及抹除操作提供增加電壓的低電壓產生(包括一低電壓電荷泵電路)電路247以及高電壓產生(包括一高電壓電荷泵電路)電路 246；類比電路244，由晶粒200上的類比電路系統使用；數位邏輯電路245，由晶粒200上的數位電路系統使用。
感測放大器(像是圖2中的感測放大器243)為任何快閃記憶體裝置的重要部分，因為其係牽涉到讀取操作的主要元件。由於市場上對快閃記憶體耗用較少電力並同時維持讀取正確度的要求與日俱增，因此開發改良的感測放大器來達到這些目標係關鍵的。
本發明是關於一種用於快閃記憶體裝置內之讀取操作的經改善感測放大器及相關方法。在一實施例裡，該感測放大器包括內建的電壓偏移。在另一實施例裡，透過電容器之使用在感測放大器內感應電壓偏移。在另一實施例裡，該感測放大器運用參考信號的傾斜計時(sloped timing)以增加邊際，藉此可相較於參考單元而自經選取單元所汲取的電流中偵測「0」或「1」。在另一實施例裡，感測放大器係經運用而無任何電壓偏移。
10‧‧‧非揮發性分離閘記憶體單元
12‧‧‧第一導電類型半導體基材
14‧‧‧第二導電類型第一區域(源極線SL)
16‧‧‧第二導電類型第二區域(亦稱為汲極線)
18‧‧‧通道區域
20‧‧‧位元線(BL)
22‧‧‧字線(WL)
24‧‧‧浮閘(FG)
26‧‧‧耦合閘
28‧‧‧抹除閘
200‧‧‧晶粒
201、211、221、231‧‧‧記憶體陣列
202、212、222、232‧‧‧高電壓列解碼器(WSHDR)
203、213、223、233‧‧‧行解碼器電路
241、242‧‧‧列解碼器電路
243、350、400、900、1100、1200、1300、1400‧‧‧感測放大器
244‧‧‧類比電路
245‧‧‧數位邏輯電路
246‧‧‧高電壓產生電路
247‧‧‧低電壓產生電路
248‧‧‧巨集介面接腳ITFC接腳
300‧‧‧快閃記憶體單元；快閃記憶體系統
310‧‧‧第一複數個陣列
320、340‧‧‧行解碼器
330‧‧‧第二複數個陣列
360‧‧‧感測類比控制電路；感測類比電路
370‧‧‧感測偏壓信號
410、910、1210、1310‧‧‧比較器
420、920、1120、1220、1320、1420‧‧‧快閃記憶體單元
423、433‧‧‧電晶體
430、930、1230、1330、1430‧‧‧虛置快閃記憶體單元
440‧‧‧經選取位元線耦合節點(信號)
442、972、1252、1342‧‧‧經選取位元線
450‧‧‧虛置位元線耦合節點
452‧‧‧虛置參考位元線
501‧‧‧位址轉換偵測器信號
502、602、702、802‧‧‧位元線耦合信號
503‧‧‧感測放大器鎖存信號
504‧‧‧字線
505、605、705a、705b、805a、805s‧‧‧偏壓電壓
805b‧‧‧偏壓電壓；電壓位準
921、931、1221、1231、1421、1431‧‧‧PMOS電晶體
922、932、1006、1007、1008、1121、1122、1131、1132、1177、1222、1223、1232、1233、1238、1239、1240、1321、1322、1331、1332、1362、1364、1422、1432、1433‧‧‧切換器
923‧‧‧隔離NMOS電晶體；電晶體
933‧‧‧NMOS電晶體；電晶體
935‧‧‧信號
940、950‧‧‧NMOS差分輸入對；差分輸入對NMOS電晶體；NMOS電晶體
952、953、954、955‧‧‧PMOS
960‧‧‧下拉NMOS電晶體
964/962、965/963‧‧‧交叉耦合反相器對PMOS/NMOS；反相器對
970‧‧‧經選取位元線耦合信號(位元線耦合節點)；位元線耦合節點；節點
980‧‧‧虛置參考位元線耦合；位元線耦合節點
982、1162、1262、1352、1462、1463‧‧‧參考位元線
1000‧‧‧額外元件
1001、1002、1003、1004、1005‧‧‧電容器
1110‧‧‧交叉耦合反相器比較器
1123、1133、1323、1333‧‧‧耦合電容器
1124、1134、1224、1234、1324、1334、1434‧‧‧隔離NMOS電晶體
1125‧‧‧斜坡電容器；NMOS電晶體
1126、1336‧‧‧斜坡NMOS電晶體
1130‧‧‧虛置快閃記憶體單元；虛置記憶體單元
1135、1225、1235、1236、1237、1325、1335‧‧‧斜坡電容器
1136‧‧‧斜坡NMOS電晶體；NMOS電晶體
1140‧‧‧實例波形
1150‧‧‧經選取位元線耦合信號；位元線耦合節點
1152‧‧‧經選取位元線；資料記憶體位元線
1160‧‧‧虛置位元線耦合信號；位元線耦合節點
1175、1326‧‧‧NMOS電晶體
1273/1271、1274/1272‧‧‧交叉耦合反相器對PMOS/NMOS電晶體
1250‧‧‧位元線耦合節點；經選取位元線耦合信號
1260、1460‧‧‧虛置參考位元線耦合信號
1273/1271‧‧‧交叉耦合反相器對PMOS/NMOS電晶體
1274/1272‧‧‧PMOS/NMOS；反相器對；反相器PMOS/NMOS電晶體
1277‧‧‧電力啟用切換器
1340‧‧‧經選取位元線；位元線耦合節點
1350‧‧‧虛置位元線
1361‧‧‧NMOS下拉
13661368‧‧‧電晶體；NMOS輸入對
1410‧‧‧反相器比較器；比較器
1423‧‧‧切換器；隔離NMOS電晶體
1424‧‧‧資料記憶體耦合電容器Cc；耦合電容器
1435‧‧‧耦合電容器；參考耦合電容器Cr
1440‧‧‧波形
1450‧‧‧經選取位元線耦合節點
1452‧‧‧記憶體位元線
1480‧‧‧輸入
1482‧‧‧節點
圖1係一先前技術之非揮發性記憶體單元的剖面圖，該先前技術非揮發性記憶體單元可應用本發明之方法。
圖2係一非揮發性記憶體裝置之方塊圖，該非揮發性記憶體裝置使用圖1所示之先前技術的非揮發性記憶體單元。
圖3係一快閃記憶體陣列及感測放大器的方塊圖。
圖4描繪一先前技術感測放大器。
圖5描繪一先前技術感測放大器的操作。
圖6描繪一感測放大器之一實施例的操作。
圖7描繪一感測放大器之另一實施例的操作。
圖8描繪一感測放大器之另一實施例的操作。
圖9描繪一感測放大器的一第一實施例。
圖10描繪一感測放大器的一第二實施例。
圖11描繪一感測放大器的一第三實施例。
圖12描繪一感測放大器的一第四實施例。
圖13描繪一感測放大器的一第五實施例。
圖14描繪一感測放大器的一第六實施例。
圖3描繪一種經改善之快閃記憶體系統300的一實施例。快閃記體體系統300包含第一複數個陣列310及第二複數個陣列330，其等之各者包含經組織成列與行的複數個快閃記憶體單元。在此實例中，第一複數個陣列310儲存資料，並且第二複數個陣列包含虛置(dummy)快閃記憶體單元用以協助自第一複數個陣列310讀取資料，但其等自身實際上不儲存資料。
快閃記憶體系統300進一步包含行解碼器320，其中該等行解碼器320之各者係用於選取第一複數個陣列310中之各陣列內的一行。快閃記憶體系統300進一步包含行解碼器340，其中該等行解碼器340之各者係用於選取第二複數個陣列330中之各陣列內的一行。
快閃記憶體系統300進一步包含n個感測放大器，標註 為感測放大器350-0(SA0)、...350-n(SAn)。各感測放大器經耦合至行解碼器320中之一者及行解碼器340中之一者，使得在一讀取操作期間，各個感測放大器比較第一複數個陣列310中之一陣列中的一快閃記憶體單元以及第二複數個陣列330中之一陣列中的一虛置快閃記憶體單元。
快閃記憶體系統300進一步包含感測類比控制電路360，其產生感測偏壓信號370。感測類比電路360的實施例可參照後續圖式來說明。
圖4描繪先前技術感測放大器400。感測放大器400使用比較器410來比較快閃記憶體單元420所汲取的電流與虛置快閃記憶體單元430所汲取的電流，其中經選取位元線耦合節點(信號)440和虛置位元線耦合節點450作為輸入。電晶體423及433耦合經選取位元線442(耦合至記憶體單元420)以及虛置參考位元線452(耦合至虛置記憶體單元430)。輸出出現在標註為Vout(OP節點)的節點，其中「低(low)」值表示快閃記憶體單元420內儲存「1」(抹除單元)，而「高(high)」值表示快閃記憶體單元420內儲存「0」(程式化單元)。
圖5描繪先前技術感測放大器400的操作特徵。讀取操作是由位址轉換(address transition)偵測器信號501、感測放大器鎖存信號503和字線504來控制。經選取單元內的資料出現在位元線耦合信號502內。位元線耦合信號502經偏壓至偏壓電壓505。若經選取單元儲存「0」(程式化單元)，則在感測操作期間，位元線耦合信號 502將移到偏壓電壓505之上，而若經選取單元儲存「1」(抹除單元)，則位元線耦合信號502將移到偏壓電壓505之下。虛置記憶體單元的耦合位元線(未圖示)亦將被偏壓至偏壓電壓505，並且將由比較器410比較虛置記憶體單元的耦合位元線與位元線耦合信號502，以判定儲存在經選取單元內的值。在此實例中，偏壓電壓505低於Vdd，意指感測操作並未運用從接地到Vdd的全部電壓範圍。
圖6、7及8描繪根據本發明之感測放大器之實施例的操作特徵。如圖5所示，讀取操作是由位址轉換偵測器信號501、感測放大器鎖存信號503和字線504來控制。
在圖6中，經選取單元內的資料出現在位元線耦合信號602內。位元線耦合信號602經偏壓至偏壓電壓605，其在此係在Vdd的電壓位準處。若經選取單元儲存「0」，則在感測操作期間，位元線耦合信號602將停留在偏壓電壓605，而若經選取單元儲存「1」，則位元線耦合信號602將移到偏壓電壓605之下。虛置記憶體單元的耦合位元線(未圖示)亦將被偏壓至偏壓電壓605，並且將由一比較器比較虛置記憶體單元的耦合位元線與位元線耦合信號502，以判定儲存在經選取單元內的值。在此實例中，偏壓電壓605等於Vdd，意指相較於先前技術，感測操作運用從接地到Vdd的全部電壓範圍之較大部分。
在圖7中，經選取單元內的資料出現在位元線耦合信號702內。位元線耦合信號702初始經偏壓至偏壓電壓705a，其在此係在Vdd的電壓位準處。若經選取單元儲存「0」，則在感測操作期間， 位元線耦合信號702將停留於偏壓電壓705a的初始位準處，而若經選取單元儲存著「1」，則位元線耦合信號702將移到偏壓電壓705b之下。虛置記憶體單元的耦合位元線(未圖示)亦將被偏壓至初始偏壓電壓705a，接著其隨著時間推移因小偏壓而線性地減小至偏壓電壓705b，並且將由一比較器比較虛置記憶體單元的耦合位元線與位元線耦合信號702，以判定儲存在經選取單元內的值。在此實例中，偏壓電壓705a初始等於Vdd，意指相較於先前技術，感測操作運用從接地到Vdd的全部電壓範圍之較大部分。
在圖8中，經選取單元內的資料出現在位元線耦合信號802內。位元線耦合信號802初始經偏壓至偏壓電壓805a，其在此係在Vdd的電壓位準處。若經選取單元儲存「1」，則在感測操作期間，位元線耦合信號802將停留在偏壓電壓805s的初始位準處，而若經選取單元儲存「0」，則位元線耦合信號802將移到偏壓電壓805b之下。虛置記憶體單元的耦合位元線(未圖示)亦將被偏壓至偏壓電壓805a，接著其隨著時間推移減小至較低的電壓位準805b，並且將由一比較器比較虛置記憶體單元的耦合位元線與位元線耦合信號802，以判定儲存在經選取單元內的值。在此實例中，偏壓電壓805a初始等於Vdd，意指相較於先前技術，感測操作運用從接地到Vdd的全部電壓範圍之較大部分。
圖9描繪感測放大器900。感測放大器900係耦合至快閃記憶體單元920及虛置快閃記憶體單元930。感測放大器900包含比較器910、經選取位元線耦合信號(或位元線耦合節點)970、及虛 置參考位元線耦合980。比較器910包括分別地由NMOS差分輸入對940及950所啟用的交叉耦合反相器對PMOS/NMOS 964/962及PMOS/NMOS 965/963。比較器910包括PMOS 954、955，用以分別地將反相器對964/962及965/963的輸出預充電至Vdd。感測放大器900的輸出係Vout(與圖9中的OP節點相同)。
感測放大器進一步包含耦合至VDD的PMOS電晶體921和931，耦合至偏壓電壓源的切換器922和932，以及隔離NMOS電晶體923和933以回應於信號935來選擇性地耦合至快閃記憶體單元920及虛置快閃記憶體單元930，如所示般經組態。電晶體921將參考電流映射(mirror)到節點970中。參考電流係例如自一參考記憶體單元所導出。感測放大器900進一步包含差分輸入對NMOS電晶體940、950以及啟用下拉NMOS電晶體960。電晶體923及933將經選取位元線972及參考位元線982耦合至位元線耦合節點970和980，其耦合至輸入差分對950和940的閘極。比較器910包括PMOS 952、953，用以分別地將輸入對940及950的汲極預充電至Vdd。在虛置位元線耦合信號980上由虛置快閃記憶體單元930所建立之參考電壓的偏移可透過感測放大器900的內建特徵所產生，諸如藉由調修NMOS電晶體940的W(寬度)和L(長度)(亦即實體尺寸)特徵，如此將對NMOS電晶體940造成不同的跨導性(gm)及/或Vt值。此將有效地致使節點980上的參考電壓動態地調整至電晶體940的尺寸。此可在節點980上得到之於節點970之一偏移電壓，諸如10mV-150mV。在另一實施例裡，藉由使用針對NMOS電晶體940 之於NMOS電晶體950的輸入差分對之不同類型的電晶體來在感測放大器內產生內建偏移。例如，一個電晶體類型可為原生NMOS類型(臨限電壓=~零伏特)，而另一個則可為強化NMOS類型。另一個實例是一電晶體類型為低NMOS Vt類型(臨限電壓=~零伏特)，而另一個電晶體類型為常規或高Vt強化NMOS類型。不同電晶體類型的另一實例是針對輸入差分對使用不同氧化物厚度。用以在感測放大器中產生內建偏移的另一實施例係藉由在輸入對中運用不相等的偏壓電流，諸如在該輸入對之一者內增加平行電流偏壓，例如藉由將電流偏壓連接至一NMOS輸入電晶體的汲極。
圖10描繪一基於圖9實施例的另一實施例。在此，額外元件1000係經增添至感測放大器900。NMOS電晶體950的閘極係經耦合至電容器1001。NMOS電晶體940的閘極係經耦合至電容器1002，其亦連接至一電壓源VC。NMOS電晶體940的閘極也分別地透過切換器1006、1007及1008選擇性地耦合至電容器1003、1004及1005，其等可在感測操作期間視需要予以接通或斷開，以影響施加至彼節點的整體電容。元件如所示般經組態。在操作期間，參考電壓將依據下列公式動態地改變：deltaV-INN=C2/(C1+C2) * VC。例如，若VC=1V，C1=10au，C2=1au，則deltaV-INN=~90mV。
圖11描繪感測放大器1100。感測放大器1100係耦合至快閃記憶體單元1120及虛置快閃記憶體單元1130。感測放大器1100包含比較器1110、經選取位元線耦合信號1150，及虛置位元線耦合信號1160。感測放大器1100的輸出為Vout。比較器1110包括由 NMOS電晶體1175所啟用的交叉耦合反相器對PMOS/NMOS電晶體1273/1271及PMOS/NMOS 1274/1272。在一實施例中，反相器PMOS/NMOS電晶體1274/1272的尺寸經定大小使得引入之於反相器PMOS/NMOS電晶體1273/1271的一感測偏移，用以在當節點OP及ON上的電壓為相同時能夠引入較佳的比較決定。比較器1110是透過一切換器1177被供電。感測放大器1100進一步包含切換器1121、1122、1131及1132；耦合電容器1123及1133；隔離NMOS電晶體1124及1134；斜坡電容器1125及1135；以及斜坡NMOS電晶體1126及1136，如所示般經組態。電晶體1124及1134分別地將經選取位元線1152及參考位元線1162耦合至位元線耦合節點1150及1160。節點1150及1160分別地耦合至電容器1123及1133的端子。耦合電容器1133及1123的其他端子分別地耦合至反相器對1274/1272及1273/1271的輸出。為節省電力，一旦決定比較器1177的比較結果，切換器1121、1131、1177即經停用。在一感測操作期間，NMOS電晶體1125及1136將儲存在電容器1125和1135內的偏壓電壓放電，結果為一實例波形1140。NMOS 1126及1136與電容器1125及1135的大小一起經定大小以製造在BLREF(耦合至虛置記憶體單元1130的參考位元線1162)與BL’0/1’(耦合至快閃記憶體單元1120的資料記憶體位元線1152)之間的一電壓傾斜斜坡偏移。其係諸如在斜坡BL’0’(程式化單元)及BL’1’線(抹除單元)之間線性地減小的斜坡BLREF。在另一實施例中，電容器1133的大小係相對於電容器1123而經定大小，用以在節點OP處之於節點ON引入一偏移。
圖12描繪感測放大器1200。感測放大器1200係耦合至快閃記憶體單元1220及虛置快閃記憶體單元1230。感測放大器1200包含比較器1210、經選取位元線耦合信號1250、及虛置參考位元線耦合信號1260。比較器1210係類似於圖9的比較器910，其具有額外的電力啟用切換器1277。感測放大器1200的輸出為Vout。感測放大器1200進一步包含PMOS電晶體1221及1231；切換器1222、1223、1232及1233；隔離NMOS電晶體1224及1234；斜坡電容器(ramping capacitor)1225、1235、1236及1237；以及切換器1238、1239、及1240，如所示般經組態。電晶體1224及1234分別地將經選取位元線1252及參考位元線1262耦合至位元線耦合節點1250及1260。電晶體1221將參考電流映射(mirror)到節點1250中。參考電流係例如自一參考記憶體單元所導出。在一感測操作期間，斜坡電容器1235、1236及1237的任何組合皆可藉由選擇性地啟動切換器1238、1239及1240來耦合至參考位元線。儲存在電容器1225內的偏壓電壓將隨著時間推移放電，並且儲存在經耦合至參考位元線之電容器1135、1136和1137內的電容器之偏壓電壓將隨著時間推移放電。參考位元線1262之於位元線1252的相對電壓傾斜斜坡率是由斜坡電容器1235至1237、電容器1225以及記憶體單元電流所控制。在一實施例中，斜坡電容器1235至1237是由複數個位元線電容所實施。
圖13描繪感測放大器1300。感測放大器1300係耦合至快閃記憶體單元1320及虛置快閃記憶體單元1330。感測放大器 1300包含比較器1310、經選取位元線1340、及虛置位元線1350。感測放大器1300的輸出為Vout。比較器1310係類似於交叉耦合反相器比較器1110，其具有額外之由NMOS下拉1361所啟用的NMOS輸入對1366及1368。切換器1362和1364係分別地耦合至電晶體1366和1368的汲極與閘極之間，用以將比較器1310的偏移自動歸零。感測放大器1300進一步包含切換器1321、1322、1331及1332；耦合電容器1323及1333；隔離NMOS電晶體1324及1334；斜坡電容器1325及1335；以及斜坡NMOS電晶體1126及1336，如圖所組態設定。電晶體1324及1334分別地將經選取位元線1342及參考位元線1352耦合至位元線耦合節點1340及1350。在一感測操作期間，NMOS電晶體1326及1336將儲存在電容器1325和1335內的偏壓電壓放電，類似於圖11的斜坡偏移操作。
圖14描繪感測放大器1400。感測放大器1400係耦合至快閃記憶體單元1420(透過記憶體位元線1452)及虛置快閃記憶體單元1430(透過參考位元線1462)。感測放大器1400包含比較器1410、經選取位元線耦合節點1450、及虛置參考位元線耦合節點1460。感測放大器1400的輸出為Vout(節點1482)。感測放大器1400進一步包含PMOS電晶體1421及1431；切換器1422、1423、1432及1433；耦合電容器1424及1435；以及隔離NMOS電晶體1423及1434，如所示般經組態。電晶體1423和1434將記憶體位元線1452及參考位元線1463分別地耦合至經選取位元線耦合節點1450及虛置參考位元線耦合節點1460。當節點1460及1450上的電壓相同 時，使用參考耦合電容器Cr 1435之於資料記憶體耦合電容器Cc 1424的比率來在反相器比較器1410的輸入1480處建立一感測偏移。在感測作業的過程中，將由電容器1424及1435施加偏壓電壓，並且將會隨著時間推移基於單元電流放電。偏移是依照電容器1424及1435的C值而定。波形1440中顯示一波形實例。

Claims (50)

  1. 一種非揮發性記憶體裝置，其包含：一第一陣列的快閃記憶體單元；一第二陣列的快閃記憶體單元；一感測放大器，其在一讀取操作期間耦合至該第一陣列內的一經選取快閃記憶體單元以及該第二陣列內的一虛置(dummy)快閃記憶體單元，該感測放大器包含：一比較器，用以比較耦合至該經選取快閃記憶體單元的一經選取位元線和耦合至該虛置快閃記憶體單元的一虛置位元線；一第一電路和一第二電路，該第一電路用於將一偏壓電壓施加至該經選取位元線且該第二電路用於將一偏壓電壓施加至該虛置位元線；耦合至該經選取位元線的一第一輸入電晶體和耦合至該虛置位元線的一第二輸入電晶體；以及一內建感測偏移，由該第一輸入電晶體與該第二輸入電晶體之多個特徵中的一或多個差異所產生。
  2. 如請求項1之記憶體裝置，其中多個特徵中的一或多個差異包含：該第一輸入電晶體及該第二輸入電晶體之寬度上的差。
  3. 如請求項1之記憶體裝置，其中多個特徵中的一或多個差異包含：該第一輸入電晶體及該第二輸入電晶體之長度上的差。
  4. 如請求項1之記憶體裝置，其中該感測放大器包含鎖存交叉耦合反相器(latch cross coupled inverters)。
  5. 如請求項1之記憶體裝置，其中該感測放大器包含一自動歸零電路。
  6. 如請求項1之記憶體裝置，其中該感測放大器包含僅一個反相器。
  7. 如請求項1之記憶體裝置，其中該經選取位元線經偏壓至全Vdd。
  8. 如請求項1之記憶體裝置，其中該第一陣列的快閃記憶體單元內的該等快閃記憶體單元和該第二陣列的快閃記憶體單元內的該等快閃記憶體單元各係注入(injection)快閃記憶體單元。
  9. 如請求項1之記憶體裝置，其中該第一陣列的快閃記憶體單元內的該等快閃記憶體單元和該第二陣列的快閃記憶體單元內的該等快閃記憶體單元各係頂端抹除(tip erased)快閃記憶體單元。
  10. 如請求項1之記憶體裝置，其中多個特徵中的一或多個差異包含：該第一輸入電晶體及該第二輸入電晶體係不同的電晶體類型。
  11. 如請求項1之記憶體裝置，其中多個特徵中的一或多個差異包含：該第一輸入電晶體和該第二輸入電晶體中之一者係一原生電晶體類型且該第一輸入電晶體和該第二輸入電晶體中之另一者係一強化電晶體類型。
  12. 如請求項1之記憶體裝置，其中多個特徵中的一或多個差異包含：該第一輸入電晶體及該第二輸入電晶體具有不同臨限電壓(Vt)。
  13. 如請求項1之記憶體裝置，其中多個特徵中的一或多個差異包含：該第一輸入電晶體及該第二輸入電晶體具有不同氧化物厚度。
  14. 如請求項1之記憶體裝置，其中該第一電路包含耦合至該經選取位元線的一第一電容器。
  15. 如請求項14之記憶體裝置，其中該第二電路包含耦合至該虛置位元線的一第二電容器。
  16. 如請求項14之非揮發性記憶體裝置，其中該第二電路包含透過複數個切換器選擇性地耦合至該虛置位元線的複數個電容器。
  17. 如請求項16之非揮發性記憶體裝置，其中該第二電路進一步包含用於將耦合至該虛置位元線之該複數個電容器中任一者放電的一電晶體。
  18. 如請求項14之非揮發性記憶體裝置，其中該第一電路進一步包含用於將該第一電容器放電的一電晶體。
  19. 如請求項18之非揮發性記憶體裝置，其中該第二電路進一步包含用於將該第二電容器放電的一電晶體。
  20. 一種非揮發性記憶體裝置，其包含：一第一陣列的快閃記憶體單元；一第二陣列的快閃記憶體單元；一感測放大器，其在一讀取操作期間耦合至該第一陣列內的一經選取快閃記憶體單元以及該第二陣列內的一虛置快閃記憶體單元，該感測放大器包含：一比較器，用以比較耦合至該經選取快閃記憶體單元的一經選取位元線和耦合至該虛置快閃記憶體單元的一虛置位元線；一第一電路和一第二電路，該第一電路用於將一偏壓電壓施加至該經選取位元線且該第二電路用於將一偏壓電壓施加至該虛置位元線；耦合至該經選取位元線的一第一反相器和耦合至該虛置位元線的一第二反相器；以及一內建感測偏移，其係由該第一反相器及該第二反相器的比率所產生。
  21. 一種非揮發性記憶體裝置，其包含：一第一陣列的快閃記憶體單元；一第二陣列的快閃記憶體單元；一感測放大器，其在一讀取操作期間耦合至該第一陣列內的一經選取快閃記憶體單元以及該第二陣列內的一虛置快閃記憶體單元，該感測放大器包含：一比較器，用以比較耦合至該經選取快閃記憶體單元的一經選取位元線和耦合至該虛置快閃記憶體單元的一虛置位元線；一第一電路和一第二電路，該第一電路用於將一偏壓電壓施加至該經選取位元線且該第二電路用於將一偏壓電壓施加至該虛置位元線；耦合至該經選取位元線的一第一輸入電晶體和耦合至該虛置位元線的一第二輸入電晶體；以及一內建感測偏移，其係藉由將不同的偏壓電流施加至該第一輸入電晶體及該第二輸入電晶體而產生。
  22. 一種非揮發性記憶體裝置，其包含：一第一陣列的快閃記憶體單元；一第二陣列的快閃記憶體單元；一感測放大器，其在一讀取操作期間耦合至該第一陣列內的一經選取快閃記憶體單元以及該第二陣列內的一虛置記憶體單元，該感測放大器包含：一比較器，用以比較耦合至該經選取快閃記憶體單元的一經選取位元線和耦合至該虛置快閃記憶體單元的一虛置位元線；其中該比較器包含耦合至該經選取位元線的一第一輸入電晶體和耦合至該虛置位元線的一第二輸入電晶體，且由該第一輸入電晶體與該第二輸入電晶體之多個特徵中的一或多個差異而產生一內建偏移。
  23. 如請求項22之記憶體裝置，其中多個特徵中的一或多個差異包含：該第一輸入電晶體及該第二輸入電晶體之寬度上的差。
  24. 如請求項22之記憶體裝置，其中多個特徵中的一或多個差異包含：該第一輸入電晶體及該第二輸入電晶體之長度上的差。
  25. 如請求項22之記憶體裝置，其中多個特徵中的一或多個差異包含：該第一輸入電晶體及該第二輸入電晶體係不同的電晶體類型。
  26. 如請求項22之記憶體裝置，其中多個特徵中的一或多個差異包含：該第一輸入電晶體和該第二輸入電晶體中之一者係一原生電晶體類型且該第一輸入電晶體和該第二輸入電晶體中之另一者係一強化電晶體類型。
  27. 如請求項22之記憶體裝置，其中多個特徵中的一或多個差異包含：該第一輸入電晶體及該第二輸入電晶體具有不同臨限電壓(Vt)。
  28. 如請求項22之記憶體裝置，其中多個特徵中的一或多個差異包含：該第一輸入電晶體及該第二輸入電晶體具有不同氧化物厚度。
  29. 如請求項22之記憶體裝置，其中該感測放大器包含鎖存交叉耦合反相器。
  30. 如請求項22之記憶體裝置，其中該感測放大器包含一自動歸零電路。
  31. 如請求項22之記憶體裝置，其中該感測放大器包含僅一個反相器。
  32. 如請求項22之記憶體裝置，其中該經選取位元線經偏壓至全Vdd。
  33. 如請求項22之記憶體裝置，其中該第一陣列的快閃記憶體單元內的該等快閃記憶體單元和該第二陣列的快閃記憶體單元內的該等快閃記憶體單元各係注入快閃記憶體單元。
  34. 如請求項22之記憶體裝置，其中該第一陣列的快閃記憶體單元內的該等快閃記憶體單元和該第二陣列的快閃記憶體單元內的該等快閃記憶體單元各係頂端抹除快閃記憶體單元。
  35. 如請求項22之非揮發性記憶體裝置，其中該電路包含耦合至該經選取位元線的一電容器。
  36. 如請求項22之非揮發性記憶體裝置，其中該電路包含透過複數個切換器選擇性地耦合至該經選取位元線的複數個電容器。
  37. 如請求項35之非揮發性記憶體裝置，其中該電路進一步包含用於將該電容器放電的一電晶體。
  38. 如請求項35之非揮發性記憶體裝置，其中該電路進一步包含用於將耦合至該虛置位元線之該複數個電容器中任一者放電的一電晶體。
  39. 一種非揮發性記憶體裝置，其包含：一第一陣列的快閃記憶體單元；一第二陣列的快閃記憶體單元；一感測放大器，其在一讀取操作期間耦合至該第一陣列內的一經選取快閃記憶體單元以及該第二陣列內的一虛置記憶體單元，該感測放大器包含：一比較器，用以比較耦合至該經選取快閃記憶體單元的一經選取位元線和耦合至該虛置快閃記憶體單元的一虛置位元線；其中該比較器包含：耦合至該經選取位元線的一第一反相器和耦合至該虛置位元線的一第二反相器，並且由該第一反相器及該第二反相器的比率而產生一感測偏移。
  40. 一種非揮發性記憶體裝置，其包含：一第一陣列的快閃記憶體單元；一第二陣列的快閃記憶體單元；一感測放大器，其在一讀取操作期間耦合至該第一陣列內的一經選取快閃記憶體單元以及該第二陣列內的一虛置記憶體單元，該感測放大器包含：一比較器，用以比較耦合至該經選取快閃記憶體單元的一經選取位元線和耦合至該虛置快閃記憶體單元的一虛置位元線；其中該比較器包含：耦合至該經選取位元線的一第一輸入電晶體和耦合至該虛置位元線的一第二輸入電晶體，並且藉由將不同的偏壓電流施加至該第一輸入電晶體及該第二輸入電晶體而產生一感測偏移。
  41. 一種非揮發性記憶體裝置，其包含：一第一陣列的快閃記憶體單元；一經選取位元線，其耦合至該第一陣列內的一經選取快閃記憶體單元；一第二陣列的快閃記憶體單元；一虛置位元線，其耦合至該第二陣列內的一虛置快閃記憶體單元；以及一感測放大器，其包含：一比較器；以及一第一電容器，其耦合於該經選取位元線與該比較器之間，以及一第二電容器，其耦合於該虛置位元線與該比較器之間，該第一電容器和該第二電容器具有不同的電容值；其中，在一讀取操作期間，該第一電容器初始地將一偏壓電壓提供至該經選取位元線且該第二電容器初始地將一偏壓電壓提供至該虛置位元線，並且隨著時間推移，該第一電容器和該第二電容器依與該等不同電容值成比例之不同速率放電。
  42. 一種非揮發性記憶體裝置，其包含：一第一陣列的快閃記憶體單元；一第二陣列的快閃記憶體單元；一感測放大器，其在一讀取操作期間耦合至該第一陣列內的一經選取快閃記憶體單元以及該第二陣列內的一虛置記憶體單元，該感測放大器包含：一比較器，用以比較耦合至該經選取快閃記憶體單元的一經選取位元線和耦合至該虛置快閃記憶體單元的一虛置位元線；以及一第一電路和一第二電路，該第一電路用於將一偏壓電壓施加至該經選取位元線且該第二電路用於將一偏壓電壓施加至該虛置位元線；其中該比較器包含耦合至該經選取位元線的一第一輸入電晶體和耦合至該虛置位元線的一第二輸入電晶體，並且由該第一輸入電晶體與該第二輸入電晶體之多個特徵中的一或多個差異而產生一偏移電壓。
  43. 如請求項42之記憶體裝置，其中多個特徵中的一或多個差異包含：該第一輸入電晶體及該第二輸入電晶體之寬度上的差。
  44. 如請求項42之記憶體裝置，其中多個特徵中的一或多個差異包含：該第一輸入電晶體及該第二輸入電晶體之長度上的差。
  45. 如請求項42之記憶體裝置，其中該感測放大器包含耦合至該經選取位元線的一第一反相器和耦合至該虛置位元線的一第二反相器，並且該感測偏移是由該第一反相器及該第二反相器的比率所產生。
  46. 如請求項42之記憶體裝置，其中該感測放大器包含鎖存交叉耦合反相器。
  47. 如請求項42之記憶體裝置，其中該感測放大器包含一自動歸零電路。
  48. 如請求項42之記憶體裝置，其中該感測放大器包含僅一個反相器。
  49. 如請求項42之記憶體裝置，其中該第一陣列的快閃記憶體單元內的該等快閃記憶體單元和該第二陣列的快閃記憶體單元內的該等快閃記憶體單元各係注入快閃記憶體單元。
  50. 如請求項42之記憶體裝置，其中該第一陣列的快閃記憶體單元內的該等快閃記憶體單元和該第二陣列的快閃記憶體單元內的該等快閃記憶體單元各係頂端抹除快閃記憶體單元。
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