JP5156069B2 - 強誘電体メモリ - Google Patents

Description

本発明の実施形態は、強誘電体メモリに関する。

強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体キャパシタ（メモリセルキャパシタ）のヒステリシス特性を利用して、強誘電体の異なる２つの分極の大きさによってデータを不揮発に記憶することを可能にした半導体記憶装置である。メモリセルに記憶されているデータは、読み出し動作時にメモリセルからビット線に読み出され、ラッチ型センスアンプ回路で増幅され、増幅された信号が周辺回路へ出力される。ＦｅＲＡＭのビット線は、一般に、隣接して対向する２本のビット線を１組としたいわゆるフォールデッドビット線構成となっている（例えば、「特許文献１」、「特許文献２」を参照。）。フォールデッドビット線では、一方のビット線にメモリセルからデータを読み出す際に他方のビット線に読み出し参照電位（リファレンス電位）が設定され、メモリセルからの読み出し電位と読み出し参照電位とがセンスアンプ回路で比較増幅されて出力される。

ところで、従来の強誘電体メモリでは、ビット線電位は、隣接するビット線からのカップリングの影響を受けてビット線の容量とメモリセルの容量とで決まる本来の電位から大きく変動する場合があるという問題があった。例えば、読み出し時のビット線電位は０.３Ｖから１Ｖ程度であるが、メモリセルの信号量分布が０.３Ｖから０.５Ｖ程度あることから、隣接ビット線の影響がビット線電位の大きなばらつきの原因となっていた。

特開２００９−９９２３５号公報 特開２０１０−６１７３４号公報

本発明は、隣接ビット線からの影響を抑制し読み出し性能を向上させることができる強誘電体メモリを提供する。

本発明の一態様によれば、強誘電体キャパシタを備えマトリックス状に配置された複数のメモリセルと、互いに平行に対向して延設され、前記メモリセルからセル信号が読み出される第１および第２のビット線と、前記第１のビット線に前記メモリセルから前記セル信号が読み出される時に前記第２のビット線を第１の電源電位に固定しておき、その後前記第２のビット線を前記第１の電源電位と異なる第２の電源電位に設定する第１の手段と、前記第１の手段が前記第２のビット線を前記第２の電源電位に設定した後に、前記第２のビット線を読み出し参照電位に設定する第２の手段と、前記セル信号が読み出された前記第１のビット線と前記第２の手段によって前記読み出し参照電位が設定された前記第２のビット線とを比較増幅する第３の手段とを有することを特徴とする強誘電体メモリが提供される。

本発明の実施例１に係る強誘電体メモリを示す回路図。 本発明の実施例１に係る強誘電体メモリにおける読み出し動作を示す波形図。 本発明の実施例１に係る強誘電体メモリにおけるバイアス回路およびダミーセル回路を示す回路図。 本発明の実施例１に係る強誘電体メモリにおけるバイアス回路の動作を示す波形図。 本発明の実施例２に係る強誘電体メモリを示す回路図。 本発明の実施例２に係る強誘電体メモリにおける読み出し動作を示す波形図。

以下、図面を参照しながら、本発明の実施の形態を説明する。

図１は、本発明の実施例１に係る強誘電体メモリを示す回路図である。ここでは、主に、メモリセルからの読み出し動作とその読み出し参照電位設定にかかわる部分を示した。また、図を簡略にするため、図１にはメモリセルアレイ上に延設された１組のビット線対（ＢＬ、/ＢＬ）とそれらにそれぞれ接続された１つずつのメモリセル（ＭＣ０、ＭＣ１）を示した。

本発明の実施例１に係る強誘電体メモリは、強誘電体キャパシタ（セルキャパシタＦｃ０、Ｆｃ１）を備えメモリセルアレイにマトリックス状に配置された複数のメモリセル（ＭＣ０、ＭＣ１）、メモリセルＭＣ０、ＭＣ１がそれぞれ接続されるビット線（ＢＬ、/ＢＬ）、ビット線の中間にそれぞれ２つずつ設置されたトランスファーゲート（Ｔｒｍ０、Ｔｒｎ０、Ｔｒｍ１、Ｔｒｎ１）、ＣＭＯセンスアンプ１１、ダミーセル回路１２、およびバイアス回路１３を備えている。

ビット線ＢＬはメモリセルアレイ上にあるＢＬｍとセンスアンプ回路上にあるＢＬと隣接するメモリセルアレイへ接続されるＢＬｎにより構成され、それぞれがトランスファーゲートＴｒｍ０およびＴｒｎ０で接続されている。すなわち、図１に示したように、ＢＬｍの一端はＴｒｍ０のドレインに接続され、Ｔｒｍ０のゲートには制御信号φｍ０が接続され、Ｔｒｍ０のソースにはＢＬの一端が接続され、ＢＬの他端はＴｒｎ０のドレインに接続され、Ｔｒｎ０のゲートには制御信号φｎ０が接続され、Ｔｒｎ０のソースにはＢＬｎの一端が接続されている（以下、ＢＬ、ＢＬｍ、ＢＬｎを総称して「ビット線ＢＬ」という。）。

ビット線/ＢＬはメモリセルアレイ上にある/ＢＬｍとセンスアンプ回路上にある/ＢＬと隣接するメモリセルアレイへ接続される/ＢＬｎにより構成され、それぞれがトランスファーゲートＴｒｍ１およびＴｒｎ１で接続されている。すなわち、図１に示したように、/ＢＬｍの一端はＴｒｍ１のドレインに接続され、Ｔｒｍ１のゲートには制御信号φｍ１が接続され、Ｔｒｍ１のソースには/ＢＬの一端が接続され、/ＢＬの他端はＴｒｎ１のドレインに接続され、Ｔｒｎ１のゲートには制御信号φｎ１が接続され、Ｔｒｎ１のソースには/ＢＬｎの一端が接続されている（以下、/ＢＬ、/ＢＬｍ、/ＢＬｎを総称して「ビット線/ＢＬ」という。）。

メモリセルＭＣ０の一端はＢＬｍに接続され、ＭＣ０の他端はプレート線ＰＬ０に接続され、ＭＣ０のコントロール端子にはワード線ＷＬ０が接続されている。また、メモリセルＭＣ１の一端は/ＢＬｍに接続され、ＭＣ１の他端はプレート線ＰＬ１に接続され、ＭＣ１のコントロール端子にはワード線ＷＬ１が接続されている。

ＣＭＯＳセンスアンプ１１の一端はＢＬに接続され、ＣＭＯＳセンスアンプ１１の他端は/ＢＬに接続され、ダミーセル回路１２の一端はＢＬに接続され、ダミーセル回路１２の他端は/ＢＬに接続され、バイアス回路１３の一端はＢＬに接続され、バイアス回路１３の他端は/ＢＬに接続されている。

メモリセルＭＣ０は、１つのセルトランジスタＴｃ０とセルキャパシタＦｃ０が直列に接続されて構成され、Ｔｃ０はｎ型ＭＯＳトランジスタ（以下、「ＮＭＯＳ」ともいう。）であり、Ｆｃ０は強誘電体キャパシタである。Ｔｃ０のドレインはＢＬｍに接続され、Ｔｃ０のゲートにはＷＬ０が接続され、Ｔｃ０のソースはＦｃ０の一端に接続され、Ｆｃ０の他端はＰＬ０に接続されている。

メモリセルＭＣ１は、１つのセルトランジスタＴｃ１とセルキャパシタＦｃ１が直列に接続されて構成され、Ｔｃ１はＮＭＯＳであり、Ｆｃ１は強誘電体キャパシタである。Ｔｃ１のドレインは/ＢＬｍに接続され、Ｔｃ１のゲートにはＷＬ１が接続され、Ｔｃ１のソースはＦｃ１の一端に接続され、Ｆｃ１の他端はＰＬ１に接続されている。

ビット線ＢＬおよびビット線/ＢＬは、メモリセルアレイ上およびセンスアンプ回路上で互いに平行に対向して延設され、１組のビット線対を構成している。このビット線対は、メモリセルからの読み出し時にどちらか一方にセルデータ（セル信号）が読み出され、他方にはその読み出し参照電位が設定されるいわゆるフォールデッドビット線構成となっている。また、メモリセルアレイ上にはこのようなビット線対（ＢＬ、/ＢＬ）が複数組隣接して平行に繰り返し配設されている。

ＣＭＯＳセンスアンプ１１は、クロスカップルされたＣＭＯＳタイプの一般的な構成（例えば、「特許文献１」を参照。）である。

ダミーセル回路１２は、メモリセルから読み出された“０”データと“１”データを判別するために、参照側ビット線に読み出し参照電位を設定する回路であり、ＣＭＯＳセンスアンプ１１でビット線対を比較増幅する前にビット線容量とダミーセル容量との容量分割により読み出し参照電位を生成する。例えば、ＭＣ０からビット線ＢＬにデータを読み出す場合にはダミーセル回路１２はビット線/ＢＬに読み出し参照電位を設定し、逆に、ＭＣ１からビット線/ＢＬにデータを読み出す場合にはダミーセル回路１２はビット線ＢＬに読み出し参照電位を設定する。以下、データが読み出されるビット線を「読み出し側ビット線」、読み出し参照電位が設定されるビット線を「参照側ビット線」ともいう。

バイアス回路１３は、メモリセルからビット線にセル信号が読み出される際に、セル信号読み出し時の参照側ビット線を“Ｈ”レベルに固定しておき、その後、ダミーセル回路１２により参照側ビット線に読み出し参照電位が設定される前に、参照側ビット線をいったん接地電位（ＧＮＤ）にリセットする回路である。ダミーセル回路１２およびバイアス回路１３の構成、動作の詳細は図３および図４を用いて後述する。

図２は、本発明の実施例１に係る強誘電体メモリにおける読み出し動作を示す波形図である。ここでは、一例として、メモリセルＭＣ０からビット線ＢＬにデータを読み出す場合の主要信号の波形を示した。

/ＣＥは、デバイスを選択するための信号で“Ｌ”レベルでこのデバイスをアクティブにする。ＳＡは、ＣＭＯＳセンスアンプ１１を駆動する信号で立ち上がりでＣＭＯＳセンスアンプ１１を活性化しビット線対の比較増幅を開始する。ＤＷＬ１およびＤＰＬは、ダミーセル回路１２を駆動する信号で、ＤＷＬ１がビット線/ＢＬを選択し、ＤＰＬの立ち上がりで読み出し参照電位が生成される。

まず、スタンバイ状態（/ＣＥ＝“Ｈ”）では、ビット線ＢＬおよびビット線/ＢＬは低電位（ＧＮＤ）にプリチャージされている。/ＣＥの立ち下がりで、読み出し側ビット線ＢＬはプリチャージが終了しフローティング状態となるが、参照側ビット線/ＢＬはバイアス回路１３によって高電位（Ｖａ）に設定されこの電位に固定される。次に、ＷＬ０の“Ｈ”レベルによって読み出しセル（ＭＣ０）の選択が行われ、ＰＬ０の立ち上がりでＭＣ０からビット線ＢＬへのセルデータ（セル信号）の読み出しが開始される。この時、参照側ビット線/ＢＬはバイアス回路１３によって高電位（Ｖａ）に保持されたままである。これにより、ビット線ＢＬへのセル信号読み出しに伴う電位ばらつきを抑制することができる。

次に、ビット線対のセンス動作に先立って、バイアス回路１３は参照側ビット線/ＢＬをいったん低電位（ＧＮＤ）にリセットする。ビット線/ＢＬを低電位にすることによって、メモリセルＭＣ０から読み出される“１”データ読み出し時の信号と“０”データ読み出し時の信号の差である信号量を増大させることができる。

その後、バイアス回路１３によって参照側ビット線/ＢＬがフローティング状態にされ、通常のセンス動作と同様に、ＤＷＬ１およびＤＰＬによってダミーセル回路１２で参照側ビット線/ＢＬに読み出し参照電位が設定され、さらに、ＳＡによってＣＭＯＳセンスアンプ１１でビット線対が比較増幅されてデータ読みだしが完了する。

図３は、本発明の実施例１に係る強誘電体メモリにおけるバイアス回路１３およびダミーセル回路１２を示す回路図である。
本発明の実施例１に係る強誘電体メモリにおけるバイアス回路１３は、プリチャージ回路とオーバードライブ回路を兼ね備えており、１つの３入力Ｎｏｒ３１、および５つのＮＭＯＳ Ｔ３１〜Ｔ３５を備えている。また、本発明の実施例１に係る強誘電体メモリにおけるダミーセル回路１２は、１つのダミーキャパシタＤＣ３１、および２つのＮＭＯＳ Ｔ３６、Ｔ３７を備えている。

Ｎｏｒ３１の第１の入力には制御信号ａが入力され、Ｎｏｒ３１の第２の入力には制御信号ｂが入力され、Ｎｏｒ３１の第３の入力には制御信号ｃが入力され、Ｎｏｒ３１の出力はＴ３１のゲートに接続され、Ｔ３１のドレインはＢＬに接続され、Ｔ３１のソースは/ＢＬに接続されている。

Ｔ３２のドレインはＢＬに接続され、Ｔ３２のゲートには制御信号ａが入力され、Ｔ３２のソースはｎｏｄｅ-Ａに接続され、Ｔ３３のソースは/ＢＬに接続され、Ｔ３３のゲートには制御信号ｂが入力され、Ｔ３３のドレインはｎｏｄｅ-Ａに接続され、Ｔ３４のソースは接地電位ＧＮＤに接続され、Ｔ３４のゲートには制御信号ｃが入力され、Ｔ３４のドレインはｎｏｄｅ-Ａに接続され、Ｔ３５のドレインは電源電位Ｖａに接続され、Ｔ３５のゲートには制御信号ｄが入力され、Ｔ３５のソースはｎｏｄｅ-Ａに接続されている。

Ｔ３６のドレインはＢＬに接続され、Ｔ３６のゲートには制御信号ＤＷＬ０が入力され、Ｔ３７のドレインはＴ３６のソースに接続され、Ｔ３７のゲートには制御信号ＤＷＬ１が入力され、Ｔ３７のソースは/ＢＬに接続され、ＤＣ３１の一端はＴ３６のソースに接続され、ＤＣ３１の他端には制御信号ＤＰＬが接続されている。

図４は、本発明の実施例１に係る強誘電体メモリにおけるバイアス回路１３の動作を示す波形図である。ここでは、一例として、ビット線ＢＬに接続されたメモリセルＭＣ０を選択メモリセルとし、ビット線/ＢＬには読み出し参照電位を設定し、ＣＭＯＳセンスアンプ１１で比較増幅する場合の読み出し動作にかかわる部分を示した。

まず、スタンバイ状態からｔ１で読み出し動作が開始され、制御信号ａと制御信号ｃを“Ｈ”から“Ｌ”にすることによってＢＬと/ＢＬの低電圧（ＧＮＤ）プリチャージを終了させ、選択メモリセルＭＣ０のセル信号を読み出すＢＬをフローティング状態にする。次に、ｔ２で制御信号ｄを“Ｌ”から“Ｈ”にすることによって/ＢＬにバイアス電位Ｖａを設定する。この時、制御信号ｂは“Ｈ”のままである。その後、ｔ３で選択されたワード線ＷＬ０とプレート線ＰＬ０を立ち上げて、ＭＣ０のセルデータ（セル信号）をＢＬに読み出す。さらに、ｔ４で制御信号ｄを“Ｈ”から“Ｌ”に設定し、ｔ５で制御信号ｃを“Ｌ”から“Ｈ”に設定することによって、/ＢＬをバイアス電位Ｖａから接地電位（ＧＮＤ）にリセットする。これにより、ビット線間容量を利用してＢＬをオーバードライブする。その後、ｔ６で制御信号ｂを“Ｈ”から“Ｌ”に設定することによって、/ＢＬがフローティング状態になり、ｔ７で所望のＤＷＬ１とＤＰＬを立ち上げてダミーセルを選択して/ＢＬを読み出し参照電位に設定する。さらに、ｔ８でＣＭＯＳセンスアンプ１１を動作させビット線対（ＢＬ、/ＢＬ）を比較増幅して、データの読み出し動作が完了する。

図５は、本発明の実施例２に係る強誘電体メモリを示す回路図である。ここでは、主に、メモリセルからの読み出し動作とその読み出し参照電位設定にかかわる部分を示した。また、図を簡略にするため、図５にはメモリセルアレイ上に延設された１組のビット線対（ＢＬ、/ＢＬ）とそれらにそれぞれ接続された１つずつのメモリセルブロック（ＭＢ０、ＭＢ１）を示した。

本発明の実施例２に係る強誘電体メモリは、複数の強誘電体キャパシタ（セルキャパシタＦｃ００〜Ｆｃ１３）を備えメモリセルアレイにマトリックス状に配置された複数のメモリセルブロック（ＭＢ０、ＭＢ１）、メモリセルブロックＭＢ０、ＭＢ１がそれぞれ接続されるビット線（ＢＬ、/ＢＬ）、ビット線の中間にそれぞれ２つずつ設置されたトランスファーゲート（Ｔｒｍ０、Ｔｒｎ０、Ｔｒｍ１、Ｔｒｎ１）、ＣＭＯセンスアンプ１１、ダミーセル回路１２、およびバイアス回路１３を備えている。

ビット線対、ＣＭＯＳセンスアンプ１１、ダミーセル回路１２、およびバイアス回路１３の構成は、実施例１と同様であるので詳しい説明は省略し、実施例１と同じ符号を使用する。実施例１との違いは、メモリセルブロックＭＢ０およびＭＢ１がいわゆるＴＣ並列ユニット直列接続型（例えば、「特許文献１」を参照。）になっていることと、これに伴い読み出し動作が実施例１と異なっていることである。

メモリセルブロックＭＢ０の一端はＢＬｍに接続され、ＭＢ０の他端はプレート線ＰＬ０に接続され、ＭＢ０のコントロール端子にはワード線ＷＬ０〜ＷＬ３が接続されている。また、メモリセルブロックＭＢ１の一端は/ＢＬｍに接続され、ＭＢ１の他端はプレート線ＰＬ１に接続され、ＭＢ１のコントロール端子にはワード線ＷＬ０〜ＷＬ３が接続されている。

メモリセルブロックＭＢ０は、１つのセルトランジスタ（Ｔｃ００〜Ｔｃ０３）と１つのセルキャパシタ（Ｆｃ００〜Ｆｃ０３）が並列に接続された４つのセルユニットが直列に接続され、その一端がブロック選択トランジスタＴｂ０を介してビット線ＢＬに接続され、他端がプレート線ＰＬ０に接続されている。また、各セルユニットのゲートにはそれぞれ異なるワード線ＷＬ０〜ＷＬ３が接続されている。Ｔｂ０およびＴｃ００〜Ｔｃ０３はＮＭＯＳであり、Ｆｃ００〜Ｆｃ０３は強誘電体キャパシタである。

すなわち、Ｔｂ０のドレインはＢＬｍに接続され、Ｔｂ０のゲートにはブロック選択信号ＢＳ０が接続され、Ｔｂ０のソースはＴｃ００のドレインに接続され、Ｔｃ００のゲートにはＷＬ０が接続され、Ｆｃ００の一端はＴｃ００のドレインに接続され、Ｆｃ００の他端はＴｃ００のソースに接続され、Ｔｃ０１のドレインはＴｃ００のソースに接続され、Ｔｃ０１のゲートにはＷＬ１が接続され、Ｆｃ０１の一端はＴｃ０１のドレインに接続され、Ｆｃ０１の他端はＴｃ０１のソースに接続され、Ｔｃ０２のドレインはＴｃ０１のソースに接続され、Ｔｃ０２のゲートにはＷＬ２が接続され、Ｆｃ０２の一端はＴｃ０２のドレインに接続され、Ｆｃ０２の他端はＴｃ０２のソースに接続され、Ｔｃ０３のドレインはＴｃ０２のソースに接続され、Ｔｃ０３のゲートにはＷＬ３が接続され、Ｔｃ０３のソースはＰＬ０に接続され、Ｆｃ０３の一端はＴｃ０３のドレインに接続され、Ｆｃ０３の他端はＴｃ０３のソースに接続されている。

メモリセルブロックＭＢ１は、１つのセルトランジスタ（Ｔｃ１０〜Ｔｃ１３）と１つのセルキャパシタ（Ｆｃ１０〜Ｆｃ１３）が並列に接続された４つのセルユニットが直列に接続され、その一端がブロック選択トランジスタＴｂ１を介してビット線/ＢＬに接続され、他端がプレート線ＰＬ１に接続されている。また、各セルユニットのゲートにはそれぞれ異なるワード線ＷＬ０〜ＷＬ３が接続されている。Ｔｂ１およびＴｃ１０〜Ｔｃ１３はＮＭＯＳであり、Ｆｃ１０〜Ｆｃ１３は強誘電体キャパシタである。

すなわち、Ｔｂ１のドレインは/ＢＬｍに接続され、Ｔｂ１のゲートにはブロック選択信号ＢＳ１が接続され、Ｔｂ１のソースはＴｃ１０のドレインに接続され、Ｔｃ１０のゲートにはＷＬ０が接続され、Ｆｃ１０の一端はＴｃ１０のドレインに接続され、Ｆｃ１０の他端はＴｃ１０のソースに接続され、Ｔｃ１１のドレインはＴｃ１０のソースに接続され、Ｔｃ１１のゲートにはＷＬ１が接続され、Ｆｃ１１の一端はＴｃ１１のドレインに接続され、Ｆｃ１１の他端はＴｃ１１のソースに接続され、Ｔｃ１２のドレインはＴｃ１１のソースに接続され、Ｔｃ１２のゲートにはＷＬ２が接続され、Ｆｃ１２の一端はＴｃ１２のドレインに接続され、Ｆｃ１２の他端はＴｃ１２のソースに接続され、Ｔｃ１３のドレインはＴｃ１２のソースに接続され、Ｔｃ１３のゲートにはＷＬ３が接続され、Ｔｃ１３のソースはＰＬ１に接続され、Ｆｃ１３の一端はＴｃ１３のドレインに接続され、Ｆｃ１３の他端はＴｃ１３のソースに接続されている。

図６は、本発明の実施例２に係る強誘電体メモリにおける読み出し動作を示す波形図である。ここでは、一例として、メモリセルブロックＭＢ０からビット線ＢＬにデータを読み出す場合の主要信号の波形を示した。

/ＣＥ、ＳＡ、ＤＷＬ１、およびＤＰＬは、実施例１と同様の機能を有する制御信号であるので詳しい説明は省略する。実施例１との違いは、スタンバイ状態でビット線対（ＢＬ、/ＢＬ）が高電位（Ｖａ）にプリチャージされていることと、メモリセルブロックＭＢ０、ＭＢ１がＴＣ並列ユニット直列接続型であるためにワード線の“Ｌ”レベルで読み出すセルキャパシタが選択されることである。

まず、スタンバイ状態（/ＣＥ＝“Ｈ”）では、ビット線ＢＬおよびビット線/ＢＬは高電位（Ｖａ）にプリチャージされている。/ＣＥの立ち下がりで、読み出し側ビット線ＢＬはプリチャージが終了し低電位（ＧＮＤ）に設定された後フローティング状態となるが、参照側ビット線/ＢＬはバイアス回路１３によって高電位（Ｖａ）に固定される。次に、ＷＬ０の“Ｌ”レベルによって読み出しセル（Ｆｃ００）の選択が行われ、ＢＳ０およびＰＬ０の立ち上がりでＭＢ０からビット線ＢＬへのセルデータ（セル信号）の読み出しが開始される。この時、参照側ビット線/ＢＬはバイアス回路１３によって高電位（Ｖａ）に保持されたままである。これにより、ビット線ＢＬへのセル信号読み出しに伴う電位ばらつきを抑制することができる。

次に、ビット線対のセンス動作に先立って、バイアス回路１３は参照側ビット線/ＢＬを低電位（ＧＮＤ）にリセットする。ビット線/ＢＬを低電位にすることによって、選択セルＦｃ００から読み出される“１”データ読み出し時の信号と“０”データ読み出し時の信号の差である信号量を増大させることができる。

その後、バイアス回路１３によって参照側ビット線/ＢＬがフローティング状態にされ、通常のセンス動作と同様に、ＤＷＬ１およびＤＰＬによってダミーセル回路１２で参照側ビット線/ＢＬに読み出し参照電位が設定され、さらに、ＳＡによってＣＭＯＳセンスアンプ１１でビット線対が比較増幅されてデータ読みだしが完了する。

上記実施例１および実施例２によれば、メモリセルから読み出し側ビット線ＢＬへのセル信号読み出し時に参照側ビット線/ＢＬは電源電位Ｖａに固定させているので、ビット線に与えるセル信号量ばらつきの影響を少なくすることができ、データ読み出しの安定性および動作マージンを大幅に向上させることができる。

また、上記実施例１および実施例２によれば、ビット線対（ＢＬ、/ＢＬ）はメモリセルアレイ上に隣接して繰り返し配設され、読み出し側ビット線ＢＬは参照側ビット線/ＢＬと隣のビット線対の参照側ビット線とに挟まれているので、データ読み出しの安定性および動作マージンをさらに向上させることができる。

さらに、上記実施例１および実施例２によれば、読み出し側ビット線ＢＬにセル信号が読み出された後に参照側ビット線/ＢＬを“Ｈ”レベルから“Ｌ”レベルにすることによって、オーバードライブを掛けてビット線ＢＬに読み出された“１”データ読み出しの信号と“０”データ読み出しの信号の差である信号量を増加させてからＣＭＯＳセンスアンプ１１で信号増幅しているので、読み出し時の動作マージンをさらに向上させることができる。

さらに、上記実施例１および実施例２によれば、参照側ビット線/ＢＬを制御することでビット線間容量を利用して読み出し側ビット線ＢＬにオーバードライブをかけているので、オーバードライブ用の大きな専用キャパシタを必要とせず、チップ面積の増加を抑制することができる。

上述した実施例１および実施例２の説明では、ビット線対はメモリセルアレイ上で対向して延設されているとしたが、本発明はこれに限られるものではなく、例えば、ビット線が途中でその位置を交代するいわゆるツイスト構成にすることもできる。ビット線対をこのようなツイスト構成にすることによって、読み出しセルのビット線は隣接するビット線から受ける影響を軽減することができるので、ツイスト構成と併用することによってさらに読み出しマージンを向上させることができる。

また、上述した実施例１および実施例２の説明では、メモリセルアレイは１Ｔ１Ｃ型のコンベンショナルタイプのセル構成、または、ＴＣ並列ユニット直列接続型のチェーンタイプのセル構成を備えているとしたが、本発明はこれに限られるものではなく、セル構成の如何に関わらずフォールデッドビット線構成のメモリセルアレイに広く適用することができる。

さらに、上述した実施例２の説明では、メモリセルブロックＭＢ０およびＭＢ１は直列接続された４つのセルユニットからなるとしたが、本発明はこれに限られるものではなく、原理的には任意の数のセルユニットで構成されるメモリセルブロックに適用可能である。

以上においていくつかの実施形態を述べたが、これらの実施形態は、単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な回路、システム、および方法は、種々の他の形態に具体化されても良いし、さらに、本発明の主旨またはスピリットから逸脱することなくここにおいて述べた回路、システム、および方法の形態における種々の省略、置き換えおよび変更を行っても良い。付随する請求項およびそれらの均等物または均等方法は、本発明の範囲および主旨またはスピリットに入るようにそのような形態若しくは変形を含むことを意図している。

ＭＣ０、ＭＣ１ メモリセル
ＢＬ、ＢＬｍ、ＢＬｎ、/ＢＬ、/ＢＬｍ、/ＢＬｎ ビット線
Ｔｒｍ０、Ｔｒｎ０、Ｔｒｍ１、Ｔｒｎ１ トランスファーゲート
１１ ＣＭＯＳセンスアンプ
１２ ダミーセル回路
１３ バイアス回路

Claims (5)

1. 強誘電体キャパシタを備えマトリックス状に配置された複数のメモリセルと、
   互いに平行に対向して延設され、前記メモリセルからセル信号が読み出される第１および第２のビット線と、
   前記第１のビット線に前記メモリセルから前記セル信号が読み出される時に前記第２のビット線を第１の電源電位に固定しておき、その後前記第２のビット線を前記第１の電源電位と異なる第２の電源電位に設定する第１の手段と、
   前記第１の手段が前記第２のビット線を前記第２の電源電位に設定した後に、前記第２のビット線を読み出し参照電位に設定する第２の手段と、
   前記セル信号が読み出された前記第１のビット線と前記第２の手段によって前記読み出し参照電位が設定された前記第２のビット線とを比較増幅する第３の手段と、
   を有することを特徴とする強誘電体メモリ。
2. 前記第１の手段は、
   前記第１のビット線にドレインが接続され、ゲートが第１の制御信号に接続された第１のＭＯＳトランジスタと、
   前記第２のビット線にソースが接続され、ゲートが第２の制御信号に接続され、ドレインが前記第１のＭＯＳトランジスタのソースに接続された第２のＭＯＳトランジスタと、
   前記第１の電源電位にドレインが接続され、ゲートが第３の制御信号に接続され、ソースが前記第１のＭＯＳトランジスタのソースに接続された第３のＭＯＳトランジスタと、
   前記第２の電源電位にソースが接続され、ゲートが第４の制御信号に接続され、ドレインが前記第１のＭＯＳトランジスタのソースに接続された第４のＭＯＳトランジスタと、
   を有することを特徴とする請求項１に記載の強誘電体メモリ。
3. 前記メモリセルは、前記強誘電体キャパシタとセルトランジスタとが並列接続されて構成され、
   複数の前記メモリセルが直列に接続され、その一端がブロック選択トランジスタを介して前記第１のビット線または前記第２のビット線に接続されていることを特徴とする請求項１に記載の強誘電体メモリ。
4. 前記第１および第２のビット線はスタンバイ状態で前記第２の電源電位にプリチャージされており、前記第１のビット線への前記セル信号の読み出しに先立って前記第１の手段が前記第２のビット線を前記第１の電源電位に設定することを特徴とする請求項１に記載の強誘電体メモリ。
5. 前記第１および第２のビット線はスタンバイ状態で前記第１の電源電位にプリチャージされており、前記第１のビット線は前記セル信号の読み出しに先立って前記第２の電源電位に設定されることを特徴とする請求項１に記載の強誘電体メモリ。

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