TWI651725B - 用於讀取陣列中快閃記憶體單元之帶位元線預充電電路的改良感測放大器 - Google Patents

用於讀取陣列中快閃記憶體單元之帶位元線預充電電路的改良感測放大器 Download PDF

Info

Publication number
TWI651725B
TWI651725B TW106130873A TW106130873A TWI651725B TW I651725 B TWI651725 B TW I651725B TW 106130873 A TW106130873 A TW 106130873A TW 106130873 A TW106130873 A TW 106130873A TW I651725 B TWI651725 B TW I651725B
Authority
TW
Taiwan
Prior art keywords
bit line
circuit
node
coupled
flash memory
Prior art date
Application number
TW106130873A
Other languages
English (en)
Other versions
TW201822209A (zh
Inventor
盛斌
周耀
王濤
錢曉州
郭路
白寧
Original Assignee
美商超捷公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商超捷公司 filed Critical 美商超捷公司
Publication of TW201822209A publication Critical patent/TW201822209A/zh
Application granted granted Critical
Publication of TWI651725B publication Critical patent/TWI651725B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits

Landscapes

  • Read Only Memory (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

本發明涉及用於讀取陣列中的快閃記憶體單元的值的改良感測放大器。在一個實施例中，感測放大器包括改進的預充電電路，以用於在預充電周期期間對位元線進行預充電，從而提高讀操作的速度。在另一個實施例中，感測放大器包括簡化的位址解碼電路，以提高讀操作的速度。

Description

用於讀取陣列中快閃記憶體單元之帶位元線預充電電路的改良感測放大器
本申請案主張於2016年09月09日申請之中國專利申請案第201610815185.0號的權利，該案以引用方式併入本文中。
本發明涉及用於讀取陣列中的快閃記憶體單元的值的改良感測放大器。在一個實施例中，感測放大器包括改進的預充電電路，以用於在預充電周期期間對位元線進行預充電，從而提高讀操作的速度。在另一個實施例中，感測放大器包括簡化的位址解碼電路，以提高讀操作的速度。
非易失性記憶體單元在本領域中是熟知的。圖1中示出了一種現有技術的非易失性分裂柵記憶體單元10，該非易失性分裂柵記憶體單元包括五個端子。記憶體單元10包括第一導電類型(諸如P型)的半導體襯底12。襯底12具有表面，在所述表面上形成第二導電類型(諸如N型)的第一區14(也稱為源極線SL)。同樣屬於N型的第二區16(也稱為漏極線)形成在襯底12的該表面上。第一區14和第二區16之間是溝道區18。位元線BL 20連接至第二區16。字線WL 22被定位在溝道區18的第一部分上方並與其絕緣。字線22幾乎不與或完全不與第二區16重疊。浮柵FG 24在溝道區18的另一部分上方。浮柵24與該另一部分絕緣，並與字線22相鄰。浮柵24還與第一區14相鄰。浮柵24可與第一區14重疊以提供從第一區14到浮柵24中的耦合。耦合柵CG(也稱為控制柵)26位於浮柵24上方並與其絕緣。擦除柵EG 28在第一區14上方並與浮柵24和耦合柵26相鄰，且與該浮柵和該耦合柵絕緣。浮柵24的頂部拐角可指向T形擦除柵28的內側拐角以增強擦除效率。擦除柵28也與第一區14絕緣。記憶體單元10在美國專利No. 7,868,375中進行了更具體的描述，該專利的公開內容全文以引用方式併入本文中。
現有技術的非易失性記憶體單元10的擦除和程式設計的一個示例性操作如下。通過福勒-諾德海姆隧穿機制(Fowler-Nordheim tunneling mechanism)，借助在擦除柵28上施加高電壓而使其他端子等於零伏特來擦除記憶體單元10。電子從浮柵24隧穿到擦除柵28中，導致浮柵24帶正電，從而打開處於讀取狀態的單元10。所得的單元擦除狀態被稱為‘1’狀態。
通過源極側熱電子程式設計機制，借助在耦合柵26上施加高電壓、在源極線14上施加高電壓、在擦除柵28上施加中等電壓以及在位元線20上施加程式設計電流，來對記憶體單元10程式設計。流經字線22與浮柵24之間的間隙的一部分電子獲得足夠的能量而注入浮柵24之中，導致浮柵24帶負電，從而關閉處於讀取狀態的單元10。所得的單元程式設計狀態被稱為‘0’狀態。
按如下方式以電流感測模式讀取記憶體單元10：在位元線20上施加偏置電壓，在字線22上施加偏置電壓，在耦合柵26上施加偏置電壓，在擦除柵28上施加偏置電壓或零電壓，並且在源極線14上施加接地電位。對於擦除狀態而言，存在從位元線20流向源極線14的單元電流，而對於程式設計狀態而言，存在從位元線20流向源極線14的不顯著單元電流或零單元電流。或者，可以反向電流感測模式讀取記憶體單元10，在該模式中，位元線20接地，並且在源極線24上施加偏置電壓。在該模式中，電流反轉方向，從源極線14流向位元線20。
或者，可按如下方式以電壓感測模式讀取記憶體單元10：在位元線20上施加偏置電流(接地)，在字線22上施加偏置電壓，在耦合柵26上施加偏置電壓，在擦除柵28上施加偏置電壓，並且在源極線14上施加偏置電壓。對於擦除狀態而言，位元線20上存在單元輸出電壓(顯著地＞0V)，而對於程式設計狀態而言，位元線20上存在不顯著或接近零的輸出電壓。或者，可以反向電壓感測模式讀取記憶體單元10，在該模式中，位元線20被偏置在偏置電壓處，並且在源極線14上施加偏置電流(接地)。在該模式中，記憶體單元10輸出電壓位於源極線14上而非位於位元線20上。
現有技術還包括解碼電路，以用於在記憶體陣列內選擇位址並且在該陣列內選擇位元線。圖5示出了現有技術記憶體系統500。記憶體系統500包括陣列530和陣列540，這些陣列通常為浮柵記憶體單元的相同記憶體陣列。位址線580攜帶對其施加讀或寫操作的記憶體位置的位址信號。住址解碼器510和住址解碼器520對住址線580上攜帶的住址解碼，並啟動陣列530或陣列540中的適當字線和位元線，以便從正確的位置讀取資料字，或將資料字寫入正確位置。作為這種操作的一部分，位址解碼器510控制位元線多工器550，並且位址解碼器520控制位元線多工器560。
例如，在陣列530中的特定位址的讀操作期間，陣列530中適當的字線X和位元線Y將被啟動，並且位元線多工器550將來自陣列530中的該位置的字95輸出，作為至比較器570的輸入。同時，陣列540的所有字線都切斷，因為讀操作不涉及陣列540。在陣列540中與陣列530中所啟動的相同的位元線Y被啟動，並且位元線多工器560將來自位元線Y的字96輸出，作為至比較器570的輸入。因為陣列540的字線未被啟動，所以字96將不構成存儲在陣列540中的資料，卻代表存儲在位元線多工器560內的預充電電壓。這種電壓被比較器570用作參考電壓。比較器570將比較字95和字96。本領域的普通技術人員將理解，字95包含一位元或多位元，並且字96包含一位元或多位元。比較器570包括用於字95內以及字96內的每一位元的比較器電路。也就是說，如果字95和字96每個都為8位元，則比較器570將包括8個比較器電路，其中每個比較器電路將比較來自字95的一位元與處於字96內的相同位置的一位元。輸出線590包含每個位元對的比較結果。
如果字95內的位元高於字96內的相應位元，則將其解釋為“1”，並且輸出線590將在該位置包含“1”。如果字95內的位元等於或低於字96內的相應位元，則將其解釋為“0”，並且輸出線590將在該位置包含“0”。
本領域的普通技術人員將會認識到，圖5的現有技術系統包括多工器的兩級–位址解碼器510和520以及位元線多工器550和560。對位元線進行預充電的能力直接受到參與讀操作的多工器的級數的影響。
圖6A更詳細示出了圖5的設計。感測放大器600包括耦合到所選記憶體單元640(其可以是陣列530中的單元)的第一電路，以及耦合到虛擬單元650(其可以是陣列540中的單元)的第二電路。第一電路包括位址MUX層級630的部分(其為位址解碼器510的一部分)，而第二電路包括位址MUX層級630的部分(其為位址解碼器520的一部分)。第一電路還包括位元線MUX層級620的部分(其為位元線多工器550的一部分)，而第二電路包括虛擬位元線MUX層級620的部分(其為位元線多工器560的一部分)。第一電路還包括PMOS電晶體601、602和607，而第二電路還包括PMOS電晶體608、609和614。
節點IOR和DUMIOR耦合到比較器615的輸入。比較器615的輸出耦合到反相器616。反相器616的輸出耦合到緩衝器617，該緩衝器輸出信號DOUT，該信號指示存儲在所選單元640中的值。在該現有技術設計中，PMOS電晶體601和608不對稱。
圖6B示出了感測放大器600的某些操作特徵。時序圖660示出了PCHENB、DUMIOR、IOR、Pre_BL和BL在預充電操作期間的行為，該行為通常發生在預充電周期期間並且先於讀操作。可以看出的是，延時T1是不可取的，並且代表預充電時間的不必要增加。
示意圖670示出了所選單元640存儲“1”的情形。一旦讀操作開始，IOR就被拉向接地，低於DUMIOR的預充電值。示意圖680示出了所選單元640存儲“0”的情形。一旦讀操作開始，IOR就被拉向VDD，高於DUMIOR的預充電值。
由於快閃記憶體系統在各種各樣的計算和電子裝置中日漸普及，愈發重要的是建立這樣的設計，其能實現更快的讀取和操作，並且能夠盡可能快地對位元線進行預充電。
本發明減少了預充電操作所需的時間量，從而建立了用於讀操作的更快系統。一個實施例包括改進的預充電電路，以用於在預充電周期期間對所選快閃記憶體單元和虛擬快閃記憶體單元的位元線進行預充電，從而導致更快的讀操作。另一個實施例消除在讀操作期間使用的多工器的一個層級，這也減少了預充電操作所需的時間量，從而也獲得了更快的讀操作。
在圖2和圖3中示出了一個實施例。在圖2中，電路200包括耦合到所選記憶體單元220的第一子電路，以及耦合到虛擬記憶體單元230的第二子電路。所選記憶體單元220和虛擬記憶體單元230每一者均可為圖1中所示的類型。其他類型也是現有技術中已知的。
第一子電路包括按如圖所示配置的PMOS電晶體202、203和204以及NMOS電晶體205。第二子電路包括按如圖所示配置的PMOS電晶體206、207和208以及NMOS電晶體209。第一子電路和第二子電路每一者均耦合到基準電流發生器201並耦合到PMOS電晶體210。
在預充電周期期間，ATD_B(位址轉換檢測)被拉低，從而打開PMOS電晶體202、206和210。SENB被拉低，從而打開耦合到VDD12的PMOS電晶體203和207。這導致節點IOR和DUMIOR處於相同電壓，該電壓將大約為VDD12，其在該例中為1.2伏特。YENB_B(列啟用)被拉高，從而打開NMOS電晶體205和209並且關閉PMOS電晶體204和208，這導致節點BL(位元線)和DUMBL(虛擬位元線)被拉至接地。
在讀操作期間，ATD_B被拉高，從而關閉PMOS電晶體202、206和210。在讀操作開始的時刻，節點IOR和DUMIOR仍然處於電壓VDD12。在讀操作期間，YENB_B被拉低，從而打開PMOS電晶體204和208並且關閉NMOS電晶體205和209。位元線BL耦合到所選單元220，並且虛擬位元線DUMBL耦合到虛擬記憶體單元230。所選單元220還耦合到字線WL_TOP，並且虛擬記憶體單元230耦合到字線WL_BOT。位元線BL和虛擬位元線DUMBL上的電壓將受到所選記憶體單元220和虛擬記憶體單元230汲取的電流的影響。在讀取模式期間，BL和DUMBL將保持分別與IO和DUMIOR相同的電位。
參考圖3，示出了比較器和信號發生電路300。第一電路301接收輸入ATD_B(位址轉換檢測器，其將在接收到讀位址時生效)和SAL(感測位址線)，並且生成輸出SAPCH(感測放大器預充電信號)，該輸出被設計成確保在下一個讀取迴圈前感測資料不會改變。
節點IOR和DUMIOR連接到與圖2中那些標籤的相同節點。IOR耦合到PMOS電晶體302和304、反相器303以及比較器308，如圖所示。DUMIOR耦合到PMOS電晶體305和307、反相器306以及比較器308，如圖所示。比較器308還耦合到NMOS電晶體309。
在預充電周期期間，SAPCH被拉低，從而造成節點VDO和VDO_N向上拉至VDD12，並且SAL被拉高，從而將比較器308中的節點向下拉至接地。
在讀操作期間，SAL被拉低並且SAPCH被拉高，導致PMOS電晶體304和307打開，而PMOS電晶體302和305關閉。IOR和DUMIOR將進入“競態”條件，在該條件下每一者將分別從節點VDO_N和VDO汲取電流。當節點VDO_N和VDO之一降至特定閾值以下時，比較器308將使另一節點被拉至VDD12，這也導致該節點被拉至接地。例如，如果VDO_N首先降至閾值以下，VDO將通過PMOS電晶體被向上拉至VDD12。VDO繼而將使VDO_N通過NMOS電晶體被拉至接地。最終結果是，VDO_N和VDO將處於相反值。一種狀態將反映“1”存儲在所選記憶體單元220中，而另一種狀態將反映“0”存儲在所選記憶體單元220中。
圖4示出了從預充電周期到讀取模式的示例性序列的時序圖400，顯示了圖3中所示的信號，即，YENB_B、WL_TOP、ATD_B、SAL、SAPCH、BL/DMBL、IOR/DUMIOR、VDO_N/VDO和SENB_B。
圖7A示出了改進的感測放大器的一個實施例，該感測放大器縮短了圖6A的現有技術感測放大器600中存在的延遲時間。
感測放大器700包括與感測放大器600類似的部件，並且為了效率起見，共同部件不再描述。感測放大器包括PMOS電晶體701、702、703和704。PMOS電晶體701和703完全對稱。節點IOR_T和IOR_B被輸入到比較器705。比較器的輸出被饋送到反相器706以及反相器707中。反相器706的輸出被輸入到多工器709中。反相器707的輸出被輸入到反相器708中。反相器708的輸出被輸入到多工器709中。多工器709受到信號SELTOP的控制。多工器709的輸出被饋送到緩衝器710中，該緩衝器輸出DOUT，該DOUT代表存儲在所選頂部單元711或所選底部單元712中的值。
值得注意的是，在該實施例中，不需要位元線/虛擬位元線多工器層級。通過消除多工的層級，該實施例能夠減少預充電操作的延時量。另外，該實施例中沒有“虛擬單元”。單元711和712兩者均可用於存儲資料。在這些單元之一的讀操作期間，另一單元斷開，並且存儲在所斷開的單元的位元線上的電荷用作相對於仍然連接的所選記憶體單元的比較點。
圖7B示出了感測放大器700的一些特徵。當希望在所選頂部單元711中讀取值時，使WL_TOP生效並使WL_BOT無效。TOP_SENB為低電平，並且BOT_SENDB為高電平。因此，節點IOR_B最初處於通過預充電操作建立的電壓電平。如果所選頂部單元711存儲“1”，則IOR_T將被向下拉到IOR_B的值以下。如果所選頂部單元711存儲“0”，則IOR_T將被向上拉到IOR_B的值以上。
當希望在所選底部單元712中讀取值時，使WL_TOP生效並使WL_BOT無效。TOP_SENB為高電平，並且BOT_SENDB為低電平。因此，節點IOR_T最初處於通過預充電操作建立的電壓電平。如果所選底部單元712存儲“1”，則IOR_B將被向下拉到IOR_T的值以下。如果所選頂部單元712存儲“0”，則IOR_B將被向上拉到IOR_T的值以上。
圖7C示出了感測放大器700的額外性能特徵。時序圖760示出了Pre-BL和BL在預充電操作期間的行為。讀者將會回想到，在圖6B中，在位元線BL上開始預充電之前存在T1延時。而這裡沒有這種延時，預充電操作的發生快了時間T1。這是對圖6A和圖6B的設計的實質性改進。
本文中對本發明的引用並非旨在限制任何申請專利範圍或申請專利範圍條款的範圍，而僅僅是對可由一項或多項請求項涵蓋的一個或多個特徵的引用。上文所述的材料、工藝和數值的例子僅為示例性的，而不應視為限制申請專利範圍。應當指出的是，如本文所用，術語“在…上方”和“在…上”均包括性地包括“直接在…上”(之間沒有設置中間材料、元件或空間)和“間接在…上”(之間設置有中間材料、元件或空間)。同樣，術語“鄰近”包括“直接鄰近”(兩者間未設置中間材料、元件或空間)和“間接鄰近”(兩者間設置有中間材料、元件或空間)。例如，“在襯底上方”形成元件可包括在兩者間無中間材料/元件的情況下直接在襯底上形成該元件，以及在兩者間有一種或多種中間材料/元件的情況下間接在襯底上形成該元件。
10、220、640‧‧‧記憶體單元
12‧‧‧襯底
14‧‧‧第一區；源極線SL
16‧‧‧第二區；漏極線
18‧‧‧溝道區
20‧‧‧位元線BL
22‧‧‧字線WL
24‧‧‧浮柵FG；源極線
26‧‧‧耦合柵CG；控制柵
28‧‧‧擦除柵EG
200、300‧‧‧電路
201‧‧‧基準電流發生器
202、203、204、206、207、208、210、302、304、305、307、601、602、607、608、609、614、701、702、703、704‧‧‧PMOS電晶體
205、209、309‧‧‧NMOS電晶體
230‧‧‧虛擬記憶體單元
301‧‧‧第一電路
303、306、616、706、707、708‧‧‧反相器
308、570、615、705‧‧‧比較器
400、660、760‧‧‧時序圖
500‧‧‧記憶體系統
510、520‧‧‧位址解碼器
530、540‧‧‧陣列
550、560‧‧‧位元線多工器
580‧‧‧位址線
590‧‧‧輸出線
600、700‧‧‧感測放大器
617、710‧‧‧緩衝器
620、630‧‧‧MUX層級
650‧‧‧虛擬單元
670、680‧‧‧示意圖
709‧‧‧多路複用器多工器
711‧‧‧頂部單元
712‧‧‧底部單元
圖1是現有技術的非易失性記憶體單元的剖視圖，本發明的方法可應用於該記憶體單元。
圖2示出了預充電電路的一個實施例。
圖3示出了與圖2的預充電電路一起使用的感測放大器。
圖4示出了圖2-3的實施例在預充電和讀操作期間的特徵。
圖5示出了現有技術記憶體系統。
圖6A示出了現有技術感測放大器。
圖6B示出了圖6A的現有技術感測放大器在預充電操作期間的特徵。
圖7A示出了改進的感測放大器的一個實施例。
圖7B示出了圖7A的感測放大器的特徵。
圖7C示出了圖7A的感測放大器的特徵。

Claims (5)

  1. 一種用於讀取快閃記憶體單元的第一陣列中或快閃記憶體單元的第二陣列中的所選快閃記憶體單元的感測電路，包括： 耦合到所述第一陣列中的第一位元線的第一電路； 耦合到所述第二陣列中的第二位元線的第二電路； 比較器，所述比較器包括耦合到所述第一電路中的第一節點的第一輸入，以及耦合到所述第二電路中的第二節點的第二輸入，所述比較器的輸出耦合到第一組反相器，並且耦合到與所述第一組反相器並聯的第二組反相器，所述第一組反相器包括奇數個反相器，並且所述第二組反相器包括偶數個反相器； 多工器，所述多工器包括用於接收所述第一組反相器的輸出的第一輸入，以及用於接收所述第二組反相器的輸出的第二輸入，所述多工器受到選擇信號的控制，以輸出指示存儲在所述所選快閃記憶體單元中的資料的信號； 其中所述選擇信號被設定為第一狀態或第二狀態，所述第一狀態指示所述第一位元線耦合到所述所選快閃記憶體單元並且所述第二位元線為參考位元線，而所述第二狀態指示所述第一位元線為參考位元線並且所述第二位元線耦合到所述所選快閃記憶體單元。
  2. 如請求項1所述的感測電路，還包括： 預充電電路，所述預充電電路耦合到所述第一節點和所述第二節點，以在讀操作之前將所述第一節點和所述第二節點充電到預定電壓。
  3. 如請求項1所述的感測電路，其中所述第一電路包括第一PMOS電晶體，並且所述第二電路包括第二PMOS電晶體，其中所述第一PMOS電晶體和所述第二PMOS電晶體是對稱的。
  4. 如請求項3所述的感測電路，其中所述第一PMOS電晶體和所述第二PMOS電晶體在讀操作期間被啟動。
  5. 一種用於讀取快閃記憶體單元的第一陣列中的所選快閃記憶體單元的感測電路，包括：耦合到所述第一陣列中的第一位元線的第一電路，所述第一位元線耦合到一所選記憶體單元；耦合到快閃記憶體單元的第二陣列中的第二位元線的第二電路，所述第二位元線耦合到一參考記憶體單元；以及比較器，所述比較器包括耦合到所述第一電路中的第一節點的第一輸入、以及耦合到所述第二電路中的第二節點的第二輸入，所述比較器的輸出指示存儲在所述所選快閃記憶體單元中的值；其中所述第一電路包括用於在預充電周期期間將所述第一位元線與所述第一節點隔離且將所述第一位元線拉至接地並將所述第一節點預充電到預定電壓、及在感測周期期間用於將所述第一位元線耦合至所述第一節點的電路，而所述第二電路包括用於在所述預充電周期期間將所述第二位元線與所述第二節點隔離且將所述第二位元線拉至接地並將所述第二節點預充電到所述預定電壓、及在感測周期期間用於將所述第二位元線耦合至所述第二節點的電路。
TW106130873A 2016-09-09 2017-09-08 用於讀取陣列中快閃記憶體單元之帶位元線預充電電路的改良感測放大器 TWI651725B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
??201610815185.0 2016-09-09
CN201610815185.0A CN107808683B (zh) 2016-09-09 2016-09-09 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器
US15/690,159 2017-08-29
PCT/US2017/049228 WO2018048682A1 (en) 2016-09-09 2017-08-29 Improved sense amplifier with bit line pre-charge circuit for reading flash memory cells in an array
US15/690,159 US10181354B2 (en) 2016-09-09 2017-08-29 Sense amplifier with bit line pre-charge circuit for reading flash memory cells in an array
??PCT/US17/49228 2017-08-29

Publications (2)

Publication Number Publication Date
TW201822209A TW201822209A (zh) 2018-06-16
TWI651725B true TWI651725B (zh) 2019-02-21

Family

ID=61560297

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106130873A TWI651725B (zh) 2016-09-09 2017-09-08 用於讀取陣列中快閃記憶體單元之帶位元線預充電電路的改良感測放大器

Country Status (7)

Country Link
US (1) US10181354B2 (zh)
EP (1) EP3485494B1 (zh)
JP (1) JP6612484B2 (zh)
KR (1) KR102113961B1 (zh)
CN (2) CN112863581A (zh)
TW (1) TWI651725B (zh)
WO (1) WO2018048682A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108492840B (zh) * 2018-03-12 2020-11-13 武汉新芯集成电路制造有限公司 灵敏放大器
US10468082B1 (en) * 2018-09-24 2019-11-05 Globalfoundries Inc. MRAM sense amplifier having a pre-amplifier with improved output offset cancellation
US11475926B1 (en) 2021-06-10 2022-10-18 Globalfoundries U.S. Inc. Sense amplifier circuit for current sensing

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010038562A1 (en) * 1998-09-28 2001-11-08 Thomas Rohr Integrated memory having a differential sense amplifier
US20030053348A1 (en) * 2001-08-29 2003-03-20 Marotta Giulio Giuseppe Flash memory array architecture
US20070165473A1 (en) * 2006-01-17 2007-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US20070263438A1 (en) * 2006-05-12 2007-11-15 Elite Semiconductor Memory Technology Inc. Method for reading NAND memory device and memory cell array thereof
US20080151588A1 (en) * 2006-12-21 2008-06-26 Intel Corporation Full-rail, dual-supply global bitline accelerator CAM circuit
US20100118595A1 (en) * 2005-11-30 2010-05-13 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof
US20120170351A1 (en) * 2010-12-30 2012-07-05 Texas Instruments Incorporated Method and apparatus pertaining to a ferro-magnetic random access memory
US20160098059A1 (en) * 2014-10-01 2016-04-07 Xilinx, Inc. Circuits for and methods of processing data in an integrated circuit device
US20160254060A1 (en) * 2013-03-15 2016-09-01 Taqua Wbh, Llc High Speed And Low Power Sense Amplifier

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879682A (en) * 1988-09-15 1989-11-07 Motorola, Inc. Sense amplifier precharge control
US5748538A (en) * 1996-06-17 1998-05-05 Aplus Integrated Circuits, Inc. OR-plane memory cell array for flash memory with bit-based write capability, and methods for programming and erasing the memory cell array
KR100481826B1 (ko) 1997-05-09 2005-07-18 삼성전자주식회사 반도체메모리장치의비트라인디스챠아지회로
KR20000002337A (ko) * 1998-06-18 2000-01-15 윤종용 반도체 메모리 장치의 감지 증폭기
US6456540B1 (en) * 2001-01-30 2002-09-24 Intel Corporation Method and apparatus for gating a global column select line with address transition detection
US6714458B2 (en) * 2002-02-11 2004-03-30 Micron Technology, Inc. High voltage positive and negative two-phase discharge system and method for channel erase in flash memory devices
US6665214B1 (en) * 2002-07-22 2003-12-16 Advanced Micro Devices, Inc. On-chip erase pulse counter for efficient erase verify BIST (built-in-self-test) mode
US6987693B2 (en) * 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
CN100520981C (zh) * 2003-04-25 2009-07-29 芯成半导体（上海）有限公司 一种用于非易失性存储器的平衡对称式读出放大电路
FR2856186A1 (fr) * 2003-06-12 2004-12-17 St Microelectronics Sa Memoire flash comprenant des moyens de controle et de rafraichissement de cellules memoire dans l'etat efface
KR100618840B1 (ko) * 2004-06-29 2006-09-01 삼성전자주식회사 저 전원전압 플래쉬 메모리장치의 감지회로
KR101397549B1 (ko) * 2007-08-16 2014-05-26 삼성전자주식회사 고속 프로그램이 가능한 불휘발성 반도체 메모리 시스템 및그것의 독출 방법
US7733724B2 (en) * 2007-11-30 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling global bit line pre-charge time for high speed eDRAM
JP2009266339A (ja) * 2008-04-28 2009-11-12 Panasonic Corp 半導体記憶装置とその半導体記憶装置を用いた電子機器
US7944754B2 (en) * 2008-12-31 2011-05-17 Sandisk Corporation Non-volatile memory and method with continuous scanning time-domain sensing
CN102280128B (zh) * 2010-06-09 2014-11-19 上海华虹宏力半导体制造有限公司 存储器
JP2012203944A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 抵抗変化型メモリ
KR20130102397A (ko) * 2012-03-07 2013-09-17 삼성전자주식회사 플래시 메모리 및 플래시 메모리에서의 리드 방법
CN103064551B (zh) * 2011-10-23 2016-03-02 宸鸿科技(厦门)有限公司 触控感测装置及其制造方法
US8804434B2 (en) * 2012-05-10 2014-08-12 Nxp, B.V. Pulse-based memory read-out
US9472284B2 (en) 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
JP2014175033A (ja) * 2013-03-12 2014-09-22 Toshiba Corp 半導体記憶装置
CN104217752A (zh) * 2013-06-03 2014-12-17 辉达公司 多端口存储器系统和用于多端口存储器的写电路和读电路
FR3016466B1 (fr) * 2014-01-10 2017-09-08 Commissariat Energie Atomique Procede et circuit pour programmer des cellules de memoire non volatile d'une matrice memoire volatile / non volatile

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010038562A1 (en) * 1998-09-28 2001-11-08 Thomas Rohr Integrated memory having a differential sense amplifier
US20030053348A1 (en) * 2001-08-29 2003-03-20 Marotta Giulio Giuseppe Flash memory array architecture
US20100118595A1 (en) * 2005-11-30 2010-05-13 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof
US20070165473A1 (en) * 2006-01-17 2007-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US20070263438A1 (en) * 2006-05-12 2007-11-15 Elite Semiconductor Memory Technology Inc. Method for reading NAND memory device and memory cell array thereof
US20080151588A1 (en) * 2006-12-21 2008-06-26 Intel Corporation Full-rail, dual-supply global bitline accelerator CAM circuit
US20120170351A1 (en) * 2010-12-30 2012-07-05 Texas Instruments Incorporated Method and apparatus pertaining to a ferro-magnetic random access memory
US20160254060A1 (en) * 2013-03-15 2016-09-01 Taqua Wbh, Llc High Speed And Low Power Sense Amplifier
US20160098059A1 (en) * 2014-10-01 2016-04-07 Xilinx, Inc. Circuits for and methods of processing data in an integrated circuit device

Also Published As

Publication number Publication date
US20180075914A1 (en) 2018-03-15
JP6612484B2 (ja) 2019-11-27
WO2018048682A1 (en) 2018-03-15
JP2019526880A (ja) 2019-09-19
CN107808683B (zh) 2021-02-19
CN107808683A (zh) 2018-03-16
US10181354B2 (en) 2019-01-15
KR20190037348A (ko) 2019-04-05
CN112863581A (zh) 2021-05-28
KR102113961B1 (ko) 2020-05-21
EP3485494B1 (en) 2021-10-27
TW201822209A (zh) 2018-06-16
EP3485494A4 (en) 2020-07-22
EP3485494A1 (en) 2019-05-22

Similar Documents

Publication Publication Date Title
JP4084922B2 (ja) 不揮発性記憶装置の書込み方法
JP3373632B2 (ja) 不揮発性半導体記憶装置
JP3450896B2 (ja) 不揮発性メモリ装置
TWI715871B (zh) 改良式快閃記憶體單元與相關解碼器
TWI634558B (zh) 用於快閃記憶體裝置的非對稱感測放大器及相關方法
KR102681806B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
JP5586666B2 (ja) 不揮発性半導体記憶装置とその読み出し方法
JP2009134856A (ja) 不揮発性メモリ素子のプログラム検証方法
TWI673717B (zh) 用於讀取快閃記憶體單元中的資料的經改善感測放大器電路
TWI713968B (zh) 組態用於存取快閃記憶體單元之陣列行及列的設備
TWI651725B (zh) 用於讀取陣列中快閃記憶體單元之帶位元線預充電電路的改良感測放大器
JP2005190582A (ja) 半導体記憶装置
JP5238859B2 (ja) 不揮発性半導体記憶装置およびその読み書き制御方法
JP3373837B2 (ja) 不揮発性半導体記憶装置
JP2007102900A (ja) 半導体装置
JP2006351112A (ja) 半導体装置
KR101383104B1 (ko) 센싱 효율이 개선되는 불휘발성 반도체 메모리 장치의 센스 앰프 회로
JP2011227960A (ja) 半導体メモリ
JPH04252497A (ja) 不揮発性半導体記憶装置