JP2012203944A - 抵抗変化型メモリ - Google Patents
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Abstract
【解決手段】本実施形態の抵抗変化型メモリは、ビット線BLA,BLC間に接続された第1のセルSCAとビット線BLB,BLC間に接続された第2のセルSCBとを含むメモリセルMCと、第1のセルSCAを形成するメモリ素子8A及び選択トランジスタTrAと、第2のセルSCBを形成するメモリ素子8B及び選択トランジスタTrBとを具備し、メモリセルに対する書き込み動作時、ワード線が活性化されている期間において、メモリセルMC内の2つのメモリ素子8A,8Bを第1の抵抗状態に変化させた後、2つのメモリ素子8A,8Bのうち一方のメモリ素子を第2の抵抗状態に変化させる。
【選択図】図4
Description
図1乃至図8を参照して、実施形態の抵抗変化型メモリについて説明する。
図1乃至図6を用いて、本実施形態の抵抗変化型メモリの回路構成について説明する。
書き込み及び読み出し回路(以下、書き込み/読み出し回路と表記する)5は、カラム制御回路3を介して、メモリセルアレイ1A,1Bに接続されている。書き込み/読み出し回路5は、データの書き込み及びデータの読み出しに用いられる電流(又は電圧)を、カラム制御回路3を介して、ビット線BLに供給する。
参照層81は、記録層83よりも十分大きな垂直磁気異方性エネルギーを有するように形成される。磁性層81,83の磁気異方性の設定は、材料構成や膜厚を調整することで可能である。MTJ素子8において、記録層83の磁化反転しきい値が小さくされ、参照層81の磁化反転しきい値が記録層83の磁化反転しきい値よりも大きくされる。これによって、磁化方向が固定された参照層81と磁化方向が変化する記録層83とを有するMTJ素子21を形成できる。
各メモリセルMCに対して、1本のワード線WLと3本のビット線BLA,BLB,BLCが接続されている。
例えば、メモリセルMC内の一方のMTJ素子8Aが“H”レベル、他方のMTJ素子8Bが“L”レベルとなっている状態に対して、“1”データ(第1のデータ)が割り付けられる。この一方で、例えば、メモリセルMC内の一方のMTJ素子8Aが“L”レベル、他方のMTJ素子8Bが“H”レベルとなっている状態に対して、“0”データ(第2のデータ)が割り付けられる。このように、2つのメモリ素子8A,8Bを有するメモリセルMCが、1ビットのデータを保持できる。
書き込み電流IwAがビット線BLAから共有ビット線BLCへ流れる場合、電流生成回路51Aが供給側(高電位側、ドライバ側)となり、電流生成回路51Cが吸収側(低電位側、シンク側)となる。これとは反対に、書き込み電流IwAが共通ビット線BLCからビット線BLAへ流れる場合、電流生成回路51Cが供給側となり、電流生成回路51Aが吸収側となる。
書き込み電流IwBがビット線BLBから共有ビット線BLCへ流れる場合、電流生成回路51Bが供給側となり、電流生成回路51Cが吸収側となる。これとは反対に、書き込み電流IwBが共通ビット線BLCからビット線BLBへ流れる場合、電流生成回路51Cが供給側となり、電流生成回路51Bが吸収側となる。
センスアンプ55の一方の入力端子は、ビット線BLAに接続され、センスアンプ55の他方の入力端子は、ビット線BLBに接続される。ビット線BLA及びビット線BLBは、例えば、同じ電位レベルに設定される。共有ビット線BLCは、例えば、電位生成回路52に接続されている。電位生成回路52は、固定電位を生成し、生成した電位を、共有ビット線BLCに印加する。
図7及び図8を用いて、本実施形態の抵抗変化型メモリ(例えば、MRAM)の動作について、説明する。本実施形態にMRAMの動作の説明に関して、図1乃至図6も適宜用いる。
カラム制御回路3は、制御回路7の制御に基づいて、入力されたアドレスが示すビット線(選択ビット線とよぶ)を選択し、その選択ビット線を活性化する。
制御回路7の制御によって、図5に示されるように、書き込み/読み出し回路5内の電流生成回路51A,51B,51Cが、カラム制御回路を経由して、選択ビット線に電気的に接続される。
また、選択セルMCにおいて、オン状態の選択トランジスタTrBを経由して、書き込み電流IwBが、MTJ素子8Bに供給される。書き込み電流IwBは、“H”レベルのビット線BLBから“L”レベルの共通ビット線BLCに向かう方向へ流れる。
一方、選択ビット線BLBの電位は、“H”レベルに維持され、共有ビット線BLCの電位(ここでは“H”レベル)と同じ電位にされる。
例えば、選択ワード線WLが非活性化された後、制御回路7及びカラム制御回路3の制御によって、選択ビット線BLA,BLB,BLCが、非活性化される。これによって、選択ビット線BLA,BLB,BLCが、書き込み/読み出し回路5の電流生成回路51A,51B,51Cから電気的に分離される。選択ビット線が非活性化されてから、選択ワード線が非活性化されてもよい。
MRAMの読み出し動作時、外部からMRAMチップ内に、読み出しコマンド及び読み出し対象のメモリセルのアドレスが入力される。
制御回路7の制御によって、図6に示されるように、書き込み/読み出し回路5内のセンスアンプ55が、カラム制御回路を経由して、選択ビット線に電気的に接続される。
本実施形態のMRAMの書き込み動作は、メモリ素子8A,8Bの抵抗状態を“L”状態にする動作及びメモリ素子8A,8Bの抵抗状態を“H”状態にする動作の両方が、1つの書き込みサイクルにおいて実行されるので、動作の均一化のための回路制御を削減でき、回路の負荷を低減できる。
図9乃至図13を参照して、本実施形態の抵抗変化型メモリの変形例について、説明する。以下の変形例において、上述の実施形態と実質的に同じ構成要素については、同じ符号を付し、重複する説明は、必要に応じて行う。
図9及び図10を参照して、本実施形態の抵抗変化型メモリの変形例1について、説明する。
但し、図9及び図10に示される本変形例のように、1つのメモリセルMC’を形成する2つのセルSCA,SCBが、互いに異なるメモリセルアレイ1A,1B内に設けられてもよい。
セルSCBに接続されるビット線BLB,BLC’は、メモリセルアレイ1B内に設けられている。例えば、メモリセルアレイ1B内のビット線BLC’は、カラム制御回路3を経由して、メモリセルアレイ1A内のビット線BLCに接続されてもよいし、各ビット線BLC,BLC’は、図1の制御回路7によって、共通の電位で制御されていれば、互いに分離されていてもよい。
図11を用いて、本実施形態のMRAMの変形例2について、説明する。
ただし、メモリセルMCの2つのMTJ素子8A,8Bに対して、それぞれ異なる動作サイクルで、抵抗状態を変化させることができるのは、もちろんである。
ここでは、図11に示されるように、1つのメモリセルに対する2回目の書き込みサイクルTwBにおいて、共有ビット線BLCの電位は“H”レベルに設定され、ビット線BLBが“L”レベルに設定される。ビット線BLAは、共有ビット線BLCの電位と同じ電位に設定される。
ビット線BLB側のMTJ素子8Bに、共有ビット線BLCからビット線BLBへ向かう書き込み電流IwBが、供給される。ビット線BLA−共有ビット線BLC間の電位差は、等電位であるため、ビット線BLA側のMTJ素子8Aに、電流はほとんど流れない。
図12及び図13を参照して、抵抗変化型メモリの変形例について、説明する。
バイポーラ型の素子8は、それに印加される電圧の極性を変えることで抵抗値が変化する。ユニポーラ型の素子8は、それに印加される電圧の絶対値又は電圧のパルス幅又はそれらの両方を変えることで、抵抗値が変化する。このように、メモリ素子としての可変抵抗素子8は、印加電圧を制御することで低抵抗状態と高抵抗状態とに変化する。尚、可変抵抗素子8がバイポーラ型であるかユニポーラ型であるかは、抵抗変化膜84の材料や、抵抗変化膜84と電極88,89との材料の組み合わせによって、決定される場合がある。
可変抵抗素子8が高抵抗状態にされる場合、素子8にリセット電圧が印加され、可変抵抗素子8を低抵抗状態にされる場合、素子8にセット電圧が印加される。
書き込み動作時、下部電極88と上部電極89との間に電圧又は電流が印加され、上部電極88から相変化膜86及びヒータ層85を介して、下部電極89に電流が流れる。この電流によって、相変化素子内に、熱が生じる。相変化膜86が融点付近まで加熱されると、相変化膜86は非晶質相(高抵抗状態)に変化し、電圧又は電流の印加が停止されても非晶質状態を維持する。一方、下部電極88と上部電極89との間に電圧又は電流が印加され、相変化膜86が結晶化に適した温度付近まで加熱されると、相変化膜86は結晶相(低抵抗状態)に変化する。変化した相変化膜の結晶状態は、電圧又は電流の印加が停止されても結晶状態を維持する。例えば、相変化膜86を結晶状態に変化させる場合、相変化膜86を非晶質状態に変化させる場合と比べて、相変化膜86に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きく設定される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Claims (5)
- 第1方向に延在し、前記第1の方向に交差する第2の方向に配列された第1乃至第3のビット線と、
前記第2の方向に延在するワード線と、
前記第1及び第3のビット線間に接続された第1のセルと前記第2及び第3のビット線間に接続された第2のセルとを含むメモリセルと、
前記第1のセル内に設けられ、第1の制御端子と第1の電流経路とを有し、前記第1の制御端子が前記ワード線に接続される第1の選択トランジスタと、
前記第1のセル内に設けられ、第1及び第2の端子を有し、前記第1の端子が前記第1の電流経路の一端に接続され、供給される書き込みパルスに応じて第1の抵抗状態及び前記第1の抵抗状態と異なる第2の抵抗状態に変化する第1のメモリ素子と、
前記第2のセル内に設けられ、第2の制御端子と第2の電流経路とを有し、前記第2の制御端子が前記ワード線に接続される第2の選択トランジスタと、
前記第2のセル内に設けられ、第3及び第4の端子を有し、前記第3の端子が前記第2の電流経路の一端に接続され、供給される書き込みパルスに応じて前記第1又は第2の抵抗状態に変化する第2のメモリ素子と、
を具備し、
前記メモリセルに対する書き込み動作時、前記ワード線が活性化されている期間において、前記第1及び第2のメモリ素子を前記第1の抵抗状態に変化させた後、前記第1及び第2のメモリ素子のうち一方を前記第2の抵抗状態に変化させる、
ことを特徴とする抵抗変化型メモリ。 - 前記第1及び第2のビット線の間に、前記第3のビット線が設けられ、
前記第1のセル及び第2のセルは、前記第3のビット線を共有するように、前記第2方向に互いに隣接している、
ことを特徴とする請求項1に記載の抵抗変化型メモリ。 - 前記メモリセルのデータ保持状態において、
前記第1及び第2のメモリ素子は、互いに異なる抵抗状態を有し、
前記第1及び第2のメモリ素子の互いに異なる抵抗状態と、前記メモリセルが記憶するデータとが対応付けられている、
ことを特徴とする請求項1又は2に記載の抵抗変化型メモリ。 - 前記メモリセルに対する読み出し動作時、前記第1のビット線に接続される第1の入力端子及び前記第2のビット線に接続される第2の入力端子を有するセンスアンプと、
前記メモリセルに対する読み出し動作時、前記第3のビット線に固定電位を印加する電位生成回路と、
をさらに具備し、
前記センスアンプ及び前記電位生成回路は、前記第1及び第2のメモリ素子のそれぞれに、前記第1及び第2のメモリ素子の抵抗状態を変化させない読み出しパルスを前記第1乃至第3のビット線に供給し、
前記センスアンプは、前記第1及び第2のメモリ素子の抵抗状態に基づく差分値を、前記メモリセルのデータとして判別する、
ことを特徴とする請求項1乃至3のいずれか1項に記載の抵抗変化型メモリ。 - 前記ワード線が活性化されている期間の前半において、前記第1及び第2のビット線に第1の電位レベルが印加され、前記第3のビット線に、前記第1の電位レベルと異なる第2の電位レベルが印加され
前記ワード線が活性化されている期間の後半において、前記第1及び第2のビット線のうち一方に前記第2の電位レベルが印加され、前記第1及び第2のビット線のうち他方に前記第1の電位レベルが印加され、前記第3のビット線に前記第1の電位レベルが印加される、
ことを特徴とする請求項1乃至4のいずれか1項に記載の抵抗変化型メモリ。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013131271A (ja) * | 2011-12-21 | 2013-07-04 | Toppan Printing Co Ltd | 不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性メモリ |
JP5700602B1 (ja) * | 2014-02-05 | 2015-04-15 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体メモリ |
CN107808683A (zh) * | 2016-09-09 | 2018-03-16 | 硅存储技术公司 | 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器 |
WO2018100954A1 (ja) * | 2016-11-29 | 2018-06-07 | 国立大学法人東北大学 | 抵抗変化型記憶素子のデータ書き込み装置 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5092001B2 (ja) * | 2010-09-29 | 2012-12-05 | 株式会社東芝 | 半導体集積回路 |
US20140204661A1 (en) * | 2011-12-22 | 2014-07-24 | Brian S. Doyle | Memory with elements having two stacked magnetic tunneling junction (mtj) devices |
US8913422B2 (en) * | 2012-09-28 | 2014-12-16 | Intel Corporation | Decreased switching current in spin-transfer torque memory |
FR3001571B1 (fr) * | 2013-01-30 | 2016-11-25 | Commissariat Energie Atomique | Procede de programmation d'un dispositif memoire a commutation bipolaire |
US9570140B2 (en) * | 2013-03-08 | 2017-02-14 | The Regents Of The University Of California | Circuit for mixed memory storage and polymorphic logic computing |
KR102154076B1 (ko) * | 2014-04-10 | 2020-09-10 | 에스케이하이닉스 주식회사 | 전자 장치 |
KR20150117494A (ko) * | 2014-04-10 | 2015-10-20 | 에스케이하이닉스 주식회사 | 전자 장치 |
KR20150124032A (ko) | 2014-04-25 | 2015-11-05 | 에스케이하이닉스 주식회사 | 전자 장치 |
KR20150124033A (ko) * | 2014-04-25 | 2015-11-05 | 에스케이하이닉스 주식회사 | 전자 장치 |
TWI624933B (zh) * | 2014-05-20 | 2018-05-21 | 華邦電子股份有限公司 | 非揮發性半導體記憶體 |
US9558800B2 (en) * | 2015-06-30 | 2017-01-31 | Nxp Usa, Inc. | Non-volatile random access memory (NVRAM) |
US9548118B1 (en) | 2015-09-22 | 2017-01-17 | Arm Ltd. | Method, system and device for complementary non-volatile memory device operation |
US9589636B1 (en) * | 2015-09-22 | 2017-03-07 | Arm Ltd. | Method, system and device for complementary non-volatile memory device operation |
US10411069B1 (en) | 2018-02-17 | 2019-09-10 | GlobalFoundries, Inc. | Integrated circuits including magnetic random access memory structures and methods for fabricating the same |
US10468456B2 (en) * | 2018-02-17 | 2019-11-05 | Globalfoundries Inc. | Integrated circuits including magnetic random access memory structures having reduced switching energy barriers for differential bit operation and methods for fabricating the same |
US10381406B1 (en) * | 2018-02-17 | 2019-08-13 | GlobalFoundries, Inc. | Integrated circuits including magnetic random access memory structures having reduced switching energy barriers for dual bit operation and methods for fabricating the same |
CN113948130A (zh) * | 2021-10-25 | 2022-01-18 | 中国电子科技集团公司第五十八研究所 | 基于2t-2mtj存储单元的磁性随机存储器阵列及其读写方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002093154A (ja) * | 2000-09-11 | 2002-03-29 | Oki Electric Ind Co Ltd | 強誘電体メモリ |
JP4731041B2 (ja) * | 2001-05-16 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
JP4049604B2 (ja) * | 2002-04-03 | 2008-02-20 | 株式会社ルネサステクノロジ | 薄膜磁性体記憶装置 |
-
2011
- 2011-03-24 JP JP2011066179A patent/JP2012203944A/ja not_active Withdrawn
-
2012
- 2012-03-23 US US13/428,312 patent/US20120243297A1/en not_active Abandoned
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013131271A (ja) * | 2011-12-21 | 2013-07-04 | Toppan Printing Co Ltd | 不揮発性メモリセル、不揮発性メモリセルアレイおよび不揮発性メモリ |
JP5700602B1 (ja) * | 2014-02-05 | 2015-04-15 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体メモリ |
CN107808683A (zh) * | 2016-09-09 | 2018-03-16 | 硅存储技术公司 | 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器 |
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