CN113948130A - 基于2t-2mtj存储单元的磁性随机存储器阵列及其读写方法 - Google Patents
基于2t-2mtj存储单元的磁性随机存储器阵列及其读写方法 Download PDFInfo
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Abstract
本发明公开一种基于2T‑2MTJ存储单元的磁性随机存储器阵列及其读写方法,属于及非易失性存储器领域,包括存储阵列、电平转换电路、灵敏放大器SA、写电路和多边选择电路;灵敏放大器SA连接多边选择电路,用于数据信号的放大和读出;多边选择电路包括多路选择器MUX_1~MUX_4,用于分别选择存储阵列中存储单元的位线BL、源线SL、位线BLN、源线SLN;电平转换电路连接存储阵列的字线WL、WLN,根据写入数据DQ的不同,将字线WL和WLN的电压在VWL0和VWL1之间进行切换,VWL0小于VWL1;写电路连接多边选择电路,用于数据DQ的写入。存储阵列中的字线电压根据写入数据的不同进行切换,解决了由于NMOS管阈值损失导致作用于磁性隧道结上的写入电压过小的问题。
Description
技术领域
本发明涉及非易失性存储器技术领域,特别涉及一种基于2T-2MTJ存储单元的磁性随机存储器阵列及其读写方法。
背景技术
磁性随机存储器是一种新型的非易失性信息存储器,具有功耗低、读写速度快、可靠性高和兼容标准CMOS工艺等优点。随着半导体技术的不断发展,不断更新的电子产品对存储器的性能提出了更高的要求,包括更高的密度、更高的读写速度和更低的功耗等。
典型的MRAM存储单元具有1T-1MTJ和2T-2MTJ两种单元结构。其中2T-2MTJ的存储单元结构,采用自参考的形式,单元中的两个磁性隧道结始终处于相反的存储状态,采用该单元结构会提升存储器的读出可靠性。写入过程中,分别对2T-2MTJ单元中的两个磁性隧道结写入不同的数据:写数据“1”时,SL(SLN)端施加正电压,BL(BLN)端接0 V;写数据“0”时,SL(SLN)端接0 V,BL(BLN)端施加正电压。磁性隧道结与NMOS管相连,且NMOS管处于磁性隧道结下方,在写数据“1”时,由于NMOS管的阈值损失作用,导致降落在磁性隧道结上的电压值相对较小,可能达不到磁性隧道结的临界翻转电压值。解决上述问题的方法之一为增大写入过程中WL上的电压值,但过大的WL电压值有击穿NMOS管栅氧层的风险。
发明内容
本发明的目的在于提供一种基于2T-2MTJ存储单元的磁性随机存储器阵列及其读写方法,以解决背景技术中的问题。
为解决上述技术问题,本发明提供了一种基于2T-2MTJ存储单元的磁性随机存储器阵列,包括存储阵列、电平转换电路、灵敏放大器SA、写电路和多边选择电路;
所述灵敏放大器SA连接所述多边选择电路,用于数据信号的放大和读出;
所述多边选择电路包括多路选择器MUX_1~MUX_4,用于分别选择所述存储阵列中存储单元的位线BL、源线SL、位线BLN、源线SLN;
所述电平转换电路连接所述存储阵列的字线WL、WLN,根据写入数据DQ的不同,将字线WL和WLN的电压在VWL0和VWL1之间进行切换,VWL0小于VWL1;
所述写电路连接所述多边选择电路,用于数据DQ的写入。
可选的,所述存储阵列包括上半部分存储阵列ARRAY_1和下半部分存储阵列ARRAY_2;
所述上半部分存储阵列ARRAY_1包括NMOS管M<0>~M<n-1>和磁性隧道结R<0>~R<n-1>,NMOS管M<0>~M<n-1>的栅极互连,漏极分别连接一个磁性隧道结;所述下半部分存储阵列ARRAY_2包括NMOS管N<0>~N<n-1>和磁性隧道结RN<0>~RN<n-1>,NMOS管N<0>~N<n-1>的栅极互连,漏极分别连接一个磁性隧道结,n为正整数;
其中所述2T-2MTJ存储单元是由磁性隧道结R<m>、RN<m>和NMOS管M<m>、N<m>组成,其中,0≤m≤n-1。
可选的,所述上半部分存储阵列ARRAY_1中,磁性隧道结R<0>、R<1>、R<2>…R<n-2>、R<n-1>的一端分别连接位线BL<0>、BL<1>、BL<2>…BL<n-2>、BL<n-1>,另一端分别连接NMOS管M<0>、M<1>、M<2>…M<n-2>、M<n-1>的漏极,NMOS管M<0>、M<1>、M<2>…M<n-2>、M<n-1>的源极分别连接源线SL<0>、SL<1>、SL<2>…SL<n-2>、SL<n-1>,NMOS管M<0>~M<n-1>的栅极均连接字线WL;所述下半部分存储阵列ARRAY_2中,磁性隧道结RN<0>、RN<1>、RN<2>…RN<n-2>、RN<n-1>的一端分别连接位线BLN<0>、BLN<1>、BLN<2>…BLN<n-2>、BLN<n-1>,另一端分别连接NMOS管N<0>、N<1>、N<2>…N<n-2>、N<n-1>的漏极,NMOS管N<0>、N<1>、N<2>…N<n-2>、N<n-1>的源极分别连接源线SLN<0>、SLN<1>、SLN<2>…SLN<n-2>、SLN<n-1>,NMOS管N<0>~N<n-1>的栅极均连接字线WLN。
可选的,所述位线BL<0>、BL<1>、BL<2>…BL<n-2>、BL<n-1>和BLN<0>、BLN<1>、BLN<2>…BLN<n-2>、BLN<n-1>分别连接多路选择器MUX_1和MUX_3,所述源线SL<0>、SL<1>、SL<2>…SL<n-2>、SL<n-1>和SLN<0>、SLN<1>、SLN<2>…SLN<n-2>、SLN<n-1>分别连接多路选择器MUX_2和MUX_4;通过多路选择器MUX_1选择位线BL<m>与灵敏放大器SA或写电路连接,多路选择器MUX_3选择位线BLN<m>与灵敏放大器SA或写电路连接,多路选择器MUX_2选择源线SL<m>和SLN<m>与写电路连接,多路选择器MUX_4选择源线SLN<m>与写电路连接,以进行磁性隧道结R<m>和RN<m>存储信息的读出或写入,其中,0≤m≤n-1。
本发明还提供了一种基于所述基于2T-2MTJ存储单元的磁性随机存储器阵列的读写方法,包括:
当对2T-2MTJ存储单元写入数据DQ为“0”时,磁性隧道结R<m>写入数据“0”,磁性隧道结RN<m>写入数据“1”,此时字线WL电压为VWL0,字线WLN电压为VWL1;位线BL<m>和源线SLN<m>接高电平,位线BLN<m>和源线SL<m>接低电平;
当对2T-2MTJ存储单元写入数据DQ为“1”时,磁性隧道结R<m>写入数据“1”,磁性隧道结RN<m>写入数据“0”,此时字线WL电压为VWL1,字线WLN电压为VWL0;位线BL<m>和源线SLN<m>接低电平,位线BLN<m>和源线SL<m>接高电平;
当读取2T-2MTJ存储单元中磁性隧道结R<m>和RN<m>的存储信息时,接入灵敏放大器SA的使能控制信号SA_EN打开,字线WL和WLN电压为VWL0,通过灵敏放大器SA读出磁性隧道结R<m>的存储信息;其中,0≤m≤n-1。
在本发明提供的基于2T-2MTJ存储单元的磁性随机存储器阵列及其读写方法中,包括存储阵列、电平转换电路、灵敏放大器SA、写电路和多边选择电路;所述灵敏放大器SA连接所述多边选择电路,用于数据信号的放大和读出;所述多边选择电路包括多路选择器MUX_1~MUX_4,用于分别选择所述存储阵列中存储单元的位线BL、源线SL、位线BLN、源线SLN;所述电平转换电路连接所述存储阵列的字线WL、WLN,根据写入数据DQ的不同,将字线WL和WLN的电压在VWL0和VWL1之间进行切换,VWL0小于VWL1;所述写电路连接所述多边选择电路,用于数据DQ的写入。存储阵列中的字线电压会根据写入数据的不同进行切换,解决了由于NMOS管阈值损失导致作用于磁性隧道结上的写入电压过小的问题。同时,避免了由于过大的字线电压导致NMOS管栅氧层击穿的风险,本发明提出的存储器阵列及其读写方法可以提高2T-2MTJ存储单元的写可靠性。
附图说明
图1是本发明提供的基于2T-2MTJ存储单元的磁性随机存储器阵列结构示意图;
图2是磁性隧道结R<m>和磁性隧道结RN<m>作为数据存储单元的写入过程示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种基于2T-2MTJ存储单元的磁性随机存储器阵列及其读写方法作进一步详细说明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供了一种基于2T-2MTJ存储单元的磁性随机存储器阵列,其结构如图1所示,包括存储阵列、电平转换电路、灵敏放大器SA、写电路和多边选择电路。所述灵敏放大器SA连接所述多边选择电路,用于数据信号的放大和读出;所述多边选择电路包括多路选择器MUX_1、多路选择器MUX_2、多路选择器MUX_3和多路选择器MUX_4,用于分别选择所述存储阵列中存储单元的位线BL、源线SL、位线BLN、源线SLN;所述电平转换电路连接所述存储阵列的字线WL、WLN,根据写入数据DQ的不同,将字线WL和WLN的电压在VWL0和VWL1之间进行切换;所述写电路连接所述多边选择电路,用于数据的写入。
请继续参阅图1,所述存储阵列包括上半部分存储阵列ARRAY_1和下半部分存储阵列ARRAY_2;所述上半部分存储阵列ARRAY_1包括NMOS管M<0>~M<n-1>和磁性隧道结R<0>~R<n-1>,NMOS管M<0>~M<n-1>的栅极互连,漏极分别连接一个磁性隧道结;所述下半部分存储阵列ARRAY_2包括NMOS管N<0>~N<n-1>和磁性隧道结RN<0>~RN<n-1>,NMOS管N<0>~N<n-1>的栅极互连,漏极分别连接一个磁性隧道结,n为正整数;其中所述2T-2MTJ存储单元是由磁性隧道结R<m>、RN<m>和NMOS管M<m>、N<m>组成,其中,0≤m≤n-1。即当m=0时,磁性隧道结R<0>、RN<0>和NMOS管M<0>、N<0>组成一个2T-2MTJ存储单元,即当m=1时,磁性隧道结R<1>、RN<1>和NMOS管M<1>、N<1>组成一个2T-2MTJ存储单元,...,即当m=n-1时,磁性隧道结R<n-1>、RN<n-1>和NMOS管M<n-1>、N<n-1>组成一个2T-2MTJ存储单元,总共n个2T-2MTJ存储单元。
所述上半部分存储阵列ARRAY_1中,磁性隧道结R<0>、R<1>、R<2>…R<n-2>、R<n-1>的一端分别连接位线BL<0>、BL<1>、BL<2>…BL<n-2>、BL<n-1>,另一端分别连接NMOS管M<0>、M<1>、M<2>…M<n-2>、M<n-1>的漏极,NMOS管M<0>、M<1>、M<2>…M<n-2>、M<n-1>的源极分别连接源线SL<0>、SL<1>、SL<2>…SL<n-2>、SL<n-1>,NMOS管M<0>~M<n-1>的栅极均连接字线WL;所述下半部分存储阵列ARRAY_2中,磁性隧道结RN<0>、RN<1>、RN<2>…RN<n-2>、RN<n-1>的一端分别连接位线BLN<0>、BLN<1>、BLN<2>…BLN<n-2>、BLN<n-1>,另一端分别连接NMOS管N<0>、N<1>、N<2>…N<n-2>、N<n-1>的漏极,NMOS管N<0>、N<1>、N<2>…N<n-2>、N<n-1>的源极分别连接源线SLN<0>、SLN<1>、SLN<2>…SLN<n-2>、SLN<n-1>,NMOS管N<0>~N<n-1>的栅极均连接字线WLN。
所述位线BL<0>、BL<1>、BL<2>…BL<n-2>、BL<n-1>和BLN<0>、BLN<1>、BLN<2>…BLN<n-2>、BLN<n-1>分别连接多路选择器MUX_1和MUX_3,所述源线SL<0>、SL<1>、SL<2>…SL<n-2>、SL<n-1>和SLN<0>、SLN<1>、SLN<2>…SLN<n-2>、SLN<n-1>分别连接多路选择器MUX_2和MUX_4;通过多路选择器MUX_1选择位线BL<m>与灵敏放大器SA或写电路连接,多路选择器MUX_3选择位线BLN<m>与灵敏放大器SA或写电路连接,多路选择器MUX_2选择源线SL<m>和SLN<m>与写电路连接,多路选择器MUX_4选择源线SLN<m>与写电路连接,以进行磁性隧道结R<m>和RN<m>存储信息的读出或写入,其中,0≤m≤n-1。
磁性隧道结具有平行(Parallel)和反平行(Antiparallel)两种状态,平行记为P,反平行记为AP,分别呈现出低阻态和高阻态。磁性隧道结R<m>和磁性隧道结RN<m>的状态分别为P和AP时记为“0”,磁性隧道结R<m>和磁性隧道结RN<m>的状态分别为AP和P时记为“1”。
当写入数据“0”时,输入电平转换电路的使能信号W为0,DQ为1,此时WL=VWL0,WLN=VWL1,BL<m>端和SLN<m>端接高电平Vwrite,SL<m>端和BLN<m>端接低电平0 V,如图2所示,写入电流Iwrite0方向由BL<m>端流向SL<m>端,写入电流Iwrite1方向由SL<m>端流向BL<m>端。设磁性隧道结写“0”时的临界翻转电压为VC0,写“1”时的临界翻转电压为VC1,NMOS管栅氧层击穿电压为Vbreakdown。NMOS管M<m>栅氧层电压为VWL0,为了保证NMOS管的可靠性,需要VWL0<Vbreakdown (公式1),NMOS管N<m>栅氧层电压为VWL1-VM1<Vbreakdown (公式2),VM1是图2中M1处的电压值,通过公式1和公式2,可得VWL1-VWL0<VM1。因此,只要满足VWL0<Vbreakdown且VWL1-VWL0<VM1,就可以保证NMOS管的栅氧层不会被击穿。同时,需要满足VM1>VC1和Vwrite-VM0>VC0,VM0是图2中M0处的电压值,保证数据写入到磁性隧道结中。NMOS管N<m>的阈值损失作用导致M1处电压值VM1很难达到磁性隧道结的临界翻转电压,尤其低温下,磁性隧道结的临界翻转电压值会变大,更容易出现无法写入的情况。根据以上约束可以对VWL1值进行调节,尽可能增大VWL1值,保证磁性隧道结的写入可靠性。当写入数据“1”时,其操作原理与写入数据“0”时相似。
当读取数据时,接入灵敏放大器SA的使能信号SA_EN为0,源线SL<m>和SLN<m>为0V,此时使能信号W为1,字线WL和WLN为VWL0。如果字线WL或WLN为VWL1,由于SL<m>和SLN<m>接0V,此时NMOS管M<m>或N<m>的栅氧层电压为VWL1,很可能超过NMOS管栅氧层击穿电压Vbreakdown,因此,读操作过程中需要将字线电压切换成VWL0。磁性隧道结R<m>和磁性隧道结RN<m>始终处于相反的存储状态,且磁性隧道结R<m>和磁性隧道结RN<m>之间具有较大的阻值窗口,会形成电流差,通过灵敏放大器SA的放大,读出磁性隧道结R<m>的存储信息。在上述描述中,m为0~n-1之间的取值,包括0且包括n-1。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (5)
1.一种基于2T-2MTJ存储单元的磁性随机存储器阵列,其特征在于,包括存储阵列、电平转换电路、灵敏放大器SA、写电路和多边选择电路;
所述灵敏放大器SA连接所述多边选择电路,用于数据信号的放大和读出;
所述多边选择电路包括多路选择器MUX_1~MUX_4,用于分别选择所述存储阵列中存储单元的位线BL、源线SL、位线BLN、源线SLN;
所述电平转换电路连接所述存储阵列的字线WL、WLN,根据写入数据DQ的不同,将字线WL和WLN的电压在VWL0和VWL1之间进行切换,VWL0小于VWL1;
所述写电路连接所述多边选择电路,用于数据DQ的写入。
2.如权利要求1所述的基于2T-2MTJ存储单元的磁性随机存储器阵列,其特征在于,所述存储阵列包括上半部分存储阵列ARRAY_1和下半部分存储阵列ARRAY_2;
所述上半部分存储阵列ARRAY_1包括NMOS管M<0>~M<n-1>和磁性隧道结R<0>~R<n-1>,NMOS管M<0>~M<n-1>的栅极互连,漏极分别连接一个磁性隧道结;所述下半部分存储阵列ARRAY_2包括NMOS管N<0>~N<n-1>和磁性隧道结RN<0>~RN<n-1>,NMOS管N<0>~N<n-1>的栅极互连,漏极分别连接一个磁性隧道结,n为正整数;
其中所述2T-2MTJ存储单元是由磁性隧道结R<m>、RN<m>和NMOS管M<m>、N<m>组成,其中,0≤m≤n-1。
3.如权利要求2所述的基于2T-2MTJ存储单元的磁性随机存储器阵列,其特征在于,所述上半部分存储阵列ARRAY_1中,磁性隧道结R<0>、R<1>、R<2>…R<n-2>、R<n-1>的一端分别连接位线BL<0>、BL<1>、BL<2>…BL<n-2>、BL<n-1>,另一端分别连接NMOS管M<0>、M<1>、M<2>…M<n-2>、M<n-1>的漏极,NMOS管M<0>、M<1>、M<2>…M<n-2>、M<n-1>的源极分别连接源线SL<0>、SL<1>、SL<2>…SL<n-2>、SL<n-1>,NMOS管M<0>~M<n-1>的栅极均连接字线WL;所述下半部分存储阵列ARRAY_2中,磁性隧道结RN<0>、RN<1>、RN<2>…RN<n-2>、RN<n-1>的一端分别连接位线BLN<0>、BLN<1>、BLN<2>…BLN<n-2>、BLN<n-1>,另一端分别连接NMOS管N<0>、N<1>、N<2>…N<n-2>、N<n-1>的漏极,NMOS管N<0>、N<1>、N<2>…N<n-2>、N<n-1>的源极分别连接源线SLN<0>、SLN<1>、SLN<2>…SLN<n-2>、SLN<n-1>,NMOS管N<0>~N<n-1>的栅极均连接字线WLN。
4.如权利要求3所述的基于2T-2MTJ存储单元的磁性随机存储器阵列,其特征在于,所述位线BL<0>、BL<1>、BL<2>…BL<n-2>、BL<n-1>和BLN<0>、BLN<1>、BLN<2>…BLN<n-2>、BLN<n-1>分别连接多路选择器MUX_1和MUX_3,所述源线SL<0>、SL<1>、SL<2>…SL<n-2>、SL<n-1>和SLN<0>、SLN<1>、SLN<2>…SLN<n-2>、SLN<n-1>分别连接多路选择器MUX_2和MUX_4;通过多路选择器MUX_1选择位线BL<m>与灵敏放大器SA或写电路连接,多路选择器MUX_3选择位线BLN<m>与灵敏放大器SA或写电路连接,多路选择器MUX_2选择源线SL<m>和SLN<m>与写电路连接,多路选择器MUX_4选择源线SLN<m>与写电路连接,以进行磁性隧道结R<m>和RN<m>存储信息的读出或写入,其中,0≤m≤n。
5.一种基于权利要求1-4任一项所述基于2T-2MTJ存储单元的磁性随机存储器阵列的读写方法,其特征在于,包括:
当对2T-2MTJ存储单元写入数据DQ为“0”时,磁性隧道结R<m>写入数据“0”,磁性隧道结RN<m>写入数据“1”,此时字线WL电压为VWL0,字线WLN电压为VWL1;位线BL<m>和源线SLN<m>接高电平,位线BLN<m>和源线SL<m>接低电平;
当对2T-2MTJ存储单元写入数据DQ为“1”时,磁性隧道结R<m>写入数据“1”,磁性隧道结RN<m>写入数据“0”,此时字线WL电压为VWL1,字线WLN电压为VWL0;位线BL<m>和源线SLN<m>接低电平,位线BLN<m>和源线SL<m>接高电平;
当读取2T-2MTJ存储单元中磁性隧道结R<m>和RN<m>的存储信息时,接入灵敏放大器SA的使能控制信号SA_EN打开,字线WL和WLN电压为VWL0,通过灵敏放大器SA读出磁性隧道结R<m>的存储信息;其中,0≤m≤n-1。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111241088.2A CN113948130A (zh) | 2021-10-25 | 2021-10-25 | 基于2t-2mtj存储单元的磁性随机存储器阵列及其读写方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111241088.2A CN113948130A (zh) | 2021-10-25 | 2021-10-25 | 基于2t-2mtj存储单元的磁性随机存储器阵列及其读写方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN113948130A true CN113948130A (zh) | 2022-01-18 |
Family
ID=79332253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202111241088.2A Pending CN113948130A (zh) | 2021-10-25 | 2021-10-25 | 基于2t-2mtj存储单元的磁性随机存储器阵列及其读写方法 |
Country Status (1)
Country | Link |
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- 2021-10-25 CN CN202111241088.2A patent/CN113948130A/zh active Pending
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