KR100669558B1 - 불휘발성 강유전체 메모리 장치 - Google Patents

불휘발성 강유전체 메모리 장치 Download PDF

Info

Publication number
KR100669558B1
KR100669558B1 KR1020050096567A KR20050096567A KR100669558B1 KR 100669558 B1 KR100669558 B1 KR 100669558B1 KR 1020050096567 A KR1020050096567 A KR 1020050096567A KR 20050096567 A KR20050096567 A KR 20050096567A KR 100669558 B1 KR100669558 B1 KR 100669558B1
Authority
KR
South Korea
Prior art keywords
memory cells
memory device
switching
word line
nonvolatile ferroelectric
Prior art date
Application number
KR1020050096567A
Other languages
English (en)
Inventor
강희복
안진홍
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050096567A priority Critical patent/KR100669558B1/ko
Priority to US11/526,776 priority patent/US7710759B2/en
Application granted granted Critical
Publication of KR100669558B1 publication Critical patent/KR100669558B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로서, 강유전체의 분극 상태에 따라 채널 저항이 달라지는 메모리 셀 어레이의 리드/라이트 동작을 제어하는 기술을 개시한다. 이러한 본 발명은, 복수개의 워드라인과 복수개의 버텀 워드라인에 인가되는 전압에 따라 직렬 연결된 복수개의 메모리 셀의 스위칭 동작이 선택적으로 제어되고, 제 1선택신호의 활성화 상태에 따라 탑전극과 버텀전극으로 이루어진 낸드 스트링(NAND string) 구조의 제 1스위칭 소자가 선택적으로 스위칭되어 비트라인과 복수개의 메모리 셀이 선택적으로 연결되며, 제 2선택신호의 활성화 상태에 따라 탑전극과 버텀전극으로 이루어진 낸드 스트링(NAND string) 구조의 제 2스위칭 소자가 선택적으로 스위칭되어 센싱라인과 복수개의 메모리 셀을 선택적으로 연결함으로써, 선택된 메모리 셀의 리드/라이트 동작을 제어하도록 한다.

Description

불휘발성 강유전체 메모리 장치{Non-volatile ferroelectric memory device}
도 1은 종래기술에 따른 불휘발성 강유전체 메모리 장치의 셀 단면도.
도 2a 내지 도 2c는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 셀 단면도 및 심볼을 나타낸 도면.
도 3a 내지 도 3c는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 하이 데이타 라이트/리드 동작을 설명하기 위한 도면.
도 4a 내지 도 4c는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 로우 데이타 라이트/리드 동작을 설명하기 위한 도면.
도 5는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 단위 어레이를 나타낸 도면.
도 6은 도 5의 실시예에 따른 본 발명의 로우 데이타 리드 동작을 설명하기 위한 도면.
도 7은 도 5의 실시예에 따른 본 발명의 하이 데이타 리드 동작을 설명하기 위한 도면.
도 8은 도 5에 도시된 단위 어레이의 상세 구성도.
도 9는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 어레이를 나타낸 도면.
도 10은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작을 설명하기 위한 도면.
도 11은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 하이 데이타 라이트 동작에 관한 타이밍도.
도 12는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 로우 데이타 라이트 동작 및 하이 데이타 유지에 관한 동작 타이밍도.
도 13은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 셀 데이타 센싱에 관한 동작 타이밍도.
본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로, 나노 스케일(Nano scale) 메모리 장치에서 강유전체의 분극 상태에 따라 채널 저항이 달라지는 메모리 셀을 어레이로 구현하여 불휘발성 메모리 셀의 리드/라이트 동작을 제어하는 기술이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 대한민국 특허 출원 제 2001-57275호에 개시된 바 있다. 따라서, FeRAM에 관한 기본적인 구성 및 그 동작에 관한 자세한 설명은 생략하기로 한다.
이러한 종래의 불휘발성 강유전체 메모리 장치의 단위 셀은, 워드라인의 상태에 따라 스위칭 동작하여 서브 비트라인과 불휘발성 강유전체 캐패시터를 연결시키는 하나의 스위칭 소자와, 스위칭 소자의 일단과 플레이트 라인 사이에 연결된 하나의 불휘발성 강유전체 캐패시터를 구비하여 이루어진다.
여기서, 종래의 불휘발성 강유전체 메모리 장치의 스위칭 소자는 게이트 제어 신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.
도 1은 종래기술에 따른 불휘발성 강유전체 메모리 장치의 셀 단면도이다.
종래의 1-T(One-Transistor) FET(Field Effect Transistor)형 셀은 P형영역 기판(1) 상에 P형 드레인 영역(2)과 P형 소스영역(3)이 형성된다. 그리고, 채널 영역의 상부에 강유전체층(Ferroelectric layer;4)이 형성되고, 강유전체층(4)의 상부에 워드라인(5)이 형성된다.
이러한 구성을 갖는 종래의 불휘발성 강유전체 메모리 장치는 강유전체층(4)의 분극(Polarization) 상태에 따라 메모리 셀의 채널 저항이 달리지는 특성을 이용하여 데이타를 리드/라이트 한다. 즉, 강유전체층(4)의 극성이 채널에 양(+)의 전하를 유도할 경우 메모리 셀은 고저항 상태가 되어 오프된다. 반대로, 강유전체층(4)의 극성이 채널에 음(-)의 전하를 유도할 경우 메모리 셀은 저저항 상태가 되어 턴온된다.
하지만, 이러한 종래의 불휘발성 강유전체 메모리 장치는, 셀 사이즈가 작아질 경우 데이타 유지 특성이 저하되어 정상적인 셀의 동작이 어렵게 된다. 즉, 셀의 리드 동작시 인접한 셀에 전압이 가해지게 되어 데이타가 파괴됨으로써 셀 간에 인터페이스 노이즈가 발생하게 된다. 또한, 셀의 라이트 동작시 비선택된 셀에 라이트 전압이 인가되어 비선택된 셀들의 데이타가 파괴됨으로써 랜덤한 엑세스(Random Access) 동작이 어렵게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 워드라인과 버텀 워드라인 사이에 P형 드레인영역, P형 채널영역 및 P형 소스영역으로 이루어진 플로팅 채널층을 형성하는 메모리 셀 어레이에 있어서, 메모리 셀의 스위칭 동작을 제어하기 위한 스위칭 소자의 구조를 셀과 동일하게 구현하여 공정을 단순화시키고 셀에 인가되는 전압을 용이하게 조절할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 장치는, 복수개의 워드라인과 복수개의 버텀 워드라인에 인가되는 전압에 따라 각각 스위칭 동작이 선택적으로 제어되며 플로팅 채널층이 직렬 연결된 복수개의 메모리 셀; 제 1탑전극과 제 1버텀전극에 공통으로 인가되는 제 1선택신호의 상태에 따라 스위칭 동작이 제어되어 비트라인과 복수개의 메모리 셀을 선택적으로 연결하는 제 1스위칭 소자; 및 제 2탑전극과 제 2버텀전극에 공통으로 인가되는 제 2선택신호의 상태에 따라 스위칭 동작이 제어되어 센싱라인과 복수개의 메모리 셀을 선택적으로 연결하는 제 2스위칭 소자를 구비하고, 제 1스위칭 소자 및 제 2스위칭 소자 각각은 버텀전극의 상부에 형성된 절연층; 절연층의 상부에 형성되어 플로팅 상태를 유지하는 P형 채널영역과, 채널영역의 양측에 연결된 P형 드레인 영역 및 P형 소스 영역을 구비하여 복수개의 메모리 셀과 연결되는 플로팅 채널층; 플로팅 채널층의 채널영역 상부에 형성된 강유전체층; 및 강유전체층의 상부에 형성된 탑전극을 구비함을 특징으로 한다.
그리고, 본 발명은 로오 방향으로 배열된 복수개의 비트라인; 복수개의 비트라인과 수직 방향으로 배열된 복수개의 센싱라인; 복수개의 비트라인과 복수개의 센싱라인이 교차되는 영역에 위치하여 복수개의 워드라인과 복수개의 버텀 워드라인에 인가되는 전압에 따라 각각 스위칭 동작이 선택적으로 제어되며 플로팅 채널층이 직렬 연결된 복수개의 메모리 셀; 제 1탑전극과 제 1버텀전극에 공통으로 인가되는 제 1선택신호의 상태에 따라 스위칭 동작이 제어되어 복수개의 비트라인과 복수개의 메모리 셀을 선택적으로 연결하는 복수개의 제 1스위칭 소자; 제 2탑전극과 제 2버텀전극에 공통으로 인가되는 제 2선택신호의 상태에 따라 스위칭 동작이 제어되어 복수개의 센싱라인과 상기 복수개의 메모리 셀을 선택적으로 연결하는 복수개의 제 2스위칭 소자; 및 복수개의 비트라인과 일대일 대응하여 연결된 복수개 의 센스앰프를 구비하고, 복수개의 제 1스위칭 소자 및 복수개의 제 2스위칭 소자 각각은 버텀전극의 상부에 형성된 절연층; 절연층의 상부에 형성되어 플로팅 상태를 유지하는 P형 채널영역과, 채널영역의 양측에 연결된 P형 드레인 영역 및 P형 소스 영역을 구비하여 복수개의 메모리 셀과 연결되는 상기 플로팅 채널층; 플로팅 채널층의 채널영역 상부에 형성된 강유전체층; 및 강유전체층의 상부에 형성된 탑전극을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 및 도 2b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 단위 셀 단면도이다.
도 2a는 워드라인과 평행인 방향에서 본 단위 셀의 단면도이다.
먼저, 최하부층에 형성된 버텀(Bottom) 워드라인(10)과 최상부층에 형성된 워드라인(17)은 평행하게 배치된다. 여기서, 버텀 워드라인(10)과 워드라인(17)은 동일한 로오 어드레스 디코더(미도시)에 의해 선택적으로 구동된다. 그리고, 버텀 워드라인(10)의 상부에는 절연층(Oxide layer;11)이 형성되고, 절연층(11)의 상부에는 P형 채널영역(12)으로 이루어진 플로팅 채널층(Floating Channel layer;15)이 형성된다. 또한, 플로팅 채널층(15)의 상부에는 강유전체층(Ferroelectric layer;16)이 형성되고, 강유전체층(16)의 상부에는 워드라인(17)이 형성된다.
도 2b는 워드라인과 수직인 방향에서 본 단위 셀의 단면도이다.
먼저, 버텀 워드라인(10)의 상부에 절연층(11)이 형성된다. 그리고, 절연층 (11)의 상부에는 플로팅 채널층(Floating Channel layer;15)이 형성된다. 여기서, 플로팅 채널층(15)의 드레인영역(13)과 소스영역(14) 및 채널 영역(12)은 P형으로 이루어져 플로팅 상태가 된다.
또한, 플로팅 채널층(15)의 반도체는 탄소 나노 튜브(Carbon Nano Tube), 실리콘, Ge(게르마늄) 또는 오가닉(Organic) 반도체 등의 재료가 이용될 수 있다. 또한, 플로팅 채널층(15)의 P형 채널영역(12) 상부에는 강유전체층(16)이 형성되고, 강유전체층(16)의 상부에는 워드라인(17)이 형성된다.
이러한 구성을 갖는 본 발명은 강유전체층(16)의 분극(Polarization) 상태에 따라 플로팅 채널층(15)의 채널 저항이 달리지는 특성을 이용하여 데이타를 리드/라이트 한다. 즉, 강유전체층(16)의 극성이 채널영역(12)에 양(+)의 전하를 유도할 경우 메모리 셀은 저저항 상태가 되어 채널이 턴온된다. 반대로, 강유전체층(16)의 극성이 채널영역(12)에 음(-)의 전하를 유도할 경우 메모리 셀은 고저항 상태가 되어 채널이 오프된다.
이러한 구성을 갖는 본 발명의 단위 메모리 셀은 도 2c에 도시된 심볼과 같이 표현하고자 한다.
도 3a 및 도 3c는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 하이 데이타 라이트/리드 동작을 설명하기 위한 도면이다.
먼저, 도 3a를 보면, 데이타 "1"의 라이트 동작 모드시 버텀 워드라인(10)에 그라운드 전압 <GND>을 인가하고 워드라인(17)에 임계 분극 반전 전압인 음의 전압<-Vc>를 인가한다. 이때, 드레인영역(13)과 소스영역(14)은 그라운드 전압 <GND> 상태가 되도록 한다.
이러한 경우 강유전체층(16)과 절연층(11) 사이의 캐패시터의 전압 분배에 의해, 플로팅 채널층(15)의 P형 채널 영역(12)과 강유전체층(16) 사이에 전압이 인가된다. 따라서, 강유전체층(16)의 극성에 따라 채널 영역(12)에 양의 전하가 유도되어 메모리 셀은 저저항 상태가 된다. 이에 따라, 라이트 동작 모드시 메모리 모든 셀에 데이타 "1"을 라이트할 수 있게 된다.
반면에, 도 3b 및 도 3c를 보면, 데이타 "1"의 리드 동작 모드시 버텀 워드라인(10)에 양의 값을 갖는 리드전압 <+Vrd>을 인가한다. 그리고, 워드라인(17)에 그라운드 전압 <GND>을 인가한다. 이때, 버텀 워드라인(10)으로부터 인가되는 리드전압 <+Vrd>에 의해 채널영역(12)의 하부에 공핍층(12a)이 형성된다.
또한, 채널영역(12)의 상부에 양의 전하가 유도되어 공핍층이 생기지 않게 된다. 이에 따라, 채널영역(12)이 턴온되어 소스영역(14)에서 드레인영역(13)으로 전류가 흐르게 된다. 따라서, 리드 동작 모드시 메모리 셀에 저장된 데이타 "1"을 리드할 수 있게 된다. 이때, 드레인영역(13)과 소스영역(14)에 약간의 전압차를 주어도 채널 영역(12)이 턴온된 상태이므로 많은 전류가 흐르게 된다.
도 4a 및 도 4b는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 로우 데이타 라이트/리드 동작을 설명하기 위한 도면이다.
먼저, 도 4a를 보면, 데이타 "0"의 라이트 동작 모드시 버텀 워드라인(10)에 그라운드 전압 <GND>을 인가하고, 워드라인(17)에 임계 분극 반전 전압인 양의 전압 <+Vc>을 인가한다. 그리고, 드레인영역(13)과 소스영역(14)에 그라운드 전압 <GND>을 인가한다.
이때, 워드라인(17)으로부터 인가되는 양의 전압 <+Vc>과 채널영역(12)에 형성된 그라운드 전압 <GND> 사이에 높은 전압이 형성된다. 따라서, 강유전체층(16)의 극성에 따라 채널 영역(12)에 음의 전하가 유도되어 메모리 셀은 고저항 상태가 된다. 이에 따라, 라이트 동작 모드시 메모리 셀에 데이타 "0"을 라이트할 수 있게 된다.
반면에, 도 4b 및 도 4c를 보면, 데이타 "0"의 리드 동작 모드시 버텀 워드라인(10)에 양의 값을 갖는 리드전압 <+Vrd>을 인가한다. 그리고, 워드라인(17)에 그라운드 전압 <GND>을 인가한다.
이때, 버텀 워드라인(10)으로부터 인가되는 리드전압 <+Vrd>에 의해 채널영역(12)의 하부에 공핍층(12a)이 형성된다. 그리고, 채널영역(12)의 상부에 음의 전하가 유도되어 공핍층(12b)이 형성된다. 이에 따라, 채널영역(12)에 형성된 공핍층(12a,12b)에 의해 채널영역(12)의 채널이 오프되어 소스영역(14)에서 드레인영역(13)으로 전류 경로가 차단된다.
이때, 드레인영역(13)과 소스영역(14) 사이에 약간의 전압차를 주어도 채널 영역(12)이 오프된 상태이므로 적은 전류가 흐르게 된다. 이에 따라, 리드 동작 모드시 메모리 셀에 저장된 데이타 "0"을 리드할 수 있게 된다.
도 5는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 단위 어레이를 나타낸 도면이다.
본 발명은 스위칭 소자 Q0,Qm+1와, 복수개의 메모리 셀 Q1~Qm을 구비한다. 여기서, 스위칭 소자 Q0의 소스단자는 비트라인 BL과 연결되고, 스위칭 소자 Q0의 드레인 단자는 메모리 셀 Q1의 소스 단자와 연결되며, 탑전극과 버텀 전극을 통해 선택신호 SEL_1가 공통으로 인가된다. 여기서, 스위칭 소자 Q0의 구조는 메모리 셀 Q1~Qm과 동일하며, 다만, 탑전극과 버텀전극에 선택신호 SEL_1가 공통으로 인가되는 것이 상이하다.
그리고, 스위칭 소자 Qm+1의 소스단자는 메모리 셀 Qm의 드레인 단자와 연결되고, 스위칭 소자 Qm+1의 드레인 단자는 센싱라인 S/L과 연결되며, 탑전극과 버텀전극을 통해 선택신호 SEL_2가 공통으로 인가된다. 여기서, 스위칭 소자 Qm+1의 구조는 메모리 셀 Q1~Qm과 동일하며, 다만, 탑전극과 버텀전극에 선택신호 SEL_2가 공통으로 인가되는 것이 상이하다.
또한, 복수개의 메모리 셀 Q1~Qm은 스위칭 소자 Q0, Qm+1 사이에 직렬 연결되어 워드라인 WL_1~WL_m과 버텀 워드라인 BWL_1~BWL_m에 의해 선택적으로 스위칭 동작한다. 각각의 메모리 셀 Q1~Qm의 상세 구성은 도 2b에 도시된 바와 같다. 이에 따라, 메모리 셀 Q1의 소스 단자는 스위칭 소자 Q0의 드레인 단자와 연결되고, 메모리 셀 Qm의 드레인 단자는 스위칭 소자 Qm+1의 소스 단자와 연결된다.
도 6은 도 5의 실시예에 따른 본 발명의 로우 데이타 리드 동작을 설명하기 위한 도면이다.
먼저, 스위칭 소자 Q0는 탑 전극(27)과 버텀전극(20)에 그라운드 전압 <GND> 레벨을 갖는 선택신호 SEL_1가 공통으로 인가된다. 이에 따라, 채널영역(25)의 하부에 공핍층(12a)이 형성되지 않게 되어 채널이 턴온 상태가 된다. 따라서, 비트 라인 BL과 메모리 셀 Q1간의 연결 경로를 턴온시키게 된다.
그리고, 선택된 메모리 셀 Q1에 데이타 "0"이 저장되어 있다고 가정한다. 이러한 경우 모든 워드라인 WL_1~WL5에 그라운드 전압 <GND>이 인가되고, 선택된 셀 Q1의 버텀 워드라인 BWL_1에 양의 값을 갖는 리드전압 <+Vrd>이 인가된다. 그리고, 선택되지 않은 나머지 복수개의 버텀 워드라인 BWL_1에 그라운드 전압 <GND>이 인가된다.
이때, 선택되지 않은 나머지 메모리 셀 Q2~Q5들은 워드라인(17)과 버텀 워드라인(10)에 그라운드 전압 <GND>이 인가된다. 이에 따라, 채널영역(12)의 하부에 공핍층(12a)이 형성되지 않게 되어 채널이 턴온 상태가 된다.
반면에, 선택된 메모리 셀 Q1은 버텀 워드라인(10)에 인가되는 리드전압 <+Vrd>에 의해 채널영역(12)의 하부에 공핍층(12a)이 형성되고, 채널영역(12)의 상부에 공핍층(12b)이 형성된다. 이에 따라, 채널영역(12)에 형성된 공핍층(12a,12b)에 의해 채널영역(12)의 채널이 오프되어 소스영역(14)에서 드레인영역(13)으로 전류 경로가 차단된다. 따라서, 리드 동작 모드시 선택된 메모리 셀 Q1에 저장된 데이타 "0"을 리드할 수 있게 된다.
도 7은 도 5의 실시예에 따른 본 발명의 하이 데이타 리드 동작을 설명하기 위한 도면이다.
먼저, 스위칭 소자 Q0는 탑 전극(27)과 버텀전극(20)에 그라운드 전압 <GND> 레벨을 갖는 선택신호 SEL_1가 공통으로 인가된다. 이에 따라, 채널영역(25)의 하부에 공핍층(12a)이 형성되지 않게 되어 채널이 턴온 상태가 된다. 따라서, 비트 라인 BL과 메모리 셀 Q1간의 연결 경로를 턴온시키게 된다.
그리고, 선택된 메모리 셀 Q1에 데이타 "1"이 저장되어 있다고 가정한다. 이러한 경우 모든 워드라인 WL_1~WL5에 그라운드 전압 <GND>이 인가되고, 선택된 셀 Q1의 버텀 워드라인 BWL_1에 양의 값을 갖는 리드전압 <+Vrd>이 인가된다. 그리고, 선택되지 않은 나머지 복수개의 버텀 워드라인 BWL_1에 그라운드 전압 <GND>이 인가된다.
이때, 선택되지 않은 나머지 메모리 셀 Q2~Q5들은 워드라인(17)과 버텀 워드라인(10)에 그라운드 전압 <GND>이 인가된다. 이에 따라, 채널영역(12)의 하부에 공핍층(12a)이 형성되지 않게 되어 채널이 턴온 상태가 된다.
반면에, 선택된 메모리 셀 Q1은 버텀 워드라인(10)에 인가되는 리드전압 <+Vrd>에 의해 채널영역(12)의 하부에 공핍층(12a)이 형성된다. 그리고, 채널영역(12)의 상부에 양의 전하가 유도되어 공핍층이 생기지 않게 된다. 이에 따라, 채널영역(12)이 턴온되어 소스영역(14)에서 드레인영역(13)으로 전류가 흐르게 된다. 따라서, 리드 동작 모드시 선택된 메모리 셀 Q1에 저장된 데이타 "1"을 리드할 수 있게 된다.
도 8은 도 5에 도시된 메모리 셀 Q1,Qm과 스위칭 소자 Q0,Qm+1의 연결 관계를 나타낸 공정 단면도이다.
스위칭 소자 Q0,Qm+1는 버텀전극(20)의 상부에 절연층(21)이 형성된다. 그리고, 절연층(21)의 상부에 P형 채널영역(22)이 형성되며, P형 채널영역(22)의 양측에 P형 드레인 영역(23)과 P형 소스영역(24)이 형성된다.
여기서, 스위칭 소자 Q0의 P형 소스영역(24)은 비트라인 BL과 연결된다. 스위칭 소자 Q0의 P형 드레인 영역(23)은 메모리 셀 Q1의 P형 소스 영역(14)과 연결된다. 그리고, 스위칭 소자 Qm+1의 P형 소스영역(24)은 센싱라인 S/L과 연결된다. 스위칭 소자 Qm+1의 P형 드레인 영역(23)은 메모리 셀 Qm의 P형 소스 영역(14)과 연결된다.
도 9는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 어레이를 나타낸다.
본 발명은 복수개의 비트라인 BL_1~BL_n과 복수개의 센싱라인 S/L_1~S/L_n이 교차되는 영역에 복수개의 단위 셀 어레이(30~33)들이 구비되어, 로오 및 컬럼 방향으로 배치된다. 각각의 단위 셀 어레이(30~33)들의 구성은 도 5에 도시된 바와 같다. 그리고, 복수개의 비트라인 BL_1~BL_n은 복수개의 센스앰프(40)와 일대일 대응하여 연결된다.
도 10은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작을 설명하기 위한 도면이다.
본 발명의 라이트 동작 사이클은 두개의 서브 동작 영역으로 구분할 수 있다. 즉, 첫번째 서브 동작 영역에서는 데이타 "1"을 라이트하고, 두번째 서브 동작 영역에서는 데이타 "0"을 라이트한다.
만약, 데이타 "1"을 보존하고자 할 경우 일정 구간에서 비트라인 BL에 하이 전압을 인가한다. 이에 따라, 첫번째 서브 동작 영역에서 라이트된 데이타 "1"의 값을 메모리 셀에 보존할 수 있게 된다.
도 11은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 데이타 "1" 라이트 동작 타이밍도이다.
먼저, 데이타 "1"의 라이트 동작시 도 5에 도시된 메모리 셀 Q1을 선택하는 것을 가정한다. 그리고, t0 구간은 메모리 셀의 프리차지 구간으로 정의한다.
t1 구간에서 선택신호 SEL_1,SEL_2가 전원전압 VCC 레벨에서 접지전압 VSS 레벨로 천이하면 스위칭 소자 Q0,Qm+1의 탑전극(27)과 버텀전극(20)에 그라운드 전압 <GND>이 인가되어 스위칭 소자 Q0,Qm+1가 턴온된다.
다음에, t2 구간에서 선택된 메모리 셀 Q1과 연결된 워드라인 WL_1에 음의 전압 <-Vc>을 인가한다. 이에 따라, 도 3a에 도시된 바와 같이, 워드라인 WL_1과 채녈영역(12) 사이의 강유전체층(16)에 고전압이 인가되어 데이타 "1"을 라이트할 수 있게 된다.
이어서, t3 구간에서 워드라인 WL_1이 다시 그라운드 상태로 천이된다. 그리고, t4 구간에서 선택신호 SEL_1,SEL_2가 전원전압 VCC 레벨로 천이되면 스위칭 소자 Q0,Qm+1가 턴오프된다. 이때, 전 구간에서 센싱라인 S/L_1, 비트라인 BL_1, 버텀 워드라인 BWL_1~BWL_m 및 선택되지 않은 나머지 워드라인 WL_2~WL_m은 그라운드 상태를 유지한다.
도 12는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 데이타 "0" 라이트 동작 및 데이타 "1" 유지에 관한 동작 타이밍도이다.
먼저, 데이타 "0"의 라이트 동작시 도 5에 도시된 메모리 셀 Q1을 선택하는 것을 가정한다. 그리고, t0 구간은 메모리 셀의 프리차지 구간으로 정의한다.
t1 구간에서 선택신호 SEL_1가 전원전압 VCC 레벨에서 접지전압 VSS 레벨로 천이하면 스위칭 소자 Q0가 턴온된다. 이에 따라, 비트라인 BL과 메모리 셀 Q1의 소스 단자가 연결된다. 그리고, 선택신호 SEL_2가 접지전압 VSS 레벨에서 전원전압 VCC 레벨로 천이하면 스위칭 소자 Qm+1가 턴오프된다.
이때, 복수개의 버텀 워드라인 BWL_1~BWL_m, 비트라인 BL_1, 센싱라인 S/L_1 및 복수개의 워드라인 WL_1~WL_m들은 접지전압 레벨을 유지한다. 이에 따라, 모든 메모리 셀 Q1~Qm들이 버텀 워드라인 BWL_1~BWL_m을 통해 비트라인 BL과 연결되어, 비트라인 BL에 인가된 데이타가 모든 셀 Q1~Qm들에 전달될 수 있게 된다.
다음에, t2 구간에서 메모리 셀 Q1에 라이트할 데이타가 "0"일 경우 비트라인 BL_1은 계속해서 그라운드 전압 상태를 유지한다. 반면에, 메모리 셀 Q1에 저장된 데이타 "1"을 유지하고자 할 경우 비트라인 BL_1은 양의 전압 <+0.5Vc>로 천이한다.
이어서, t3 구간에서 워드라인 WL_1이 양의 전압 <+Vc> 레벨로 천이한다. 이러한 경우 도 4a에 도시된 바와 같이, 버텀 워드라인 BWL_1에 의해 메모리 셀 Q1의 P형 채널 영역(12)에 전자가 쌓이게 된다. 따라서, 워드라인 양의 전압 <+Vc>이 인가되고 임계 전압차가 발생하여 강유전체층(16)에 채널 전자가 유도되도록 극성이 형성된다. 이에 따라, 메모리 셀 Q1에 데이타 "0"을 라이트할 수 있게 된다.
만약, 메모리 셀 Q1에 저장된 데이타 "1"을 그대로 유지하고자 할 경우 비트라인 BL_1에 양의 전압 <+Vc>을 인가하여 메모리 셀 Q1에 비트라인 BL_1의 전압이 인가되도록 한다. 이에 따라, 채널 영역(12)에 전자가 형성되는 것을 방지함으로 써 데이타 "1"을 보존할 수 있게 된다.
이어서, t4 구간에서 워드라인 WL_1이 다시 그라운드 상태로 천이된다. 그리고, t6 구간에서 선택신호 SEL_2가 그라운드 상태로 천이되어 라이트 동작을 완료한다. 그리고, 선택신호 SEL_1가 접지전압 VSS 레벨로 천이되면 스위칭 소자 Q0가 턴오프된다.
도 13은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 셀 데이타 센싱에 관한 동작 타이밍도이다.
먼저, 데이타의 센싱 동작시 도 5에 도시된 메모리 셀 Q1을 선택하는 것을 가정한다. 그리고, t0 구간은 메모리 셀의 프리차지 구간으로 정의한다.
t1 구간에서 선택신호 SEL_1,SEL_2가 전원전압 VCC 레벨에서 접지전압 VSS 레벨로 천이하면, 스위칭 소자 Q0,Qm+1가 턴온된다. 이에 따라, 비트라인 BL과 메모리 셀 Q1의 소스 단자가 연결되고, 센싱라인 S/L과 메모리 셀 Qm의 드레인 단자가 연결된다.
이때, 복수개의 워드라인 WL_1~WL_m과 복수개의 버텀 워드라인 BWL_1~BWL_m은 로우 상태를 유지한다. 그리고, 센스앰프(40)와 비트라인 BL_1 및 센싱라인 S/L_1은 로우 상태를 유지한다.
이후에, t2 구간에서 선택된 메모리 셀 Q1과 연결된 버텀 워드라인 BWL_1이 하이로 천이한다. 이에 따라, 선택된 메모리 셀 Q1을 제외한 나머지 메모리 셀 Q2~Qm들이 센싱라인 S/L_1과 연결된다.
이때, 복수개의 워드라인 WL_1~WL_m들과 선택되지 않은 나머지 복수개의 버 텀 워드라인 BWL_2~BWL_m은 모두 그라운드 상태를 유지한다. 따라서, 메모리 셀 Q1에 형성된 극성 상태에 따라 비트라인 BL_1과 센싱라인 S/L 간의 전류의 흐름이 결정된다.
이어서, t3 구간에서 센스앰프(40)가 동작하여 센싱 전압이 비트라인 BL_1에 인가될 경우 메모리 셀 Q1에 저장된 데이타에 따라 비트라인 BL_1의 전류 흐름이 결정된다.
즉, 비트라인 BL_1에 전류가 인가되지 않을 경우 도 6에 도시된 바와 같이 메모리 셀 Q1에 데이타 "0"이 저장되어 있음을 알 수 있다. 반면에, 비트라인 BL_1에 일정값 이상의 전류가 인가되면 도 7에 도시된 바와 같이 메모리 셀 Q1에 데이타 "1"이 저장되어 있음을 알 수 있다.
다음에, t4 구간에서 센스앰프(40)의 동작이 중지되면 비트라인 BL_1이 로우로 천이하여 센싱 동작을 완료한다. 그리고, t5 구간에서 버텀 워드라인 BWL_1이 로우로 천이한다. 이후에, t6 구간에서 선택신호 SEL_1,SEL_2가 전원전압 VCC 레벨로 천이되면 스위칭 소자 Q0,Qm+1가 턴오프된다.
이상에서 설명한 바와 같이, 본 발명은 본 발명은 워드라인과 버텀 워드라인 사이에 P형 드레인영역, P형 채널영역 및 P형 소스영역으로 이루어진 플로팅 채널층을 형성하는 메모리 셀 어레이에 있어서, 메모리 셀의 스위칭 동작을 제어하기 위한 스위칭 소자의 구조를 셀과 동일하게 구현하여 공정을 단순화시키고 셀에 인가되는 전압을 용이하게 조절할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (20)

  1. 복수개의 워드라인과 복수개의 버텀 워드라인에 인가되는 전압에 따라 각각 스위칭 동작이 선택적으로 제어되며 플로팅 채널층이 직렬 연결된 복수개의 메모리 셀;
    제 1탑전극과 제 1버텀전극에 공통으로 인가되는 제 1선택신호의 상태에 따라 스위칭 동작이 제어되어 비트라인과 상기 복수개의 메모리 셀을 선택적으로 연결하는 제 1스위칭 소자; 및
    제 2탑전극과 제 2버텀전극에 공통으로 인가되는 제 2선택신호의 상태에 따라 스위칭 동작이 제어되어 센싱라인과 상기 복수개의 메모리 셀을 선택적으로 연결하는 제 2스위칭 소자를 구비하고,
    상기 제 1스위칭 소자 및 상기 제 2스위칭 소자 각각은
    버텀전극의 상부에 형성된 절연층;
    상기 절연층의 상부에 형성되어 플로팅 상태를 유지하는 P형 채널영역과, 상기 채널영역의 양측에 연결된 P형 드레인 영역 및 P형 소스 영역을 구비하여 상기 복수개의 메모리 셀과 연결되는 상기 플로팅 채널층;
    상기 플로팅 채널층의 상기 채널영역 상부에 형성된 강유전체층; 및
    상기 강유전체층의 상부에 형성된 탑전극을 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  2. 제 1항에 있어서, 상기 복수개의 메모리 셀에 하이 데이타를 라이트할 경우 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 턴온 상태를 유지함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서, 상기 복수개의 메모리 셀에 하이 데이타를 라이트할 경우 상기 제 1선택신호와 상기 제 2선택신호가 접지전압 레벨로 천이함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  4. 제 1항에 있어서, 상기 복수개의 메모리 셀에 로우 데이타를 라이트할 경우 상기 제 1스위칭 소자는 턴온되고 상기 제 2스위칭 소자는 턴오프됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  5. 제 1항 또는 제 4항에 있어서, 상기 복수개의 메모리 셀에 로우 데이타를 라이트할 경우 상기 제 1선택신호는 접지전압 레벨로 천이하고, 상기 제 2선택신호는 전원전압 레벨로 천이함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  6. 제 1항에 있어서, 상기 플로팅 채널층은 상기 강유전체층의 극성이 상기 채널영역에 양의 전하를 유도할 경우 저저항 상태가 되어 채널이 턴온됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  7. 제 1항에 있어서, 상기 플로팅 채널층은 상기 강유전체층의 극성이 상기 채널영역에 음의 전하를 유도할 경우 고저항 상태가 되어 채널이 오프됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  8. 제 1항에 있어서, 상기 복수개의 메모리 셀 중 선택된 메모리 셀은, 상기 워드라인에 음의전압이 인가되고, 상기 버텀워드라인에 그라운드 전압이 인가되며, 상기 비트라인과 상기 센싱라인에 그라운드 전압이 인가된 상태에서, 하이 데이타를 라이트 함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  9. 제 1항에 있어서, 상기 복수개의 메모리 셀 중 선택된 메모리 셀은, 상기 버텀 워드라인에 그라운드 전압이 인가되고 상기 워드라인에 양의 전압이 인가되며, 상기 비트라인과 상기 센싱라인에 그라운드 전압이 인가된 상태에서, 로우 데이타를 라이트 함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  10. 제 1항에 있어서, 상기 복수개의 메모리 셀의 리드 동작시 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 턴온 상태를 유지함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  11. 제 1항 또는 제 10항에 있어서, 상기 복수개의 메모리 셀 중 선택된 메모리 셀은, 상기 버텀 워드라인에 양의 값을 갖는 리드전압이 인가되고 상기 워드라인에 그라운드 전압이 인가된 상태에서 상기 플로팅 채널층에 흐르는 전류값에 따라 데이타를 리드함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  12. 로오 방향으로 배열된 복수개의 비트라인;
    상기 복수개의 비트라인과 수직 방향으로 배열된 복수개의 센싱라인;
    상기 복수개의 비트라인과 상기 복수개의 센싱라인이 교차되는 영역에 위치하여 복수개의 워드라인과 복수개의 버텀 워드라인에 인가되는 전압에 따라 각각 스위칭 동작이 선택적으로 제어되며 플로팅 채널층이 직렬 연결된 복수개의 메모리 셀;
    제 1탑전극과 제 1버텀전극에 공통으로 인가되는 제 1선택신호의 상태에 따라 스위칭 동작이 제어되어 상기 복수개의 비트라인과 상기 복수개의 메모리 셀을 선택적으로 연결하는 복수개의 제 1스위칭 소자;
    제 2탑전극과 제 2버텀전극에 공통으로 인가되는 제 2선택신호의 상태에 따라 스위칭 동작이 제어되어 상기 복수개의 센싱라인과 상기 복수개의 메모리 셀을 선택적으로 연결하는 복수개의 제 2스위칭 소자; 및
    상기 복수개의 비트라인과 일대일 대응하여 연결된 복수개의 센스앰프를 구비하고,
    상기 복수개의 제 1스위칭 소자 및 상기 복수개의 제 2스위칭 소자 각각은
    버텀전극의 상부에 형성된 절연층;
    상기 절연층의 상부에 형성되어 플로팅 상태를 유지하는 P형 채널영역과, 상 기 채널영역의 양측에 연결된 P형 드레인 영역 및 P형 소스 영역을 구비하여 상기 복수개의 메모리 셀과 연결되는 상기 플로팅 채널층;
    상기 플로팅 채널층의 상기 채널영역 상부에 형성된 강유전체층; 및
    상기 강유전체층의 상부에 형성된 탑전극을 구비함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  13. 제 12항에 있어서, 상기 복수개의 메모리 셀에 하이 데이타를 라이트할 경우 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 턴온 상태를 유지함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  14. 제 12항 또는 제 13항에 있어서, 상기 복수개의 메모리 셀에 하이 데이타를 라이트할 경우 상기 제 1선택신호와 상기 제 2선택신호가 접지전압 레벨로 천이함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  15. 제 12항에 있어서, 상기 복수개의 메모리 셀에 로우 데이타를 라이트할 경우 상기 제 1스위칭 소자는 턴온되고 상기 제 2스위칭 소자는 턴오프됨을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  16. 제 12항 또는 제 15항에 있어서, 상기 복수개의 메모리 셀에 로우 데이타를 라이트할 경우 상기 제 1선택신호는 접지전압 레벨로 천이하고, 상기 제 2선택신호 는 전원전압 레벨로 천이함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  17. 제 12항에 있어서, 상기 복수개의 메모리 셀 중 선택된 메모리 셀은, 워드라인에 음의전압이 인가되고, 버텀워드라인에 그라운드 전압이 인가되며, 비트라인과 센싱라인에 그라운드 전압이 인가된 상태에서, 하이 데이타를 라이트 함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  18. 제 12항에 있어서, 상기 복수개의 메모리 셀 중 선택된 메모리 셀은, 버텀 워드라인에 그라운드 전압이 인가되고 워드라인에 양의 전압이 인가되며, 비트라인과 센싱라인에 그라운드 전압이 인가된 상태에서, 로우 데이타를 라이트 함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  19. 제 12항에 있어서, 상기 복수개의 메모리 셀의 리드 동작시 상기 제 1스위칭 소자와 상기 제 2스위칭 소자는 턴온 상태를 유지함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  20. 제 12항 또는 제 19항에 있어서, 상기 복수개의 메모리 셀 중 선택된 메모리 셀은, 버텀 워드라인에 양의 값을 갖는 리드전압이 인가되고 워드라인에 그라운드 전압이 인가된 상태에서 상기 플로팅 채널층에 흐르는 전류값에 따라 데이타를 리드함을 특징으로 하는 불휘발성 강유전체 메모리 장치.
KR1020050096567A 2005-10-13 2005-10-13 불휘발성 강유전체 메모리 장치 KR100669558B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050096567A KR100669558B1 (ko) 2005-10-13 2005-10-13 불휘발성 강유전체 메모리 장치
US11/526,776 US7710759B2 (en) 2005-10-13 2006-09-26 Nonvolatile ferroelectric memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050096567A KR100669558B1 (ko) 2005-10-13 2005-10-13 불휘발성 강유전체 메모리 장치

Publications (1)

Publication Number Publication Date
KR100669558B1 true KR100669558B1 (ko) 2007-01-16

Family

ID=37947981

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050096567A KR100669558B1 (ko) 2005-10-13 2005-10-13 불휘발성 강유전체 메모리 장치

Country Status (2)

Country Link
US (1) US7710759B2 (ko)
KR (1) KR100669558B1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800158B1 (ko) 2006-08-09 2008-02-01 주식회사 하이닉스반도체 1-트랜지스터형 디램 구동 방법
KR100800157B1 (ko) 2006-08-09 2008-02-01 주식회사 하이닉스반도체 1-트랜지스터형 디램 구동 회로 및 그의 구동 방법
KR100800155B1 (ko) 2006-08-09 2008-02-01 주식회사 하이닉스반도체 더블게이트형 디램의 핫캐리어 구동방법
KR100800153B1 (ko) 2006-08-09 2008-02-01 주식회사 하이닉스반도체 더블게이트형 디램 구동회로 및 그 구동방법
US7668008B2 (en) 2006-07-21 2010-02-23 Hynix Semiconductor Inc. 1-transistor type DRAM cell, a DRAM device and manufacturing method therefore, driving circuit for DRAM, and driving method therefor
US7733707B2 (en) 2006-07-21 2010-06-08 Hynix Semiconductor Inc. 1-transistor type DRAM cell, DRAM device and DRAM comprising thereof and driving method thereof and manufacturing method thereof

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7645617B2 (en) * 2006-07-27 2010-01-12 Hynix Semiconductor, Inc. Nonvolatile ferroelectric memory device using silicon substrate, method for manufacturing the same, and refresh method thereof
US20210408117A1 (en) * 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Company Limited Multi-gate selector switches for memory cells and methods of forming the same
WO2024018502A1 (ja) * 2022-07-19 2024-01-25 日本電信電話株式会社 スピン素子

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6532165B1 (en) * 1999-05-31 2003-03-11 Sony Corporation Nonvolatile semiconductor memory and driving method thereof
JP4504138B2 (ja) * 2004-09-03 2010-07-14 株式会社東芝 記憶システム及びそのデータコピー方法
KR100707181B1 (ko) * 2005-02-14 2007-04-13 삼성전자주식회사 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치와 그제조 및 동작 방법
US7612411B2 (en) * 2005-08-03 2009-11-03 Walker Andrew J Dual-gate device and method
US20070086230A1 (en) * 2005-10-13 2007-04-19 Hynix Semiconductor Inc. Nonvolatile latch circuit and system on chip with the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7668008B2 (en) 2006-07-21 2010-02-23 Hynix Semiconductor Inc. 1-transistor type DRAM cell, a DRAM device and manufacturing method therefore, driving circuit for DRAM, and driving method therefor
US7733707B2 (en) 2006-07-21 2010-06-08 Hynix Semiconductor Inc. 1-transistor type DRAM cell, DRAM device and DRAM comprising thereof and driving method thereof and manufacturing method thereof
KR100800158B1 (ko) 2006-08-09 2008-02-01 주식회사 하이닉스반도체 1-트랜지스터형 디램 구동 방법
KR100800157B1 (ko) 2006-08-09 2008-02-01 주식회사 하이닉스반도체 1-트랜지스터형 디램 구동 회로 및 그의 구동 방법
KR100800155B1 (ko) 2006-08-09 2008-02-01 주식회사 하이닉스반도체 더블게이트형 디램의 핫캐리어 구동방법
KR100800153B1 (ko) 2006-08-09 2008-02-01 주식회사 하이닉스반도체 더블게이트형 디램 구동회로 및 그 구동방법

Also Published As

Publication number Publication date
US20070086231A1 (en) 2007-04-19
US7710759B2 (en) 2010-05-04

Similar Documents

Publication Publication Date Title
US7274593B2 (en) Nonvolatile ferroelectric memory device
US7728369B2 (en) Nonvolatile ferroelectric memory device
KR100669558B1 (ko) 불휘발성 강유전체 메모리 장치
US7982252B2 (en) Dual-gate non-volatile ferroelectric memory
US7126185B2 (en) Charge trap insulator memory device
US11443792B1 (en) Memory cell, memory cell arrangement, and methods thereof
KR100745902B1 (ko) 비휘발성 강유전체 메모리 장치
US7310268B2 (en) Float gate memory device
KR100682180B1 (ko) 불휘발성 강유전체 메모리 장치
KR100682212B1 (ko) 불휘발성 강유전체 메모리 장치
KR100720223B1 (ko) 불휘발성 강유전체 메모리 장치
KR100682211B1 (ko) 불휘발성 강유전체 메모리 장치
KR100636925B1 (ko) 불휘발성 강유전체 메모리 장치
KR100669554B1 (ko) 불휘발성 강유전체 메모리 장치
KR100682204B1 (ko) 불휘발성 강유전체 메모리 장치
KR100636926B1 (ko) 불휘발성 강유전체 메모리 장치
KR100636927B1 (ko) 플로우트 게이트 메모리 장치
KR100720224B1 (ko) 불휘발성 강유전체 메모리 장치
KR101043385B1 (ko) 반도체 메모리 장치
KR100673116B1 (ko) 불휘발성 강유전체 메모리 장치
KR20060076662A (ko) 차지 트랩 인슐레이터 메모리 장치
KR20020033301A (ko) 단일 트랜지스터 강유전체 메모리 및 그 구동방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111221

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee