KR20080069336A - 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법 - Google Patents

소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법 Download PDF

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Abstract

본 발명은 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리 및 그에 따른 데이터 억세스 방법을 개시한다. 본 발명에 따라, 선택된 메모리 셀에 제1상태의 데이터와 제2상태의 데이터를 기록하는 라이트 동작이 서로 반대 방향을 이루는 제1 및 제2 라이트 경로를 통해 수행되어지는 저항성 랜덤 억세스 메모리는, 워드라인들 및 비트라인들과; 하나의 억세스 트랜지스터와 저항성 메모리 소자로 이루어진 상기 메모리 셀이 상기 워드라인들과 비트라인들의 교차점마다 행과 열의 매트릭스 형태로 배치된 메모리 셀 어레이와; 상기 워드라인들 사이에서 상기 워드라인들과 동일한 방향으로 각기 배치되며, 라이트 동작 모드에서 포지티브 소오스 전압이 셀 블록 단위로 공통으로 인가되어지는 어레이 구조를 이루도록 하는 복수의 소오스 라인들을 구비한다. 상기한 본 발명의 저항성 랜덤 억세스 메모리에 따르면, 소오스 라인 공유 구조에 의해 칩 점유면적이 상대적으로 줄어들고, 라이트 동작 모드에서 비트라인 전위를 포지티브 전압 레벨의 범위 내에서 설정할 수 있다.
가변저항 반도체 메모리, 저항성 랜덤 억세스 메모리, 라이트 동작, 소오스라인

Description

소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리 및 그에 따른 데이터 억세스 방법{Resistive random access memory having common source line}
도 1은 통상적인 저항성 랜덤 억세스 메모리의 단위 메모리 셀을 보여주는 등가회로도
도 2는 도 1의 메모리 셀을 기판에 복수로 제조한 제조 단면 및 그에 대응되는 등가회로를 보여주는 도면
도 3은 종래 기술의 일 예에 따른 메모리 셀 어레이의 구성도
도 4는 종래 기술의 또 다른 예에 따른 메모리 셀 어레이의 구성도
도 5는 본 발명의 실시 예에 따른 메모리 셀 어레이의 구성도
도 6은 도 5의 동작에 관련된 구동 전압들의 인가 타이밍도
도 7은 본 발명의 예에 따라 셀 블록 단위로 소오스 라인을 공유하는 경우에 메모리 셀 블록에 인가되는 소오스 전압 공급구조를 보여주는 블록도
본 발명은 가변저항 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리(RRAM)및 그에 따른 데이터 억세스 방법에 관한 것이다.
반도체 메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성(non-volatile)이며 리프레쉬(refresh)가 필요 없는 차세대 메모리 장치들이 연구되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로서는 상변화 물질을 이용하는 PRAM(Phase change Random Access Memory)과 전이 금속 산화물등의 가변저항 특성를 갖는 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory)등이 있다. 차세대 메모리 장치를 구성하는 물질들의 공통점은 전류 또는 전압에 따라 그 저항 값이 가변되며, 전류 또는 전압이 사라져도 그 저항 값을 그대로 유지하는 비휘발성 특성으로 리프레쉬가 필요 없다는 것이다.
그러한 가변저항 반도체 메모리 장치에서, 단위 메모리 셀은 하나의 스위칭 소자와 하나의 가변 저항체로 이루어지고, 저항성 메모리 소자로서의 상기 가변 저항체는 비트 라인과 상기 스위칭 소자사이에 연결되며, 억세스 트랜지스터 또는 다이오드로서 구현되는 상기 스위칭 소자는 상기 가변 저항체와 워드라인에 통상적으로 연결된다.
결국, 메모리 셀을 형성하는 저항성 메모리 소자의 종류에 따라 PRAM, RRAM, MRAM 등의 메모리 장치들이 구성될 수 있다. 예컨대, 가변 저항체가 상변화 물질(GST,Ge-Sb-Te)로 이루어져 있고 온도에 따라 저항이 변화되는 경우는 PRAM이 될 수 있다. 또한, 가변 저항체가 상부전극과 하부전극 그리고 그 사이에 전이금속산화물(Complex Metal Oxides)로 형성된 경우에는 RRAM이 될 수 있다. 또한 가변 저항체가 자성체의 상하부 전극과 그사이의 절연체로 형성된 경우에는 MRAM이 될 수 있다.
PRAM의 경우에 데이터의 라이트 동작은 동일 극성을 갖는 전압 펄스를 서로 다른 진폭과 시간으로 메모리 셀에 인가하여 줌에 의해 달성된다. 따라서, 상변화 메모리 소자는 셋팅과 리셋팅에 따른 온도에 따라서 스위칭을 생성하여야 하므로, 주변 온도의 변화에 민감하다는 문제점이 존재한다.
한편, RRAM의 경우에 전압 또는 전류를 인가함에 의해 저항값이 변화하는 특성을 갖는 물질이 정보가 저장되는 메모리 층으로서 사용된다. 따라서, 두 전극들이 메모리 층에 대하여 제공되어지고, 전압 또는 전류가 그 두 전극들에 인가되어지는 상대적으로 간단한 구조여서, 메모리 소자가 쉽게 축소될 수 있다는 상대적 장점이 있다.
도 1은 통상적인 저항성 랜덤 억세스 메모리(RRAM)의 단위 메모리 셀을 보여주는 등가회로도이다. 도면을 참조하면, 하나의 단위 셀을 구성하는 메모리 셀(MC)은, 하나의 억세스 트랜지스터(AT)와 저항성 메모리 소자(SE)로 이루어진다. 상기 저항성 메모리 소자(SE)는, 상부 전극(TE)과 하부 전극(BE), 그리고 상기 상 하부 전극들 사이에 존재하는 크롬 도우프드 SrZrO3물질로 구성된 전이 금속 산화물(VR) 또는 폴리크리스탈 PrCaMnO3 재질의 박막 필름으로 구성된 전이 금속 산화물(VR)로 구성될 수 있다.
상기 억세스 트랜지스터(AT)의 게이트는 워드라인(WL)에 등가적으로 연결되고 소오스는 소오스 라인(SL)에 연결되고 드레인은 상기 저항성 메모리 소자(SE)의 하부 전극(BE)에 연결된다. 비트라인(BL)은 상기 저항성 메모리 소자(SE)의 상부 전극(TE)과 연결된다. 도 1에서 보여지는 메모리 셀(MC)에 제1상태의 데이터 예컨대 논리 레벨 "1"을 라이트 할 경우에 제1 방향(D1)으로 전류를 인가하고, 제2상태의 데이터 예컨대 논리 레벨 "0"을 라이트 할 경우에 제2 방향(D2)으로 전류를 인가하여, 데이터 라이트가 수행되는 경우라면 이는 양방향 RRAM으로 칭해진다. 즉, 양방향 RRAM에서, 제1 상태와 제2상태의 데이터를 기록하는 라이트 동작은 서로 반대 방향으로 이루어진다. 상기 제1 방향(D1)은 비트라인에서 인가되는 포지티브 전압이 메모리 셀(MC)을 경유하여 소오스 라인(SL)에 이르게 되는 전류 패쓰를 의미하며, 이는 편의상 제1 라이트 경로로서 칭해질 것이다. 상기 제2 방향(D2)은 소오스 라인(SL)에서 인가되는 전압이 메모리 셀(MC)을 경유하여 비트라인(BL)에 이르게 되는 리버스 전류 패쓰를 의미하며, 이는 편의상 제2 라이트 경로로서 칭해질 것이다. 상기 제1 라이트 경로를 통한 데이터 라이트 시에 상기 메모리 셀(MC)을 구성하는 저항성 메모리 소자(SE)는 고저항 값을 갖게 되고, 상기 제2 라이트 경로를 통한 데이터 라이트 시에 상기 메모리 셀(MC)을 구성하는 저항성 메모리 소자(SE)는 상기 고저항 값에 비해 수백 내지 수천배 낮은 저저항 값을 갖게 될 수 있다.
따라서, 리드 동작은 상기 비트라인(BL)에 연결되어 있는 센스앰프가 비트라 인을 통해 흐르는 관통전류를 센싱함에 의해 달성된다. 이 경우에 관통전류는 상기 메모리 셀이 셋 상태("1")로 되어 있는 가 리셋상태("0")로 되어 있는 가에 따라 달라진다. 즉, 관통 전류량은 메모리 셀의 상태가 '셋' 상태일 경우에는 고 저항에 기인하여 적은 양으로서 나타나고, '리셋' 상태일 경우에는 저 저항에 기인하여 상대적으로 많은 양으로서 나타난다. 센스 앰프는 이러한 관통 전류의 량을 기준 전류량과 비교하여 메모리 셀에 저장된 데이터를 리드한다.
도 2는 도 1의 메모리 셀을 기판에 복수로 제조한 제조 단면 및 그에 대응되는 등가회로를 보여주는 도면이다. 도 2에서, PCMO 필름(1)은 도 1의 VR에 대응되고, 백금(Pt) 층은 도 1의 상 하부 전극들(TE,BE)을 형성한다. 피형 기판에 형성되고 게이트가 워드라인에 연결된 엔형 모오스 트랜지스터(2)는 도 1의 억세스 트랜지스터(AT)에 대응된다. 상기 도 2에서 보여지는 메모리 셀들의 제조 단면 및 등가 회로에 대한 상세는 미국특허 번호 USP 7,057,922호에 개시되어 있으므로 그 것을 참조하라.
도 2에서 보여지는 메모리 셀들은 집적도 높은 메모리 용량을 가지기 위해 도 3 및 도 4에서 보여지는 바와 같이 행과 열의 매트릭스 형태를 갖는 메모리 셀 어레이를 구성한다.
먼저, 도 3은 종래 기술의 일 예에 따른 메모리 셀 어레이의 구성도이다. 도 3의 메모리 셀 어레이 어레이에 대한 상세는 미국특허 번호 USP 7,045,840호에 개시되어 있다. 도 3의 경우에는 소오스 라인이 워드라인 방향으로 배치되어 있으나, 서로 다른 워드라인에 연결된 메모리 셀들에 대하여는 서로 다른 소오스 라인이 대 응적으로 배치된다.
도 4에는 종래 기술의 또 다른 예에 따른 메모리 셀 어레이의 구성이 보여 지는데, 여기서는 소오스 라인이 워드라인과 직교하는 비트라인 방향으로 배치되어 있음을 알 수 있다. 도 4에 대한 이해는 미국특허 번호 USP 7,016,222호를 참조할 경우에 보다 명확해 질 수 있을 것이다.
RRAM에서 도 3 및 도 4와 같은 메모리 셀 어레이를 구성할 경우에, 워드라인들 및 비트라인들의 배치는 물론 소오스 라인들의 배치는 칩의 점유면적 측면에서 중요한 사항이 된다. 즉, 데이터 억세스 동작을 위해 배치되는 라인들을 보다 적게 배치할수록 칩 사이즈는 축소되는 것이다. 결국, 도 4의 경우에는 도 3의 경우에 비해 소오스 라인들의 배치 개수가 적으므로 칩 점유 면적이 축소될 수 있는 것이다.
또한, 도 3 및 도 4의 경우에는 라이트 동작 모드에서 소스라인 전위 및 비트라인 전위가 항상 포지티브 전압 레벨의 범위 내에서 설정되기 어렵다. 예를 들어, 라이트 동작 모드 중 데이터 1을 기록하는 경우 소오스 라인에 접지전압을 인가하고 비트라인에 포지티브 라이트 전압을 인가하였다면, 데이터 0을 기록하는 경우에는 소오스 라인에 접지전압을 인가하고 비트라인에 네거티브 라이트 전압을 인가한다. 따라서, 데이터 0을 기록하는 경우에는 네거티브 전압 발생기로부터 생성되는 네거티브 전압을 선택된 비트라인에 인가해 주어야 하므로, 네거티브 전압 발생기가 별도로 메모리 칩 내에 설치되어야 하는 부담이 뒤따른다.
따라서, 상기한 바와 같은 단점들을 극복하기 위해 RRAM에서 보다 개량된 구 조를 갖는 메모리 셀 어레이의 배치 구조 및 데이터 억세스 방법이 본 분야에서 강력히 요망되는 실정이다.
따라서, 본 발명의 목적은 종래의 단점 및 문제점을 극복할 수 있는 반도체 메모리장치를 제공함에 있다.
본 발명의 다른 목적은 개선된 저항성 랜덤 억세스 메모리(RRAM)및 그에 따른 데이터 억세스 방법을 제공함에 있다.
본 발명의 또 다른 목적은 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리(RRAM)및 그에 따른 데이터 억세스 방법을 제공함에 있다.
본 발명의 또 다른 목적은 칩 점유면적을 상대적으로 줄이거나 최소화할 수 있는 저항성 랜덤 억세스 메모리 및 그에 따른 데이터 억세스 방법을 제공함에 있다.
본 발명의 또 다른 목적은 라이트 동작 모드에서 소스라인 전위 및 비트라인 전위를 포지티브 전압 레벨의 범위 내에서 설정할 수 있는 저항성 랜덤 억세스 메모리 및 그에 따른 데이터 억세스 방법을 제공함에 있다.
본 발명의 또 다른 목적은 라이트 동작에서 소오스 라인 전압을 일정한 전압으로 유지시켜 랜덤 라이트를 행할 수 있는 저항성 랜덤 억세스 메모리 및 그에 따른 데이터 억세스 방법을 제공함에 있다.
본 발명의 또 다른 목적은 라이트 동작 전류의 생성 시 네거티브 전압 발생 기를 제거할 수 있는 저항성 랜덤 억세스 메모리 및 그에 따른 데이터 억세스 방법을 제공함에 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 실시예적 양상(aspect)에 따라, 선택된 메모리 셀에 제1상태의 데이터와 제2상태의 데이터를 기록하는 라이트 동작이 서로 반대 방향을 이루는 제1 및 제2 라이트 경로를 통해 수행되어지는 저항성 랜덤 억세스 메모리는, 워드라인들 및 비트라인들과; 하나의 억세스 트랜지스터와 저항성 메모리 소자로 이루어진 상기 메모리 셀이 상기 워드라인들과 비트라인들의 교차점마다 행과 열의 매트릭스 형태로 배치된 메모리 셀 어레이와; 상기 워드라인들 사이에서 상기 워드라인들과 동일한 방향으로 각기 배치되며, 라이트 동작 모드에서 포지티브 소오스 전압이 대응되는 하나의 라인을 통해 인가될 경우에, 동일 워드라인에 각각의 게이트가 연결된 제1 그룹 억세스 트랜지스터들의 소오스들과, 상기 동일 워드라인에 인접한 인접 워드라인에 각각의 게이트가 연결된 제2 그룹 억세스 트랜지스터들의 소오스들에, 상기 포지티브 소오스 전압이 공통으로 인가되어지는 어레이 구조를 이루도록 하는 복수의 소오스 라인들을 구비한다.
상기한 본 발명의 저항성 랜덤 억세스 메모리에 따르면, 소오스 라인 공유 구조에 의해 칩 점유면적이 상대적으로 줄어들고, 라이트 동작 모드에서 소스라인 전위 및 비트라인 전위를 포지티브 전압 레벨의 범위 내에서 설정할 수 있으며, 소오스 라인을 공유하는 메모리 셀에 논리가 서로 다른 데이터를 라이트할 경우에도 소오스 라인이 일정한 전압으로 유지되므로 랜덤 라이트가 가능하게 되는 효과가 있다. 따라서, 라이트 동작 전류의 생성 시 네거티브 전압 발생기가 필요 없게 되고 랜덤 라이트 동작에 의해 라이트 동작의 고속화가 달성되는 이점이 있다.
이하에서는 본 발명의 바람직한 실시 예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서, 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 5 내지 도 7을 참조로 설명되어질 것이다.
먼저, 도 5는 본 발명의 실시 예에 따른 메모리 셀 어레이의 구성도이고, 도 6은 도 5의 동작에 관련된 구동 전압들의 인가 타이밍도이다. 또한, 도 7은 본 발명의 예에 따라 셀 블록 단위로 소오스 라인을 공유하는 경우에 메모리 셀 블록에 인가되는 소오스 전압 공급구조를 보여주는 블록도이다.
도 5를 참조하면, 선택된 메모리 셀(MC1)에 제1상태의 데이터와 제2상태의 데이터를 기록하는 라이트 동작이 서로 반대 방향을 이루는 제1 및 제2 라이트 경로(D1,D2)가 보여진다. 따라서, 도 5의 메모리 셀 어레이는 양방향 저항성 랜덤 억세스 메모리의 셀 어레이를 구성한다. 메모리 셀들의 배치 구조는 상이하나 도 3의 경우와 유사하게 소오스 라인들(SL_0~SL(n-1)은 워드라인들(WL_0,WL_1, WL_(n-1), WL_n)의 사이마다 배치된다. 비트라인들(BL_0,BL_m)은 상기 워드라인들(WL_0,WL_1, WL_(n-1), WL_n)과는 직교로 배치되며, 라이트 드라이버 및 센스 앰프(200)에 일단이 연결되어 있다.
상기 메모리 셀(MC)은 하나의 억세스 트랜지스터와 저항성 메모리 소자로 이 루어지며, 상기 워드라인들(WL_0,WL_1, WL_(n-1), WL_n)과 비트라인들(BL_0,BL_m)의 교차점마다 행과 열의 매트릭스 형태로 배치된다. 상기 메모리 셀들에 의해 메모리 셀 어레이(100)가 구현된다.
상기 소오스 라인(SL_0)을 기준으로 상부에 배치되며 동일 워드라인(WL_0)에 각각의 게이트가 연결된 제1 그룹 억세스 트랜지스터들의 소오스들과, 상기 동일 워드라인(WL_0)에 인접한 인접 워드라인(WL_1)에 각각의 게이트가 연결된 제2 그룹 억세스 트랜지스터들의 소오스들은 상기 소오스 라인(SL_0)에 공통으로 연결된다. 결국, 상기 소오스 라인(SL_0)은 상기 워드라인들 사이에서 상기 워드라인들과 동일한 방향으로 각기 배치되어 있으며, 라이트 동작 모드에서 포지티브 소오스 전압이 대응되는 하나의 소오스 라인(SL_0)을 통해 인가될 경우에, 상기 제1 그룹 억세스 트랜지스터들의 소오스들과, 상기 제2 그룹 억세스 트랜지스터들의 소오스들에는, 상기 포지티브 소오스 전압이 공통으로 인가되어진다.
도 5에서 보여지는 바와 같이, 소오스 라인 공유 구조는 배치되는 소오스 라인 수를 줄일 수 있는 요인을 제공하므로 칩 점유면적을 상대적으로 줄어들게 한다.
또한, 도 5의 메모리 셀 어레이는 도 6과 같은 동작 인가 조건에 의해, 라이트 동작 모드에서 소스라인 전위 및 비트라인 전위를 포지티브 전압 레벨의 범위 내에서 설정할 수 있게 해준다. 그리고, 소오스 라인을 공유하는 메모리 셀에 논리가 서로 다른 데이터를 라이트할 경우에도 소오스 라인이 일정한 전압으로 유지되므로 랜덤 라이트가 가능하게 되는 이점도 제공한다.
도 6을 참조하면, 리드 동작 모드, 라이트 동작 모드, 및 스탠바이 동작 모드에서 선택된 소오스 라인(SL), 선택된 워드라인(WL), 선택된 비트라인(BL)에 각기 인가되는 전압 파형의 타이밍이 보여진다. 먼저, 타임 구간(T1)은 리드 동작 모드를 나타내고, 타임 구간(T2)은 라이트 동작 모드에서의 셋 동작 모드를 나타내며, 타임 구간(T3)는 라이트 동작 모드에서의 리셋 동작 모드를 나타낸다. 또한, 타임 구간(T4)는 스탠바이 동작 모드를 나타낸다.
셋 동작 모드를 가리키는 타임 구간(T2)은 플래쉬 메모리 등과 같은 통상의 불휘발성 반도체 메모리의 프로그램 동작 구간에 대응될 수 있다. 또한, 리셋 동작 모드를 가리키는 타임 구간(T3)은 플래쉬 메모리 등과 같은 통상의 불휘발성 반도체 메모리의 프로그램 동작 구간에 대응될 수 있다.
라이트 동작 모드에서, 데이터 "1"을 선택된 메모리 셀에 기록하기 위하여, 도 5의 제1 라이트 경로(D1)가 이용된다. 이 경우에 상기 타임 구간(T2)에서 보여지는 바와 같이, 선택된 소오스 라인(SL)에 포지티브 소오스 전압(Vw)이, 선택된 워드라인(WL)에 워드라인 구동전압(Vw+Vth)이, 선택된 비트라인(BL)에 상기 포지티브 소오스 전압의 2배 이상의 전압(2Vw)이 각기 인가된다. 이에 따라, 메모리 셀(MC)에는 순방향(D1 방향)의 포지티브 전압(Vw)이 인가되어, 메모리 셀을 구성하는 저항성 메모리 소자의 저항값이 고저항으로 변하게 된다.
결국, 도 6의 타임 구간(T2)에서 보여지는 전압 인가 조건에 의해, 제1 라이트 경로(D1)를 통한 라이트 동작이 달성되면, 선택된 메모리 셀에는 상기 제1 상태("1")의 데이터가 기록된다.
라이트 동작 모드에서, 데이터 "0"을 선택된 메모리 셀에 기록하기 위하여, 도 5의 제1 라이트 경로(D2)가 이용된다. 이 경우에 상기 타임 구간(T3)에서 보여지는 바와 같이, 선택된 소오스 라인(SL)에는 포지티브 소오스 전압(Vw)이 그대로 유지되고, 선택된 워드라인(WL)에는 워드라인 구동전압(Vw+Vth)이, 선택된 비트라인(BL)에는 접지전압 예컨대 0볼트가 각기 인가된다. 이에 따라, 메모리 셀(MC)에는 역방향(D2 방향)의 네거티브 전압(-Vw)이 인가되어, 메모리 셀을 구성하는 저항성 메모리 소자의 저항값이 다시 저저항으로 변하게 된다.
결국, 도 6의 타임 구간(T3)에서 보여지는 전압 인가 조건에 의해, 제2 라이트 경로(D2)를 통한 라이트 동작이 달성되면, 선택된 메모리 셀에는 상기 제2 상태("0")의 데이터가 기록된다. 따라서, 데이터 "0"을 기록할 경우에 소오스 라인 전압과 워드라인 전압은 데이터 "1"을 기록하는 경우와 동일하게 유지되며, 비트라인에 인가되는 전압이 2Vw 만큼 낮게 설정됨을 알 수 있다. 이 경우에 비트라인을 비롯한 타의 라인에는 네거티브 전압이 인가될 필요가 없으므로, 메모리 칩 내에 설치될 수 있는 네거티브 전압 발생기가 제거될 수 있다. 또한, 소오스 라인 전압과 워드라인 전압이 데이터 "1"을 기록하는 경우와 데이터 "0"을 기록하는 경우에 동일하게 유지되므로, 임의의 메모리 셀에 대한 랜덤 라이트 동작이 수행될 수 있게 된다.
도 6의 타임 구간(T4)에서 보여지는 스탠바이 동작 모드에서는, 소오스 라인(SL), 워드라인(WL), 및 비트라인(BL)의 전압이 접지전압 예컨대 0볼트로 유지된다.
리드 동작 모드에서, 도 6의 타임 구간(T1)에서 보여지는 바와 같이, 선택된 소오스 라인(SL)에는 접지전압 예컨대 0 Volt가 인가되고, 선택된 워드라인(WL)에는 워드라인 구동전압(Vcc)이, 선택된 비트라인(BL)에는 크램프 전압(VBL)이 각기 인가된다.
상기 선택된 비트라인(BL)에 연결되어 있는 센스앰프는 비트라인을 통해 흐르는 관통전류를 센싱한다. 상기 선택된 메모리 셀이 셋 상태("1")로 되어 있는 경우에는, 메모리 셀의 고 저항값에 기인하여 기준 전류량보다 적은 관통전류가 흐르게 된다. 따라서, 리드 데이터는 논리 "1"로서 출력된다. 한편, 메모리 셀이 리셋 상태로 되어 있는 경우에는 메모리 셀의 저 저항값에 기인하여 상대적으로 많은 관통전류가 흐르게 된다. 따라서, 이 경우에는 논리 "0"이 리드 데이터로서 출력된다.
전압 공급의 강력화를 위해, 공통 소오스 라인은 도 7에서 보여지는 바와 같이 인에이블 되는 셀 블록(100)단위로 공유될 수 있다. 도 7에서 참조부호 300,310은 소오스 라인 전압을 구동하기 위한 소오스 라인 드라이버이고, 참조부호 220은 컬럼 방향으로 비트라인과 연결되어 있는 Y-패스 및 비트라인 드라이버이다. 또한, 참조부호 400,410는 전압(Vw)를 각기 대응되는 소오스 라인 드라이버에 공급하기 위한 파워 스위치이다. 라이트 동작 시에 선택된 셀 블록의 파워 스위치만 인에이블 시키면 선택된 셀 블록에만 소오스 라인 전압이 인가된다. 도 7의 경우와 같이, 셀 블록(100)에 대하여 넷트 웍 구조를 이루는 파워 라인들의 배치는 전압 공급의 지연이나 파워 소스로부터 먼 영역에의 공급 약화 문제를 해결할 수 있다.
상기한 실시예에서의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 저항성 메모리 소자의 재질을 타의 가변 저항성 재질로 바꾸거나, 소오스 라인의 공유 구조를 다른 배치 구조로 변경할 수 있음은 명백하며, 메모리 셀의 라이트 동작에서 다중 펄스가 인가될 수 있음은 물론이다.
상기한 바와 같은 본 발명의 저항성 랜덤 억세스 메모리에 따르면, 소오스 라인 공유 구조에 의해 칩 점유면적이 상대적으로 줄어들고, 라이트 동작 모드에서 소스라인 전위 및 비트라인 전위를 포지티브 전압 레벨의 범위 내에서 설정할 수 있으며, 소오스 라인을 공유하는 메모리 셀에 논리가 서로 다른 데이터를 라이트할 경우에도 소오스 라인이 일정한 전압으로 유지되므로 랜덤 라이트가 가능하게 되는 효과가 있다. 따라서, 라이트 동작 전류의 생성 시 네거티브 전압 발생기가 필요 없게 되고 랜덤 라이트 동작에 의해 라이트 동작의 고속화가 달성되는 이점이 있다.

Claims (20)

  1. 선택된 메모리 셀에 제1상태의 데이터와 제2상태의 데이터를 기록하는 라이트 동작이 서로 반대 방향을 이루는 제1 및 제2 라이트 경로를 통해 수행되어지는 저항성 랜덤 억세스 메모리에 있어서:
    워드라인들 및 비트라인들과;
    하나의 억세스 트랜지스터와 저항성 메모리 소자로 이루어진 상기 메모리 셀이 상기 워드라인들과 비트라인들의 교차점마다 행과 열의 매트릭스 형태로 배치된 메모리 셀 어레이와;
    상기 워드라인들 사이에서 상기 워드라인들과 동일한 방향으로 각기 배치되며, 라이트 동작 모드에서 포지티브 소오스 전압이 대응되는 하나의 라인을 통해 인가될 경우에, 동일 워드라인에 각각의 게이트가 연결된 제1 그룹 억세스 트랜지스터들의 소오스들과, 상기 동일 워드라인에 인접한 인접 워드라인에 각각의 게이트가 연결된 제2 그룹 억세스 트랜지스터들의 소오스들에, 상기 포지티브 소오스 전압이 공통으로 인가되어지는 어레이 구조를 이루도록 하는 복수의 소오스 라인들을 구비함을 특징으로 하는 저항성 랜덤 억세스 메모리.
  2. 제1항에 있어서,
    상기 복수의 소오스 라인들은 상기 메모리 셀 어레이의 셀 블록 단위로 소오 스 라인 공유 구조를 갖도록 배치됨을 특징으로 하는 저항성 랜덤 억세스 메모리.
  3. 제1항에 있어서,
    상기 저항성 메모리 소자는 상부 및 하부의 두 전극들과 상기 두 전극들 사이에 인터포즈된 SrZrO3물질로 구성됨을 특징으로 하는 저항성 랜덤 억세스 메모리.
  4. 제1항에 있어서,
    상기 저항성 메모리 소자는 상부 및 하부의 두 전극들과 상기 두 전극들 사이에 인터포즈된 폴리크리스탈 PrCaMnO3 재질의 박막 필름으로 구성됨을 특징으로 하는 저항성 랜덤 억세스 메모리.
  5. 제3항에 있어서,
    상기 메모리 셀은 상기 두 전극들을 통해 흐르는 전류에 의해 상기 저항성 메모리 소자의 저항 값이 변화됨으로써, 상기 제1상태의 데이터와 제2상태의 데이터를 기록함을 특징으로 하는 저항성 랜덤 억세스 메모리.
  6. 제4항에 있어서,
    상기 메모리 셀은 상기 두 전극들을 통해 흐르는 전류에 의해 상기 저항성 메모리 소자의 저항 값이 변화됨으로써, 상기 제1상태의 데이터와 제2상태의 데이터를 기록함을 특징으로 하는 저항성 랜덤 억세스 메모리.
  7. 제3항에 있어서,
    상기 제1 라이트 경로는 상기 제1 상태의 데이터를 기록하기 위한 경로이고, 상기 제2 라이트 경로는 상기 제2 상태의 데이터를 기록하기 위한 경로임을 특징으로 하는 저항성 랜덤 억세스 메모리.
  8. 제7항에 있어서,
    상기 제1 라이트 경로가 프로그램 동작을 행하는 경로에 대응될 경우에, 상기 제2 라이트 경로는 소거 동작을 행하는 경로에 대응되며, 프로그램 및 소거 동작 시에 상기 비트라인들 중 선택된 비트라인에는 네거티브 전압의 인가 없이, 포지티브 전압과 접지전압이 대응적으로 각기 인가됨을 특징으로 하는 저항성 랜덤 억세스 메모리.
  9. 제1항에 있어서,
    상기 라이트 동작 모드에서, 선택된 소오스 라인과 선택된 비트라인의 전위는 포지티브 전압 영역에서 설정됨을 특징으로 하는 저항성 랜덤 억세스 메모리.
  10. 제1항에 있어서,
    상기 저항성 랜덤 억세스 메모리의 리드 동작 모드에서, 선택된 워드라인에는 워드라인 구동 전압이, 선택된 소오스 라인에는 접지전압이, 선택된 비트라인에는 클램프 전압이 인가됨을 특징으로 하는 저항성 랜덤 억세스 메모리.
  11. 워드라인들 및 비트라인들과; 하나의 억세스 트랜지스터와 저항성 메모리 소자로 이루어진 상기 메모리 셀이 상기 워드라인들과 비트라인들의 교차점마다 행과 열의 매트릭스 형태로 배치된 메모리 셀 어레이를 구비하며, 선택된 메모리 셀에 제1상태의 데이터와 제2상태의 데이터를 기록하는 라이트 동작이 서로 반대 방향을 이루는 제1 및 제2 라이트 경로를 통해 수행되어지는 저항성 랜덤 억세스 메모리에 서의 데이터 억세스 방법에 있어서:
    상기 워드라인들 사이에서 상기 워드라인들과 동일한 방향으로 각기 배치되며, 대응되는 하나의 소오스 라인이 동일 워드라인에 각각의 게이트가 연결된 제1 그룹 억세스 트랜지스터들의 소오스들과, 상기 동일 워드라인에 인접한 인접 워드라인에 각각의 게이트가 연결된 제2 그룹 억세스 트랜지스터들의 소오스들에, 공통으로 연결되는 복수의 소오스 라인들을 준비하는 단계와;
    제1 라이트 경로를 통한 라이트 동작 시에는 선택된 워드라인에 워드라인 구동전압을, 선택된 소오스 라인에 포지티브 소오스 전압을, 선택된 비트라인에 상기 포지티브 소오스 전압의 2배 이상의 전압을 인가하여, 상기 제1 상태의 데이터가 기록되도록 하는 단계와;
    제2 라이트 경로를 통한 라이트 동작 시에는 선택된 워드라인에 워드라인 구동전압을, 선택된 소오스 라인에 포지티브 소오스 전압을, 선택된 비트라인에 접지전압을 인가하여, 상기 제2 상태의 데이터가 기록되도록 하는 단계를 가짐을 특징으로 하는 저항성 랜덤 억세스 메모리에서의 데이터 억세스 방법.
  12. 제11항에 있어서, 상기 제1 상태의 데이터가 로직 레벨 "1"인 경우에, 상기 제2 상태의 데이터는 로직 레벨 "0"임을 특징으로 하는 저항성 랜덤 억세스 메모리에서의 데이터 억세스 방법.
  13. 제11항에 있어서,
    상기 메모리 셀은 상기 두 전극들을 통해 흐르는 전압 펄스에 의해 상기 저 항성 메모리 소자의 저항 값이 변화됨으로써, 데이터를 기록함을 특징으로 하는 저항성 랜덤 억세스 메모리에서의 데이터 억세스 방법.
  14. 제11항에 있어서,
    상기 복수의 소오스 라인들은 상기 메모리 셀 어레이의 셀 블록 단위로 소오스 라인 공유 구조를 이루도록 배치됨을 특징으로 하는 저항성 랜덤 억세스 메모리에서의 데이터 억세스 방법.
  15. 제11항에 있어서,
    상기 저항성 메모리 소자는 상부 및 하부의 두 전극들과 상기 두 전극들 사이에 인터포즈된 크롬 도우프드 SrZrO3물질로 구성됨을 특징으로 하는 저항성 랜덤 억세스 메모리에서의 데이터 억세스 방법.
  16. 제11항에 있어서,
    상기 저항성 메모리 소자는 상부 및 하부의 두 전극들과 상기 두 전극들 사이에 인터포즈된 폴리크리스탈 PrCaMnO3 재질의 박막 필름으로 구성됨을 특징으로 하는 저항성 랜덤 억세스 메모리에서의 데이터 억세스 방법.
  17. 제11항에 있어서,
    상기 저항성 랜덤 억세스 메모리의 리드 동작 모드에서, 선택된 워드라인에는 워드라인 구동 전압이, 선택된 소오스 라인에는 접지전압이, 선택된 비트라인에는 클램프 전압이 인가됨을 특징으로 하는 저항성 랜덤 억세스 메모리에서의 데이터 억세스 방법.
  18. 선택된 메모리 셀에 제1상태의 데이터와 제2상태의 데이터를 기록하는 라이트 동작이 서로 반대 방향을 이루는 제1 및 제2 라이트 경로를 통해 수행되어지는 저항성 랜덤 억세스 메모리에서의 소오스 라인 배치구조에 있어서:
    워드라인들 사이에서 상기 워드라인들과 동일한 방향으로 각기 배치되며, 인에이블되는 셀 블록 단위로 공유하게 되는 소오스 라인 배치구조를 가짐을 특징으로 하는 저항성 랜덤 억세스 메모리에서의 소오스 라인 배치구조.
  19. 제18항에 있어서,
    상기 저항성 랜덤 억세스 메모리는,
    하나의 억세스 트랜지스터와 저항성 메모리 소자로 이루어진 상기 메모리 셀이 상기 워드라인들과 비트라인들의 교차점마다 행과 열의 매트릭스 형태로 배치된 메모리 셀 어레이를 구비함을 특징으로 하는 저항성 랜덤 억세스 메모리에서의 소오스 라인 배치구조.
  20. 제18항에 있어서, 상기 저항성 메모리 소자는 RRAM 메모리 셀을 구성하는 가변저항물질로 이루어짐을 특징으로 하는 저항성 랜덤 억세스 메모리에서의 소오스 라인 배치구조.
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