TWI493548B - 可組態邏輯區塊及其操作方法 - Google Patents

可組態邏輯區塊及其操作方法 Download PDF

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TWI493548B TW102103805A TW102103805A TWI493548B TW I493548 B TWI493548 B TW I493548B TW 102103805 A TW102103805 A TW 102103805A TW 102103805 A TW102103805 A TW 102103805A TW I493548 B TWI493548 B TW I493548B
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Description

可組態邏輯區塊及其操作方法
本揭露是有關於一種電子裝置，且特別是有關於一種可組態邏輯區塊及其操作方法。
電子產品的微小化與IC晶片微小化，已經成為未來半導體技術發展之重要方向。目前市面上具有可組態(configurable)功能的積體電路(例如場可編程閘陣列(Field programmable gate array,FPGA)或是其他類型)有著不同的內部連線構造與內部可組態邏輯區塊(configurable logic block,CLB)型態的設計方式。一般而言，CLB內部配置了記憶體。所述記憶體可以做為對照表(Look-Up Table，LUT)之用。也就是說，使用者可以將邏輯真值表(truth table，即輸入與輸出的對應關係)寫入所述記憶體中，以使CLB具有對應的功能(例如邏輯閘、加法器、減法器或是其他功能)。由於不同記憶體型態在製程上有極大的差異，在整合單晶片系統(system-on-a-chip,SoC)時會有一定的困難，這也是嵌入式記憶體(Embedded Memory)發展所面臨的挑戰。例如， 在製程上，快閃(Flash)記憶體元件要比靜態隨機存取記憶體(Static Random Access Memory,SRAM)元件多二至八個光罩，甚至需要加入新製程，因此整合SoC的困難度與成本將會增加。
傳統CLB是採用SRAM來儲存LUT。LUT的不同內容會讓CLB具有不同的邏輯運算功能。然而，在系統電力中斷時，SRAM所儲存的編程內容(LUT內容)會消失。所以每次重新供應系統電壓時，編程系統都要重新將編程內容從外部記憶裝置寫入LUT中的SRAM，使得CLB的啟動過程複雜及增加成本。除此之外，配置有SRAM之CLB通常具有較高之靜態功耗及動態功耗。
本揭露提供一種可組態邏輯區塊(configurable logic block,CLB)及其操作方法，其中可組態邏輯區塊利用相互串接之兩個電阻式非揮發性記憶體(resistive non-volatile memory)元件儲存可組態邏輯區塊的邏輯值，使得可組態邏輯區塊具有高密度、低功率及保存資訊之特性。
本揭露的可組態邏輯區塊，包括多個記憶單元以及一選擇電路。該些記憶單元的其中一記憶單元包含一第一偏壓端、一第二偏壓端、一輸出端、一第一電阻式非揮發性記憶體元件以及一第二電阻式非揮發性記憶體元件。其中，當該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的上電極 (Top Electrode,TE)耦接至該記憶單元的該輸出端時，該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的下電極(Bottom Electrode,BE)分別耦接至該記憶單元的該第一偏壓端與該第二偏壓端；以及當該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的下電極耦接至該記憶單元的該輸出端時，該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的上電極分別耦接至該記憶單元的該第一偏壓端與該第二偏壓端。選擇電路依據該可組態邏輯區塊的輸入邏輯值而選擇該些記憶單元其中一者，以及依據該些記憶單元中被選擇記憶單元的輸出端的邏輯值而決定該可組態邏輯區塊的一輸出邏輯值。
本揭露的可組態邏輯區塊的操作方法，包括：提供多個記憶單元，其中該些記憶單元的其中一記憶單元包含第一偏壓端、第二偏壓端、輸出端、第一電阻式非揮發性記憶體元件以及第二電阻式非揮發性記憶體元件；依據該可組態邏輯區塊的一輸入邏輯值而選擇該些記憶單元其中一者；以及依據該些記憶單元中被選擇記憶單元的輸出端的邏輯值而決定該可組態邏輯區塊的一輸出邏輯值。其中，當該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的上電極耦接至該記憶單元的該輸出端時，該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的下電極分別耦接至該記憶單元的該第一偏壓端與該第二偏壓端；以及當該第一電阻式非揮發性記憶體元件與 該第二電阻式非揮發性記憶體元件的下電極耦接至該記憶單元的該輸出端時，該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的上電極分別耦接至該記憶單元的該第一偏壓端與該第二偏壓端。
基於上述，本揭露一些實施例將利用兩個下電極相連接之電阻式非揮發性記憶體元件儲存可組態邏輯區塊的邏輯值。在另一些實施例將利用兩個上電極相連接之電阻式非揮發性記憶體元件儲存可組態邏輯區塊的邏輯值。此可組態邏輯區塊的電阻式非揮發性記憶體元件之設定電壓很小時亦可正常操作，因此可減少功耗。再者，由於可組態邏輯區塊採用了電阻式非揮發性記憶體元件，因此可以節省晶片面積。
為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧非揮發性隨機存取記憶體
110、311、312‧‧‧電阻式非揮發性記憶體元件
120、313‧‧‧電晶體
201‧‧‧接觸窗插塞
202‧‧‧介層窗插塞
300、800、1000‧‧‧可組態邏輯區塊
310-1、310-2、310-n、810-1、810-2、810-3、810-4、1011、1012、1013、1014、1015、1016、1017、1018、1021、1022、1023、1024、1025、1026、1027、1028‧‧‧記憶單元
320‧‧‧選擇電路
410-1、410-2、410-n、1041、1042、1043、1044、1045、1046、1047、1048、1051、1052、1053、1054、1055、1056、1057、1058‧‧‧感測放大器
420、931、932、933、934‧‧‧多工器
830、1060‧‧‧讀寫控制電路
911、912、913、914‧‧‧正反器
921、922、923、924‧‧‧準位移位器
1031‧‧‧第一多工器
1032‧‧‧第二多工器
A、S、W、W-1、W-2、W-3、W-4‧‧‧電壓
A-1、A-2、A-3、A-4、A-n‧‧‧第一偏壓端
B-1、B-2、B-3、B-4、B-n‧‧‧第二偏壓端
BE‧‧‧下電極
CK‧‧‧時脈信號
Co‧‧‧第一輸出邏輯值
D‧‧‧控制碼
IN‧‧‧輸入邏輯值
OUT‧‧‧輸出邏輯值
out-1、out-2、out-3、out-4、out-n‧‧‧輸出端
RE‧‧‧讀取致能信號
S1105、S1110、S1115、S1120‧‧‧步驟
So‧‧‧第二輸出邏輯值
TE‧‧‧上電極
Vr2‧‧‧讀取電壓
Vref‧‧‧參考電壓
X、Y、C‧‧‧邏輯值
圖1是依據本揭露實施例說明一種非揮發性隨機存取記憶體的電路示意圖。
圖2是依據本揭露實施例說明圖1所示電阻式非揮發性記憶體元件的立體結構示意圖。
圖3是依據本揭露實施例說明一種可組態邏輯區塊的電路示意圖。
圖4是依據本揭露一實施例說明圖3所示選擇電路的電路示意圖。
圖5是依據本揭露另一實施例說明圖3所示記憶單元的電路示意圖。
圖6是依據本揭露又一實施例說明圖5所示記憶單元進行寫入操作的操作電壓波形時序示意圖。
圖7是依據本揭露更一實施例說明圖5所示記憶單元進行寫入操作的操作電壓波形時序示意圖。
圖8是依據本揭露另一實施例說明可組態邏輯區塊的電路示意圖。
圖9是依據本揭露另一實施例說明圖8所示讀寫控制電路的電路示意圖。
圖10是依據本揭露又一實施例說明可組態邏輯區塊的電路示意圖。
圖11是依照本揭露實施例說明可組態邏輯區塊的操作方法。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖 式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是依據本揭露實施例說明一種非揮發性隨機存取記憶體(non-volatile random access memory)100的電路示意圖。非揮發性隨機存取記憶體100包括電阻式非揮發性記憶體(resistive non-volatile memory)元件110與電晶體120。上述電晶體120的實現方式可以是金屬氧化物半導體(metal oxide semiconductor,MOS)電晶體、雙極性接面電晶體(bipolar junction transistor,BJT)或是其他電晶體。以MOS電晶體為例，電晶體120的源極耦接至電壓S，而電晶體120的閘極耦接至控制電壓W。電晶體120依據控制電壓W而決定是否導通。
電阻式非揮發性記憶體元件110的上電極(top electrode)TE耦接至電壓A，而電阻式非揮發性記憶體元件110的下電極(bottom electrode)BE耦接至電晶體120的汲極。上述電阻式非揮發性記憶體元件110可以視設計需求而以任何方式實現之。例如，上述電阻式非揮發性記憶體元件110之基本構造為在基板(substrate)垂直方向上，按照下電極BE、可變電阻體、上電極TE之順序層疊構造。例如，鑭鋁氧化物LaAlO3 (LAO)之單晶基板上所沉積的所述下電極BE材料可以是釔鋇銅氧化物YBa2 Cu3 O7 (YBCO)膜，所述可變電阻體材料可以是鈣鈦礦型氧化物之結晶性鐠鈣錳氧化物Pr1-XCaXMnO3 (PCMO)膜，而所述上電極TE材 料可以是濺鍍所沉積的Ag膜。此外，作為上述可變電阻體之材料，除了上述鈣鈦礦材料以外，已知ZnSe-Ge異質構造或者關於Ti、Nb、Hf、Zr、Ta、Ni、V、Zn、Sn、In、Th、Al等金屬之氧化物，皆可以被用來實現上述可變電阻體。隨著上電極TE、可變電阻體與下電極BE的材質及或製程條件的改變，上述電阻式非揮發性記憶體元件110的電阻值以及強制電壓(clamp voltage)會有所不同。
所述強制電壓亦可視為電阻式非揮發性記憶體元件110的臨界電壓(threshold voltage)。藉由決定在上電極TE和下電極BE之間的電壓的方向與大小，能夠可逆改變此可變電阻體的電阻值。也就是說，當電阻式非揮發性記憶體元件110的兩端的電壓差大於強制電壓時，電阻式非揮發性記憶體元件110才會發生「設定(set)」操作或「重置(reset)」操作。例如，對於電阻式非揮發性記憶體元件110的特定類型而言，當電壓的方向為從上電極TE至下電極BE，且上電極TE和下電極BE之間的電壓差大於順向強制電壓時，此可變電阻體的電阻值會變小，此操作一般稱為「設定」。反之，當電壓的方向為從下電極BE至上電極TE，且下電極BE和上電極TE之間的電壓差大於逆向強制電壓時，此可變電阻體的電阻值會變大，此操作一般稱為「重置」。藉由讀取該可變電阻體材料之電阻值，能夠實現電阻式記憶體的功效。
電阻式非揮發性記憶體元件110之層疊構造可以配置在積體電路的上方，例如是疊覆在電晶體120上方。因此，電阻式 非揮發性記憶體元件110不會額外增加晶片面積。
例如，圖2是依據本揭露實施例說明圖1所示電阻式非揮發性記憶體元件110的立體結構示意圖。電阻式非揮發性記憶體元件110配置在積體電路的基板上方。電阻式非揮發性記憶體元件110是由下電極BE、可變電阻體以及上電極TE相互堆疊，而形成金屬/電阻層/金屬(MIM)結構的電阻式記憶體元件。電阻式非揮發性記憶體元件110的下電極BE透過接觸窗插塞(contact plug)201電性連接至電晶體120的汲極。本實施例中，下電極BE的材質是氮化鈦(TiN)。於其他實施例中，前述下電極BE是包含選自錳、鐵、鎳、鈷、鈦、銅、釩、矽中之元素之氧化物、氮化物或氧氮化物，例如鈦(Ti)、二氧化矽(SiO2)、矽(Si)等。本實施例中，以原子層化學氣相沉積法於下電極BE上方鍍製二氧化鉿(HfO2)薄膜而形成前述可變電阻體。完成可變電阻體後，再於可變電阻體上鍍製鈦(Ti)以及配置氮化鈦(TiN)而形成上電極TE。此上電極TE可以透過介層窗插塞(via plug)202與金屬內連線電性連接至電壓A。所述金屬內連線的材質可以是鋁(Al)、鋁銅(AlCu)或其他金屬或導電合金。
表1是依照本揭露一實施例說明圖1所示電阻式非揮發性記憶體元件110的操作電壓表。在供電給電阻式非揮發性記憶體元件110的初始階段，非揮發性隨機存取記憶體100會進行生成(Forming)程序(或初始化程序)，以將電阻式非揮發性記憶體元件110的資訊(電阻狀態)初始化為初始狀態(例如低阻態)。於生成 程序中，電晶體120被導通，電壓A被設定為高電壓準位(例如5V)，以及電壓S被設定為低電壓準位(例如0V)。因此，生成(Forming)電流會從電阻式非揮發性記憶體元件110的上電極TE流向下電極BE。此生成電流會將電阻式非揮發性記憶體元件110的阻態初始化為初始狀態(例如低阻態)。
在此假設電阻式非揮發性記憶體元件110的低阻態表示邏輯值1，而高阻態表示邏輯值0。當系統要將邏輯值1寫入電阻式非揮發性記憶體元件110時，必須進行設定(Set)程序。於設定程序中，電晶體120被導通，電壓A被設定為高電壓準位(例如2V)，以及電壓S被設定為低電壓準位(例如0V)。因此，設定(Set)電流會從電阻式非揮發性記憶體元件110的上電極TE流向下電極BE。由於上電極TE和下電極BE之間的電壓差(即A-S)大於電阻式非揮發性記憶體元件110的順向強制電壓(clamp voltage)，因此設定電流會將電阻式非揮發性記憶體元件110的阻態設定為低阻態(例如5KΩ)。當系統要將邏輯值0寫入電阻式非揮發性記憶體元件110時，必須進行重置(Reset)程序。於重置程序中，電 晶體120被導通，電壓A被設定為低電壓準位(例如0V)，以及電壓S被設定為高電壓準位(例如1.5V)。因此，重置(Reset)電流會從電阻式非揮發性記憶體元件110的下電極BE流向上電極TE。由於下電極BE和上電極TE之間的電壓差(即S-A)大於電阻式非揮發性記憶體元件110的逆向強制電壓時，因此重置電流會將電阻式非揮發性記憶體元件110的阻態設定為高阻態(大於100KΩ，例如1MΩ)。
電阻式非揮發性記憶體元件110為一種新型非揮發性記憶體，其與邏輯製程之相容性極佳。電阻式非揮發性記憶體元件110操作時所消耗的電流很低。電阻式非揮發性記憶體元件110具有低功耗之特性，以及非揮發性資訊之特性。再者，本實施例利用電阻式非揮發性記憶體元件110佈局在MOS電晶體120上方，不會造成額外的面積損耗，可節省積體電路面積。以下說明利用電阻式非揮發性記憶體元件110實現可組態邏輯區塊(configurable logic block,CLB)之實施範例。
圖3是依據本揭露實施例說明一種可組態邏輯區塊300的電路示意圖。可組態邏輯區塊300包括多個記憶單元310-1、310-2、…、310-n以及選擇電路320。記憶單元310-1~310-n可以各自儲存並輸出不同的邏輯值。選擇電路320依據可組態邏輯區塊300的輸入邏輯值IN而選擇這些記憶單元310-1~310-n其中一者，以及依據這些記憶單元310-1~310-n中被選擇記憶單元所輸出的邏輯值而決定可組態邏輯區塊300的輸出邏輯值OUT。因 此，這些記憶單元310-1~310-n所儲存的內容可以做為對照表(Look-Up Table,LUT)。也就是說，使用者可以將邏輯真值表(truth table，即輸入邏輯值IN與輸出邏輯值OUT的對應關係)寫入這些記憶單元310-1~310-n中，以使可組態邏輯區塊300具有對應的功能(例如邏輯閘、加法器、減法器或是其他功能)。
在此將說明記憶單元310-1的實施範例。其他記憶單元310-2~310-n的實施方式可以參照記憶單元310-1的相關說明而類推之。記憶單元310-1包含第一偏壓端A-1、第二偏壓端B-1、輸出端out-1、第一電阻式非揮發性記憶體(resistive non-volatile memory)元件311以及第二電阻式非揮發性記憶體元件312。以此類推，記憶單元310-2包含第一偏壓端A-2、第二偏壓端B-2與輸出端out-2，而記憶單元310-n包含第一偏壓端A-n、第二偏壓端B-n與輸出端out-n。
圖3所示電阻式非揮發性記憶體元件311以及312可以參照圖1與圖2中電阻式非揮發性記憶體元件110的相關說明。請參照圖3，於本實施例中，第一電阻式非揮發性記憶體元件311的下電極BE與第二電阻式非揮發性記憶體元件312的下電極BE共同耦接至記憶單元310-1的輸出端out-1，而第一電阻式非揮發性記憶體元件311的上電極TE與第二電阻式非揮發性記憶體元件312的上電極TE分別耦接至記憶單元310-1的第一偏壓端A-1與第二偏壓端B-1。
然而，記憶單元310-1的實現方式不應受限於圖3所示。 例如，在另一實施例中，第一電阻式非揮發性記憶體元件311的上電極TE與第二電阻式非揮發性記憶體元件312的上電極TE可以共同耦接至記憶單元310-1的輸出端out-1，而第一電阻式非揮發性記憶體元件311的下電極BE與第二電阻式非揮發性記憶體元件312的下電極BE則分別耦接至記憶單元310-1的第一偏壓端A-1與第二偏壓端B-1。
電阻式非揮發性記憶體元件的製程與邏輯製程之相容性極佳。電阻式非揮發性記憶體元件在操作時所消耗的電流很低。因此，可組態邏輯區塊300可具有低功率與非揮發性之特性。與傳統隨機存取記憶體(Random Access Memory,RAM)元件相比，由於將電阻式非揮發性記憶體元件佈局在積體電路的上方，故電阻式非揮發性記憶體元件不會造成多餘的積體電路面積損耗。與傳統非揮發性記憶體元件相比，電阻式非揮發性記憶體元件不需使用堆疊閘(Static Gate)結構，亦不需要可抹除可程式化唯讀記憶體(electrically erasable programmable read only memory,EEPROM)製程，因此不需額外增加光罩或改變閘級介電材料。因此，可組態邏輯區塊300可大幅降低成本。
請參照圖3，在將記憶單元310-1進行初始化後，第一電阻式非揮發性記憶體元件311與第二電阻式非揮發性記憶體元件312的阻態均為初始(initial)狀態(例如同為低阻態，或同為高阻態)。在此，例如將處於初始狀態的記憶單元310-1的儲存內容定義為邏輯值「0」。以下說明在寫入期間所進行的寫入操作。若 要將記憶單元310-1的儲存內容由邏輯值「0」改寫為邏輯值「1」，則在寫入期間，第一偏壓端A-1與第二偏壓端B-1的電壓準位分別為第一寫入電壓Vw1與第二寫入電壓Vw2，以將第一電阻式非揮發性記憶體元件311與第二電阻式非揮發性記憶體元件312分別設置為不同阻態(高阻態與低阻態)。其中，第一寫入電壓Vw1與第二寫入電壓Vw2之電壓差(即|Vw1-Vw2|)大於第一電阻式非揮發性記憶體元件311的強制電壓(clamp voltage)與第二電阻式非揮發性記憶體元件312的強制電壓的總和，以確保在讀取期間電阻式非揮發性記憶體元件的阻態會依照預期發生轉變。在此，例如將元件311與312分別為不同阻態定義為邏輯值「0」。
例如，在一實施例中，第一偏壓端A-1在該寫入期間耦接至0V，而第二偏壓端B-1在該寫入期間耦接至1.8V。在此假設電阻式非揮發性記憶體元件311以及312之初始狀態皆為高阻態(例如1MΩ)。當0V與1.8V分別提供至第一偏壓端A-1與第二偏壓端B-1，電流將從第二偏壓端B-1經過元件312以及311流向第一偏壓端A-1。由分壓定理可知，電阻式非揮發性記憶體元件311以及312之下電極BE電壓約為0.9V。此時由於上電極TE與下電極BE之電壓差大於電阻式非揮發性記憶體元件的強制電壓(clamp voltage)，因此第一電阻式非揮發性記憶體元件311進行了重置(Reset)程序，而第二電阻式非揮發性記憶體元件312進行了設定(Set)程序。因此，第一電阻式非揮發性記憶體元件311將維持在高阻態，而第二電阻式非揮發性記憶體元件312則轉為低 阻態(例如5KΩ)。在第二電阻式非揮發性記憶體元件312轉態後，由分壓定理可知，此時元件311以及312之下電極BE電壓是接近1.8V的。因此，記憶單元310-1的儲存內容由邏輯值「0」改寫為邏輯值「1」。
在讀取期間進行讀取操作，以便分別提供第一讀取電壓Vr1與第二讀取電壓Vr2至第一偏壓端A-1與第二偏壓端B-1。其中，第一讀取電壓Vr1與第二讀取電壓Vr2之電壓差(即|Vr1-Vr2|)不大於第一電阻式非揮發性記憶體元件311的強制電壓(clamp voltage)與第二電阻式非揮發性記憶體元件312的強制電壓的總和，以確保在讀取期間電阻式非揮發性記憶體元件311與312的阻態不會發生誤變。
例如，在一實施例中，第一偏壓端A-1在該讀取期間耦接至0伏特(V)，而第二偏壓端B-1在該讀取期間耦接至0.6V。若第一電阻式非揮發性記憶體元件311與第二電阻式非揮發性記憶體元件312的阻態均為初始狀態(例如同為低阻態，或同為高阻態)，則記憶單元310-1的輸出端out-1的電壓為近似(0.6-0)/2=0.3V。因此，選擇電路320可以依照輸出端out-1的電壓而判斷記憶單元310-1輸出邏輯值「0」。若第一電阻式非揮發性記憶體元件311為高阻態，而第二電阻式非揮發性記憶體元件312為低阻態，則記憶單元310-1的輸出端out-1的電壓為近似0.6V(因為高阻態的阻值遠大於低阻態的阻值)。因此，選擇電路320可以依照輸出端out-1的電壓而判斷記憶單元310-1輸出邏輯值 「1」。
圖4是依據本揭露實施例說明圖3所示選擇電路320的電路示意圖。選擇電路320包括多個感測放大器410-1、410-2、…、410-n以及多工器420。感測放大器410-1~410-n的第一輸入端以一對一方式分別耦接至圖3所示記憶單元310-1~310-n的輸出端out-1~out-n，而感測放大器410-1~410-n的第二輸入端耦接至參考電壓Vref。感測放大器410-1~410-n可以依據參考電壓Vref而判斷輸出端out-1~out-n的邏輯值。例如，在一些實施例中，參考電壓Vref可以被設定為0.45V。當輸出端out-1的電壓小於0.45V時，感測放大器410-1可以判斷輸出端out-1的邏輯值為0。當輸出端out-1的電壓大於0.45V時，感測放大器410-1可以判斷輸出端out-1的邏輯值為1。其他感測放大器410-2~410-n的操作可以依據感測放大器410-1的相關說明而類推。
多工器420的多個輸入端以一對一方式分別耦接至這些感測放大器410-1~410-n的輸出端，以分別接收記憶單元310-1~310-n所輸出的邏輯值。多工器420的控制端接收可組態邏輯區塊300的輸入邏輯值IN。多工器420的輸出端耦接至可組態邏輯區塊300的輸出端，以提供輸出邏輯值OUT。依據輸入邏輯值IN的控制，多工器420對應選擇這些感測放大器410-1~410-n的輸出端其中一者，以及將這些感測放大器410-1~410-n中被選擇感測放大器所輸出的邏輯值傳送至可組態邏輯區塊300的輸出端，作為輸出邏輯值OUT。
記憶單元310-1的實現方式不應受限於圖3所示。例如，圖5是依據本揭露另一實施例說明圖3所示記憶單元310-1的電路示意圖。圖3所示其他記憶單元310-2~310-n的實施方式可以參照記憶單元310-1的相關說明而類推之。請參照圖5，於本實施例中，記憶單元310-1包含第一偏壓端A-1、第二偏壓端B-1、輸出端out-1、第一電阻式非揮發性記憶體元件311、第二電阻式非揮發性記憶體元件312以及電晶體313。圖5所示電晶體313可以參照圖1與圖2中電晶體120的相關說明。
請參照圖5，第一電阻式非揮發性記憶體元件311的下電極BE與第二電阻式非揮發性記憶體元件312的下電極BE共同耦接至記憶單元310-1的輸出端out-1，而第一電阻式非揮發性記憶體元件311的上電極TE與第二電阻式非揮發性記憶體元件312的上電極TE分別耦接至記憶單元310-1的第一偏壓端A-1與第二偏壓端B-1。電晶體313的第一端(例如汲極)耦接至第一電阻式非揮發性記憶體元件311的下電極BE與第二電阻式非揮發性記憶體元件312的下電極BE。
在寫入期間進行寫入操作，以便提供第一寫入電壓至第一偏壓端A-1，浮接(floating)第二偏壓端B-1，提供控制電壓至電晶體313的控制端(例如閘極)，以及提供第二寫入電壓至電晶體313的第二端(例如源極)，以將第一電阻式非揮發性記憶體元件311設置為高阻態(或低阻態)。其中，第一寫入電壓Vw1與第二寫入電壓S之電壓差大於該第一電阻式非揮發性記憶體元 件311的強制電壓(clamp voltage)。以及/或是，在寫入期間進行寫入操作，以便浮接第一偏壓端A-1，提供第一寫入電壓至第二偏壓端B-1，提供控制電壓準位至電晶體313的控制端，以及提供第二寫入電壓準位至電晶體313的第二端，以將第二電阻式非揮發性記憶體元件312設置為高阻態(或低阻態)。其中，第一寫入電壓與第二寫入電壓之電壓差大於第二電阻式非揮發性記憶體元件312的強制電壓。
例如，表2是依照本揭露另一實施例說明圖5所示記憶單元310-1的操作電壓表。表2中RNVM欄位表示電阻式非揮發性記憶體元件311或312，W表示電晶體313的控制端的電壓，而S表示電晶體313的第二端的電壓。表2中「F」表示浮接，「RH」表示高阻態，而「RL」表示低阻態。
對於第一電阻式非揮發性記憶體元件311而言，在寫入期間，第一偏壓端A-1耦接至電壓0V，第二偏壓端B-1浮接，電 晶體313的控制端耦接至電壓5V，電晶體313的第二端耦接至電壓1.5V，以將第一電阻式非揮發性記憶體元件311重置為高阻態RH。或者，在寫入期間，第一偏壓端A-1耦接至電壓2V，第二偏壓端B-1浮接，電晶體313的控制端耦接至電壓1.2V，電晶體313的第二端耦接至電壓0V，以將第一電阻式非揮發性記憶體元件311重置為低阻態RL。依照本實施例的定義，不論記憶單元310-1所儲存的邏輯值為何，第一電阻式非揮發性記憶體元件311的阻態均被設置為高阻態RH。無論如何，在其他實施例中，記憶單元310-1所儲存的邏輯值與第一電阻式非揮發性記憶體元件311的阻態二者之關係，可以視實際設計需求來決定。
對於第二電阻式非揮發性記憶體元件312而言，在寫入期間，第一偏壓端A-1浮接，第二偏壓端B-1耦接至電壓0V，電晶體313的控制端耦接至電壓5V，電晶體313的第二端耦接至電壓1.5V，以將第二電阻式非揮發性記憶體元件312重置為高阻態RH。或者，在寫入期間，第一偏壓端A-1浮接，第二偏壓端B-1耦接至電壓2V，電晶體313的控制端耦接至電壓1.2V，電晶體313的第二端耦接至電壓0V，以將第二電阻式非揮發性記憶體元件312設定為低阻態RL。依照本實施例的定義，當記憶單元310-1所儲存的邏輯值為1時，第二電阻式非揮發性記憶體元件312的阻態為低阻態RL；當記憶單元310-1所儲存的邏輯值為0時，第二電阻式非揮發性記憶體元件312的阻態為高阻態RH。無論如何，在其他實施例中，記憶單元310-1所儲存的邏輯值與第 二電阻式非揮發性記憶體元件312的阻態二者之關係，可以視實際設計需求來決定。
在讀取期間進行讀取操作，以便分別提供第一讀取電壓Vr1與第二讀取電壓Vr2至第一偏壓端A-1與第二偏壓端B-1。其中，|Vr1-Vr2|不大於第一電阻式非揮發性記憶體元件311的強制電壓(clamp voltage)與第二電阻式非揮發性記憶體元件312的強制電壓的總和，以確保在讀取期間電阻式非揮發性記憶體元件311與312的阻態不會發生誤變。例如，如表2所示，在該讀取期間，第一偏壓端A-1耦接至電壓0V，第二偏壓端B-1耦接至電壓0.6V，電晶體313的控制端耦接至電壓0V，而電晶體313的第二端耦接至電壓0V。當記憶單元310-1所儲存的邏輯值為0時，也就是第一電阻式非揮發性記憶體元件311與第二電阻式非揮發性記憶體元件312的阻態均為高阻態RH，則記憶單元310-1的輸出端out-1的電壓為近似(0.6-0)/2=0.3V。當記憶單元310-1所儲存的邏輯值為1時，也就是第一電阻式非揮發性記憶體元件311為高阻態RH(例如1MΩ)，而第二電阻式非揮發性記憶體元件312為低阻態RL(例如5KΩ)，則記憶單元310-1的輸出端out-1的電壓為近似0.6V。因此，選擇電路320可以依照輸出端out-1的電壓而判斷記憶單元310-1的輸出為邏輯值「1」或邏輯值「0」。
圖5所示記憶單元310-1的操作方式不應受限於表2所示範例。例如，圖6是依據本揭露又一實施例說明圖5所示記憶單元310-1進行寫入操作的操作電壓波形時序示意圖。請參照圖5 與圖6，當要將邏輯值1寫入記憶單元310-1時，在寫入期間，第一偏壓端A-1的電壓準位是第一寫入電壓(例如0V)，而第二偏壓端B-1的電壓準位是第二寫入電壓(例如1.8V)。在該寫入期間的第一子期間T1，電晶體313的控制端的電壓W是第一控制電壓(例如5V)，電晶體313的第二端的電壓S準位是第三寫入電壓(例如1.4V)。由於電晶體313為導通狀態，使得元件311與312的下電極BE的電壓為1.4V。因此，在第一子期間T1中，由於0V與1.4V之電壓差大於第一電阻式非揮發性記憶體元件311的強制電壓(clamp voltage)，使得第一電阻式非揮發性記憶體元件311的阻態會被重置為高阻態RH。在該寫入期間的第二子期間T2，電晶體313的控制端的電壓W準位是第二控制電壓(例如2V)，電晶體313的第二端的電壓S準位是第四寫入電壓(例如0V)。由於電晶體313為導通狀態，使得元件311與312的下電極BE的電壓為0V。因此，在第二子期間T2中，由於1.8V與0V之電壓差大於第二電阻式非揮發性記憶體元件312的強制電壓，使得第二電阻式非揮發性記憶體元件312的阻態會被設置為低阻態RL。
又例如，圖7是依據本揭露更一實施例說明圖5所示記憶單元310-1進行寫入操作的操作電壓波形時序示意圖。請參照圖5與圖7，當要將邏輯值0寫入記憶單元310-1時，在寫入期間，第一偏壓端A-1與第二偏壓端B-1的電壓準位是第一寫入電壓(例如0V)，電晶體313的控制端的電壓W是控制電壓準位(例 如5V)，電晶體313的第二端的電壓S準位是第二寫入電壓(例如1.4V)。由於電晶體313為導通狀態，使得元件311與312的下電極BE的電壓為1.4V。因此，在該寫入期間，由於下電極BE電壓(1.4V)與上電極TE電壓(0V)之電壓差大於元件311與312的強制電壓(clamp voltage)，使得第一電阻式非揮發性記憶體元件311與第二電阻式非揮發性記憶體元件312均被重置為高阻態RH。
可組態邏輯區塊300的實現方式不應受限於圖3所示。例如，圖8是依據本揭露另一實施例說明可組態邏輯區塊800的電路示意圖。圖8所示可組態邏輯區塊800的實施方式可以參照圖3所述可組態邏輯區塊300的相關說明。例如，圖8所示記憶單元810-1、810-2、810-3與810-4的實施方式可以參照圖3與/或圖5所述記憶單元310-1的相關說明而類推之。與圖3所示實施例不同之處，在於圖8所示實施例還包括讀寫控制電路830。請參照圖8，於本實施例中，記憶單元810-1~810-4的第一偏壓端A-1、A-2、A-3與A-4共同耦接至同一節點以接收電壓A，記憶單元810-1~810-4的第二偏壓端B-1、B-2、B-3與B-4以一對一方式分別耦接至讀寫控制電路830的多個輸出端。依照前述諸實施例所教示的操作方法(例如，圖6、圖7與/或表2所示)，配合電壓A、電壓S、電壓W-1、電壓W-2、電壓W-3與電壓W-4，讀寫控制電路830在寫入期間可以提供不同的對應電壓至第二偏壓端B-1~B-4，以將目標邏輯值儲存至記憶單元810-1~810-4中。
例如，基於讀寫控制電路830在寫入期間的寫入操作，記憶單元810-1的第一電阻式非揮發性記憶體元件與第二電阻式非揮發性記憶體元件可以被重置為高阻態RH，記憶單元810-2的第一電阻式非揮發性記憶體元件與第二電阻式非揮發性記憶體元件可以被重置為高阻態RH，記憶單元810-3的第一電阻式非揮發性記憶體元件與第二電阻式非揮發性記憶體元件可以被重置為高阻態RH，而記憶單元810-4的第一電阻式非揮發性記憶體元件與第二電阻式非揮發性記憶體元件分別被重置為高阻態RH與低阻態RL。因此，邏輯值0被儲存至記憶單元810-1中，邏輯值0被儲存至記憶單元810-2中，邏輯值0被儲存至記憶單元810-3中，邏輯值1被儲存至記憶單元810-4中。
在寫入期間結束後的讀取期間中進行讀取操作，使得電壓A提供第一讀取電壓Vr1(例如0V)至第一偏壓端A-1~A-4，而讀寫控制電路830提供第二讀取電壓Vr2(例如0.6V)至第二偏壓端B-1~B-4。因此，記憶單元810-1~810-4的輸出端out-1、out-2、out-3與out-4的電壓分別接近0.3V、0.3V、0.3V與0.6V。也就是說，記憶單元810-1~810-4分別輸出邏輯值0、0、0與1。
圖8所示選擇電路320的實施方式可以參照圖3與/或圖4所述選擇電路320的相關說明而類推之。請參照圖8，於本實施例中，輸入邏輯值IN包含邏輯值X與邏輯值Y。當邏輯值X與Y分別為0與0時，選擇電路320選擇記憶單元810-1的輸出，並依照記憶單元810-1的輸出而決定可組態邏輯區塊800的輸出邏 輯值OUT。當邏輯值X與Y分別為0與1時，選擇電路320選擇並依照記憶單元810-2的輸出而決定輸出邏輯值OUT。當邏輯值X與Y分別為1與0時，選擇電路320選擇並依照記憶單元810-3的輸出而決定輸出邏輯值OUT。當邏輯值X與Y分別為1與1時，選擇電路320選擇並依照記憶單元810-4的輸出而決定輸出邏輯值OUT。
例如，假設記憶單元810-1~810-4分別輸出邏輯值0、0、0與1。當X與Y分別為0與0時，選擇電路320選擇依照記憶單元810-1的輸出而決定輸出邏輯值OUT為0。當X與Y分別為0與1時，選擇電路320選擇並依照記憶單元810-2的輸出而決定輸出邏輯值OUT為0。當邏輯值X與Y分別為1與0時，選擇電路320選擇並依照記憶單元810-3的輸出而決定輸出邏輯值OUT為0。當邏輯值X與Y分別為1與1時，選擇電路320選擇並依照記憶單元810-4的輸出而決定輸出邏輯值OUT為1。此時，可組態邏輯區塊800具有及閘(AND gate)的功能。
以此類推，假設讀寫控制電路830在寫入期間分別將邏輯值1、0、0與0儲存至記憶單元810-1~810-4中，則可組態邏輯區塊800具有反或閘(NOR gate)的功能。假設讀寫控制電路830在寫入期間分別將邏輯值0、1、1與0儲存至記憶單元810-1~810-4中，則可組態邏輯區塊800具有互斥或閘(XOR gate)的功能。因此，基於記憶單元810-1~810-4所儲存的內容，可組態邏輯區塊800可以實現任何邏輯閘的功能。
所述讀寫控制電路830可以任何方式實現。例如，在一些實施例中，讀寫控制電路830包含一解碼器。該解碼器的多個輸出端以一對一方式分別耦接至讀寫控制電路830的多個輸出端。該解碼器可以將系統所提供的控制碼進行解碼，然後對應輸出不同的電壓至記憶單元810-1~810-4的第二偏壓端B-1~B-4，以便控制記憶單元810-1~810-4進行寫入/讀取操作。
又例如，圖9是依據本揭露另一實施例說明圖8所示讀寫控制電路830的電路示意圖。圖3所示實施例可以參照圖9的相關說明而類推之。請參照圖9，讀寫控制電路830包括正反器(flip-flop)911、正反器912、正反器913、正反器914、準位移位器(level shifter)921、準位移位器922、準位移位器923、準位移位器924、多工器931、多工器932、多工器933以及多工器934。正反器911~914彼此相互串接，如圖9所示。正反器911~914的觸發端共同耦接至時脈(clock)信號CK。依照時脈信號CK的時序，正反器911閂鎖系統所提供的控制碼D，並輸出閂鎖結果至正反器912的資料輸入端。其餘正反器912~934亦依照時脈信號CK的時序而閂鎖前一級正反器的輸出端的資料，並輸出閂鎖結果。
準位移位器921~924的輸入端以一對一方式分別耦接至正反器911~914的輸出端。準位移位器921~924可以調整正反器911~914的輸出電壓，而將調整結果提供至多工器931~934的第一輸入端。
多工器931~934的第一輸入端以一對一方式分別耦接至準位移位器921~924的輸出端。讀取電壓Vr2被提供至多工器931~934的第二輸入端。多工器931~934的輸出端以一對一方式分別耦接至讀寫控制電路830的不同輸出端，進而分別耦接至記憶單元810-1~810-4的第二偏壓端B-1~B-4。多工器931~934受控於讀取致能信號RE。例如，當讀取致能信號RE為邏輯1時，表示可組態邏輯區塊800要進行讀取操作，則多工器931~934選擇將讀取電壓Vr2提供至記憶單元810-1~810-4的第二偏壓端B-1~B-4。當讀取致能信號RE為邏輯0時，表示可組態邏輯區塊800要進行寫入操作，則多工器931~934選擇將準位移位器921~924的輸出電壓(代表不同邏輯值的寫入電壓)分別提供至記憶單元810-1~810-4的第二偏壓端B-1~B-4。
圖10是依據本揭露又一實施例說明可組態邏輯區塊1000的電路示意圖。圖10所示可組態邏輯區塊1000的實施方式可以參照圖3所述可組態邏輯區塊300以及/或是圖8所述可組態邏輯區塊800的相關說明而類推之。例如，圖10所示記憶單元1011、1012、1013、1014、1015、1016、1017、1018、1021、1022、1023、1024、1025、1026、1027與1028的實施方式/操作方式可以參照圖3與/或圖5所述記憶單元310-1的相關說明，而圖10所示讀寫控制電路1060的實施方式/操作方式可以參照圖8所述讀寫控制電路830的相關說明。
基於讀寫控制電路1060在寫入期間的寫入操作，記憶單 元1011~1018與記憶單元1021~1028內部的第一電阻式非揮發性記憶體元件與第二電阻式非揮發性記憶體元件可以進行重置/設定操作。在完成寫入操作後，基於讀寫控制電路1060在讀取期間的讀取操作，記憶單元1011~1018與記憶單元1021~1028可以將內部所儲存的邏輯值分別輸出至感測放大器1041~1048與感測放大器1051~1058的第一輸入端。
與圖8所示實施例不同之處，在於圖10所示選擇電路320包括第一多工器1031、第二多工器1032、感測放大器1041、感測放大器1042、感測放大器1043、感測放大器1044、感測放大器1045、感測放大器1046、感測放大器1047、感測放大器1048、感測放大器1051、感測放大器1052、感測放大器1053、感測放大器1054、感測放大器1055、感測放大器1056、感測放大器1057與感測放大器1058。請參照圖8，於本實施例中，感測放大器1041~1048與感測放大器1051~1058的第一輸入端以一對一方式分別耦接至記憶單元1011~1018與記憶單元1021~1028的輸出端，而感測放大器1041~1048與感測放大器1051~1058的第二輸入端耦接至參考電壓Vref。感測放大器1041~1048與感測放大器1051~1058可以依據參考電壓Vref而判斷記憶單元1011~1018與記憶單元1021~1028的輸出端的邏輯值，並將記憶單元1011~1018的邏輯值提供給第一多工器1031，以及將記憶單元1021~1028的邏輯值提供給第二多工器1032。
第一多工器1031的多個輸入端以一對一方式分別耦接至 感測放大器1041~1048的輸出端。第二多工器1032的多個輸入端以一對一方式分別耦接至感測放大器1051~1058的輸出端。於本實施例中，輸入邏輯值IN包含邏輯值X、邏輯值Y與邏輯值C，而輸出邏輯值OUT包含第一輸出邏輯值Co與第二輸出邏輯值So。第一多工器1031與第二多工器1032的控制端接收輸入邏輯值IN的邏輯值X、Y與C。依據邏輯值X、Y與C的控制，第一多工器1031從感測放大器1041~1048的輸出中選擇其中一個作為第一輸出邏輯值Co，而第二多工器1032從感測放大器1051~1058的輸出中選擇其中一個作為第二輸出邏輯值So。
例如，當邏輯值X、Y與C分別為邏輯值0、0與0時，第一多工器1031選擇感測放大器1041的輸出作為第一輸出邏輯值Co，而第二多工器1032選擇感測放大器1051的輸出作為第二輸出邏輯值So。又例如，當邏輯值X、Y與C分別為邏輯值0、0與1時，第一多工器1031選擇感測放大器1042的輸出作為第一輸出邏輯值Co，而第二多工器1032選擇感測放大器1052的輸出作為第二輸出邏輯值So。其餘以此類推。
假設讀寫控制電路1060在寫入期間分別將邏輯值0、0、0、1、0、1、1與1儲存至記憶單元1011~1018中，而且分別將邏輯值0、1、1、0、1、0、0與1儲存至記憶單元1021~1028中，則可組態邏輯區塊1000具有全加法器(full adder)的功能。假設讀寫控制電路1060在寫入期間分別將邏輯值0、1、1、1、0、0、0與1儲存至記憶單元1011~1018中，而且分別將邏輯值 0、1、1、0、1、0、0與1儲存至記憶單元1021~1028中，則可組態邏輯區塊1000具有全減法器(full subtractor)的功能。
在此說明可組態邏輯區塊的操作方法。圖11是依照本揭露實施例說明可組態邏輯區塊的操作方法。步驟S1105提供多個記憶單元於可組態邏輯區塊中。此記憶單元的實現方式/操作方式可以參照圖3所述記憶單元310-1及/或圖5所述記憶單元310-1的相關說明。步驟S1110在讀取期間分別提供第一讀取電壓與第二讀取電壓至這些記憶單元的第一偏壓端與該第二偏壓端。步驟S1115在讀取期間依據該可組態邏輯區塊的輸入邏輯值IN而選擇這些記憶單元其中一者。步驟S1120在讀取期間依據這些記憶單元中被選擇記憶單元的輸出端的邏輯值，而決定可組態邏輯區塊的輸出邏輯值OUT。該可組態邏輯區塊於寫入期間所進行的寫入操作，可以參照前述多個不同實施例的相關說明，故在此不再贅述。
綜上所述，本揭露諸實施例利用兩個下電極相連接之電阻式非揮發性記憶體元件共同儲存邏輯值。電阻式非揮發性記憶體元件之設定電壓很小時亦可正常操作，因此可減少可組態邏輯區塊的功耗。再者，由於可組態邏輯區塊採用了電阻式非揮發性記憶體元件，因此可以非揮發地保存資訊。再者，上述諸實施例可以將電阻式非揮發性記憶體元件佈局在晶片上方而不會造成額外的面積損耗，故可節省晶片面積。
雖然本揭露已以實施例揭露如上，然其並非用以限定本 揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。
300‧‧‧可組態邏輯區塊
310-1、310-2、310-n‧‧‧記憶單元
311、312‧‧‧電阻式非揮發性記憶體元件
320‧‧‧選擇電路
A-1、A-2、A-n‧‧‧第一偏壓端
B-1、B-2、B-n‧‧‧第二偏壓端
BE‧‧‧下電極
IN‧‧‧輸入邏輯值
OUT‧‧‧輸出邏輯值
out-1、out-2、out-n‧‧‧輸出端
TE‧‧‧上電極

Claims (21)

  1. 一種可組態邏輯區塊，包括：多個記憶單元，其中該些記憶單元的其中一記憶單元包含一第一偏壓端、一第二偏壓端、一輸出端、一第一電阻式非揮發性記憶體元件以及一第二電阻式非揮發性記憶體元件，其中當該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的上電極耦接至該記憶單元的該輸出端時，該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的下電極分別耦接至該記憶單元的該第一偏壓端與該第二偏壓端；以及當該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的下電極耦接至該記憶單元的該輸出端時，該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的上電極分別耦接至該記憶單元的該第一偏壓端與該第二偏壓端；以及一選擇電路，依據該可組態邏輯區塊的一輸入邏輯值而選擇該些記憶單元其中一者，以及依據該些記憶單元中被選擇記憶單元的輸出端的邏輯值而決定該可組態邏輯區塊的一輸出邏輯值。
  2. 如申請專利範圍第1項所述的可組態邏輯區塊，其中在一讀取期間，該第一偏壓端與該第二偏壓端的電壓準位分別是一第一讀取電壓與一第二讀取電壓，其中該第一讀取電壓與該第二讀取電壓之電壓差不大於該第一電阻式非揮發性記憶體元件的強制電壓與該第二電阻式非揮發性記憶體元件的強制電壓的總和。
  3. 如申請專利範圍第1項所述的可組態邏輯區塊，其中在一 寫入期間，該第一偏壓端與該第二偏壓端的電壓準位分別為一第一寫入電壓與一第二寫入電壓，以將該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件分別設置為一高阻態與一低阻態，其中該第一寫入電壓與該第二寫入電壓之電壓差大於該第一電阻式非揮發性記憶體元件的強制電壓與該第二電阻式非揮發性記憶體元件的強制電壓的總和。
  4. 如申請專利範圍第1項所述的可組態邏輯區塊，其中該記憶單元更包括：一電晶體，該電晶體的第一端耦接至該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的下電極；其中該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的下電極耦接至該記憶單元的該輸出端。
  5. 如申請專利範圍第4項所述的可組態邏輯區塊，其中在一寫入期間，該第一偏壓端的電壓準位為一第一寫入電壓，該第二偏壓端浮接，該電晶體的控制端的電壓準位為一控制電壓，該電晶體的第二端的電壓準位為一第二寫入電壓，以將該第一電阻式非揮發性記憶體元件設置為一高阻態或一低阻態；其中該第一寫入電壓與該第二寫入電壓之電壓差大於該第一電阻式非揮發性記憶體元件的強制電壓。
  6. 如申請專利範圍第4項所述的可組態邏輯區塊，其中在一寫入期間，該第一偏壓端浮接，該第二偏壓端的電壓準位為一第一寫入電壓，該電晶體的控制端的電壓準位為一控制電壓，該電 晶體的第二端的電壓準位為一第二寫入電壓，以將該第二電阻式非揮發性記憶體元件設置為一高阻態或一低阻態；其中該第一寫入電壓與該第二寫入電壓之電壓差大於該第二電阻式非揮發性記憶體元件的強制電壓。
  7. 如申請專利範圍第4項所述的可組態邏輯區塊，其中在一寫入期間，該第一偏壓端的電壓準位為一第一寫入電壓，該第二偏壓端的電壓準位為一第二寫入電壓；在該寫入期間的一第一子期間，該電晶體的控制端的電壓準位為一第一控制電壓，該電晶體的第二端的電壓準位為一第三寫入電壓，以將該第一電阻式非揮發性記憶體元件設置為一高阻態，其中該第一寫入電壓與該第三寫入電壓之電壓差大於該第一電阻式非揮發性記憶體元件的強制電壓；以及在該寫入期間的一第二子期間，該電晶體的控制端的電壓準位為一第二控制電壓，該電晶體的第二端的電壓準位為一第四寫入電壓，以將該第二電阻式非揮發性記憶體元件設置為一低阻態，其中該第二寫入電壓與該第四寫入電壓之電壓差大於該第二電阻式非揮發性記憶體元件的強制電壓。
  8. 如申請專利範圍第4項所述的可組態邏輯區塊，其中在一寫入期間，該第一偏壓端與該第二偏壓端的電壓準位為一第一寫入電壓，該電晶體的控制端的電壓準位為一控制電壓，該電晶體的第二端的電壓準位為一第二寫入電壓，以將該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件設置為一高阻態；其中該第一寫入電壓與該第二寫入電壓之一電壓差大於該 第一電阻式非揮發性記憶體元件的強制電壓，以及該電壓差大於該第二電阻式非揮發性記憶體元件的強制電壓。
  9. 如申請專利範圍第1項所述的可組態邏輯區塊，其中該選擇電路包括：多個感測放大器，該些感測放大器的輸入端以一對一方式分別耦接至該些記憶單元的輸出端；以及一多工器，其多個輸入端以一對一方式分別耦接至該些感測放大器的輸出端，該多工器的控制端接收該輸入邏輯值，該多工器的輸出端耦接至該可組態邏輯區塊的輸出端以提供該輸出邏輯值。
  10. 如申請專利範圍第1項所述的可組態邏輯區塊，其中該輸出邏輯值包含一第一輸出邏輯值與一第二輸出邏輯值，而該選擇電路包括：多個感測放大器，該些感測放大器的輸入端以一對一方式分別耦接至該些記憶單元的輸出端；一第一多工器，其多個輸入端以一對一方式分別耦接至該些感測放大器其中一部分感測放大器的輸出端，該第一多工器的控制端接收該輸入邏輯值，該第一多工器的輸出端提供該第一輸出邏輯值；以及一第二多工器，其多個輸入端以一對一方式分別耦接至該些感測放大器其中另一部分感測放大器的輸出端，該第二多工器的控制端接收該輸入邏輯值，該第二多工器的輸出端提供該第二輸 出邏輯值。
  11. 如申請專利範圍第1項所述的可組態邏輯區塊，其中該些記憶單元的第一偏壓端共同耦接至同一節點。
  12. 如申請專利範圍第11項所述的可組態邏輯區塊，更包括：一讀寫控制電路，其中該些記憶單元的第二偏壓端以一對一方式分別耦接至該讀寫控制電路的多個輸出端。
  13. 如申請專利範圍第12項所述的可組態邏輯區塊，其中該讀寫控制電路包括：一解碼器，其多個輸出端以一對一方式分別耦接至該讀寫控制電路的該些輸出端。
  14. 如申請專利範圍第12項所述的可組態邏輯區塊，其中該讀寫控制電路包括：多個正反器，該些正反器彼此相互串接；多個準位移位器，該些準位移位器的輸入端以一對一方式分別耦接至該些正反器的輸出端；以及多個多工器，該些多工器的第一輸入端以一對一方式分別耦接至該些準位移位器的輸出端，該些多工器的第二輸入端的電壓準位是一讀取電壓，該些多工器的輸出端以一對一方式分別耦接至該讀寫控制電路的該些輸出端。
  15. 一種可組態邏輯區塊的操作方法，包括：提供多個記憶單元，其中該些記憶單元的其中一記憶單元包 含一第一偏壓端、一第二偏壓端、一輸出端、一第一電阻式非揮發性記憶體元件以及一第二電阻式非揮發性記憶體元件，其中當該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的上電極耦接至該記憶單元的該輸出端時，該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的下電極分別耦接至該記憶單元的該第一偏壓端與該第二偏壓端；以及當該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的下電極耦接至該記憶單元的該輸出端時，該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的上電極分別耦接至該記憶單元的該第一偏壓端與該第二偏壓端；在一讀取期間，分別提供一第一讀取電壓與一第二讀取電壓至該第一偏壓端與該第二偏壓端，其中該第一讀取電壓與該第二讀取電壓之電壓差不大於該第一電阻式非揮發性記憶體元件的強制電壓與該第二電阻式非揮發性記憶體元件的強制電壓的總和；在該讀取期間，依據該可組態邏輯區塊的一輸入邏輯值而選擇該些記憶單元其中一者；以及在該讀取期間，依據該些記憶單元中被選擇記憶單元的輸出端的邏輯值而決定該可組態邏輯區塊的一輸出邏輯值。
  16. 如申請專利範圍第15項所述可組態邏輯區塊的操作方法，更包括：在一寫入期間，分別提供一第一寫入電壓與一第二寫入電壓至該第一偏壓端與該第二偏壓端，以將該第一電阻式非揮發性記 憶體元件與該第二電阻式非揮發性記憶體元件分別設置為一高阻態與一低阻態，其中該第一寫入電壓與該第二寫入電壓之電壓差大於該第一電阻式非揮發性記憶體元件的強制電壓與該第二電阻式非揮發性記憶體元件的強制電壓的總和。
  17. 如申請專利範圍第15項所述可組態邏輯區塊的操作方法，其中該記憶單元更包括一電晶體，該電晶體的第一端耦接至該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的下電極；以及該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件的下電極耦接至該記憶單元的該輸出端。
  18. 如申請專利範圍第17項所述可組態邏輯區塊的操作方法，更包括：在一寫入期間，提供一第一寫入電壓至該第一偏壓端；在該寫入期間，浮接該第二偏壓端；在該寫入期間，提供一控制電壓至該電晶體的控制端；以及在該寫入期間，提供一第二寫入電壓至該電晶體的第二端，以將該第一電阻式非揮發性記憶體元件設置為一高阻態或一低阻態；其中該第一寫入電壓與該第二寫入電壓之電壓差大於該第一電阻式非揮發性記憶體元件的強制電壓。
  19. 如申請專利範圍第17項所述可組態邏輯區塊的操作方法，更包括： 在一寫入期間，浮接該第一偏壓端；在該寫入期間，提供一第一寫入電壓至該第二偏壓端；在該寫入期間，提供一控制電壓至該電晶體的控制端；以及在該寫入期間，提供一第二寫入電壓至該電晶體的第二端，以將該第二電阻式非揮發性記憶體元件設置為一高阻態或一低阻態；其中該第一寫入電壓與該第二寫入電壓之電壓差大於該第二電阻式非揮發性記憶體元件的強制電壓。
  20. 如申請專利範圍第17項所述可組態邏輯區塊的操作方法，更包括：在一寫入期間，提供一第一寫入電壓至該第一偏壓端；在該寫入期間，提供一第二寫入電壓至該第二偏壓端；在該寫入期間的一第一子期間，提供一第一控制電壓至該電晶體的控制端；在該寫入期間的該第一子期間，提供一第三寫入電壓至該電晶體的第二端，以將該第一電阻式非揮發性記憶體元件設置為一高阻態，其中該第一寫入電壓與該第三寫入電壓之電壓差大於該第一電阻式非揮發性記憶體元件的強制電壓；在該寫入期間的一第二子期間，提供一第二控制電壓至該電晶體的控制端；以及在該寫入期間的該第二子期間，提供一第四寫入電壓至該電晶體的第二端，以將該第二電阻式非揮發性記憶體元件設置為一 低阻態，其中該第二寫入電壓與該第四寫入電壓之電壓差大於該第二電阻式非揮發性記憶體元件的強制電壓。
  21. 如申請專利範圍第17項所述可組態邏輯區塊的操作方法，更包括：在一寫入期間，提供一第一寫入電壓至該第一偏壓端與該第二偏壓端；在該寫入期間，提供一控制電壓至該電晶體的控制端；以及在該寫入期間，提供一第二寫入電壓至該電晶體的第二端，以將該第一電阻式非揮發性記憶體元件與該第二電阻式非揮發性記憶體元件設置為一高阻態；其中該第一寫入電壓與該第二寫入電壓之一電壓差大於該第一電阻式非揮發性記憶體元件的強制電壓，以及該電壓差大於該第二電阻式非揮發性記憶體元件的強制電壓。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10162997B2 (en) 2015-12-27 2018-12-25 Asustek Computer Inc. Electronic device, computer readable storage medium and face image display method
JP6419140B2 (ja) * 2016-12-08 2018-11-07 ウィンボンド エレクトロニクス コーポレーション 半導体装置およびその調整方法
KR102245385B1 (ko) * 2017-03-28 2021-04-27 에스케이하이닉스 주식회사 자기 소자를 포함하는 lut, 이를 포함하는 fpga 및 기술 매핑 방법
US12046286B1 (en) * 2022-01-24 2024-07-23 Macronix International Co., Ltd. Programmable logic computation in memory

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070230244A1 (en) * 2005-09-21 2007-10-04 Actel Corporation Non-volatile programmable memory cell for programmable logic array
US7336525B2 (en) * 2004-10-18 2008-02-26 Kabushiki Kaisha Toshiba Nonvolatile memory for logic circuits
US7368789B1 (en) * 2005-06-13 2008-05-06 Actel Corporation Non-volatile programmable memory cell and array for programmable logic array
TW201113885A (en) * 2009-08-31 2011-04-16 Samsung Electronics Co Ltd Nonvolatile memory device, driving method thereof, and memory system having the same
US7956404B2 (en) * 2005-06-15 2011-06-07 Actel Corporation Non-volatile two-transistor programmable logic cell and array layout
US8072238B1 (en) * 2006-05-08 2011-12-06 Altera Corporation Programmable logic device architecture with the ability to combine adjacent logic elements for the purpose of performing high order logic functions
US20130215670A1 (en) * 2012-02-17 2013-08-22 Masato Oda Memory circuit and field programmable gate array

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4858185A (en) 1988-01-28 1989-08-15 National Semiconductor Corporation Zero power, electrically alterable, nonvolatile latch
US5818316A (en) 1997-07-15 1998-10-06 Motorola, Inc. Nonvolatile programmable switch
JP2004527910A (ja) 2001-03-23 2004-09-09 インテグレイテッド・マグネトエレクトロニクス・コーポレーション トランスピンナ型スイッチおよび応用例
JP4631090B2 (ja) 2004-02-19 2011-02-16 株式会社 東北テクノアーチ 磁気抵抗効果素子を用いたロジックインメモリ回路
US7035141B1 (en) 2004-11-17 2006-04-25 Spansion Llc Diode array architecture for addressing nanoscale resistive memory arrays
US8102018B2 (en) 2005-05-09 2012-01-24 Nantero Inc. Nonvolatile resistive memories having scalable two-terminal nanotube switches
KR100855585B1 (ko) 2007-01-23 2008-09-01 삼성전자주식회사 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법
US7728622B2 (en) 2007-03-29 2010-06-01 Qualcomm Incorporated Software programmable logic using spin transfer torque magnetoresistive random access memory
US8541843B2 (en) * 2008-08-14 2013-09-24 Nantero Inc. Nonvolatile nanotube programmable logic devices and a nonvolatile nanotube field programmable gate array using same
US20120044742A1 (en) 2010-08-20 2012-02-23 Micron Technology, Inc. Variable resistance memory array architecture
WO2012039415A1 (ja) * 2010-09-21 2012-03-29 日本電気株式会社 半導体装置およびその制御方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7336525B2 (en) * 2004-10-18 2008-02-26 Kabushiki Kaisha Toshiba Nonvolatile memory for logic circuits
US7368789B1 (en) * 2005-06-13 2008-05-06 Actel Corporation Non-volatile programmable memory cell and array for programmable logic array
US20110018070A1 (en) * 2005-06-13 2011-01-27 Actel Corporation Non-volatile programmable memory cell and array for programmable logic array
US7956404B2 (en) * 2005-06-15 2011-06-07 Actel Corporation Non-volatile two-transistor programmable logic cell and array layout
US20070230244A1 (en) * 2005-09-21 2007-10-04 Actel Corporation Non-volatile programmable memory cell for programmable logic array
US8072238B1 (en) * 2006-05-08 2011-12-06 Altera Corporation Programmable logic device architecture with the ability to combine adjacent logic elements for the purpose of performing high order logic functions
TW201113885A (en) * 2009-08-31 2011-04-16 Samsung Electronics Co Ltd Nonvolatile memory device, driving method thereof, and memory system having the same
US20130215670A1 (en) * 2012-02-17 2013-08-22 Masato Oda Memory circuit and field programmable gate array

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