TWI632552B - 電阻式隨機存取記憶體電路以及電阻式隨機存取記憶體列的形成方法 - Google Patents

電阻式隨機存取記憶體電路以及電阻式隨機存取記憶體列的形成方法 Download PDF

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Abstract

本揭露係關於一種包括經組態以改良RRAM胞之形成時間之一電流限制元件的RRAM電路及一種相關聯方法。在一些實施例中，該RRAM電路具有含複數個RRAM裝置之一RRAM陣列。一位元線解碼器經組態以將一形成訊號同時施加至耦合至該RRAM陣列之一列中的該複數個RRAM裝置之兩者或更多者之複數個位元線。一電流限制元件經組態以在形成該等RRAM內之導電細絲之一形成操作期間將該複數個位元線上之一電流同時限制為低於一形成值。藉由在該形成操作期間限制該等位元線上之該電流，可將一形成訊號同時施加至多個RRAM裝置，同時維持一相對較低總功率消耗，藉此容許快速執行該形成操作。

Description

電阻式隨機存取記憶體電路以及電阻式隨機存取記憶體列的形成方法
本發明實施例係有關記憶體裝置及其操作方法。
許多現代電子裝置含有經組態以儲存資料之電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。揮發性記憶體在其供電時儲存資料，而非揮發性積體能夠在斷電時儲存資料。電阻式隨機存取記憶體(RRAM)係下一代非揮發性記憶體技術之一有前景的候選者。RRAM具有一簡單結構、消耗一小的胞面積、具有一低切換電壓及快速切換時間，且與CMOS製程相容。
根據本發明的一實施例，一種電阻式隨機存取記憶體(RRAM)電路，其包括：複數個RRAM胞，其等分別包括一RRAM裝置；一位元線解碼器，其經組態以將一形成訊號同時施加至耦合至該複數個RRAM胞之兩者或更多者之複數個位元線；及一電流限制元件，其經組態以在形成該RRAM裝置內之一初始導電細絲之一形成操作期間將該複數個位元線上之一電流同時限制為低於一形成值。
根據本發明的一實施例，一種電阻式隨機存取記憶體(RRAM)電路， 其包括：複數個RRAM胞，其等分別包括耦合至一位元線之一第一電極及藉由一存取電晶體耦合至一源極線之一第二電極；一位元線解碼器，其經組態以在一形成操作期間將一形成訊號同時施加至耦合至該複數個RRAM胞之兩者或更多者之複數個位元線；及一電流限制元件，其經組態以在該形成操作期間將該複數個位元線上之電流限制為比一寫入操作期間小之一電流值。
根據本發明的一實施例，一種對一RRAM電路執行一形成操作之方法，其包括：啟動可操作地耦合至一RRAM陣列內之一RRAM胞列之一字線；將一形成訊號同時施加至耦合至該RRAM胞列內之複數個RRAM胞的複數個位元線以執行形成該複數個RRAM胞內之初始導電細絲之一形成操作；及在該形成操作期間將該複數個位元線上之一電流同時限制為低於一形成值。
100‧‧‧電阻式隨機存取記憶體(RRAM)電路
102‧‧‧電阻式隨機存取記憶體(RRAM)陣列
1041,1至104m,n‧‧‧電阻式隨機存取記憶體(RRAM)胞
106‧‧‧位元線解碼器
108‧‧‧字線解碼器
110‧‧‧感測電路
112‧‧‧電流限制元件
200‧‧‧電阻式隨機存取記憶體(RRAM)電路
202‧‧‧電流限制元件
204a至204n‧‧‧電流限制組件
206‧‧‧感測電路
208‧‧‧多工器
210‧‧‧感測放大器
212‧‧‧控制單元
300‧‧‧電阻式隨機存取記憶體(RRAM)電路
302‧‧‧電阻式隨機存取記憶體(RRAM)陣列
304‧‧‧電阻式隨機存取記憶體(RRAM)胞
306‧‧‧電阻式隨機存取記憶體(RRAM)裝置
306a‧‧‧第一電極
306b‧‧‧第二電極
308‧‧‧存取電晶體
310‧‧‧電流限制元件
312‧‧‧電流源
314‧‧‧二極體連接型電晶體
315‧‧‧節點
316‧‧‧電晶體裝置
318‧‧‧感測電路
400‧‧‧電阻式隨機存取記憶體(RRAM)胞
402‧‧‧基板
404‧‧‧電晶體裝置
404'‧‧‧電晶體
406‧‧‧電晶體裝置之源極區
406'‧‧‧電晶體之源極端子
407‧‧‧電晶體裝置之通道區
408‧‧‧電晶體裝置之汲極區
406'‧‧‧電晶體之汲極端子
409‧‧‧閘極介電質
410‧‧‧電晶體裝置之閘極電極
410'‧‧‧電晶體之閘極端子
412‧‧‧源極線
412'‧‧‧源極線
414‧‧‧金屬互連層
416‧‧‧字線
416'‧‧‧字線
418‧‧‧電阻式隨機存取記憶體(RRAM)裝置
418'‧‧‧電阻式隨機存取記憶體(RRAM)胞
420‧‧‧底部電極
420'‧‧‧第一電極
422‧‧‧介電材料層
424‧‧‧上電極
424'‧‧‧第二電極
426‧‧‧導電細絲
428‧‧‧位元線
428'‧‧‧位元線
430‧‧‧示意圖
500‧‧‧電阻式隨機存取記憶體(RRAM)電路
502‧‧‧切換元件
502a至502n‧‧‧切換器/切換元件
504‧‧‧控制單元
506a至506n‧‧‧電流限制元件
600‧‧‧方塊圖
602‧‧‧時序圖
604‧‧‧形成操作
606‧‧‧寫入操作
608‧‧‧讀取操作
700‧‧‧方法
702‧‧‧啟動可操作地耦合至RRAM裝置列之字線
704‧‧‧將形成電壓施加至耦合至RRAM裝置列之第一電極之複數個位元線
706‧‧‧在形成操作期間將複數個位元線上之電流限制為低於形成值
708‧‧‧藉由將一偏壓訊號施加至連接至耦合至RRAM裝置列之第二電極的源極線之電晶體裝置之閘極而限制複數個位元線上之電流
710‧‧‧將第二電壓施加至耦合至RRAM裝置列之第二電極的複數個源極線而形成RRAM裝置內之初始導電細絲
BL1至BLn‧‧‧位元線
D out ‧‧‧輸出資料狀態
I BL ‧‧‧位元線電流
I ref ‧‧‧參考電流
S ADDR ‧‧‧經接收位址
S CTRL ‧‧‧控制訊號
S CTRL2 ‧‧‧第二控制訊號
SL1至SLn‧‧‧源極線
V ref ‧‧‧參考電壓
WL1至WLm‧‧‧字線
當結合附圖閱讀時，自以下[實施方式]最佳理解本揭露之態樣。應注意，根據工業中之標準實踐，各個構件未按比例繪製。事實上，為便於論述，各個構件之尺寸可經任意增大或減小。
圖1繪示包括經組態以改良形成時間之一電流限制元件的一電阻式隨機存取記憶體(RRAM)電路之一方塊圖之一些實施例。
圖2繪示包括經組態以改良形成時間之一電流限制元件的一RRAM電路之一方塊圖之一些額外實施例。
圖3繪示包括經組態以改良形成時間之一電流限制元件的一RRAM電路之一方塊圖之一些額外實施例。
圖4A至圖4B繪示一RRAM胞之剖面圖及示意圖之一些實施例。
圖5繪示包括經組態以改良形成時間之一電流限制元件的一RRAM電路之一方塊圖之一些額外實施例。
圖6A至圖6B繪示操作具有一所揭示電流限制元件之一RRAM電路的一方法之一些實施例之一方塊圖及一時序圖。
圖7繪示對一RRAM電路執行一形成操作的一方法之一些實施例之一流程圖。
相關申請案之參考
本申請案主張2015年11月16日申請之美國臨時申請案第62/255,733號之優先權，該案內容之全文特此以引用的方式併入。
以下揭露提供用於實施所提供標的之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性的。例如，在以下描述中，在一第二構件上方或上形成一第一構件可包含其中第一構件及第二構件經形成而直接接觸之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件及第二構件可能未直接接觸之實施例。另外，本揭露可在各項實例中重複元件符號及/或字母。此重複係為簡單及清楚之目的且其本身並不指示所論述之各種實施例及/或組態之間的一關係。
此外，為便於描述，空間相對術語(諸如「底下」、「下方」、「下」、「上方」、「上」及類似者)在本文中可用以描述一個元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中描繪之定向之外，該等空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且因此可同樣解釋本文中使用之空間相對 描述符。
電阻式隨機存取記憶體(RRAM)裝置通常包括一高介電係數材料層，其配置於放置在一後段製程(BEOL)金屬堆疊內之導電電極之間。RRAM裝置經組態以基於在電阻狀態之間可逆地切換之一程序操作。藉由選擇性地形成貫穿高介電係數材料層之一導電細絲而啟用此可逆切換。例如，可藉由跨導電電極施加一電壓以形成延伸貫穿高介電係數材料層之一導電細絲而使通常絕緣之高介電係數材料層導通。一RRAM胞具有對應於一第一資料值(例如，一邏輯「0」)之一第一(例如，高)電阻狀態，且一RRAM胞具有對應於一第二資料值(例如，一邏輯「1」)之一第二(例如，低)電阻狀態。
在一RRAM裝置可用以儲存資料之前，對一RRAM陣列內之RRAM胞執行一初始形成製程。初始形成製程形成高介電係數材料層內之一導電細絲。因為對一整個RRAM陣列執行初始形成操作，所以若藉由將一形成電壓/電流個別地施加至RRAM胞而完成，則該初始形成操作可為一耗時的製程。或者，若對一RRAM陣列之多個行內之RRAM胞同時執行形成操作，則其可消耗大電流，歸因於一積體電路內之限制，大電流可能無法同時提供至多個行。例如，將大的形成電流提供至多個行可需要消耗一積體晶片上之一大空間之一大的通過閘極電晶體，同時RRAM胞及/或位元線之間的不均勻性可引起較小形成電流而無法將足夠電流提供至各RRAM胞以有效地形成一導電細絲。
本揭露係關於一種電阻式隨機存取記憶體(RRAM)電路，其包括經組態以藉由限制複數個位元線上之一電流且藉此容許一形成操作在耦合至該複數個位元線之RRAM裝置上同時發生而改良一RRAM陣列之一形成時間 之一電流限制元件，且本揭露係關於一種相關聯方法。在一些實施例中，RRAM電路包括具有複數個RRAM裝置之一RRAM陣列。一位元線解碼器經組態以將一形成訊號同時施加至耦合至RRAM陣列之一列內的複數個RRAM裝置之兩者或更多者之複數個位元線。一電流限制元件經組態以在形成RRAM裝置內之導電細絲之一形成操作期間將複數個位元線上之形成訊號之一電流同時限制為低於一形成值。藉由在形成操作期間限制位元線上之電流，可將形成訊號同時施加至多個RRAM裝置，同時維持一相對較低總電流消耗，藉此容許快速地且以一良好均勻性執行形成操作。
圖1繪示包括經組態以改良形成時間之一電流限制元件的一電阻式隨機存取記憶體(RRAM)電路100之一些實施例之一方塊圖。
RRAM電路100包括放置於一積體晶片內之複數個RRAM胞1041,1至104m,n。複數個RRAM胞1041,1至104m,n分別包括具有一可切換電阻狀態之一RRAM裝置。RRAM胞1041,1至104m,n配置於包括列及/或行之一RRAM陣列102內。RRAM陣列102之一列內之RRAM胞(例如，1041,1至1041,n)可操作地耦合至一字線WL1至WLm，而RRAM陣列102之一行內之RRAM胞(例如，1041,1至104m,1)可操作地耦合至一位元線BL1至BLn。例如，RRAM胞1041,1耦合至位元線BL1及字線WL1，而RRAM胞1042,3耦合至位元線BL3及字線WL2。此引起複數個RRAM胞1041,1至104m,n分別與由一字線與位元線之一交叉點定義之一位址相關聯。在一些實施例中，各RRAM位址可連結至包括RRAM電路100之一積體晶片上之一經指派資料輸入/輸出接針。
RRAM陣列102耦合至經組態以自複數個RRAM胞1041,1至104m,n讀取電子資料及/或將電子資料寫入至複數個RRAM胞1041,1至104m,n之支援 電路。在一些實施例中，支援電路包括一位元線解碼器106及一字線解碼器108。位元線解碼器106經組態以基於一經接收位址S ADDR 將一訊號(例如，一電流及/或電壓)選擇性地施加至複數個位元線BL1至BLn之一或多者。字線解碼器108經組態以基於經接收位址S ADDR 將一訊號(例如，一電流及/或電壓)選擇性地施加至複數個字線WL1至WLm之一或多者。
RRAM陣列102之位元線BL1至BLn亦可操作地耦合至一感測電路110及一電流限制元件112。感測電路110經組態以感測複數個RRAM胞1041,1至104m,n之一選定者之一資料狀態。例如，為自RRAM胞1041,1讀取資料，字線解碼器108及位元線解碼器106將訊號(例如，電壓)選擇性地施加至RRAM胞1041,1，此引起感測電路110接收具有取決於RRAM胞1041,1之一資料狀態的一值之一訊號(例如，電壓)。感測電路110經組態以感測此訊號且基於該訊號(例如，藉由比較電壓與一參考電壓)而判定RRAM胞1041,1之資料狀態。
電流限制元件112經組態以在形成操作(即，最初形成RRAM裝置內之一導電細絲)期間選擇性地限制複數個位元線BL1至BLn之多個位元線(例如，全部)上之一電流。在一些實施例中，電流限制元件112可藉由複數個位元線BL1至BLn耦合至複數個RRAM胞1041,1至104m,n。在其他實施例中，電流限制元件112可藉由源極線耦合至複數個RRAM胞1041,1至104m,n(如圖3中所展示)。
在一些實施例中，電流限制元件112可將複數個位元線BL1至BLn上之電流限制為低於一形成值(例如，小於在一寫入操作(設定或重設操作)期間使用的一電流之一預定值)。在一些實施例中，電流限制元件112可經組態以在一形成操作期間限制複數個位元線BL1至BLn上之電流，而在一 讀取操作或一寫入操作期間不限制複數個位元線BL1至BLn上之電流。藉由使用電流限制元件112在形成操作期間限制位元線上之電流，可將一形成訊號同時施加至多個位元線BL1至BLn(例如，至一列內之全部RRAM胞1041,1至104m,n)，同時消耗一相對較低總電流。此容許快速地且準確地執行形成操作。
圖2繪示包括經組態以改良形成時間之一電流限制元件的一RRAM電路200之一方塊圖之一些額外實施例。
RRAM電路200包括可操作地耦合至複數個位元線BL1至BLn之一電流限制元件202。在一些實施例中，電流限制元件202包括複數個電流限制組件204a至204n，其等分別耦合至複數個位元線BL1至BLn之一者。電流限制組件204a至204n經組態以將複數個位元線BL1至BLn之一各自者上之一電流限制為低於一形成值。在一些實施例中，形成值可具有在介於大約1μA與大約5μA之間的一範圍內之一值。在其他實施例中，形成值可具有其他值。
一感測電路206經組態以判定RRAM陣列102內之RRAM胞1041,1至104m,n內之一資料狀態。在一些實施例中，感測電路206藉由電流限制元件202與RRAM陣列102分離。在其他實施例中，感測電路206可藉由位元線解碼器106與RRAM陣列102分離。在一些實施例中，感測電路206可包括一多工器208及一感測放大器210。在讀取操作期間，多工器208經組態以自複數個位元線BL1至BLn之一或多者接收訊號且將一訊號選擇性地提供至一感測放大器210。感測放大器210經組態以比較經接收訊號與一參考電壓V ref 而產生對應於儲存於一選定RRAM胞中的一資料狀態之一輸出資料狀態D out (例如，一「1」或一「0」)。
在一些實施例中，一控制單元212耦合至電流限制元件202。控制單元212經組態以輸出一控制訊號S CTRL ，其選擇性地操作電流限制組件204a至204n以在一形成操作期間限制複數個位元線BL1至BLn內之一電流。在一些實施例中，電流限制組件204a至204n經組態以接收一相同控制訊號S CTRL ，使得電流限制組件204a至204n在一形成操作期間同時限制複數個位元線BL1至BLn上(例如，全部複數個位元線BL1至BLn上)之電流。在一些實施例中，控制單元212經組態以操作電流限制組件204a至204n以在對RRAM陣列102之讀取及/或寫入操作期間不限制複數個位元線BL1至BLn上之電流。例如，在各種實施例中，電流限制元件202可與複數個位元線BL1至BLn解耦合及/或在讀取操作及/或寫入操作期間關斷。
在各種實施例中，電流限制組件204a至204n可包括經組態以選擇性地限制複數個位元線BL1至BLn上之電流之任何類型的裝置。例如，在一些實施例中，電流限制組件204a至204n可包括可變電阻器。在此等實施例中，可變電阻器之電阻限制複數個位元線BL1至BLn上之電流(此係因為根據歐姆定律，電壓等於電流乘以電阻)。在其他實施例中，電流限制組件204a至204n可包括電晶體。
圖3繪示包括經組態以改良形成時間之一電流限制元件的一RRAM電路300之一方塊圖之一些額外實施例。
RRAM電路300包括配置於一RRAM陣列302內之複數個RRAM胞304。複數個RRAM胞304分別包括一RRAM裝置306及一存取電晶體308。RRAM裝置306具有連接至一位元線BL1至BLn之一第一電極306a及連接至存取電晶體308之一源極端子之一第二電極306b。存取電晶體308具有耦合至一字線WL1至WLm之一閘極端子，使得位元線BL1至BLn及字 線WL1至WLm經組態以共同提供對一RRAM胞304之存取。存取電晶體308進一步包括耦合至複數個源極線SL1至SLn之一者之一汲極端子。
複數個源極線SL1至SLn進一步耦合至一電流限制元件310。在一些實施例中，電流限制元件310包括經耦合以產生一參考電流I ref 之一電流源312。電流源312連接至一控制單元212，其經組態以控制參考電流I ref 之一值。參考電流I ref 自電流源312提供至二極體連接型電晶體314之第一源極/汲極端子。二極體連接型電晶體314進一步包括耦合至一接地端子之一第二源極/汲極端子及耦合至第一源極/汲極端子之閘極端子。參考電流Iref亦自電流源312提供至電流限制元件310內之複數個電流限制組件。在一些實施例中，複數個電流限制組件包括電晶體裝置316。
在操作期間，控制單元212經組態以操作電流源312以輸出參考電流I ref 。二極體連接型電晶體314經組態以在節點315處將參考電流I ref 轉換成一偏壓電壓。因為跨電晶體裝置316之一通道(即，在第一源極/汲極端子與第二源極/汲極端子之間)之傳導性針對閘極偏壓之不同值而不同，所以電晶體裝置316能夠充當一可變電阻器，其中電阻值受控於節點315處之電壓。
在一些實施例中，一感測電路318可經組態以藉由位元線BL1至BLn讀取資料。在此等實施例中，電晶體裝置316分別具有連接至電流源312之一閘極端子、連接至源極線SL1至SLn之一第一源極/汲極端子，及連接至一接地端子之一第二源極/汲極端子，使得在一RRAM陣列302之一讀取操作期間，感測電路318可藉由將一源極線SL1至SLn耦合至接地端子而自位元線讀取一RRAM胞之一值。在一些實施例中，感測電路318可與位元線解碼器106共用一或多個組件。
圖4A繪示一RRAM胞400之剖面圖之一些實施例。
RRAM胞400包括配置於一基板402上方之一RRAM裝置418。在各種實施例中，基板402可包括諸如一半導體晶圓及/或一晶圓上之一或多個晶粒之任何類型之半導體本體(例如，矽、SiGe、SOI)，以及與其相關聯之任何其他類型之金屬層、裝置、半導體及/或磊晶層等。在一些實施例中，基板402可包括具有一第一摻雜類型(例如，一n型摻雜或一p型摻雜)之一固有摻雜半導體基板。
一電晶體裝置404配置於基板402內。電晶體裝置404包含由一通道區407分離之一源極區406及一汲極區408。電晶體裝置404亦包括藉由一閘極介電質409與通道區407分離之一閘極電極410。源極區406藉由一或多個金屬互連層414(例如，一金屬線、一金屬通路及/或一導電接點)耦合至一源極線412。閘極電極410藉由一或多個金屬互連層414耦合至一字線416。汲極區408藉由一或多個金屬互連層414耦合至RRAM裝置418之一底部電極420。
RRAM裝置418之底部電極420藉由一介電材料層422與一上電極424分離。一導電細絲426(包括氧空位鏈)在已對RRAM裝置418執行一形成操作之後可延伸貫穿介電材料層422。一上金屬通路進一步將RRAM裝置418之上電極424耦合至形成於上覆RRAM裝置418之一金屬互連層內之一位元線428。在各種實施例中，底部電極420及上電極424可包括例如一導電材料，諸如鉑(Pt)、鋁銅(AlCu)、氮化鈦(TiN)、金(Au)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN))、鎢(W)、氮化鎢(WN)及/或銅(Cu)。在各種實施例中，介電材料層422可包括例如氧化鎳(NiO)、氧化鈦(TiO)、氧化鉿(HfO)、氧化鋯(ZrO)、氧化鋅(ZnO)、氧化鎢(WO3)、氧化鋁(Al2O3)、氧 化鉭(TaO)、氧化鉬(MoO)及/或氧化銅(CuO)。
儘管將RRAM胞400繪示為具有一1T1R(一個電晶體，一個電阻器)RRAM裝置結構，然將瞭解，在其他實施例中，可以其他RRAM裝置結構(例如，一2T2R)應用所揭示之RRAM電路。此外，源極線412、字線416及位元線428可定位於除此實例中所展示之外的不同層中。
圖4B繪示RRAM胞400之一示意圖430。如示意圖430中所展示，字線416'耦合至電晶體404'之一閘極端子410'。電晶體404'包括耦合至一源極線412'之一源極端子406'及耦合至RRAM胞418'之一第一電極420'之一汲極端子408'。RRAM胞418'之一第二電極424'耦合至一位元線428'。
圖5繪示包括經組態以改良形成時間之一電流限制元件的一RRAM電路500之一方塊圖之一些額外實施例。
RRAM電路500包括分別耦合至一RRAM陣列302內之一行RRAM胞之複數個源極線SL1至SLn。複數個源極線SL1至SLn進一步耦合至一切換元件502。切換元件502經組態以在一形成操作期間將複數個源極線SL1至SLn選擇性地耦合至一電流限制元件310。電流限制元件310經組態以在形成操作期間限制複數個位元線BL1至BLn上之電流。
在一些實施例中，切換元件502經組態以在一讀取操作期間將複數個源極線SL1至SLn選擇性地耦合至包括一多工器208及一感測放大器210之一感測電路206。在此等實施例中，多工器208經組態以在讀取操作期間將與一經存取RRAM胞相關聯的複數個位元線BL1至BLn之一者之一輸出選擇性地提供至感測放大器210。在一些實施例中，一負載(例如，電阻器)可配置於多工器208與感測放大器210之間以將複數個位元線BL1至BLn之一者之一電流輸出轉換成一電壓。感測放大器210可包括一對交叉耦合 反向器，其等經組態以比較多工器208之一輸出與一參考電壓V ref 而判定儲存於經存取RRAM胞中之一資料狀態。
在其他實施例中(未展示)，RRAM電路500可經組態以藉由複數個位元線BL1至BLn自RRAM陣列302讀取資料。在一些此等實施例中，一感測電路藉由位元線解碼器106與RRAM陣列302分離。為使感測電路能夠自複數個位元線BL1至BLn讀取資料，切換元件502可經組態以在讀取操作期間將複數個源極線SL1至SLn選擇性地耦合至一接地端子。
在一些實施例中，RRAM電路500可進一步包括複數個額外電流限制元件506a至506n。在此等實施例中，切換元件502可經組態以在一寫入操作期間將複數個源極線SL1至SLn選擇性地耦合至複數個額外電流限制元件506a至506n。額外電流限制元件506a至506n經組態以在寫入操作期間(例如，在設定及/或重設操作期間)獨立地限制複數個位元線BL1至BLn之各自者上之電流。例如，額外電流限制元件506a至506n可包括：一第一電流限制元件506a，其經組態以限制一第一位元線BL1上之一電流而不限制一第二位元線BL2上之一電流；及一第二電流限制元件506b，其經組態以限制一第二位元線BL2上之一電流而不限制第一位元線BL1上之一電流。在一些實施例中，複數個額外電流限制元件506a至506n可經組態以在一寫入操作期間將複數個位元線BL1至BLn上之電流限制為一第一值，該第一值大於電流限制元件310經組態以在一形成操作期間將複數個位元線BL1至BLn上之一電流所限制為之一值。
一控制單元504可耦合至切換元件502。控制單元504經組態以產生一第二控制訊號S CTRL2 ，其結合位元線解碼器106及字線解碼器108及/或電流限制元件310控制切換元件502內之複數個切換器502a至502n之操作。 例如，在一形成操作期間，控制單元504經組態以操作位元線解碼器106以將一形成電壓施加至複數個位元線BL1至BLn，且同時操作複數個切換元件502a至502n以將複數個源極線SL1至SLn耦合至電流限制元件310。在一讀取操作期間，控制單元504經組態以操作位元線解碼器106以將一讀取電壓(其小於形成電壓)施加至複數個位元線BL1至BLn之一者，且同時操作複數個切換器502a至502n以將複數個源極線SL1至SLn耦合至感測電路206。在一寫入操作期間，控制單元504經組態以操作位元線解碼器106以將一寫入電壓(其小於形成電壓)施加至複數個位元線BL1至BLn之一者，且同時操作複數個切換器502a至502n以將複數個源極線SL1至SLn耦合至額外電流限制元件506a至506n。
圖6A至圖6B繪示操作具有一所揭示電流限制元件之一RRAM陣列的一方法之一些實施例之一方塊圖600及一時序圖602。
如方塊圖600及時序圖602中所展示，在一形成操作604期間，在時間t1處將具有一形成電壓值V f 之一位元線電壓BL vx (v=1至n)施加至複數個位元線BL1至BLn。由於一RRAM裝置中不存在細絲，故最初形成細絲需要高於後續寫入操作之一電壓(例如，一旦形成細絲，其隨後便可經重設(斷開，導致高電阻)或經設定(再形成，導致較低電阻)以使用一較低電壓來儲存資料狀態)。在時間t1處，複數個字線WLx(其中x=1至n)之一個字線WLx(其中x=1,2,...或n)亦經啟動(而複數個字線之其他剩餘字線未啟動)以形成RRAM陣列302之一列內之複數個RRAM裝置306與複數個源極線SL1至SLn之間的一導電路徑。複數個源極線SL1至SLn保持在一低源極線電壓SL vx (例如，VDD)以形成RRAM裝置306之電極306a與電極306b之間的一大電壓差。大電壓差驅動電流通過RRAM裝置內之一介電材料層， 而引起在一時間t2處形成複數個RRAM裝置306內之一初始細絲(例如，藉由產生熱能及/或一電磁力而藉由使離子自介電材料層之一層移動至一導電細絲而引起介電層中之氧空位遷移)。
電流源312經組態以在時間t1處輸出具有一第一電流值I 1 之一參考電流I ref 。第一電流值I 1 引起參考電流I ref 加偏壓於電流限制元件310內之電晶體裝置316，以將複數個位元線BL1至BLn上之一位元線電流I BL 限制為低於一形成值I f 。在RRAM胞之一電阻減小時(在形成初始細絲時)，位元線電流I BL 隨時間增大。
在一寫入操作606期間，可將資料寫入至複數個RRAM裝置306之一或多者。藉由在時間t3處將具有一寫入電壓值V w 之一位元線電壓BL vx (v=1至n)施加至複數個位元線BL1至BLn之一個位元線BLX(其中x=1,2,...或n)而將資料寫入至複數個RRAM裝置306之一或多者，而複數個位元線BL1至BLn之其他位元線可保持在0V。複數個源極線SL1至SLn保持在一低源極線電壓SL vx (例如，VDD)以形成RRAM裝置306之電極306a與電極306b之間的一電位差，且迫使電流通過介電材料層(導致改變導電細絲之一反應)。在時間t3處，複數個字線WLx(其中x=1至n)之一個字線WLx(其中x=1,2,...或n)亦經啟動以形成複數個RRAM裝置306之一者與複數個源極線SL1至SLn之一者之間的一導電路徑。
在各種實施例中，寫入操作可為：一設定操作(未展示)，其經組態以形成一RRAM裝置之導電電極之間的一導電細絲而導致一低電阻狀態；或一重設操作(所展示)，其經組態以使一RRAM裝置306之電極306a與306b之間的一導電細絲斷開而導致一高電阻狀態。在一些實施例中，寫入電壓值V w 可小於形成電壓值V f 。例如，寫入電壓值V w 可具有在介於大約0.5V 與大約4V之間的一範圍內之一值，而形成電壓值V f 可具有在介於大約2V與大約10V之間的一範圍內之一值。在一些實施例中，設定操作之寫入電壓V w 可大於重設操作之寫入電壓V w 。
在一些實施例中，電流源312可經組態以在時間t3處輸出具有一第二值I 2 之一參考電流I ref 。第二電流值I 2 引起參考電流I ref 加偏壓於電流限制元件310內之電晶體裝置316，以引起複數個位元線BL1至BLn之一者上之一位元線電流I BL 具有不同於(例如，大於)形成值I f 之一初始寫入電流值I w1 。例如，在一些實施例中，參考電流I ref 加偏壓於電流限制元件310內之電晶體裝置316以實質上並不限制複數個位元線BL1至BLn之一者上之一電流，使得一初始寫入電流值I w1 大於形成值I f 。在RRAM胞之一電阻增大時(在細絲斷開時)，寫入電流值自一初始寫入電流值I w1 減小至一第二寫入電流值I w2 。
在一讀取操作608期間，可自複數個RRAM裝置306之一或多者讀取資料。藉由在時間t5處將具有一讀取電壓值V r 之一位元線電壓BL vx (v=1至n)施加至複數個位元線BL1至BLn之一個位元線BLx(其中x=1,2,...或n)而自複數個RRAM裝置306之一或多者讀取資料，而複數個位元線BL1至BLn之其他位元線可保持在0V。在一些實施例中，讀取電壓值V r 可小於寫入電壓值V w 。例如，讀取電壓值V r 可具有在介於大約1V與大約2V之間的一範圍內之一值。讀取電壓值V r 可具有小於RRAM裝置之一臨限電壓之一值，以防止無意間覆寫儲存於RRAM裝置內之資料。
在一些實施例中，電流源312經組態以輸出具有一第三電流值I 3 之一參考電流I ref 。第三電流值I 3 引起參考電流I ref 加偏壓於電流限制元件310內之電晶體裝置316，以引起複數個位元線BL1至BLn之一者上之一位元線電 流I BL 具有不同於(例如，小於)形成值I f 之讀取電流值I r 。若源極線電壓SL vx 大於一參考電壓V ref ，則所得資料狀態係一「1」，而若源極線電壓SL vx 小於參考電壓V ref ，則所得資料狀態係一「0」。
圖7繪示執行一RRAM陣列之一形成操作的一方法700之一些實施例之一流程圖。
雖然本文中將所揭示之方法700繪示並描述為一系列動作或事件，但將瞭解，此等動作或事件之所繪示順序不解釋為一限制意義。例如，除本文中繪示及/或描述之順序之外，一些動作可依不同順序發生及/或與其他動作或事件同時發生。另外，可不需要全部所繪示之動作以實施本文中之描述之一或多個態樣或實施例。此外，可以一或多個分離動作及/或階段實行本文中描繪之動作之一或多者。
在702，啟動可操作地耦合至一RRAM裝置列之一字線。在一些實施例中，字線可藉由複數個存取電晶體耦合至一RRAM裝置列。
在704，將一形成電壓施加至耦合至RRAM裝置列之第一電極之複數個位元線。在一些實施例中，將形成電壓施加至包括該等RRAM裝置之一RRAM陣列中之全部位元線。
在706，在形成RRAM裝置內之初始導電細絲之一形成操作期間將複數個位元線上之一電流限制為低於一形成值。在一些實施例中，在708，電流限制元件經操作以藉由將一偏壓訊號施加至連接至耦合至RRAM裝置列之第二電極的源極線之一電晶體裝置之閘極而限制複數個位元線上之電流。
在710，將一第二電壓施加至耦合至RRAM裝置列之第二電極的複數個源極線而形成RRAM裝置列內之該等RRAM裝置內之初始導電細絲。在 一些實施例中，第二電壓可為接地。
因此，本揭露係關於一種電阻式隨機存取記憶體(RRAM)電路，其包括經組態以藉由限制複數個位元線上之一電流且藉此容許形成在耦合至該複數個位元線之RRAM裝置上同時發生而改良一RRAM陣列之一形成時間之一電流限制元件，且本揭露係關於一種相關聯方法。
在一些實施例中，本揭露係關於一種電阻式隨機存取記憶體(RRAM)電路。該RRAM電路包括複數個RRAM胞，其等分別包括一RRAM裝置。一位元線解碼器經組態以將一形成訊號同時施加至耦合複數個RRAM胞之兩者或更多者之複數個位元線。一電流限制元件經組態以在形成RRAM裝置內之一初始導電細絲之一形成操作期間將複數個位元線上之一電流限制為低於一形成值。
在其他實施例中，本揭露係關於一種電阻式隨機存取記憶體(RRAM)電路。該RRAM電路包括複數個RRAM胞，其等分別包括耦合至一位元線之一第一電極及藉由一存取電晶體耦合至一源極線之一第二電極。一位元線解碼器經組態以在一形成操作期間將一形成訊號同時施加至耦合複數個RRAM胞之兩者或更多者之複數個位元線。一電流限制元件經組態以在形成操作期間將複數個位元線上之電流限制為比一寫入操作期間小之一電流值。
在其他實施例中，本揭露係關於一種對一RRAM電路執行一形成操作之方法。該方法包括啟動可操作地耦合至一RRAM陣列內之一RRAM胞列之一字線。該方法進一步包括將一形成訊號同時施加至耦合至RRAM胞列內之複數個RRAM胞的複數個位元線以執行形成複數個RRAM胞內之初始導電細絲之一形成操作。該方法進一步包括在形成操作期間將複數個位 元線上之一電流同時限制為低於一形成值。
前述概括若干實施例之特徵使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為設計或修改其他程序及結構之一基礎以實行本文中介紹之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應認識到，此等等效構造並未脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇之情況下在本文中進行各種改變、置換及更改。

Claims (10)

  1. 一種電阻式隨機存取記憶體(RRAM)電路，其包括：複數個RRAM胞，其等分別包括一RRAM裝置；一位元線解碼器，其經組態以將一形成訊號同時施加至耦合至該複數個RRAM胞之兩者或更多者之複數個位元線；及一電流限制元件，其經組態以在形成該RRAM裝置內之一初始導電細絲之一形成操作期間將該複數個位元線上之一電流同時限制為低於一形成值。
  2. 如請求項1之RRAM電路，其進一步包括：一控制單元，其經組態以同時操作該電流限制元件以限制該等位元線上之該電流，及該位元線解碼器以將該形成訊號施加至該複數個位元線。
  3. 如請求項1之RRAM電路，其中該位元線解碼器經組態以在該形成操作期間將一形成電壓施加至該複數個位元線，且在一寫入操作期間將一寫入電壓施加至該複數個位元線之一或多者；及其中該寫入電壓小於該形成電壓。
  4. 如請求項1之RRAM電路，其中該電流限制元件包括：複數個電晶體裝置，其等分別具有可操作地耦合至該複數個位元線之一者之一第一源極/汲極端子。
  5. 如請求項4之RRAM電路，其進一步包括：一二極體連接型電晶體，其具有一第一源極/汲極端子、耦合至接地之一第二源極/汲極端子，及耦合至該複數個電晶體裝置之閘極端子之一閘極端子；及一電流源，其耦合至該二極體連接型電晶體之該第一源極/汲極端子及該複數個電晶體裝置之該閘極端子。
  6. 如請求項1之RRAM電路，其中該複數個RRAM胞分別包括耦合至該複數個位元線之一者之一第一電極，及藉由一存取電晶體耦合至一源極線之一第二電極。
  7. 如請求項6之RRAM電路，其中該電流限制元件包括：複數個電晶體裝置，其等分別包括耦合至該源極線之一第一源極/汲極端子；一二極體連接型電晶體，其具有一第一源極/汲極端子、耦合至接地之一第二源極/汲極端子，及耦合至該複數個電晶體裝置之閘極端子之一閘極端子；及一電流源，其耦合至該二極體連接型電晶體之該第一源極/汲極端子及該複數個電晶體裝置之該閘極端子。
  8. 如請求項6之RRAM電路，其進一步包括：一感測電路，其經組態以在該形成操作期間與該複數個位元線可操作地解耦合，且在一讀取操作期間可操作地耦合至該複數個位元線。
  9. 一種電阻式隨機存取記憶體(RRAM)電路，其包括：複數個RRAM胞，其等分別包括耦合至一位元線之一第一電極及藉由一存取電晶體耦合至一源極線之一第二電極；一位元線解碼器，其經組態以在一形成操作期間將一形成訊號同時施加至耦合至該複數個RRAM胞之兩者或更多者之複數個位元線；及一電流限制元件，其經組態以在該形成操作期間將該複數個位元線上之電流限制為比一寫入操作期間小之一電流值。
  10. 一種對一RRAM電路執行一形成操作之方法，其包括：啟動可操作地耦合至一RRAM陣列內之一RRAM胞列之一字線；將一形成訊號同時施加至耦合至該RRAM胞列內之複數個RRAM胞的複數個位元線以執行形成該複數個RRAM胞內之初始導電細絲之一形成操作；及在該形成操作期間將該複數個位元線上之一電流同時限制為低於一形成值。
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