TWI618064B - 電阻式隨機存取記憶體陣列的操作方法與積體電路晶片 - Google Patents

電阻式隨機存取記憶體陣列的操作方法與積體電路晶片 Download PDF

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石昇弘
楊仁盛
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陳俠威
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Abstract

本發明實施例提供執行電阻式隨機存取記憶體(RRAM)單元之讀取操作的方法與裝置。透過施加非零偏壓至未選擇之位元線與選擇線，藉以在不損害對應之存取電晶體的情況下增加讀取電流窗口。在一些實施例中，可透過施加第一讀取電壓至耦接包括被選擇之RRAM裝置之一RRAM單元列的字線，藉此啟動字線。第二讀取電壓被施加至耦接被選擇之RRAM裝置之第一電極的位元線。一或多個非零偏壓被施加在耦接RRAM單元列中具有未選擇之RRAM裝置的RRAM單元的位元線與選擇線。

Description

電阻式隨機存取記憶體陣列的操作方法與積體電路晶片
本發明實施例係關於記憶體，特別係有關於電阻式隨機存取記憶體之裝置與操作方法。
許多現代電子設備具備應用於存儲資料的電子記憶體。電子記憶體可以是易失性記憶體(volatile memory)或非易失性記憶體(non-volatile memory)。易失性記憶體在被供電時存儲資料，而非易失性記憶體能夠在沒有電力時存儲資料。電阻式隨機存取記憶體(Resistive random access memory(RRAM))是下一代非易失性記憶體技術的一種具有前景的選項。RRAM的結構簡單、所需的單元面積(cell area)小、切換電壓低、切換時間短，且可與互補式金屬氧化物半導體(CMOS)製程兼容。
本發明一些實施例提供一種電阻式隨機存取記憶體陣列的操作方法。操作方法包括執行一被選擇之電阻式隨機存取記憶體裝置的一讀取操作。讀取操作包括：施加一第一讀取電壓至耦接一電阻式隨機存取記憶體陣列中的一電阻式隨機存取記憶體單元列的一字線，以啟動字線，其中電阻式隨機 存取記憶體單元列包括被選擇之電阻式隨機存取記憶體裝置；施加一第二讀取電壓至耦接被選擇之電阻式隨機存取記憶體裝置的一第一電極的一位元線；以及施加一或多個非零偏壓至耦接電阻式隨機存取記憶體單元列中具有複數未選擇之電阻式隨機存取記憶體裝置的複數電阻式隨機存取記憶體單元的複數位元線以及複數選擇線。
本發明一些實施例提供一種電阻式隨機存取記憶體陣列的操作方法。操作方法包括執行一被選擇之電阻式隨機存取記憶體裝置的一讀取操作。讀取操作包括：施加一第一非零電壓至耦接一電阻式隨機存取記憶體陣列之一電阻式隨機存取記憶體單元列的一字線，其中電阻式隨機存取記憶體單元列包括被選擇之電阻式隨機存取記憶體裝置；施加一第二非零電壓至耦接被選擇之電阻式隨機存取記憶體裝置的一第一電極的一位元線；施加一基本上為零之電壓至可操作地耦接被選擇之電阻式隨機存取記憶體裝置的一第二電極的一選擇線；以及施加一非零偏壓至耦接電阻式隨機存取記憶體單元列中具有複數未選擇之電阻式隨機存取記憶體裝置的複數電阻式隨機存取記憶體單元的複數位元線以及複數選擇線。
本發明一些實施例提供一種積體電路晶片。積體電路晶片包括一電阻式隨機存取記憶體陣列、一字線解碼器、一位元線解碼器、一偏壓元件。電阻式隨機存取記憶體陣列包括複數電阻式隨機存取記憶體單元。字線解碼器被配置以施加一第一讀取電壓至耦接電阻式隨機存取記憶體陣列中的一電阻式隨機存取記憶體單元列的一字線。電阻式隨機存取記憶體 單元列包括一被選擇之電阻式隨機存取記憶體裝置。位元線解碼器被配置以施加一第二讀取電壓至耦接被選擇之電阻式隨機存取記憶體裝置的一第一電極的一位元線。偏壓元件被配置以施加一非零偏壓至耦接電阻式隨機存取記憶體單元列中具有複數未選擇之電阻式隨機存取記憶體裝置之複數電阻式隨機存取記憶體單元的複數位元線以及複數選擇線。
100‧‧‧RRAM電路
102‧‧‧RRAM陣列
104a-104d‧‧‧RRAM單元
106‧‧‧RRAM裝置
108‧‧‧存取電晶體
110‧‧‧字線解碼器
112‧‧‧位元線解碼器
114‧‧‧選擇線解碼器
116‧‧‧感測電路
118‧‧‧偏壓元件
ADDR 1 ‧‧‧第一位址
ADDR 2 ‧‧‧第二位址
ADDR 3 ‧‧‧第三位址
WL1-WLm‧‧‧字線
BL1-BLn‧‧‧位元線
SL1-SLn‧‧‧選擇線
200‧‧‧方法
202-212‧‧‧動作
300‧‧‧示意圖
106a、106b‧‧‧RRAM裝置
108a、108b‧‧‧存取電晶體
VWL1‧‧‧第一字線電壓
VWL2‧‧‧第二字線電壓
VBL1‧‧‧第一位元線電壓
VBL2‧‧‧第二位元線電壓
VSL1‧‧‧第一選擇線電壓
VSL2‧‧‧第二選擇線電壓
Vbias‧‧‧偏壓
400‧‧‧時序圖
402‧‧‧成型操作
404‧‧‧設置操作
406‧‧‧重置操作
408‧‧‧讀取操作
t 0 ‧‧‧初始時間
t 1 ‧‧‧第一時間
t 2 ‧‧‧第二時間
t 3 ‧‧‧第三時間
t 4 ‧‧‧第四時間
V WL_sel 、V WL_unsel 、V BL_sel 、V BL_unsel 、V SL_sel 、V SL_unsel ‧‧‧電壓
V1 WL ‧‧‧第一字線電壓
V1 BL ‧‧‧第一位元線電壓
V1 SL ‧‧‧第一選擇線電壓
V2 WL ‧‧‧第二字線電壓
V2 BL ‧‧‧第二位元線電壓
V2 SL ‧‧‧第二選擇線電壓
V3 WL ‧‧‧第三字線電壓
V3 BL ‧‧‧第三位元線電壓
500‧‧‧圖表
502‧‧‧第一字線電壓
504‧‧‧第二字線電壓
506‧‧‧第一位元線電壓
508‧‧‧第二位元線電壓
510‧‧‧第一選擇線電壓
512‧‧‧第二選擇線電壓
514‧‧‧示意圖
VWL‧‧‧字元線電壓
516‧‧‧圖示
518‧‧‧第一電流範圍
520‧‧‧第二電流範圍
522‧‧‧讀取電流窗口
600‧‧‧積體電路晶片
602‧‧‧基底
604‧‧‧電晶體裝置
606‧‧‧源極區域
607‧‧‧通道區域
608‧‧‧汲極區域
609‧‧‧閘極介電層
610‧‧‧閘極電極
612‧‧‧選擇線
614‧‧‧金屬互連層
616‧‧‧字線
618‧‧‧RRAM裝置
620‧‧‧底部電極
622‧‧‧介電材料層
624‧‧‧上部電極
626‧‧‧導電細絲
628‧‧‧位元線
700‧‧‧RRAM電路
702‧‧‧偏壓元件
704a、704b‧‧‧感測電路
706‧‧‧控制單元
708‧‧‧多工器
710‧‧‧感測放大器
712‧‧‧偏壓元件解碼器
ADDR WL ‧‧‧第一位址
ADDR BL/SL ‧‧‧第二位址
V ref ‧‧‧參考電壓
D out ‧‧‧輸出資料狀態
714‧‧‧RRAM電路
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖是依據本發明實施例之包括偏壓元件之RRAM電路的示意圖，上述偏壓元件可被配置以改善上述RRAM之讀取電流窗口；第2圖是依據本發明實施例之對RRAM電路執行讀取操作的方法流程圖，上述方法使用偏壓以改善上述RRAM之讀取電流窗口；第3圖是依據本發明實施例之對RRAM電路執行讀取操作的示意圖；第4圖是依據本發明實施例之RRAM之操作方法的時序圖；第5A-5C圖是依據本發明實施例之RRAM之操作方法的示意圖；第6圖是依據本發明實施例之包括耦接偏壓元件之RRAM單元的積體電路晶片的剖面圖； 第7A-7B圖是依據本發明實施例之包括耦接偏壓元件之RRAM陣列的RRAM電路的示意圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」以及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
電阻式隨機存取記憶體(Resistive random access memory(RRAM)裝置通常包括高k值的介電材料層。上述介電材料層是被配置於導電電極之間，且上述導電電極被配置在後 段製程(back-end-of-the-line(BEOL))之金屬化堆疊中。RRAM裝置被配置以基於電阻狀態之間的可逆切換過程來進行操作。所述可逆切換的特徵，可透過選擇性地形成穿過上述高k值介電材料層的導電細絲(filament)來實現。舉例而言，上述高k值介電材料層(通常為絕緣體)可經由在上述導電電極之間施加電壓而導電，藉以形成延伸穿過上述高k值電介質材料層的導電細絲。RRAM單元(cell)具有對應第一數據值(例如邏輯「0」)的第一(例如「高」)電阻狀態，且具有對應第二數據值(例如邏輯「1」)的第二(例如「低」)電阻狀態。
在未來的技術發展中，RRAM單元的尺寸縮放可能會因為性能和可靠度之特性而受到限制。舉例而言，隨著RRAM單元的尺寸減少，第一資料狀態(例如「0」)與第二資料狀態(例如「1」)之間的電流差值(亦即讀取電流窗口(read current window))也隨之減少，造成更加難以從RRAM單元精確地讀取資料狀態。應可理解，上述電流窗口的尺寸可透過較高的字線(word line)電壓來增加。然而，使用較高的字線電壓會增加存取電晶體之閘極與源極電壓(gate-source voltage(VGS))。較高的閘極與源極電壓可造成上述存取電晶體之閘極介電層的損壞，導致可靠度的疑慮(例如裝置故障)。
本發明實施例是有關於RRAM電路，上述RRAM電路包括被配置以改善上述RRAM電路之讀取電流窗口的一偏壓元件以及相關的方法。在一些實施例中，上述RRAM電路包括一RRAM陣列，且所述RRAM陣列具有複數RRAM單元。一字線解碼器被配置以施加一第一讀取電壓至一字線，且上述字線耦 接包括一被選擇之RRAM單元的一RRAM單元列(a row of RRAM cells)。一位元線解碼器被配置以施加一第二讀取電壓至耦接上述被選擇之RRAM單元。一偏壓元件被配置以施加一非零偏壓(non-zero bias voltage)至耦接上述RRAM單元列之複數未選擇之RRAM單元的複數位元線以及複數選擇線。透過施加非零偏壓至耦接複數未選擇之RRAM單元的複數位元線與複數選擇線，在一讀取操作期間可使用一較高的字線電壓，進而增加上述RRAM電路之一讀取電流窗口且不損害對應之存取電晶體。
第1圖描繪依據本發明一些實施例之一RRAM電路100的示意圖。RRAM電路100包括一偏壓元件，且上述偏壓元件被配置以改善上述RRAM電路之一讀取電流窗口。
RRAM電路100包括一RRAM陣列102，且RRAM陣列102具有複數RRAM單元104a-104d。RRAM單元104a-104d以列(row)及/或行(column)的方式被配置於RRAM陣列102中。在RRAM陣列102的一列之中的RRAM單元104a、104b或104c、104d，是可操作地(operably)分別耦接至一字線WL1或WL2。在RRAM陣列102的一行之中的RRAM單元104a、104c或104b、104d，是可操作地分別耦接至一位元線BL1或BL2以及一選擇線SL1或SL2。RRAM單元104a-104d分別與透過字線WL1或WL2與位元線BL1或BL2及/或選擇線SL1或SL2的交叉點定義的一位址相關聯。
RRAM單元104a-104d分別包括一RRAM裝置106以及一存取電晶體108。RRAM裝置106具備一電阻狀態，且上述 電阻狀態可在一低電阻狀態與一高電阻狀態之間切換。上述電阻狀態指示儲存在RRAM裝置106中的一數據值(例如「1」或「0」)。RRAM裝置106具有耦接一位元線BL1或BL2的一第一端，且具有耦接存取電晶體108的一第二端。存取電晶體108具備耦接一字線WL1或WL2的一閘極、耦接一選擇線SL1或SL2的一源極、以及耦接上述RRAM裝置106的上述第二端的一汲極。透過啟動字線WL1或WL2，存取電晶體108被啟動，進而允許一選擇線SL1或SL2被耦接至上述RRAM裝置106的上述第二端。
RRAM陣列102被耦接至支援電路，且上述支援電路被配置以從RRAM單元104a-104d讀取資料及/或將資料寫入RRAM單元104a-104d。在一些實施例中，上述支援電路包括一字線解碼器110、一位元線解碼器112、一選擇線解碼器114、以及感測電路116。字線解碼器110被配置以基於一第一位址ADDR 1 ，選擇性地施加一訊號(例如一電流及/或一電壓)至字線WL1-WL2其中之一；位元線解碼器112被配置以基於一第二位址ADDR 2 ，選擇性地施加一訊號至位元線BL1-BL2其中之一；以及選擇線解碼器114被配置以基於一第三位址ADDR 3 ，選擇性地施加一訊號至選擇線SL1-SL2其中之一。在一些實施例中，第二位址ADDR 2 與第三位址ADDR 3 可為相同之位址。
透過選擇性地將訊號施加至字線WL1-WL2、位元線BL1-BL2、選擇線SL1-SL2，上述支援電路可執行成型(forming)、設定(set)、重置(reset)、以及RRAM單元104a-104d中之被選擇RRAM單元的讀取操作。舉例而言，為了從RRAM單元104a讀取資料，字線解碼器110施加一訊號(例如電壓)至字 線WL1；位元線解碼器112施加一訊號(例如電壓)至位元線BL1；以及選擇線解碼器114施加一訊號(例如電壓)至選擇線SL1。上述所施加之訊號使感測電路116接收具有取決於RRAM單元104a之資料狀態的一數值的訊號(例如電壓)。感測電路116被配置以感測此訊號並且基於所述訊號判定被選擇之RRAM單元104a的資料狀態(例如將所接收之電壓與參考電壓進行比較)。
位元線BL1-BL2以及選擇線SL1-SL2亦耦接至一偏壓元件118。在RRAM陣列102之一操作期間中(例如一讀取操作、一設置操作、一重置操作)，偏壓元件118被配置以選擇性地施加一非零偏壓至耦接未選擇之RRAM單元104b的位元線BL1-BL2及/或選擇線SL1-SL2，且未選擇之RRAM單元104b是在耦接一已啟動字線的一RRAM單元列之中。舉例而言，若RRAM單元104a在一讀取操作期間被選擇，偏壓元件118可在所述期間中施加一非零偏壓至位元線BL2以及選擇線SL2。
施加一非零偏壓至耦接未選擇之RRAM單元的位元線BL1或BL2以及選擇線SL1或SL2，達成一被選擇之字線與一未選擇之選擇線及/或位元線的電壓之間的一較小電位差。上述較小之電位差可減少未選擇之RRAM單元的存取電晶體108之跨越閘極介電層的電壓差值，藉此允許使用一較高的字線電壓且不會對未選擇之RRAM單元的存取電晶體108增加損害。在一讀取操作期間使用一較高的字線電壓，可增加所被選擇之RRAM單元的存取電晶體108的一讀取電流窗口。
第2圖是依據本發明一些實施例之執行一RRAM電 路之一讀取操作的方法流程圖，且上述RRAM電路使用偏壓以改善上述RRAM電路之一讀取電流窗口。
雖然方法200在本發明實施例中被描繪以及描述為一系列動作或事件，但是應當理解，這些動作或事件的所示順序不應被解釋為對本發明實施例造成任何限制。舉例而言，一些動作可以用不同的順序執行及/或與本發明實施例所述及/或所述以外之動作或事件同時發生。另外，並非所有被描述之動作都需要被用於實現本發明實施例所描述的一或多個面相或實施例。此外，本發明實施例所描繪的一個或多個動作可以在一個或多個單獨的動作及/或階段中執行。
在動作202中，一第一讀取電壓被施加至一字線以啟動上述字線，且上述字線耦接一RRAM單元列。在一些實施例中，上述字線可耦接上述RRAM單元列之複數存取電晶體的閘極。
在動作204中，一第二讀取電壓被施加至一位元線，且上述位元線耦接上述RRAM單元列之一被選擇之RRAM單元的一RRAM裝置的一第一電極。上述第二讀取電壓可為一非零電壓且具有小於上述第一讀取電壓的一數值。
在動作206中，一第三讀取電壓(小於上述第二讀取電壓)被施加至一選擇線，上述選擇線可操作地耦接上述被選擇之RRAM單元的上述RRAM裝置的一第二電極。在一些實施例中，上述第三讀取電壓可與一汲極供應電壓(VDD)相同。在一些實施例中，上述第三讀取電壓可基本上等於零伏特。
在動作208中，一或多個非零偏壓被施加至耦接上 述RRAM單元列中未選擇之RRAM單元的複數位元線及/或複數選擇線。在一些實施例中，動作208可依據動作210與212以執行。
在動作210中，一第一非零偏壓被施加至耦接上述RRAM單元列中未選擇之RRAM單元的複數位元線。
在動作212中，一第二非零偏壓被施加至耦接上述RRAM單元列中未選擇之RRAM單元的複數選擇線。
應可理解，方法200之各動作可以用任何順序來執行。舉例而言，在一些實施例中，在施加上述第一讀取電壓(動作202)、上述第二讀取電壓(動作204)、及/或上述第三讀取電壓(動作206)之前，上述非零偏壓之一或多個電壓可被施加至耦接未選擇之RRAM單元的複數位元線及/或複數選擇線(動作210及/或動作212)。在一些實施例中，在施加上述一或多個讀取電壓之前施加上述非零偏壓，可透過減少一存取電晶體之跨越一閘極介電層之電壓差值(例如透過在施加上述第一讀取電壓之前施加上述非零偏壓，使上述第一讀取電壓之整體沒有成為一閘極介電層的跨電壓)以減少上述閘極介電層的損壞。在一些實施例中，上述非零偏壓之一或多個電壓(動作210及/或動作212)可在施加上述讀取電壓之一或多個電壓(動作202、動作204、及/或動作206)之後，被施加至耦接未選擇之RRAM單元的複數位元線及/或複數選擇線。
此外，當方法200描述在一讀取操作期間施加非零偏壓至耦接未選擇之RRAM單元的複數位元線及/或複數選擇線時，所述方法並未受限於所述操作。相反地，可在任何RRAM 操作中(例如一讀取操作、一設置操作、一重置操作)，施加非零偏壓至耦接未選擇之RRAM單元的複數位元線及/或複數選擇線，藉以減少跨越一存取電晶體之上述閘極介電層的電壓差值。
第3圖是依據本發明一些實施例之示意圖300，用以描繪在一RRAM電路中執行一讀取操作的方法。
如第3圖所示，一第一字線電壓VWL1被施加至一第一字線WL1，且第一字線WL1耦接一RRAM陣列102之RRAM單元104a-104b的一第一列，其中RRAM陣列102包括一被選擇之RRAM單元104a。第一字線電壓VWL1被提供至上述RRAM單元104a-104b的上述第一列的存取電晶體108的閘極。第一字線電壓VWL1可具有非零電壓值(例如1.4伏特)。
在被選擇之RRAM單元104a內，第一位元線電壓VBL1被施加至一第一位元線BL1，且第一位元線BL1耦接被選擇之RRAM單元104a的RRAM裝置106a的一第一電極。在一些實施例中，第一位元線電壓VBL1等於從位元線解碼器112輸出之非零電壓與從偏壓元件118輸出之基本上為零之偏壓的總和。第一選擇線電壓VSL1被施加至一第一選擇線SL1，且第一選擇線SL1耦接被選擇之RRAM單元104a的存取電晶體108a。在一些實施例中，第一位元線電壓VBL1可基本上等於零伏特。在一些實施例中，第一選擇線電壓VSL1等於從選擇線解碼器114輸出的基本為零之電壓以及偏壓元件118之基本為零的偏壓輸出。
在未選擇之RRAM單元104b內，第二位元線電壓VBL2被施加至一第二位元線BL2，且第二位元線BL2耦接未選擇 之RRAM單元104b的RRAM裝置106b的一第一電極。在一些實施例中，第二位元線電壓VBL2等於從位元線解碼器112輸出的基本上為零之電壓與從偏壓元件118輸出之非零偏壓的總和。第二選擇線電壓VSL2被施加至第二選擇線SL2，且第二選擇線SL2耦接未選擇之RRAM單元104b的存取電晶體108b。在一些實施例中，第二選擇線電壓VSL2等於從選擇線解碼器114輸出的基本上為零之電壓與從偏壓元件118輸出的非零偏壓的總和。
RRAM單元104a或104b內的存取電晶體108a或108b的閾值電壓(VGS)等於汲極與源極電壓(VDS)以及閘極與汲極電壓(VDG)的總和(亦即VGS=VDS+VDG)。被選擇之RRAM單元104a內的存取電晶體108a，具有等於第一字線電壓VWL1的閘極電壓、等於第一位元線電壓VBL1的汲極電壓、以及等於第一選擇線電壓VSL1的源極電壓。被選擇之RRAM單元104a內的存取電晶體108a所得到的閾值電壓(VGS1)等於(VBL1-VSL1)+(VWL1-VBL1)。未選擇之RRAM單元104b的存取電晶體108b，具有等於第一字線電壓VWL1的閘極電壓、等於第二位元線電壓VBL2的汲極電壓、以及等於第二選擇線電壓VSL2的源極電壓。未選擇之RRAM單元104b內的存取電晶體108b所得到的閾值電壓(VGS2)等於(VBL2-VSL2)+(VWL2-VBL2)。
第一位元線電壓VBL1與第一選擇線電壓VSL1之間的差值，大於第二位元線電壓VBL2和第二選擇線電壓VSL2之間的差值；而第一字線電壓VWL1和第一位元線電壓VBL1之間的差值，基本上等於第一字線電壓VWL1和第二位元線電壓VBL2之間的差值。因此，被選擇之RRAM單元104a內的存取電晶體108 的閾值電壓(VGS1)(亦即VGS1=(VBL1-VSL1)+(VWL1-VBL1))大於未選擇之RRAM單元104b內的存儲電晶體108的閾值電壓(VGS2)(亦即VGS2=(VBL2-VSL2)+(VWL2-VBL2))(因為RRAM單元內的存取電晶體的閾值電壓，是由施加至上述RRAM單元之位元線電壓與選擇線電壓之間的差值來控制)。
因此，施加一非零偏壓至耦接未選擇之RRAM單元104b的位元線BL2以及選擇線SL2，可允許被選擇之RRAM單元104a與未選擇之RRAM單元104b之存取電晶體(例如存取電晶體108a與108b)的閘極與汲極電壓(VDG)維持相同(例如在相對於未選擇之RRAM單元之存取電晶體108b的被選擇之RRAM單元之存取電晶體108a上增加汲極與源極電壓(VDS)(VDS=VBL-VSL)與閾值電壓(VGS2=VDS2-VGD2)的時候)。換句話說，施加一偏壓(bias voltage)至耦接未選擇之RRAM單元104b的位元線BL2與選擇線SL2，可減少未選擇之RRAM單元104b的存取電晶體108b的一閾值電壓(VGS2=VDS2-VGD2)，藉此在一讀取操作期間允許施加較大的字線電壓VWLx，且不會損害未選擇之RRAM單元104b的存取電晶體108b。
第4圖是依據本發明一些實施例之時序圖400，用以說明RRAM電路之一操作方法。上述時序圖描述成型操作(forming operation)402(在成型操作402中，一初始導電細絲是在一RRAM單元內形成)、設置操作404(在設置操作404中，一導電細絲斷開，導致高電阻狀態)、重置操作406(在重置操作406中，導電細絲被重新形成，導致低電阻狀態)、以及讀取操作408。
如時序圖400所示，上述RRAM電路在一初始時間t 0 沒有執行操作。沒有偏壓被施加至上述RRAM電路之任何字線、位元線、及/或選擇線。
一成型操作在一第一時間t 1 執行。在成型操作402期間，被選擇之字線上的電壓V WL_sel 保持在第一字線電壓V1 WL ，而未選擇之字線上的電壓V WL_unsel 保持在一低電壓(例如VDD或0伏特)。被選擇之位元線上的電壓V BL_sel 保持在第一位元線電壓V1 BL ，而未選擇之位元線上的電壓V BL_unsel 保持在一低電壓(例如VDD或0伏)。被選擇和未選擇之選擇線上的電壓(V SL_sel 和V SL_unsel )保持在一低電壓(例如VDD或0伏特)。第一字線電壓V1 WL 啟動一RRAM陣列之一列中的複數RRAM單元的複數存取電晶體，藉以在上述列之中的複數RRAM裝置與多條選擇線SL1-SLn之間形成導電路徑。被選擇之位元線上的電壓V BL_sel 和被選擇之選擇線上的電壓V SL_sel ，在被選擇之RRAM單元之RRAM裝置的電極之間形成大電壓差。上述大電壓差驅動電流通過RRAM裝置內的一介電材料層，導致在RRAM裝置內形成一初始導電細絲(例如透過產生熱能及/或電磁力，引起在上述介電材料層中之氧空位徙動(oxygen vacancy migration)以形成上述初始導電細絲)。
一設置操作404在第二時間t 2 執行。在設置操作404期間，被選擇之字線上的電壓V WL_sel 保持在第一字線電壓V1 WL ，而未選擇之字線上的電壓V WL_unsel 保持在一低電壓(例如VDD或0伏特)。被選擇之位元線上的電壓V BL_sel 保持在第二位元線電壓V2 BL ，而未選擇之位元線上的電壓V BL_unsel 保持在一低電 壓(例如VDD或0伏)。在一些實施例中，第二位元線電壓V2 BL 可以小於第一位元線電壓V1 BL 。被選擇與未選擇之選擇線上的電壓(V SL_sel 和V SL_unsel )保持在一低電壓(例如，VDD或0伏特)。第一字線電壓V1 WL 啟動一RRAM陣列之一列中的複數RRAM單元的複數存取電晶體，藉以在上述RRAM陣列之上述列之中的複數RRAM裝置與多條選擇線SL1-SLn之間形成導電路徑。被選擇之位元線上的電壓V BL_sel 和被選擇之選擇線上的電壓V SL_sel 形成一電壓差，且上述電壓差驅動電流通過一被選擇之RRAM單元之一RRAM裝置內的一介電材料層。由於在RRAM裝置中存在細絲，設置操作404可以使用比初始成型操作402更小的電壓差(例如更小的位元線電壓)。
一重置操作406在第三時間t 3 執行。在重置操作406期間，被選擇之字線上的電壓V WL_sel 保持在第二字線電壓V2 WL ，而未選擇之字線上的電壓V WL_unsel 保持在一低電壓(例如VDD或0伏特)。被選擇與未被選擇之位元線上的電壓(V BL_sel 和V BL_unsel )保持在一低電壓(例如VDD或0伏)。被選擇之選擇線上的電壓V SL_sel 保持在第一選擇線電壓V1 SL ，而未選擇之選擇線上的電壓V SL_unsel 保持在一低電壓(例如VDD或0伏特)。第二字線電壓V2 WL 啟動一RRAM陣列之一列中的複數RRAM單元的複數存取電晶體，藉以在上述RRAM陣列之上述列之中的複數RRAM裝置與多條選擇線SL1-SLn之間形成導電路徑。被選擇之位元線上的電壓V BL_sel 和被選擇之選擇線上的電壓V SL_sel 形成一電壓差，且上述電壓差驅動電流通過一被選擇之RRAM單元之一RRAM裝置內的一介電材料層(沿著與設置操作相反的方 向)，藉以斷開上述RRAM裝置內的一導電細絲。
一讀取操作408在第四時間t 4 執行。在讀取操作408期間，被選擇之字線上的電壓V WL_sel 保持在第三字線電壓V3 WL ，而未選擇之字線上的電壓V WL_unsel 保持在一低電壓(例如VDD或0伏特)。第三字線電壓V3 WL 可大於第一字線電壓V1 WL 。被選擇與未被選擇之位元線上的電壓(V BL_sel 和V BL_unsel )保持在第三位元線電壓V3 BL 。被選擇之選擇線上的電壓V SL_sel 保持在一低電壓(例如VDD或0伏特)，而未選擇之選擇線上的電壓V SL_unsel 保持在第二選擇線電壓V2 SL (亦即一非零偏壓)。在一些實施例中，第三位元線電壓V3 BL 基本上等於第二選擇線電壓V2 SL 。第三字線電壓V3 WL 啟動一RRAM陣列之一列中的複數RRAM單元的複數存取電晶體，藉以在上述RRAM陣列之上述列之中的複數RRAM裝置與多條選擇線SL1-SLn之間形成導電路徑，且在一被選擇之RRAM單元之一RRAM裝置的複數電極之間形成一電壓差。
第5A-5C圖詳細地描述本發明一些實施例之操作一RRAM電路的方法。如第5A-5C圖所示之內容，在一讀取操作期間所使用之一第一字線電壓具有大約等於1.4伏特的數值。應可理解，使用具有大約等於1.4伏特之數值的一第一字線電壓可改善一被選擇的RRAM單元的一讀取電流窗口。在一RRAM陣列之一讀取操作期間，具有大約等於1.4伏特之數值的一第一字線電壓，基本上不是可被允許的字線電壓，因為此種電壓可能會損壞複數未選擇之RRAM單元內的複數存取電晶體的閘極介電層。然而，在耦接未選擇之RRAM單元之複數位元 線與複數選擇線上使用一偏壓，可減輕上述存取電晶體的損壞。因此，上述字線電壓可被允許使用。
雖然第5A-5C圖描述關於一第一字線電壓具有大約等於1.4伏特之數值的實施例，但所述實施例不是限制性實施例。相對地，在其他實施例中，上述第一字線電壓可以具有大於1.4伏特(例如1.6伏特，1.8伏特等)或小於1.4伏特(例如1.2伏特等)的數值。
第5A圖是依據本發明一些實施例之圖表500，描述一RRAM電路執行成型、設置、重置、以及讀取操作所使用之示範性電壓。
如圖表500所示，在一讀取操作期間，具有大約等於1.4伏特之數值的一第一字線電壓502被施加至一字線，且上述字線耦接包括一被選擇之RRAM單元的一RRAM單元列；而具有基本上為零之電壓的一第二字線電壓504，被施加至耦接不包括上述被選擇之RRAM單元的複數RRAM單元列的複數字線。具有大約等於0.3伏特之數值的第一與第二位元線電壓506和508，被施加至耦接被選擇之RRAM單元和未選擇之RRAM單元的位元線。在一些實施例中，第一位元線電壓506可透過一位元線解碼器來產生，而第二位元線電壓508可透過一偏壓元件來產生。具有基本上為零之電壓的一第一選擇線電壓510，被施加至可操作地耦接一被選擇之RRAM單元的一選擇線；而具有大約等於0.3伏特之數值的一第二選擇線電壓512被施加至耦接上述未選擇之RRAM單元的複數選擇線。在一些實施例中，第二選擇線電壓512可以透過一偏壓元件來產生。
在一些實施例中，在一成型操作及/或一設置操作期間，第一字線電壓502與第二位元線電壓508之間的差值，可以大約等於被選擇之字線的電壓與未選擇之位元線的電壓之間的差值。
第5B圖是依據本發明一些實施例之示意圖514，透過施加第5A圖所述之電壓，描述一被選擇之RRAM單元104a內的RRAM裝置106的一讀取操作。
第5C圖是依據本發明一些實施例之圖示516，描繪一RRAM裝置對應第5A圖所述之電壓的一讀取電流。上述圖示描述沿著一x軸的讀取電流以及沿著一y軸的位元數(亦即具有讀取電流值的一些位元)。
如圖示516所示，上述讀取電流具有第一電流範圍518，第一電流範圍518用於具有第一值的存儲資料狀態(例如用於具有「0」的資料狀態)；以及具有第二電流範圍520，第二電流範圍520用於具有第二值的存儲資料狀態(例如具有「1」的資料狀態)。第一電流範圍518和第二電流範圍520之間的差是讀取電流窗口522。在讀取操作期間，讀取電流窗口522越大，可使複數資料狀態彼此越容易被區分。
將第一字線電壓502施加至被選擇之字線(具有大約等於1.4伏特之數值)，可改善RRAM單元在較小的字線電壓時的讀取電流窗口。舉例而言，第一字線電壓502(具有大約等於1.4伏特之數值)之應用，可使讀取電流窗口大約為11微安培(uA)；相較於大約為1.1伏特之字線電壓，大約為1.1伏特之字線電壓提供大約為6微安培的讀取電流窗口。
第6圖是依據本發明一些實施例之積體電路晶片600的一剖面圖，積體電路晶片600包括耦接一偏壓元件之RRAM單元。
積體電路晶片600包括形成於一基底602上的一RRAM裝置618。在一些實施例中，基底602可包括任何類型的半導體主體(例如矽、SiGe、SOI)，例如半導體晶圓及/或在一晶圓上之一或多個晶粒(die)，亦可包括相關聯之任何其他類型的金屬層、裝置、半導體及/或晶膜層(epitaxial layer)等等。
一電晶體裝置604被形成於基底602中。電晶體裝置604包括一源極區域606以及一汲極區域608，源極區域606與汲極區域608被一通道區域607所分離。電晶體裝置604亦包括一閘極電極610，且閘極電極610是透過一閘極介電層609與通道區域607分離。源極區域606透過一或多個金屬互連層614(例如一金屬線、一金屬通孔(metal via)、及/或一導電接觸部(contact))耦接至一選擇線612。閘極電極610透過一或多個金屬互連層614耦接至一字線616。汲極區域608透過一或多個金屬互連層614耦接至RRAM裝置618的一底部電極620。
RRAM裝置618的一底部電極620透過介電材料層622與一上部電極624分離。一導電細絲626(包括氧空位鏈(chain of oxygen vacancies))在RRAM裝置618已執行一成型操作後，可延伸通過介電材料層622。一上部金屬通孔更將RRAM裝置618之上部電極624耦接至一位元線628(形成於覆蓋RRAM裝置618之一金屬互連層中)。在一些實施例中，底部電極620與上部電極624可包括導電材料，例如鉑(Pt)、鋁-銅(AlCu)、 氮化鈦(TiN)、金(Au)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、及/或銅(Cu)。在一些實施例中，介電材料層622可包括氧化鎳(NiO)、氧化鈦(TiO)、氧化鉿(HfO)、氧化鋯(ZrO)、氧化鋅(ZnO)、氧化鎢(WO3)、氧化鋁(Al2O3)、氧化鉭(TaO)、氧化鉬(MoO)、及/或氧化銅(CuO)。
字線解碼器110耦接字線616、位元線解碼器112耦接位元線628、以及選擇線解碼器114耦接選擇線612。位元線628與選擇線612更耦接偏壓元件118，偏壓元件118被配置以在RRAM裝置618未被選擇以被讀取時，選擇性地將偏壓Vbias施加至位元線BL以及選擇線SL。在一些實施例中，字線解碼器110、位元線解碼器112、以及選擇線解碼器114可透過後段製程(BEOL)金屬互連層(例如形成在層間電介質結構(inter-level dielectric structure)內的銅線和通孔)，分別耦接字線616、位元線628、選擇線612。相似地，位元線628和選擇線612可以透過BEOL金屬互連層(例如形成在層間電介質結構內的銅線和通孔)耦接偏壓元件118。
雖然積體電路晶片600被描述為具有1T1R(一個電晶體與一個電阻)RRAM裝置結構，但是應可理解，在其他實施例中所描述之RRAM電路可以應用於其它RRAM裝置結構(例如2T2R)。此外，選擇線612、字線616與位元線628可以形成在與上述實施例中所示不同的層中。此外，雖然上述方法與裝置的描述是有關於RRAM單元，但是應當理解，本發明實施例的方法和裝置不限於這種類型的記憶體裝置。相對地，在其他實施例中，本發明實施例的方法和裝置可以應用於其它類型的 記憶體裝置，例如磁阻式隨機存取記憶體(MRAM)裝置。
第7A-7B圖是依據本發明一些實施例之RRAM電路的示意圖，包括耦接一偏壓源件之一RRAM陣列。
如第7A圖所示，一RRAM電路700包括RRAM陣列102，且RRAM陣列102包括複數RRAM單元104。每個RRAM單元104個別包括一RRAM裝置106以及一存取電晶體108。一偏壓元件702選擇性地耦接複數位元線BL1-BLn與複數選擇線SL1-SLn，且位元線BL1-BLn與選擇線SL1-SLn耦接複數RRAM單元104。偏壓元件702被配置以在一讀取操作期間，提供非零偏壓至耦接複數未選擇之RRAM單元的多個位元線BL1-BLn及/或多個選擇線SL1-SLn之一者或一者以上。在一些實施例中，偏壓元件702可被配置以在成型操作、設置操作、及/或重置操作期間，不施加非零偏壓至耦接複數未選擇之RRAM單元的多個位元線BL1-BLn與多個選擇線SL1-SLn之一者或一者以上。
RRAM陣列102耦接字線解碼器110、位元線解碼器112、選擇線解碼器114、以及感測電路704a。一控制單元706被配置以提供一個或多個位址至字線解碼器110、位元線解碼器112和選擇線解碼器114。上述一個或多個位址包括多位元訊號(multi-bit signals)，上述多位元訊號被解碼以判斷在操作期間(例如設置、重置、讀取等)，啟動哪一個(或那些)字線WL1-WLm、位元線BL1-BLn和選擇線SL1-SLn。舉例而言，字線解碼器110可被配置以基於一第一位址ADDR WL ，選擇性地施加一訊號(例如一電流或電壓)至字線WL1-WLm其中之一；位元線解碼器112可被配置以基於一第二位址ADDR BL/SL ，選擇性地施 加一訊號至位元線BL1-BLn其中之一；以及選擇線解碼器114可被配置以基於第二位址ADDR BL/SL ，選擇性地施加一訊號至選擇線SL1-SLn其中之一。
感測電路704a被配置以在讀取操作期間，判斷被選擇之一RRAM單元104內的資料狀態。在一些實施例中，感測電路206可包括一多工器708以及一感測放大器710。在一些實施例中(如圖7A所示)，感測電路704a可被配置以透過位元線BL1-BLn讀取資料。在一些實施例中，多工器708可與位元線解碼器112共享一或多個元件。在讀取操作期間，多工器708被配置以從複數位元線BL1-BLn中之一或多個位元線接收訊號，進而選擇性地將一訊號提供至感測放大器710。感測放大器710被配置以將所接收之上述訊號與一參考電壓V ref 進行比較，藉以產生一輸出資料狀態D out (例如「1」或「0」)，且輸出資料狀態D out 對應於儲存在一被選擇之RRAM單元的一資料狀態。
在一些實施例中(如第7B圖所示)，一RRAM電路714可包括一感測電路704b，且感測電路704b被配置以透過選擇線SL1-SLn讀取資料。在一些實施例中，多工器708可與選擇線解碼器114共享一或一個以上的元件。在讀取操作期間，多工器708被配置以從複數選擇線SL1-SLn中之一或多個選擇線接收訊號，進而選擇性地將一訊號提供至感測放大器710。感測放大器710被配置以將所接收之上述訊號與一參考電壓V ref 進行比較，藉以產生一輸出資料狀態D out (例如「1」或「0」)，且輸出資料狀態D out 對應於儲存在一被選擇之RRAM單元的一資料狀態。
在一些實施例中，控制單元706更可耦接偏壓元件702。控制單元706被配置以選擇性地操作偏壓元件702，藉以在一讀取操作期間，將一非零偏壓施加至複數位元線BL1-BLn及/或複數選擇線SL1-SLn。在一些實施例中，偏壓元件702可包括一偏壓元件解碼器712。偏壓元件解碼器712被配置以接收第二位址ADDR BL/SL ，並且基於第二位址ADDR BL/SL 選擇性地施加一偏壓。舉例而言，基於第二位址ADDR BL/SL ，偏壓元件解碼器712可被配置以施加一非零偏壓至被選擇和未選擇之位元線、未選擇之選擇線，但不施加至一被選擇之選擇線。在一些實施例中，偏壓元件解碼器712可以被配置以從控制單元706接收一位址，且上述位址不同於第二位址ADDR BL/SL 。
在一些實施例中，控制單元706被配置以操作偏壓元件702，藉以在RRAM陣列102之成型、設置及/或重置操作期間，不施加一非零偏壓至複數位元線BL1-BLn及/或複數選擇線SL1-SLn。舉例而言，在一些實施例中，偏壓元件702可在成型、設置及/或重置操作期間，與複數位元線BL1-BLn及/或複數選擇線SL1-SLn解耦合及/或關閉。
因此，本發明之一些實施例是有關於一種用於執行RRAM單元的讀取操作的方法和裝置。上述RRAM單元在上述讀取操作期間施加一非零偏壓至耦接複數未選擇之RRAM單元的複數位元線和複數選擇線，藉此增加讀取電流窗口並且不損壞對應的存取電晶體。
本發明之一些實施例是有關於操作一RRAM陣列的方法。上述操作方法包括執行一被選擇之RRAM裝置的一讀 取操作。上述讀取操作透過施加一第一讀取電壓至一字線以啟動上述字線，且上述字線耦接一RRAM陣列之一RRAM單元列。上述RRAM單元列包括上述被選擇之電RRAM裝置。上述讀取操作更透過施加一第二讀取電壓至耦接上述被選擇之RRAM裝置的一第一電極的一位元線，以及施加一或多個非零偏壓至耦接上述RRAM單元列之複數RRAM單元的複數位元線以及複數選擇線。上述RRAM單元包括複數未選擇之RRAM裝置。
在一些實施例中，上述第一讀取電壓高於上述一或多個非零偏壓。
在一些實施例中，上述第一讀取電壓約等於1.4伏特。
在一些實施例中，上述一或多個非零偏壓約等於上述第二讀取電壓。
在一些實施例中，上述第三讀取電壓可等於一汲極供應電壓。
本發明之另一些實施例是有關於操作一RRAM陣列的方法。上述操作方法包括執行一被選擇之RRAM裝置的一讀取操作。上述讀取操作透過施加一第一非零電壓至一字線，且上述字線耦接一RRAM陣列之一RRAM單元列。上述RRAM單元列包括上述被選擇之RRAM裝置。上述讀取操作更透過施加一第二非零電壓至耦接上述被選擇之RRAM裝置的一第一電極的一位元線，以及施加一基本上為零之電壓至可操作地耦接上述被選擇之RRAM裝置的一第二電極的一選擇線。上述讀取 操作更透過施加一非零偏壓至耦接上述RRAM單元列之複數RRAM單元的複數位元線以及複數選擇線。上述RRAM單元包括複數未選擇之RRAM裝置。
在一些實施例中，上述第一非零電壓大於上述非零偏壓。
在一些實施例中，上述第二非零電壓約等於上述非零偏壓。
在一些實施例中，上述操作方法更包括在一設置操作期間或一重置操作期間，不施加上述非零偏壓至可操作地耦接上述未選擇之電阻式隨機存取記憶體裝置的上述位元線以及上述選擇線。
在一些實施例中，上述第一非零電壓與上述非零偏壓之間的差值約等於上述第一非零設置電壓與上述基本上為零之設置電壓之間的差值。
本發明之又一些實施例是有關於一積體電路晶片。上述積體電路晶片包括一RRAM陣列，且上述RRAM陣列包括複數RRAM單元。上述積體電路晶片更包括一字線解碼器，上述字線解碼器被配置以施加一第一讀取電壓至一字線，且上述字線耦接上述RRAM陣列之一RRAM單元列。上述RRAM單元列包括一被選擇之RRAM裝置。上述積體電路晶片更包括一位元線解碼器，且上述位元線解碼器被配置以施加一第二讀取電壓至耦接上述被選擇之RRAM裝置的一第一電極的一位元線。上述積體電路晶片更包括一偏壓元件，上述偏壓元件被配置以施加一非零偏壓至耦接上述RRAM單元列之複數RRAM單 元的複數位元線以及複數選擇線。上述RRAM單元包括複數未選擇之RRAM裝置。
在一些實施例中，上述積體電路晶片更包括一選擇線解碼器。上述選擇線解碼器被配置以施加一第三讀取電壓至可操作地耦接上述被選擇之電阻式隨機存取記憶體裝置的一第二電極的一選擇線。其中，上述第二讀取電壓大於上述第三讀取電壓。
在一些實施例中，上述積體電路晶片更包括一控制單元。上述控制單元被配置以提供一位址至上述位元線解碼器以及上述選擇線解碼器。其中，上述位址定義上述電阻式隨機存取記憶體陣列之上述被選擇之電阻式隨機存取記憶體裝置的一位置。其中，上述偏壓元件包括一偏壓元件解碼器。上述偏壓元件解碼器被配置以從上述控制單元接收上述位址以及基於上述位址選擇性地施加上述非零偏壓至耦接上述未選擇之電阻式隨機存取記憶體裝置的上述位元線與上述選擇線。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
200‧‧‧方法
202-212‧‧‧動作

Claims (10)

  1. 一種電阻式隨機存取記憶體陣列的操作方法，包括：執行一被選擇之電阻式隨機存取記憶體裝置的一讀取操作，該讀取操作包括：施加一第一讀取電壓至耦接一電阻式隨機存取記憶體陣列中的一電阻式隨機存取記憶體單元列的一字線，以啟動該字線，其中該電阻式隨機存取記憶體單元列包括該被選擇之電阻式隨機存取記憶體裝置；施加一第二讀取電壓至耦接該被選擇之電阻式隨機存取記憶體裝置的一第一電極的一位元線；以及施加一或多個非零偏壓至耦接該電阻式隨機存取記憶體單元列中具有複數未選擇之電阻式隨機存取記憶體裝置的複數電阻式隨機存取記憶體單元的複數位元線以及複數選擇線。
  2. 如申請專利範圍第1項所述之電阻式隨機存取記憶體陣列的操作方法，更包括：施加一第三讀取電壓至可操作地耦接該被選擇之電阻式隨機存取記憶體裝置的一第二電極的一選擇線，其中該第二讀取電壓大於該第三讀取電壓。
  3. 如申請專利範圍第1項所述之電阻式隨機存取記憶體陣列的操作方法，更包括：在一設置操作期間以及一重置操作期間，不施加該一或多個非零偏壓至耦接該電阻式隨機存取記憶體單元列中具有該等未選擇之電阻式隨機存取記憶體裝置的該等電阻式隨 機存取記憶體單元的該等位元線以及該等選擇線。
  4. 如申請專利範圍第1項所述之電阻式隨機存取記憶體陣列的操作方法，更包括：對該被選擇之電阻式隨機存取記憶體裝置執行一設置操作，其中該設置操作包括：施加一第一設置電壓至耦接該電阻式隨機存取記憶體陣列之該電阻式隨機存取記憶體單元列的該字線，以啟動該字線；以及施加一第二設置電壓至耦接該被選擇之電阻式隨機存取記憶體裝置的該第一電極的該位元線。
  5. 如申請專利範圍第4項所述之電阻式隨機存取記憶體陣列的操作方法，其中，該第一讀取電壓大於該第一設置電壓。
  6. 如申請專利範圍第4項所述之電阻式隨機存取記憶體陣列的操作方法，更包括：施加小於該第二設置電壓的一第三設置電壓至可操作地耦接該被選擇之電阻式隨機存取記憶體裝置的一第二電極的一選擇線，其中該第一讀取電壓與該一或多個非零偏壓之間的差值約等於該第一設置電壓與該第三設置電壓之間的差值。
  7. 一種電阻式隨機存取記憶體陣列的操作方法，包括：執行一被選擇之電阻式隨機存取記憶體裝置的一讀取操作，該讀取操作包括：施加一第一非零電壓至耦接一電阻式隨機存取記憶體陣列之一電阻式隨機存取記憶體單元列的一字線，其中該電阻 式隨機存取記憶體單元列包括該被選擇之電阻式隨機存取記憶體裝置；施加一第二非零電壓至耦接該被選擇之電阻式隨機存取記憶體裝置的一第一電極的一位元線；施加一基本上為零之電壓至可操作地耦接該被選擇之電阻式隨機存取記憶體裝置的一第二電極的一選擇線；以及施加一非零偏壓至耦接該電阻式隨機存取記憶體單元列中具有複數未選擇之電阻式隨機存取記憶體裝置的複數電阻式隨機存取記憶體單元的複數位元線以及複數選擇線。
  8. 如申請專利範圍第7項所述之電阻式隨機存取記憶體陣列的操作方法，更包括：執行該被選擇之電阻式隨機存取記憶體裝置的一設置操作，其中該設置操作包括：施加一第一非零設置電壓至耦接該電阻式隨機存取記憶體單元列之該字線；以及其中，該第一非零電壓大於該第一非零設置電壓。
  9. 如申請專利範圍第8項所述之電阻式隨機存取記憶體陣列的操作方法，其中該設置操作更包括：施加一第二非零設置電壓至耦接該被選擇之電阻式隨機存取記憶體裝置的該第一電極的該位元線；以及施加一基本上為零之設置電壓至可操作地耦接該被選擇之電阻式隨機存取記憶體裝置的該第二電極的該選擇線。
  10. 一種積體電路晶片，包括：一電阻式隨機存取記憶體陣列，包括複數電阻式隨機存取 記憶體單元；一字線解碼器，被配置以施加一第一讀取電壓至耦接該電阻式隨機存取記憶體陣列中的一電阻式隨機存取記憶體單元列的一字線，其中該電阻式隨機存取記憶體單元列包括一被選擇之電阻式隨機存取記憶體裝置；一位元線解碼器，被配置以施加一第二讀取電壓至耦接該被選擇之電阻式隨機存取記憶體裝置的一第一電極的一位元線；以及一偏壓元件，被配置以施加一非零偏壓至耦接該電阻式隨機存取記憶體單元列中具有複數未選擇之電阻式隨機存取記憶體裝置之複數電阻式隨機存取記憶體單元的複數位元線以及複數選擇線。
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