CN107086049B - 电阻式随机存取存储器阵列的操作方法与集成电路芯片 - Google Patents

电阻式随机存取存储器阵列的操作方法与集成电路芯片 Download PDF

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Abstract

本公开实施例提供一种电阻式随机存取存储器阵列的操作方法与集成电路芯片，执行电阻式随机存取存储器(RRAM)单元的读取操作的方法与装置。通过施加非零偏压至未选择的位元线与选择线，借此在不损害对应的存取晶体管的情况下增加读取电流窗口。在一些实施例中，可通过施加第一读取电压至耦接包括被选择的RRAM装置的一RRAM单元列的字线，藉此启动字线。第二读取电压被施加至耦接被选择的RRAM装置的第一电极的位元线。一或多个非零偏压被施加在耦接RRAM单元列中具有未选择的RRAM装置的RRAM单元的位元线与选择线。

Description

电阻式随机存取存储器阵列的操作方法与集成电路芯片
技术领域
本公开实施例涉及存储器，特别涉及电阻式随机存取存储器的装置与操作方法。
背景技术
许多现代电子设备具备应用于存储数据的电子存储器。电子存储器可以是易失性存储器(volatile memory)或非易失性存储器(non-volatile memory)。易失性存储器在被供电时存储数据，而非易失性存储器能够在没有电力时存储数据。电阻式随机存取存储器(Resistive random access memory(RRAM))是下一代非易失性存储器技术的一种具有前景的选项。RRAM的结构简单、所需的单元面积(cell area)小、切换电压低、切换时间短，且可与互补式金属氧化物半导体(CMOS)制程兼容。
发明内容
本公开一些实施例提供一种电阻式随机存取存储器阵列的操作方法。操作方法包括执行一被选择的电阻式随机存取存储器装置的一读取操作。读取操作包括：施加一第一读取电压至耦接一电阻式随机存取存储器阵列中的一电阻式随机存取存储器单元列的一字线，以启动字线，其中电阻式随机存取存储器单元列包括被选择的电阻式随机存取存储器装置；施加一第二读取电压至耦接被选择的电阻式随机存取存储器装置的一第一电极的一位元线；以及施加一或多个非零偏压至耦接电阻式随机存取存储器单元列中具有多个未选择的电阻式随机存取存储器装置的多个电阻式随机存取存储器单元的多个位元线以及多个选择线。
本公开一些实施例提供一种电阻式随机存取存储器阵列的操作方法。操作方法包括执行一被选择的电阻式随机存取存储器装置的一读取操作。读取操作包括：施加一第一非零电压至耦接一电阻式随机存取存储器阵列的一电阻式随机存取存储器单元列的一字线，其中电阻式随机存取存储器单元列包括被选择的电阻式随机存取存储器装置；施加一第二非零电压至耦接被选择的电阻式随机存取存储器装置的一第一电极的一位元线；施加一基本上为零的电压至可操作地耦接被选择的电阻式随机存取存储器装置的一第二电极的一选择线；以及施加一非零偏压至耦接电阻式随机存取存储器单元列中具有多个未选择的电阻式随机存取存储器装置的多个电阻式随机存取存储器单元的多个位元线以及多个选择线。
本公开一些实施例提供一种集成电路芯片。集成电路芯片包括一电阻式随机存取存储器阵列、一字线解码器、一位元线解码器、一偏压元件。电阻式随机存取存储器阵列包括多个电阻式随机存取存储器单元。字线解码器被配置以施加一第一读取电压至耦接电阻式随机存取存储器阵列中的一电阻式随机存取存储器单元列的一字线。电阻式随机存取存储器单元列包括一被选择的电阻式随机存取存储器装置。位元线解码器被配置以施加一第二读取电压至耦接被选择的电阻式随机存取存储器装置的一第一电极的一位元线。偏压元件被配置以施加一非零偏压至耦接电阻式随机存取存储器单元列中具有多个未选择的电阻式随机存取存储器装置的多个电阻式随机存取存储器单元的多个位元线以及多个选择线。
附图说明
根据以下的详细说明并配合说明书附图做完整公开。应注意的是，根据本产业的一般作业，图示并未必按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。
图1是依据本公开实施例的包括偏压元件的RRAM电路的示意图，上述偏压元件可被配置以改善上述RRAM的读取电流窗口；
图2是依据本公开实施例的对RRAM电路执行读取操作的方法流程图，上述方法使用偏压以改善上述RRAM的读取电流窗口；
图3是依据本公开实施例的对RRAM电路执行读取操作的示意图；
图4是依据本公开实施例的RRAM的操作方法的时序图；
图5A-5C是依据本公开实施例的RRAM的操作方法的示意图；
图6是依据本公开实施例的包括耦接偏压元件的RRAM单元的集成电路芯片的剖面图；
图7A-7B是依据本公开实施例的包括耦接偏压元件的RRAM阵列的RRAM电路的示意图。
附图标记说明：
100～RRAM电路
102～RRAM阵列
104a-104d～RRAM单元
106～RRAM装置
108～存取晶体管
110～字线解码器
112～位元线解码器
114～选择线解码器
116～感测电路
118～偏压元件
ADDR1～第一位址
ADDR2～第二位址
ADDR3～第三位址
WL1-WLm～字线
BL1-BLn～位元线
SL1-SLn～选择线
200～方法
202-212～动作
300～示意图
106a、106b～RRAM装置
108a、108b～存取晶体管
VWL1～第一字线电压
VWL2～第二字线电压
VBL1～第一位元线电压
VBL2～第二位元线电压
VSL1～第一选择线电压
VSL2～第二选择线电压
Vbias～偏压
400～时序图
402～成型操作
404～设置操作
406～重置操作
408～读取操作
t0～初始时间
t1～第一时间
t2～第二时间
t3～第三时间
t4～第四时间
VWL_sel、VWL_unsel、VBL_sel、VBL_unsel、VSL_sel、VSL_unsel～电压
V1WL～第一字线电压
V1BL～第一位元线电压
V1SL～第一选择线电压
V2WL～第二字线电压
V2BL～第二位元线电压
V2SL～第二选择线电压
V3WL～第三字线电压
V3BL～第三位元线电压
500～图表
502～第一字线电压
504～第二字线电压
506～第一位元线电压
508～第二位元线电压
510～第一选择线电压
512～第二选择线电压
514～示意图
VWL～字元线电压
516～图示
518～第一电流范围
520～第二电流范围
522～读取电流窗口
600～集成电路芯片
602～基底
604～晶体管装置
606～源极区域
607～通道区域
608～漏极区域
609～栅极介电层
610～栅极电极
612～选择线
614～金属互连层
616～字线
618～RRAM装置
620～底部电极
622～介电材料层
624～上部电极
626～导电细丝
628～位元线
700～RRAM电路
702～偏压元件
704a、704b～感测电路
706～控制单元
708～多工器
710～感测放大器
712～偏压元件解码器
ADDRWL～第一位址
ADDRBL/SL～第二位址
Vref～参考电压
Dout～输出数据状态
714～RRAM电路
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本公开的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开书叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”以及类似的用词，为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
电阻式随机存取存储器(Resistive random access memory(RRAM)装置通常包括高k值的介电材料层。上述介电材料层是被配置于导电电极之间，且上述导电电极被配置在后段制程(back-end-of-the-line(BEOL))的金属化堆迭中。RRAM装置被配置以基于电阻状态之间的可逆切换过程来进行操作。所述可逆切换的特征，可通过选择性地形成穿过上述高k值介电材料层的导电细丝(filament)来实现。举例而言，上述高k值介电材料层(通常为绝缘体)可经由在上述导电电极之间施加电压而导电，借此形成延伸穿过上述高k值电介质材料层的导电细丝。RRAM单元(cell)具有对应第一数据值(例如逻辑“0”)的第一(例如“高”)电阻状态，且具有对应第二数据值(例如逻辑“1”)的第二(例如“低”)电阻状态。
在未来的技术发展中，RRAM单元的尺寸缩放可能会因为性能和可靠度的特性而受到限制。举例而言，随着RRAM单元的尺寸减少，第一数据状态(例如“0”)与第二数据状态(例如“1”)之间的电流差值(亦即读取电流窗口(read current window))也随的减少，造成更加难以从RRAM单元精确地读取数据状态。应可理解，上述电流窗口的尺寸可通过较高的字线(word line)电压来增加。然而，使用较高的字线电压会增加存取晶体管的栅极与源极电压(gate-source voltage(VGS))。较高的栅极与源极电压可造成上述存取晶体管的栅极介电层的损坏，导致可靠度的疑虑(例如装置故障)。
本公开实施例涉及RRAM电路，上述RRAM电路包括被配置以改善上述RRAM电路的读取电流窗口的一偏压元件以及相关的方法。在一些实施例中，上述RRAM电路包括一RRAM阵列，且所述RRAM阵列具有多个RRAM单元。一字线解码器被配置以施加一第一读取电压至一字线，且上述字线耦接包括一被选择的RRAM单元的一RRAM单元列(a row of RRAM cells)。一位元线解码器被配置以施加一第二读取电压至耦接上述被选择的RRAM单元。一偏压元件被配置以施加一非零偏压(non-zero bias voltage)至耦接上述RRAM单元列的多个未选择的RRAM单元的多个位元线以及多个选择线。通过施加非零偏压至耦接多个未选择的RRAM单元的多个位元线与多个选择线，在一读取操作期间可使用一较高的字线电压，进而增加上述RRAM电路的一读取电流窗口且不损害对应的存取晶体管。
图1描绘依据本公开一些实施例的一RRAM电路100的示意图。RRAM电路100包括一偏压元件，且上述偏压元件被配置以改善上述RRAM电路的一读取电流窗口。
RRAM电路100包括一RRAM阵列102，且RRAM阵列102具有多个RRAM单元104a-104d。RRAM单元104a-104d以列(row)及/或行(column)的方式被配置于RRAM阵列102中。在RRAM阵列102的一列之中的RRAM单元104a、104b或104c、104d，是可操作地(operably)分别耦接至一字线WL1或WL2。在RRAM阵列102的一行之中的RRAM单元104a、104c或104b、104d，是可操作地分别耦接至一位元线BL1或BL2以及一选择线SL1或SL2。RRAM单元104a-104d分别与通过字线WL1或WL2与位元线BL1或BL2及/或选择线SL1或SL2的交叉点定义的一位址相关联。
RRAM单元104a-104d分别包括一RRAM装置106以及一存取晶体管108。RRAM装置106具备一电阻状态，且上述电阻状态可在一低电阻状态与一高电阻状态之间切换。上述电阻状态指示储存在RRAM装置106中的一数据值(例如“1”或“0”)。RRAM装置106具有耦接一位元线BL1或BL2的一第一端，且具有耦接存取晶体管108的一第二端。存取晶体管108具备耦接一字线WL1或WL2的一栅极、耦接一选择线SL1或SL2的一源极、以及耦接上述RRAM装置106的上述第二端的一漏极。通过启动字线WL1或WL2，存取晶体管108被启动，进而允许一选择线SL1或SL2被耦接至上述RRAM装置106的上述第二端。
RRAM阵列102被耦接至支援电路，且上述支援电路被配置以从RRAM单元104a-104d读取数据及/或将数据写入RRAM单元104a-104d。在一些实施例中，上述支援电路包括一字线解码器110、一位元线解码器112、一选择线解码器114、以及感测电路116。字线解码器110被配置以基于一第一位址ADDR1，选择性地施加一信号(例如一电流及/或一电压)至字线WL1-WL2其中之一；位元线解码器112被配置以基于一第二位址ADDR2，选择性地施加一信号至位元线BL1-BL2其中之一；以及选择线解码器114被配置以基于一第三位址ADDR3，选择性地施加一信号至选择线SL1-SL2其中之一。在一些实施例中，第二位址ADDR2与第三位址ADDR3可为相同的位址。
通过选择性地将信号施加至字线WL1-WL2、位元线BL1-BL2、选择线SL1-SL2，上述支援电路可执行成型(forming)、设定(set)、重置(reset)、以及RRAM单元104a-104d中的被选择RRAM单元的读取操作。举例而言，为了从RRAM单元104a读取数据，字线解码器110施加一信号(例如电压)至字线WL1；位元线解码器112施加一信号(例如电压)至位元线BL1；以及选择线解码器114施加一信号(例如电压)至选择线SL1。上述所施加的信号使感测电路116接收具有取决于RRAM单元104a的数据状态的一数值的信号(例如电压)。感测电路116被配置以感测此信号并且基于所述信号判定被选择的RRAM单元104a的数据状态(例如将所接收的电压与参考电压进行比较)。
位元线BL1-BL2以及选择线SL1-SL2亦耦接至一偏压元件118。在RRAM阵列102的一操作期间中(例如一读取操作、一设置操作、一重置操作)，偏压元件118被配置以选择性地施加一非零偏压至耦接未选择的RRAM单元104b的位元线BL1-BL2及/或选择线SL1-SL2，且未选择的RRAM单元104b是在耦接一已启动字线的一RRAM单元列之中。举例而言，若RRAM单元104a在一读取操作期间被选择，偏压元件118可在所述期间中施加一非零偏压至位元线BL2以及选择线SL-2。
施加一非零偏压至耦接未选择的RRAM单元的位元线BL1或BL2以及选择线SL1或SL2，实现一被选择的字线与一未选择的选择线及/或位元线的电压之间的一较小电位差。上述较小的电位差可减少未选择的RRAM单元的存取晶体管108的跨越栅极介电层的电压差值，藉此允许使用一较高的字线电压且不会对未选择的RRAM单元的存取晶体管108增加损害。在一读取操作期间使用一较高的字线电压，可增加所被选择的RRAM单元的存取晶体管108的一读取电流窗口。
图2是依据本公开一些实施例的执行一RRAM电路的一读取操作的方法流程图，且上述RRAM电路使用偏压以改善上述RRAM电路的一读取电流窗口。
虽然方法200在本公开实施例中被描绘以及描述为一是列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为对本公开实施例造成任何限制。举例而言，一些动作可以用不同的顺序执行及/或与本公开实施例所述及/或所述以外的动作或事件同时发生。另外，并非所有被描述的动作都需要被用于实现本公开实施例所描述的一或多个面相或实施例。此外，本公开实施例所描绘的一个或多个动作可以在一个或多个单独的动作及/或阶段中执行。
在动作202中，一第一读取电压被施加至一字线以启动上述字线，且上述字线耦接一RRAM单元列。在一些实施例中，上述字线可耦接上述RRAM单元列的多个存取晶体管的栅极。
在动作204中，一第二读取电压被施加至一位元线，且上述位元线耦接上述RRAM单元列的一被选择的RRAM单元的一RRAM装置的一第一电极。上述第二读取电压可为一非零电压且具有小于上述第一读取电压的一数值。
在动作206中，一第三读取电压(小于上述第二读取电压)被施加至一选择线，上述选择线可操作地耦接上述被选择的RRAM单元的上述RRAM装置的一第二电极。在一些实施例中，上述第三读取电压可与一漏极供应电压(VDD)相同。在一些实施例中，上述第三读取电压可基本上等于零伏特。
在动作208中，一或多个非零偏压被施加至耦接上述RRAM单元列中未选择的RRAM单元的多个位元线及/或多个选择线。在一些实施例中，动作208可依据动作210与212以执行。
在动作210中，一第一非零偏压被施加至耦接上述RRAM单元列中未选择的RRAM单元的多个位元线。
在动作212中，一第二非零偏压被施加至耦接上述RRAM单元列中未选择的RRAM单元的多个选择线。
应可理解，方法200的各动作可以用任何顺序来执行。举例而言，在一些实施例中，在施加上述第一读取电压(动作202)、上述第二读取电压(动作204)、及/或上述第三读取电压(动作206)的前，上述非零偏压的一或多个电压可被施加至耦接未选择的RRAM单元的多个位元线及/或多个选择线(动作210及/或动作212)。在一些实施例中，在施加上述一或多个读取电压的前施加上述非零偏压，可通过减少一存取晶体管的跨越一栅极介电层的电压差值(例如通过在施加上述第一读取电压的前施加上述非零偏压，使上述第一读取电压的整体没有成为一栅极介电层的跨电压)以减少上述栅极介电层的损坏。在一些实施例中，上述非零偏压的一或多个电压(动作210及/或动作212)可在施加上述读取电压的一或多个电压(动作202、动作204、及/或动作206)的后，被施加至耦接未选择的RRAM单元的多个位元线及/或多个选择线。
此外，当方法200描述在一读取操作期间施加非零偏压至耦接未选择的RRAM单元的多个位元线及/或多个选择线时，所述方法并未受限于所述操作。相反地，可在任何RRAM操作中(例如一读取操作、一设置操作、一重置操作)，施加非零偏压至耦接未选择的RRAM单元的多个位元线及/或多个选择线，借此减少跨越一存取晶体管的上述栅极介电层的电压差值。
图3是依据本公开一些实施例的示意图300，用以描绘在一RRAM电路中执行一读取操作的方法。
如图3所示，一第一字线电压VWL1被施加至一第一字线WL1，且第一字线WL1耦接一RRAM阵列102的RRAM单元104a-104b的一第一列，其中RRAM阵列102包括一被选择的RRAM单元104a。第一字线电压VWL1被提供至上述RRAM单元104a-104b的上述第一列的存取晶体管108的栅极。第一字线电压VWL1可具有非零电压值(例如1.4伏特)。
在被选择的RRAM单元104a内，第一位元线电压VBL1被施加至一第一位元线BL1，且第一位元线BL1耦接被选择的RRAM单元104a的RRAM装置106a的一第一电极。在一些实施例中，第一位元线电压VBL1等于从位元线解码器112输出的非零电压与从偏压元件118输出的基本上为零的偏压的总和。第一选择线电压VSL1被施加至一第一选择线SL1，且第一选择线SL1耦接被选择的RRAM单元104a的存取晶体管108a。在一些实施例中，第一位元线电压VBL1可基本上等于零伏特。在一些实施例中，第一选择线电压VSL1等于从选择线解码器114输出的基本为零的电压以及偏压元件118的基本为零的偏压输出。
在未选择的RRAM单元104b内，第二位元线电压VBL2被施加至一第二位元线BL2，且第二位元线BL2耦接未选择的RRAM单元104b的RRAM装置106b的一第一电极。在一些实施例中，第二位元线电压VBL2等于从位元线解码器112输出的基本上为零的电压与从偏压元件118输出的非零偏压的总和。第二选择线电压VSL2被施加至第二选择线SL2，且第二选择线SL2耦接未选择的RRAM单元104b的存取晶体管108b。在一些实施例中，第二选择线电压VSL2等于从选择线解码器114输出的基本上为零的电压与从偏压元件118输出的非零偏压的总和。
RRAM单元104a或104b内的存取晶体管108a或108b的阈值电压(VGS)等于漏极与源极电压(VDS)以及栅极与漏极电压(VDG)的总和(亦即VGS＝VDS+VDG)。被选择的RRAM单元104a内的存取晶体管108a，具有等于第一字线电压VWL1的栅极电压、等于第一位元线电压VBL1的漏极电压、以及等于第一选择线电压VSL1的源极电压。被选择的RRAM单元104a内的存取晶体管108a所得到的阈值电压(VGS1)等于(VBL1-VSL1)+(VWL1-VBL1)。未选择的RRAM单元104b的存取晶体管108b，具有等于第一字线电压VWL1的栅极电压、等于第二位元线电压VBL2的漏极电压、以及等于第二选择线电压VSL2的源极电压。未选择的RRAM单元104b内的存取晶体管108b所得到的阈值电压(VGS2)等于(VBL2-VSL2)+(VWL2-VBL2)。
第一位元线电压VBL1与第一选择线电压VSL1之间的差值，大于第二位元线电压VBL2和第二选择线电压VSL2之间的差值；而第一字线电压VWL1和第一位元线电压VBL1之间的差值，基本上等于第一字线电压VWL1和第二位元线电压VBL2之间的差值。因此，被选择的RRAM单元104a内的存取晶体管108的阈值电压(VGS1)(亦即VGS1＝(VBL1-VSL1)+(VWL1-VBL1))大于未选择的RRAM单元104b内的存储晶体管108的阈值电压(VGS2)(亦即VGS2＝(VBL2-VSL2)+(VWL2-VBL2))(因为RRAM单元内的存取晶体管的阈值电压，是由施加至上述RRAM单元的位元线电压与选择线电压之间的差值来控制)。
因此，施加一非零偏压至耦接未选择的RRAM单元104b的位元线BL2以及选择线SL2，可允许被选择的RRAM单元104a与未选择的RRAM单元104b的存取晶体管(例如存取晶体管108a与108b)的栅极与漏极电压(VDG)维持相同(例如在相对于未选择的RRAM单元的存取晶体管108b的被选择的RRAM单元的存取晶体管108a上增加漏极与源极电压(VDS)(VDS＝VBL-VSL)与阈值电压(VGS2＝VDS2-VGD2)的时候)。换句话说，施加一偏压(bias voltage)至耦接未选择的RRAM单元104b的位元线BL2与选择线SL2，可减少未选择的RRAM单元104b的存取晶体管108b的一阈值电压(VGS2＝VDS2-VGD2)，藉此在一读取操作期间允许施加较大的字线电压VWLx，且不会损害未选择的RRAM单元104b的存取晶体管108b。
图4是依据本公开一些实施例的时序图400，用以说明RRAM电路的一操作方法。上述时序图描述成型操作(forming operation)402(在成型操作402中，一初始导电细丝是在一RRAM单元内形成)、设置操作404(在设置操作404中，一导电细丝断开，导致高电阻状态)、重置操作406(在重置操作406中，导电细丝被重新形成，导致低电阻状态)、以及读取操作408。
如时序图400所示，上述RRAM电路在一初始时间t0没有执行操作。没有偏压被施加至上述RRAM电路的任何字线、位元线、及/或选择线。
一成型操作在一第一时间t1执行。在成型操作402期间，被选择的字线上的电压VWL_sel保持在第一字线电压V1WL，而未选择的字线上的电压VWL_unsel保持在一低电压(例如VDD或0伏特)。被选择的位元线上的电压VBL_sel保持在第一位元线电压V1BL，而未选择的位元线上的电压VBL_unsel保持在一低电压(例如VDD或0伏)。被选择和未选择的选择线上的电压(VSL_sel和VSL_unsel)保持在一低电压(例如VDD或0伏特)。第一字线电压V1WL启动一RRAM阵列的一列中的多个RRAM单元的多个存取晶体管，借此在上述列的中的多个RRAM装置与多条选择线SL1-SLn之间形成导电路径。被选择的位元线上的电压VBL_sel和被选择的选择线上的电压VSL_sel，在被选择的RRAM单元的RRAM装置的电极的间形成大电压差。上述大电压差驱动电流通过RRAM装置内的一介电材料层，导致在RRAM装置内形成一初始导电细丝(例如通过产生热能及/或电磁力，引起在上述介电材料层中的氧空位徙动(oxygen vacancy migration)以形成上述初始导电细丝)。
一设置操作404在第二时间t2执行。在设置操作404期间，被选择的字线上的电压VWL_sel保持在第一字线电压V1WL，而未选择的字线上的电压VWL_unsel保持在一低电压(例如VDD或0伏特)。被选择的位元线上的电压VBL_sel保持在第二位元线电压V2BL，而未选择的位元线上的电压VBL_unsel保持在一低电压(例如VDD或0伏)。在一些实施例中，第二位元线电压V2BL可以小于第一位元线电压V1BL。被选择与未选择的选择线上的电压(VSL_sel和VSL_unsel)保持在一低电压(例如，VDD或0伏特)。第一字线电压V1WL启动一RRAM阵列的一列中的多个RRAM单元的多个存取晶体管，借此在上述RRAM阵列的上述列的中的多个RRAM装置与多条选择线SL1-SLn之间形成导电路径。被选择的位元线上的电压VBL_sel和被选择的选择线上的电压VSL_sel形成一电压差，且上述电压差驱动电流通过一被选择的RRAM单元的一RRAM装置内的一介电材料层。由于在RRAM装置中存在细丝，设置操作404可以使用比初始成型操作402更小的电压差(例如更小的位元线电压)。
一重置操作406在第三时间t3执行。在重置操作406期间，被选择的字线上的电压VWL_sel保持在第二字线电压V2WL，而未选择的字线上的电压VWL_unsel保持在一低电压(例如VDD或0伏特)。被选择与未被选择的位元线上的电压(VBL_sel和VBL_unsel)保持在一低电压(例如VDD或0伏)。被选择的选择线上的电压VSL_sel保持在第一选择线电压V1SL，而未选择的选择线上的电压VSL_unsel保持在一低电压(例如VDD或0伏特)。第二字线电压V2WL启动一RRAM阵列的一列中的多个RRAM单元的多个存取晶体管，借此在上述RRAM阵列的上述列的中的多个RRAM装置与多条选择线SL1-SLn之间形成导电路径。被选择的位元线上的电压VBL_sel和被选择的选择线上的电压VSL_sel形成一电压差，且上述电压差驱动电流通过一被选择的RRAM单元的一RRAM装置内的一介电材料层(沿着与设置操作相反的方向)，借此断开上述RRAM装置内的一导电细丝。
一读取操作408在第四时间t4执行。在读取操作408期间，被选择的字线上的电压VWL_sel保持在第三字线电压V3WL，而未选择的字线上的电压VWL_unsel保持在一低电压(例如VDD或0伏特)。第三字线电压V3WL可大于第一字线电压V1WL。被选择与未被选择的位元线上的电压(VBL_sel和VBL_unsel)保持在第三位元线电压V3BL。被选择的选择线上的电压VSL_sel保持在一低电压(例如VDD或0伏特)，而未选择的选择线上的电压VSL_unsel保持在第二选择线电压V2SL(亦即一非零偏压)。在一些实施例中，第三位元线电压V3BL基本上等于第二选择线电压V2SL。第三字线电压V3WL启动一RRAM阵列的一列中的多个RRAM单元的多个存取晶体管，借此在上述RRAM阵列的上述列之中的多个RRAM装置与多条选择线SL1-SLn之间形成导电路径，且在一被选择的RRAM单元的一RRAM装置的多个电极的间形成一电压差。
第5A-5C图详细地描述本公开一些实施例的操作一RRAM电路的方法。如第5A-5C图所示的内容，在一读取操作期间所使用的一第一字线电压具有大约等于1.4伏特的数值。应可理解，使用具有大约等于1.4伏特的数值的一第一字线电压可改善一被选择的RRAM单元的一读取电流窗口。在一RRAM阵列的一读取操作期间，具有大约等于1.4伏特的数值的一第一字线电压，基本上不是可被允许的字线电压，因为此种电压可能会损坏多个未选择的RRAM单元内的多个存取晶体管的栅极介电层。然而，在耦接未选择的RRAM单元的多个位元线与多个选择线上使用一偏压，可减轻上述存取晶体管的损坏。因此，上述字线电压可被允许使用。
虽然第5A-5C图描述关于一第一字线电压具有大约等于1.4伏特的数值的实施例，但所述实施例不是限制性实施例。相对地，在其他实施例中，上述第一字线电压可以具有大于1.4伏特(例如1.6伏特，1.8伏特等)或小于1.4伏特(例如1.2伏特等)的数值。
图5A是依据本公开一些实施例的图表500，描述一RRAM电路执行成型、设置、重置、以及读取操作所使用的示范性电压。
如图表500所示，在一读取操作期间，具有大约等于1.4伏特的数值的一第一字线电压502被施加至一字线，且上述字线耦接包括一被选择的RRAM单元的一RRAM单元列；而具有基本上为零的电压的一第二字线电压504，被施加至耦接不包括上述被选择的RRAM单元的多个RRAM单元列的多个字线。具有大约等于0.3伏特的数值的第一与第二位元线电压506和508，被施加至耦接被选择的RRAM单元和未选择的RRAM单元的位元线。在一些实施例中，第一位元线电压506可通过一位元线解码器来产生，而第二位元线电压508可通过一偏压元件来产生。具有基本上为零的电压的一第一选择线电压510，被施加至可操作地耦接一被选择的RRAM单元的一选择线；而具有大约等于0.3伏特的数值的一第二选择线电压512被施加至耦接上述未选择的RRAM单元的多个选择线。在一些实施例中，第二选择线电压512可以通过一偏压元件来产生。
在一些实施例中，在一成型操作及/或一设置操作期间，第一字线电压502与第二位元线电压508之间的差值，可以大约等于被选择的字线的电压与未选择的位元线的电压之间的差值。
图5B是依据本公开一些实施例的示意图514，通过施加图5A所述的电压，描述一被选择的RRAM单元104a内的RRAM装置106的一读取操作。
图5C是依据本公开一些实施例的图示516，描绘一RRAM装置对应图5A所述的电压的一读取电流。上述图示描述沿着一x轴的读取电流以及沿着一y轴的位元数(亦即具有读取电流值的一些位元)。
如图示516所示，上述读取电流具有第一电流范围518，第一电流范围518用于具有第一值的存储数据状态(例如用于具有「0」的数据状态)；以及具有第二电流范围520，第二电流范围520用于具有第二值的存储数据状态(例如具有「1」的数据状态)。第一电流范围518和第二电流范围520之间的差是读取电流窗口522。在读取操作期间，读取电流窗口522越大，可使多个数据状态彼此越容易被区分。
将第一字线电压502施加至被选择的字线(具有大约等于1.4伏特的数值)，可改善RRAM单元在较小的字线电压时的读取电流窗口。举例而言，第一字线电压502(具有大约等于1.4伏特的数值)的应用，可使读取电流窗口大约为11微安培(uA)；相较于大约为1.1伏特的字线电压，大约为1.1伏特的字线电压提供大约为6微安培的读取电流窗口。
图6是依据本公开一些实施例的集成电路芯片600的一剖面图，集成电路芯片600包括耦接一偏压元件的RRAM单元。
集成电路芯片600包括形成于一基底602上的一RRAM装置618。在一些实施例中，基底602可包括任何类型的半导体主体(例如硅、SiGe、SOI)，例如半导体晶圆及/或在一晶圆上的一或多个晶粒(die)，亦可包括相关联的任何其他类型的金属层、装置、半导体及/或晶膜层(epitaxial layer)等等。
一晶体管装置604被形成于基底602中。晶体管装置604包括一源极区域606以及一漏极区域608，源极区域606与漏极区域608被一通道区域607所分离。晶体管装置604亦包括一栅极电极610，且栅极电极610是通过一栅极介电层609与通道区域607分离。源极区域606通过一或多个金属互连层614(例如一金属线、一金属通孔(metal via)、及/或一导电接触部(contact))耦接至一选择线612。栅极电极610通过一或多个金属互连层614耦接至一字线616。漏极区域608通过一或多个金属互连层614耦接至RRAM装置618的一底部电极620。
RRAM装置618的一底部电极620通过介电材料层622与一上部电极624分离。一导电细丝626(包括氧空位链(chain of oxygen vacancies))在RRAM装置618已执行一成型操作后，可延伸通过介电材料层622。一上部金属通孔更将RRAM装置618的上部电极624耦接至一位元线628(形成于覆盖RRAM装置618的一金属互连层中)。在一些实施例中，底部电极620与上部电极624可包括导电材料，例如铂(Pt)、铝-铜(AlCu)、氮化钛(TiN)、金(Au)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、及/或铜(Cu)。在一些实施例中，介电材料层622可包括氧化镍(NiO)、氧化钛(TiO)、氧化铪(HfO)、氧化锆(ZrO)、氧化锌(ZnO)、氧化钨(WO3)、氧化铝(Al2O3)、氧化钽(TaO)、氧化钼(MoO)、及/或氧化铜(CuO)。
字线解码器110耦接字线616、位元线解码器112耦接位元线628、以及选择线解码器114耦接选择线612。位元线628与选择线612更耦接偏压元件118，偏压元件118被配置以在RRAM装置618未被选择以被读取时，选择性地将偏压Vbias施加至位元线BL以及选择线SL。在一些实施例中，字线解码器110、位元线解码器112、以及选择线解码器114可通过后段制程(BEOL)金属互连层(例如形成在层间电介质结构(inter-level dielectric structure)内的铜线和通孔)，分别耦接字线616、位元线628、选择线612。相似地，位元线628和选择线612可以通过BEOL金属互连层(例如形成在层间电介质结构内的铜线和通孔)耦接偏压元件118。
虽然集成电路芯片600被描述为具有1T1R(一个晶体管与一个电阻)RRAM装置结构，但是应可理解，在其他实施例中所描述的RRAM电路可以应用于其它RRAM装置结构(例如2T2R)。此外，选择线612、字线616与位元线628可以形成在与上述实施例中所示不同的层中。此外，虽然上述方法与装置的描述涉及RRAM单元，但是应当理解，本公开实施例的方法和装置不限于这种类型的存储器装置。相对地，在其他实施例中，本公开实施例的方法和装置可以应用于其它类型的存储器装置，例如磁阻式随机存取存储器(MRAM)装置。
第7A-7B图是依据本公开一些实施例的RRAM电路的示意图，包括耦接一偏压源件的一RRAM阵列。
如图7A所示，一RRAM电路700包括RRAM阵列102，且RRAM阵列102包括多个RRAM单元104。每个RRAM单元104个别包括一RRAM装置106以及一存取晶体管108。一偏压元件702选择性地耦接多个位元线BL1-BLn与多个选择线SL1-SLn，且位元线BL1-BLn与选择线SL1-SLn耦接多个RRAM单元104。偏压元件702被配置以在一读取操作期间，提供非零偏压至耦接多个未选择的RRAM单元的多个位元线BL1-BLn及/或多个选择线SL1-SLn的一者或一者以上。在一些实施例中，偏压元件702可被配置以在成型操作、设置操作、及/或重置操作期间，不施加非零偏压至耦接多个未选择的RRAM单元的多个位元线BL1-BLn与多个选择线SL1-SLn的一者或一者以上。
RRAM阵列102耦接字线解码器110、位元线解码器112、选择线解码器114、以及感测电路704a。一控制单元706被配置以提供一个或多个位址至字线解码器110、位元线解码器112和选择线解码器114。上述一个或多个位址包括多位元信号(multi-bit signals)，上述多位元信号被解码以判断在操作期间(例如设置、重置、读取等)，启动哪一个(或那些)字线WL1-WLm、位元线BL1-BLn和选择线SL1-SLn。举例而言，字线解码器110可被配置以基于一第一位址ADDRWL，选择性地施加一信号(例如一电流或电压)至字线WL1-WLm其中的一；位元线解码器112可被配置以基于一第二位址ADDRBL/SL，选择性地施加一信号至位元线BL1-BLn其中的一；以及选择线解码器114可被配置以基于第二位址ADDRBL/SL，选择性地施加一信号至选择线SL1-SLn其中的一。
感测电路704a被配置以在读取操作期间，判断被选择的一RRAM单元104内的数据状态。在一些实施例中，感测电路206可包括一多工器708以及一感测放大器710。在一些实施例中(如图7A所示)，感测电路704a可被配置以通过位元线BL1-BLn读取数据。在一些实施例中，多工器708可与位元线解码器112共享一或多个元件。在读取操作期间，多工器708被配置以从多个位元线BL1-BLn中的一或多个位元线接收信号，进而选择性地将一信号提供至感测放大器710。感测放大器710被配置以将所接收的上述信号与一参考电压Vref进行比较，借此产生一输出数据状态Dout(例如「1」或「0」)，且输出数据状态Dout对应于储存在一被选择的RRAM单元的一数据状态。
在一些实施例中(如图7B所示)，一RRAM电路714可包括一感测电路704b，且感测电路704b被配置以通过选择线SL1-SLn读取数据。在一些实施例中，多工器708可与选择线解码器114共享一或一个以上的元件。在读取操作期间，多工器708被配置以从多个选择线SL1-SLn中的一或多个选择线接收信号，进而选择性地将一信号提供至感测放大器710。感测放大器710被配置以将所接收的上述信号与一参考电压Vref进行比较，借此产生一输出数据状态Dout(例如「1」或「0」)，且输出数据状态Dout对应于储存在一被选择的RRAM单元的一数据状态。
在一些实施例中，控制单元706更可耦接偏压元件702。控制单元706被配置以选择性地操作偏压元件702，借此在一读取操作期间，将一非零偏压施加至多个位元线BL1-BLn及/或多个选择线SL1-SLn。在一些实施例中，偏压元件702可包括一偏压元件解码器712。偏压元件解码器712被配置以接收第二位址ADDRBL/SL，并且基于第二位址ADDRBL/SL选择性地施加一偏压。举例而言，基于第二位址ADDRBL/SL，偏压元件解码器712可被配置以施加一非零偏压至被选择和未选择的位元线、未选择的选择线，但不施加至一被选择的选择线。在一些实施例中，偏压元件解码器712可以被配置以从控制单元706接收一位址，且上述位址不同于第二位址ADDRBL/SL。
在一些实施例中，控制单元706被配置以操作偏压元件702，借此在RRAM阵列102的成型、设置及/或重置操作期间，不施加一非零偏压至多个位元线BL1-BLn及/或多个选择线SL1-SLn。举例而言，在一些实施例中，偏压元件702可在成型、设置及/或重置操作期间，与多个位元线BL1-BLn及/或多个选择线SL1-SLn解耦合及/或关闭。
因此，本公开的一些实施例涉及一种用于执行RRAM单元的读取操作的方法和装置。上述RRAM单元在上述读取操作期间施加一非零偏压至耦接多个未选择的RRAM单元的多个位元线和多个选择线，藉此增加读取电流窗口并且不损坏对应的存取晶体管。
本公开的一些实施例涉及操作一RRAM阵列的方法。上述操作方法包括执行一被选择的RRAM装置的一读取操作。上述读取操作通过施加一第一读取电压至一字线以启动上述字线，且上述字线耦接一RRAM阵列的一RRAM单元列。上述RRAM单元列包括上述被选择的电RRAM装置。上述读取操作更通过施加一第二读取电压至耦接上述被选择的RRAM装置的一第一电极的一位元线，以及施加一或多个非零偏压至耦接上述RRAM单元列的多个RRAM单元的多个位元线以及多个选择线。上述RRAM单元包括多个未选择的RRAM装置。
在一些实施例中，上述第一读取电压高于上述一或多个非零偏压。
在一些实施例中，上述第一读取电压约等于1.4伏特。
在一些实施例中，上述一或多个非零偏压约等于上述第二读取电压。
在一些实施例中，上述第三读取电压可等于一漏极供应电压。
本公开的另一些实施例涉及操作一RRAM阵列的方法。上述操作方法包括执行一被选择的RRAM装置的一读取操作。上述读取操作通过施加一第一非零电压至一字线，且上述字线耦接一RRAM阵列的一RRAM单元列。上述RRAM单元列包括上述被选择的RRAM装置。上述读取操作更通过施加一第二非零电压至耦接上述被选择的RRAM装置的一第一电极的一位元线，以及施加一基本上为零的电压至可操作地耦接上述被选择的RRAM装置的一第二电极的一选择线。上述读取操作更通过施加一非零偏压至耦接上述RRAM单元列的多个RRAM单元的多个位元线以及多个选择线。上述RRAM单元包括多个未选择的RRAM装置。
在一些实施例中，上述第一非零电压大于上述非零偏压。
在一些实施例中，上述第二非零电压约等于上述非零偏压。
在一些实施例中，上述操作方法还包括在一设置操作期间或一重置操作期间，不施加上述非零偏压至可操作地耦接上述未选择的电阻式随机存取存储器装置的上述位元线以及上述选择线。
在一些实施例中，上述第一非零电压与上述非零偏压的间的差值约等于上述第一非零设置电压与上述基本上为零的设置电压的间的差值。
本公开的又一些实施例涉及一集成电路芯片。上述集成电路芯片包括一RRAM阵列，且上述RRAM阵列包括多个RRAM单元。上述集成电路芯片还包括一字线解码器，上述字线解码器被配置以施加一第一读取电压至一字线，且上述字线耦接上述RRAM阵列的一RRAM单元列。上述RRAM单元列包括一被选择的RRAM装置。上述集成电路芯片还包括一位元线解码器，且上述位元线解码器被配置以施加一第二读取电压至耦接上述被选择的RRAM装置的一第一电极的一位元线。上述集成电路芯片还包括一偏压元件，上述偏压元件被配置以施加一非零偏压至耦接上述RRAM单元列的多个RRAM单元的多个位元线以及多个选择线。上述RRAM单元包括多个未选择的RRAM装置。
在一些实施例中，上述集成电路芯片还包括一选择线解码器。上述选择线解码器被配置以施加一第三读取电压至可操作地耦接上述被选择的电阻式随机存取存储器装置的一第二电极的一选择线。其中，上述第二读取电压大于上述第三读取电压。
在一些实施例中，上述集成电路芯片还包括一控制单元。上述控制单元被配置以提供一位址至上述位元线解码器以及上述选择线解码器。其中，上述位址定义上述电阻式随机存取存储器阵列的上述被选择的电阻式随机存取存储器装置的一位置。其中，上述偏压元件包括一偏压元件解码器。上述偏压元件解码器被配置以从上述控制单元接收上述位址以及基于上述位址选择性地施加上述非零偏压至耦接上述未选择的电阻式随机存取存储器装置的上述位元线与上述选择线。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面优选地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明构思与范围。在不背离本公开的发明构思与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (18)

1.一种电阻式随机存取存储器阵列的操作方法，包括：
执行一被选择的电阻式随机存取存储器装置的一读取操作，该读取操作包括：
施加一第一读取电压至耦接一电阻式随机存取存储器阵列中的一电阻式随机存取存储器单元列的一字线，以启动该字线，其中该电阻式随机存取存储器单元列包括该被选择的电阻式随机存取存储器装置；
施加一第二读取电压至耦接该被选择的电阻式随机存取存储器装置的一第一电极的一位元线；以及
施加一或多个非零偏压至耦接该电阻式随机存取存储器单元列中具有多个未选择的电阻式随机存取存储器装置的多个电阻式随机存取存储器单元的多个位元线以及多个选择线，
其中该第一读取电压高于该一或多个非零偏压。
2.如权利要求1所述的电阻式随机存取存储器阵列的操作方法，其中，该第一读取电压等于1.4伏特。
3.如权利要求1所述的电阻式随机存取存储器阵列的操作方法，其中，该一或多个非零偏压等于该第二读取电压。
4.如权利要求1所述的电阻式随机存取存储器阵列的操作方法，还包括：
施加一第三读取电压至可操作地耦接该被选择的电阻式随机存取存储器装置的一第二电极的一选择线，其中该第二读取电压大于该第三读取电压。
5.如权利要求4所述的电阻式随机存取存储器阵列的操作方法，其中，该第三读取电压可等于一漏极供应电压。
6.如权利要求1所述的电阻式随机存取存储器阵列的操作方法，还包括：
在一设置操作期间以及一重置操作期间，不施加该一或多个非零偏压至耦接该电阻式随机存取存储器单元列中具有所述未选择的电阻式随机存取存储器装置的所述电阻式随机存取存储器单元的所述位元线以及所述选择线。
7.如权利要求1所述的电阻式随机存取存储器阵列的操作方法，还包括：
对该被选择的电阻式随机存取存储器装置执行一设置操作，其中该设置操作包括：
施加一第一设置电压至耦接该电阻式随机存取存储器阵列的该电阻式随机存取存储器单元列的该字线，以启动该字线；以及
施加一第二设置电压至耦接该被选择的电阻式随机存取存储器装置的该第一电极的该位元线。
8.如权利要求7所述的电阻式随机存取存储器阵列的操作方法，其中，该第一读取电压大于该第一设置电压。
9.如权利要求7所述的电阻式随机存取存储器阵列的操作方法，还包括：
施加小于该第二设置电压的一第三设置电压至可操作地耦接该被选择的电阻式随机存取存储器装置的一第二电极的一选择线，其中该第一读取电压与该一或多个非零偏压之间的差值等于该第一设置电压与该第三设置电压之间的差值。
10.一种电阻式随机存取存储器阵列的操作方法，包括：
执行一被选择的电阻式随机存取存储器装置的一读取操作，该读取操作包括：
施加一第一非零电压至耦接一电阻式随机存取存储器阵列的一电阻式随机存取存储器单元列的一字线，其中该电阻式随机存取存储器单元列包括该被选择的电阻式随机存取存储器装置；
施加一第二非零电压至耦接该被选择的电阻式随机存取存储器装置的一第一电极的一位元线；
施加一基本上为零的电压至可操作地耦接该被选择的电阻式随机存取存储器装置的一第二电极的一选择线；以及
施加一非零偏压至耦接该电阻式随机存取存储器单元列中具有多个未选择的电阻式随机存取存储器装置的多个电阻式随机存取存储器单元的多个位元线以及多个选择线，
其中该第一非零电压大于该非零偏压。
11.如权利要求10所述的电阻式随机存取存储器阵列的操作方法，其中，该第二非零电压等于该非零偏压。
12.如权利要求10所述的电阻式随机存取存储器阵列的操作方法，还包括：
在一设置操作期间或一重置操作期间，不施加该非零偏压至可操作地耦接所述多个未选择的电阻式随机存取记忆体装置的所述多个位元线以及所述多个选择线。
13.如权利要求10所述的电阻式随机存取存储器阵列的操作方法，还包括：
执行该被选择的电阻式随机存取存储器装置的一设置操作，其中该设置操作包括：
施加一第一非零设置电压至耦接该电阻式随机存取存储器单元列的该字线；以及
其中，该第一非零电压大于该第一非零设置电压。
14.如权利要求13所述的电阻式随机存取存储器阵列的操作方法，其中该设置操作还包括：
施加一第二非零设置电压至耦接该被选择的电阻式随机存取存储器装置的该第一电极的该位元线；以及
施加一基本上为零的设置电压至可操作地耦接该被选择的电阻式随机存取存储器装置的该第二电极的该选择线。
15.如权利要求14所述的电阻式随机存取存储器阵列的操作方法，其中，该第一非零电压与该非零偏压之间的差值等于该第一非零设置电压与该基本上为零的设置电压之间的差值。
16.一种集成电路芯片，包括：
一电阻式随机存取存储器阵列，包括多个电阻式随机存取存储器单元；
一字线解码器，被配置以施加一第一读取电压至耦接该电阻式随机存取存储器阵列中的一电阻式随机存取存储器单元列的一字线，其中该电阻式随机存取存储器单元列包括一被选择的电阻式随机存取存储器装置；
一位元线解码器，被配置以施加一第二读取电压至耦接该被选择的电阻式随机存取存储器装置的一第一电极的一位元线；以及
一偏压元件，被配置以施加一非零偏压至耦接该电阻式随机存取存储器单元列中具有多个未选择的电阻式随机存取存储器装置的多个电阻式随机存取存储器单元的多个位元线以及多个选择线，
其中该第一读取电压高于该非零偏压。
17.如权利要求16所述的集成电路芯片，更包括：
一选择线解码器，被配置以施加一第三读取电压至可操作地耦接该被选择的电阻式随机存取存储器装置的一第二电极的一选择线，其中该第二读取电压大于该第三读取电压。
18.如权利要求17所述的集成电路芯片，更包括：
一控制单元，被配置以提供一位址至该位元线解码器以及该选择线解码器，其中该位址定义该电阻式随机存取存储器阵列之该被选择的电阻式随机存取存储器装置的一位置；以及
其中，该偏压元件包括一偏压元件解码器，该偏压元件解码器被配置以从该控制单元接收该位址以及基于该位址选择性地施加该非零偏压至耦接所述多个未选择的电阻式随机存取存储器装置的所述多个位元线与所述多个选择线。
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