KR20170096604A - Rram 셀을 판독하기 위한 방법 및 장치 - Google Patents
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Abstract
본 개시물은 RRAM 셀의 판독 동작을 수행하기 위한 방법 및 장치에 관한 것으로서, 대응 액세스 트랜지스터들을 손상시키지 않고, 판독 전류 윈도우를 증가시키기 위해 선택되지 않은 비트-라인들 및 선택-라인들에 넌-제로 바이어스 전압을 인가한다. 몇몇 실시예들에서, 방법은 제1 판독 전압을 워드-라인에 인가함으로써 선택된 RRAM 디바이스를 포함하는 RRAM 셀들의 행에 결합된 워드-라인을 활성화시킴으로써 수행될 수 있다. 제2 판독 전압이 선택된 RRAM 디바이스의 제1 전극에 결합된 비트-라인에 인가된다. 하나 이상의 넌-제로 바이어스 전압들은 선택되지 않은 RRAM 디바이스들을 갖는 RRAM 셀들의 행 내의 RRAM 셀들에 결합된 비트-라인들 및 선택-라인들에 인가된다.
Description
오늘날 많은 전자 디바이스들은 데이터를 저장하도록 구성된 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 휘발성 메모리는 전원이 공급되면 데이터를 저장하고, 비휘발성 메모리는 전원이 제거되면 데이터를 저장할 수 있다. 저항성 랜덤 액세스 메모리(RRAM)는 차세대 비휘발성 메모리 기술에 대한 하나의 유망한 후보이다. RRAM은 단순한 구조를 갖고, 작은 셀 면적을 소비하며, 낮은 스위칭 전압 및 빠른 스위칭 시간을 갖고, CMOS 제조 프로세스들과 호환된다.
몇몇 실시예들에서, 본 개시물은 선택된 RRAM 디바이스의 판독 동작을 수행하는 단계를 포함하는 RRAM 어레이를 작동시키는 방법에 관한 것이다. 판독 동작은 제1 판독 전압을 워드-라인에 인가함으로써 RRAM 어레이 내의 RRAM 셀들의 행에 결합된 워드-라인을 활성화시킴으로써 수행된다. RRAM 셀들의 행은 선택된 RRAM 디바이스를 포함한다. 판독 동작은 선택된 RRAM 디바이스의 제1 전극에 결합된 비트-라인에 제2 판독 전압을 추가로 인가함으로써, 그리고 선택되지 않은 RRAM 디바이스들을 갖는 RRAM 셀들의 행 내의 RRAM 셀들에 결합된 비트-라인들 및 선택-라인들에 하나 이상의 넌-제로 바이어스 전압을 인가함으로써 수행된다.
다른 실시예들에서, 본 개시물은 선택된 RRAM 디바이스의 판독 동작을 수행하는 단계를 포함하는 RRAM 어레이를 작동시키는 방법에 관한 것이다. 판독 동작은 RRAM 어레이 내의 RRAM 셀들의 행에 결합된 워드 라인에 제1 넌-제로 전압을 인가함으로써 수행된다. RRAM 셀들의 행은 선택된 RRAM 디바이스를 포함한다. 판독 동작은 선택된 RRAM 장치의 제1 전극에 결합된 비트-라인에 제2 넌-제로 전압을 추가로 인가함으로써, 그리고 선택된 RRAM 디바이스의 제2 전극에 동작 가능하게 결합된 선택-라인에 실질적으로 제로 전압을 인가함으로써 수행된다. 판독 동작은 넌-제로 바이어스 전압을 선택되지 않은 RRAM 디바이스들을 갖는 RRAM 셀들의 행 내의 RRAM 셀들에 결합된 비트-라인들 및 선택-라인들에 또한 인가함으로써 수행된다.
또 다른 실시예들에서, 본 개시물은 집적 회로와 관련된다. 집적 회로는 복수의 RRAM 셀들을 갖는 RRAM 어레이를 포함한다. 집적 회로는 RRAM 어레이 내의 RRAM 셀들의 행에 결합된 워드-라인에 제1 판독 전압을 인가하도록 구성되는 워드-라인 디코더를 더 포함한다. RRAM 셀들의 행은 선택된 RRAM 디바이스를 포함한다. 집적 회로는 선택된 RRAM 디바이스의 제2 전극에 결합된 비트-라인에 제2 판독 전압을 인가하도록 구성되는 비트-라인 디코더를 더 포함한다. 집적 회로는 선택되지 않는 RRAM 디바이스를 갖는, RRAM 셀들의 행 내의 RRAM 셀들의 행 내의 RRAM 셀들에 결합된 비트-라인들 및 선택-라인들에 넌-제로 바이어스 전압을 인가하도록 구성된 바이어스 엘리먼트를 더 포함한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 산업분야의 표준 관행에 따라, 다양한 피쳐들은 실척도로 도시되는 것은 아님에 유념한다. 실제로, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 저항성 랜덤 액세스 메모리(RRAM) 회로의 판독 전류 윈도우를 향상시키도록 구성된 바이어스 엘리먼트를 포함하는 RRAM 회로의 블록도의 몇몇 실시예들을 예시한다.
도 2는 RRAM 회로의 판독 전류 윈도우를 향상시키기 위해 바이어스 전압을 사용하여 RRAM 회로 상에서 판독 동작을 수행하는 방법의 몇몇 실시예들의 흐름도를 예시한다.
도 3은 개시된 RRAM 회로 상에서 판독 동작을 수행하는 방법을 예시하는 블록도의 몇몇 실시예들을 예시한다.
도 4는 개시된 RRAM 회로를 작동시키는 방법을 예시하는 타이밍도의 몇몇 실시예들을 예시한다.
도 5a-5c는 RRAM 회로를 작동시키는 방법의 더욱 상세한 실시예를 보여주는 몇몇 도면들을 예시한다.
도 6은 바이어스 엘리먼트에 결합된 저항성 랜덤 액세스 메모리(RRAM) 셀을 포함하는 집적 회로의 단면도의 몇몇 실시예들을 예시한다.
도 7a-7b는 바이어스 엘리먼트에 결합된 RRAM 어레이를 포함하는 RRAM 회로의 몇몇 실시예들을 보여주는 블록도를 예시한다.
도 1은 저항성 랜덤 액세스 메모리(RRAM) 회로의 판독 전류 윈도우를 향상시키도록 구성된 바이어스 엘리먼트를 포함하는 RRAM 회로의 블록도의 몇몇 실시예들을 예시한다.
도 2는 RRAM 회로의 판독 전류 윈도우를 향상시키기 위해 바이어스 전압을 사용하여 RRAM 회로 상에서 판독 동작을 수행하는 방법의 몇몇 실시예들의 흐름도를 예시한다.
도 3은 개시된 RRAM 회로 상에서 판독 동작을 수행하는 방법을 예시하는 블록도의 몇몇 실시예들을 예시한다.
도 4는 개시된 RRAM 회로를 작동시키는 방법을 예시하는 타이밍도의 몇몇 실시예들을 예시한다.
도 5a-5c는 RRAM 회로를 작동시키는 방법의 더욱 상세한 실시예를 보여주는 몇몇 도면들을 예시한다.
도 6은 바이어스 엘리먼트에 결합된 저항성 랜덤 액세스 메모리(RRAM) 셀을 포함하는 집적 회로의 단면도의 몇몇 실시예들을 예시한다.
도 7a-7b는 바이어스 엘리먼트에 결합된 RRAM 어레이를 포함하는 RRAM 회로의 몇몇 실시예들을 보여주는 블록도를 예시한다.
아래의 개시내용은 제공되는 청구 대상의 상이한 피쳐들을 구현하기 위한 여러 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간적으로 상대적인 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간적으로 상대적인 기술어들은 이와 똑같이 해석될 수 있다.
저항성 랜덤 액세스 메모리(RRAM) 디바이스들은 일반적으로 BEOL(back-end-of-the-line) 금속화 스택 내에 배치된 도전성 전극들 사이에 배열된 하이-k 유전체 재료의 층을 포함한다. RRAM 디바이스들은 저항 상태들 사이에서 가역적 스위칭 프로세스에 기반하여 작동하도록 구성된다. 이러한 가역적 스위칭은 하이-k 유전체 재료의 층을 통해 도전성 필라멘트를 선택적으로 형성함으로써 인에이블된다. 예를 들어, 일반적으로 절연성인 하이-k 유전체 재료의 층은 도전성 전극들 양단에 전압을 인가하여 하이-k 유전체 재료의 층을 통해 연장되는 도전성 필라멘트를 형성함으로써 전도되도록 만들어질 수 있다. 제1(예를 들어, 고(high)) 저항 상태를 갖는 RRAM 셀은 제1 데이터 값(예를 들어, 논리 '0')에 대응하고, 제2(예를 들어, 저(low)) 저항 상태를 갖는 RRAM 셀은 제2 데이터 값(예를 들어, 논리 '1')에 대응한다.
미래 기술 노드들에서, RRAM 셀들의 스케일링은 성능 및 안정성 특징의 저하로 인해 제한될 수 있다. 예를 들어, RRAM 셀의 사이즈가 감소함에 따라, 제1 데이터 상태(예를 들어, '0')와 제2 데이터 상태(예를 들어, '1') 사이의 전류차(즉, 판독 전류 윈도우)도 또한 감소하여, RRAM 셀에서 데이터 상태를 정확하게 판독하는 것을 더 어렵게 만든다. 더 높은 워드-라인 전압을 사용함으로써 판독 전류 윈도우의 사이즈가 증가될 수 있다는 것이 인식되었다. 그러나, 더 높은 워드-라인 전압의 사용은 액세스 트랜지스터들 상의 게이트-소스 전압(VGS)을 증가시킨다. 더 높은 게이트-소스 전압(VGS)은 액세스 트랜지스터들 내의 게이트 유전체의 손상을 야기할 수 있으며, 신뢰성 문제들(예를 들어, 디바이스 고장)을 초래할 수 있다.
본 개시물은 RRAM 회로의 판독 전류 윈도우를 향상시키도록 구성된 바이어스 엘리먼트 및 관련 방법을 포함하는 저항성 랜덤 액세스 메모리(RRAM) 회로에 관한 것이다. 몇몇 실시예들에서, RRAM 회로는 복수의 RRAM 셀들을 갖는 RRAM 어레이를 포함한다. 워드-라인 디코더는 선택된 RRAM 셀을 포함하는 RRAM 셀들의 행에 결합된 워드-라인에 제1 판독 전압을 인가하도록 구성된다. 비트-라인 디코더는 선택된 RRAM 셀에 결합된 비트-라인에 제2 판독 전압을 인가하도록 구성된다. 바이어스 엘리먼트는 넌-제로 바이어스 전압을 RRAM 셀들의 행 내의 선택되지 않은 RRAM 셀들에 결합된 비트-라인들 및 선택-라인들에 인가하도록 구성된다. 선택되지 않은 RRAM 셀들에 결합된 비트-라인들 및 선택-라인들에 넌-제로 바이어스 전압을 인가함으로써, 판독 동작 동안 더 높은 워드- 라인 전압이 사용될 수 있고, 이에 따라 대응하는 액세스 트랜지스터들을 손상시키지 않으면서 RRAM 회로의 판독 전류 윈도우를 증가시킨다.
도 1은 저항성 랜덤 액세스 메모리(RRAM) 회로(100)의 판독 전류 윈도우를 향상시키도록 구성되는 바이어스 엘리먼트를 포함하는 RRAM 회로의 몇몇 실시예들의 블록도를 예시한다.
RRAM 회로(100)는 복수의 RRAM 셀들(104a-104d)을 갖는 RRAM 어레이(102)를 포함한다. RRAM 셀들(104a-104d)은 RRAM 어레이(102) 내에 행으로 및/또는 열로 배열된다. RRAM 어레이(102)의 행 내의 RRAM 셀들(104a-104b 또는 104c-104d)은 각각 워드-라인(WL1 또는 WL2)에 동작가능하게 결합되는 한편, RRAM 어레이(102)의 열 내의 RRAM 셀들(104a-104c 또는 104b-104d)은 비트-라인(BL1 또는 BL2) 및 선택-라인(SL1 또는 SL2)에 각각 동작 가능하게 결합된다. 복수의 RRAM 셀들(104a-104d)은 각각 워드-라인(WL1 또는 WL2)과 비트-라인(BL1 또는 BL2) 및/또는 선택-라인(SL1 또는 SL2)의 교차에 의해 정의되는 어드레스와 연관된다.
복수의 RRAM 셀들(104a-104d)은 각각 RRAM 디바이스(106) 및 액세스 트랜지스터(108)를 포함한다. RRAM 디바이스(106)는 저 저항 상태와 고 저항 상태 사이에서 스위칭가능한 저항 상태를 갖는다. 저항 상태들은 RRAM 디바이스(106) 내에 저장된 데이터 값(예를 들어, "1" 또는 "0")을 표시한다. RRAM 디바이스(106)는 비트-라인(BL1 또는 BL2)에 결합된 제1 단자와 액세스 트랜지스터(108)에 결합된 제2 단자를 갖는다. 액세스 트랜지스터(108)는 워드-라인(WL1 또는 WL2)에 결합된 게이트, 선택-라인(SL1 또는 SL2)에 결합된 소스 및 RRAM 디바이스(106)의 제2 단자에 결합된 드레인을 갖는다. 워드-라인(WL1 또는 WL2)을 활성화시킴으로써, 액세스 트랜지스터(108)는 턴온되어, 선택-라인(SL1 또는 SL2)이 RRAM 디바이스(106)의 제2 단자에 결합될 수 있게 한다.
RRAM 어레이(102)는 복수의 RRAM 셀들(104a-104d)로부터 데이터를 판독하고 그리고/또는 복수의 RRAM 셀들(104a-104d)에 데이터를 기록하도록 구성된 지원 회로에 결합된다. 몇몇 실시예들에서, 지원 회로는 워드-라인 디코더(110), 비트-라인 디코더(112), 선택-라인 디코더(114) 및 감지 회로(116)를 포함한다. 워드-라인 디코더(110)는 제1 어드레스(ADDR1)에 기반하여 워드-라인들(WL1-WL2) 중 하나에 신호(예를 들어 전류 및/또는 전압)를 선택적으로 인가하도록 구성되고, 비트-라인 디코더(112)는 제2 어드레스(ADDR2)에 기반하여 복수의 비트-라인들(BL1-BL2) 중 하나에 신호를 선택적으로 인가하도록 구성되고, 선택-라인 디코더(114)는 제3 어드레스(ADDR3)에 기반하여 복수의 선택-라인들(SL1-SL2) 중 하나에 신호를 선택적으로 인가하도록 구성된다. 몇몇 실시예들에서, 제2 어드레스(ADDR2)와 제3 어드레스(ADDR3)는 동일한 어드레스일 수 있다.
워드-라인들(WL1-WL2), 비트-라인들(BL1-BL2) 및 선택-라인들(SL1-SL2)에 선택적으로 신호들을 인가함으로써, 지원 회로는 복수의 RRAM 셀들(104a-104d) 중 선택된 것들에 대해 형성, 설정, 리셋 및 판독 동작들을 수행할 수 있다. 예를 들어, RRAM 셀(104a)로부터 데이터를 판독하기 위해, 워드-라인 디코더(110)는 워드-라인(WL1)에 신호(예를 들어, 전압)를 인가하고, 비트-라인 디코더(112)는 비트-라인(BL1)에 신호(예를 들어, 전압)를 인가하고, 선택-라인 디코더(114)는 선택-라인(SL1)에 신호(예를 들어, 전압)를 인가한다. 인가된 신호들은 감지 회로(116)가 RRAM 셀(104a)의 데이터 상태에 의존하는 값을 갖는 신호(예를 들어, 전압)를 수신하게 한다. 감지 회로(116)는 이 신호를 감지하고, (예를 들어, 수신 전압을 기준 전압과 비교함으로써) 신호에 기반하여 선택된 RRAM 셀(104a)의 데이터 상태를 결정하도록 구성된다.
비트-라인들(BL1-BL2) 및 선택-라인들(SL1-SL2)은 또한 바이어스 엘리먼트(118)에 결합된다. 바이어스 엘리먼트(118)는 RRAM 어레이(102)의 동작(예를 들어, 판독 동작, 설정 동작, 리셋 동작) 동안에 활성화된 워드-라인에 결합되는 RRAM 셀들의 행 내의 선택되지 않은 RRAM 셀들(104b)에 결합된 비트-라인들(BL1-BL2) 및/또는 선택-라인들(SL1-SL2)에 넌-제로 바이어스 전압을 선택적으로 인가하도록 구성된다. 예를 들어, 판독 동작 동안 RRAM 셀(104a)이 선택되면, 바이어스 엘리먼트(118)는 동작 동안 비트-라인(BL2) 및 선택-라인(SL2)에 넌-제로 바이어스 전압을 인가할 수 있다.
선택되지 않은 RRAM 셀에 결합된 비트-라인들(BL1 또는 BL2) 및 선택-라인들(SL1 또는 SL2)에 넌-제로 바이어스 전압을 인가하는 것은, 선택된 워드-라인과 선택되지 않은 선택-라인 및/또는 비트-라인 상의 전압들 간의 더 작은 전위차를 달성한다. 더 작은 전위차는 선택되지 않은 RRAM 셀의 액세스 트랜지스터들(108) 내의 게이트 유전체에 걸친 전압 차를 감소시키고, 따라서 선택되지 않은 RRAM 셀들의 액세스 트랜지스터들(108)에 대한 손상을 증가시키지 않으면서, 더 높은 워드-라인 전압이 동작에 사용될 수 있게 한다. 판독 동작 동안 더 높은 워드-라인 전압의 사용은 선택된 RRAM 셀 내의 액세스 트랜지스터(108)의 판독 전류 윈도우를 증가시킬 수 있다.
도 2는 RRAM 회로의 판독 전류 윈도우를 향상시키기 위해 바이어스 전압을 사용하여 RRAM 회로의 판독 동작을 수행하는 방법의 몇몇 실시예들의 흐름도를 예시한다.
본 명세서에는 개시된 방법(200)은 일련의 동작들 또는 이벤트들로서 예시되고 설명되지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 인식할 것이다. 예를 들어, 몇몇의 동작들은 여기서 예시되고 및/또는 설명된 것 이외에 다른 순서로 발생할 수 있고 및/또는 이와 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 여기서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 예시된 동작들 모두가 필요한 것은 아닐 수 있다. 또한, 여기서 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
202에서, 제1 판독 전압은 워드-라인을 활성화시키기 위해 RRAM 셀들의 행에 결합된 워드-라인에 인가된다. 몇몇 실시예들에서, 워드-라인은 RRAM 셀들의 열 내의 복수의 액세스 트랜지스터들의 게이트들에 결합될 수 있다.
204에서, 제2 판독 전압은 RRAM 셀들의 행 내의 선택된 RRAM 셀의 RRAM 디바이스의 제1 전극에 결합된 비트-라인에 인가된다. 제2 판독 전압은 제1 판독 전압보다 작은 값을 갖는 넌-제로 전압일 수 있다.
206에서, 선택된 RRAM 셀 내의 RRAM 디바이스의 제2 전극에 동작가능하게 결합된 선택-라인에 제2 판독 전압보다 작은 제3 판독 전압이 인가된다. 몇몇 실시예들에서, 제3 판독 전압은 드레인 공급 전압(VDD)과 동일할 수 있다. 몇몇 실시예들에서, 제3 판독 전압은 실질적으로 0 볼트와 동일할 수 있다.
208에서, 하나 이상의 넌-제로 바이어스 전압들은 RRAM 셀들의 행 내의 선택되지 않은 RRAM 셀들에 결합된 비트-라인들 및/또는 선택-라인들에 인가된다. 몇몇 실시예들에서, 동작(208)은 동작들(210 및 212)에 따라 수행될 수 있다.
210에서, 제1 넌-제로 바이어스 전압은 RRAM 셀들의 행 내의 선택되지 않은 RRAM 셀들에 결합된 비트-라인들에 인가된다.
212에서, 제2 넌-제로 바이어스 전압은 RRAM 셀들의 행 내의 선택되지 않은 RRAM 셀들에 결합된 선택-라인들에 인가된다.
방법(200)의 동작들은 임의의 순서로 수행될 수 있음을 이해할 것이다. 예를 들어, 몇몇 실시예들에서, 넌-제로 바이어스 전압들 중 하나 이상은 제1 판독 전압(동작 202), 제2 판독 전압(동작 204) 및/또는 제3 판독 전압(동작 206)의 인가 이전에 선택되지 않은 RRAM 셀들에 결합된 비트-라인들 및/또는 선택-라인들에 인가될 수 있다(동작 210 및/또는 212). 이러한 실시예들에서, 하나 이상의 판독 전압들의 인가 이전에 넌-제로 바이어스 전압을 인가하는 것은, 게이트 유전체에 걸친 전압차를 감소시킴으로써(예를 들어, 제1 판독 전압 이전에 넌-제로 바이어스 전압을 인가함으로써, 여기서 제1 판독 전압 전체는 게이트 유전체에 걸쳐 인가되지 않음), 액세스 트랜지스터의 게이트 유전체에 대한 손상을 감소시킬 수 있다. 다른 실시예들에서, 판독 전압들 중 하나 이상의 인가(동작 202, 204, 및/또는 206) 이후에, 넌-제로 바이어스 전압들 중 하나 이상은 선택되지 않은 RRAM 셀들에 결합된 비트-라인들 및/또는 선택-라인들에 인가될 수 있다(동작들(210 및/또는 212)).
또한, 방법(200)은 판독 동작 동안 선택되지 않은 RRAM 셀에 결합된 비트-라인 및/또는 선택-라인에 넌-제로 바이어스 전압을 인가하는 것을 설명하지만, 방법은 그러한 동작들로 제한되지 않는다. 오히려, 선택되지 않은 RRAM 셀들에 결합된 비트-라인들 및/또는 선택-라인들에 넌-제로 바이어스 전압들을 인가하는 것은 임의의 RRAM 동작(예를 들어, 판독 동작, 설정 동작, 리셋 동작) 동안에 사용되어, 액세스 트랜지스터의 게이트 유전체에 걸친 전압차를 감소시킬 수 있다.
도 3은 개시된 RRAM 회로 상에서 판독 동작을 수행하는 방법을 예시하는 블록도(300)의 몇몇 실시예들을 예시한다.
도 3에 도시된 바와 같이, 제1 워드-라인 전압(VWL1)은 선택된 RRAM 셀(104a)을 포함하는 RRAM 어레이(102) 내의 RRAM 셀들(104a-104b)의 제1 행에 결합된 제1 워드-라인(WL1)에 인가된다. 제1 워드-라인 전압(VWL1)은 RRAM 셀들(104a-104b)의 제1 행 내의 액세스 트랜지스터들(108)의 게이트들에 제공된다. 제1 워드-라인 전압(VWL1)은 넌-제로 전압 값(예를 들어, 1.4V)을 가질 수 있다.
선택된 RRAM 셀(104a) 내에서, 제1 비트-라인 전압(VBL1)은 선택된 RRAM 셀(104a)의 RRAM 디바이스(106a)의 제1 전극에 결합된 제1 비트-라인(BL1)에 인가된다. 몇몇 실시예들에서, 제1 비트-라인 전압(VBL1)은 비트-라인 디코더(112)로부터 출력된 넌-제로 전압과 바이어스 엘리먼트(118)로부터 출력된 실질적으로 제로 바이어스 전압의 합과 동일하다. 제1 선택-라인 전압(VSL1)은 선택된 RRAM 셀(104a)의 액세스 트랜지스터들(108a)에 결합된 제1 선택-라인(SL1)에 인가된다. 몇몇 실시예들에서, 제1 선택-라인 전압(VSL1)은 실질적으로 0 볼트와 동일할 수 있다. 몇몇 실시예들에서, 제1 선택-라인 전압(VSL1)은 선택-라인 디코더(114)로부터의 실질적으로 제로 전압 출력 및 바이어스 엘리먼트(118)의 실질적으로 제로 바이어스 전압 출력과 동일하다.
선택되지 않은 RRAM 셀(104b) 내에서, 제2 비트-라인 전압(VBL2)은 선택되지 않은 RRAM 셀(104b)의 RRAM 디바이스(106b)의 제1 전극에 결합된 제2 비트-라인(BL2)에 인가된다. 몇몇 실시예들에서, 제2 비트-라인 전압(VBL2)은 비트-라인 디코더(112)로부터 출력된 실질적으로 제로 전압과 바이어스 엘리먼트(118)로부터 출력된 넌-제로 바이어스 전압의 합과 동일하다. 제2 선택-라인 전압(VSL2)은 선택되지 않은 RRAM 셀(104b)의 액세스 트랜지스터(108b)에 결합된 제2 선택-라인(SL2)에 인가된다. 몇몇 실시예들에서, 제2 선택-라인 전압(VSL2)은 비트-라인 디코더(114)로부터 출력된 실질적으로 제로 전압과 바이어스 엘리먼트(118)로부터 출력된 넌-제로 바이어스 전압의 합과 동일하다.
RRAM 셀(104a 또는 104b) 내의 액세스 트랜지스터(108a 또는 108b)의 문턱 전압(VGS)은 드레인-소스 전압(VDS)과 게이트-드레인 전압(VDG)의 합과 동일하다(즉, VGS=VDS+VDG). 선택된 RRAM 셀(104a) 내의 액세스 트랜지스터(108a)는 제1 워드-라인 전압(VWL1)과 동일한 게이트 전압, 제1 비트-라인 전압(VBL1)과 동일한 드레인 전압, 및 제1 선택-라인 전압(VSL1)과 동일한 소스 전압을 갖는다. 선택된 RRAM 셀(104a) 내의 액세스 트랜지스터(108a)의 최종 문턱 전압(VGS1)은 (VBL1-VSL1)+(VWL1-VBL1)과 동일하다. 선택되지 않은 RRAM 셀(104b)의 액세스 트랜지스터들(108b)은 제1 워드-라인 전압(VWL1)과 동일한 게이트 전압, 제2 비트-라인 전압(VBL2)과 동일한 드레인 전압, 및 제2 선택-라인 전압(VSL2)과 동일한 소스 전압을 갖는다. 선택되지 않은 RRAM 셀(104b) 내의 액세스 트랜지스터들(108b)의 최종 문턱 전압(VGS2)은 (VBL2-VSL2)+(VWL2-VBL2)와 동일하다.
제1 비트-라인 전압(VBL1)과 제1 선택-라인 전압(VSL1)의 차는 제2 비트-라인 전압(VBL2)과 제2 선택-라인 전압(VSL2)의 차보다 큰 반면, 제1 워드-라인 전압(VWL1)과 제1 비트-라인 전압(VBL1)의 차는 제1 워드-라인 전압(VWL1)과 제2 비트-라인 전압(VBL2)의 차와 실질적으로 동일하다. 따라서, 선택된 RRAM 셀(104a) 내의 액세스 트랜지스터(108)의 문턱 전압(VGS1)(VGS1=(VBL1-VSL1)+(VWL1-VBL1))은 선택되지 않은 RRAM 셀(104b) 내의 액세스 트랜지스터(108)의 문턱 전압(VGS2)(VGS2=(VBL2-VSL2)+(VWL2-VBL2))보다 크다(이는 RRAM 셀 내의 액세스 트랜지스터의 문턱 전압이 RRAM 셀에 인가된 비트-라인 전압과 선택-라인 전압 간의 차에 의해 제어되기 때문이다).
따라서, 선택되지 않은 RRAM 셀(104b)에 결합된 비트-라인(BL2) 및 선택-라인(SL2)에 넌-제로 바이어스 전압을 인가하는 것은 선택된 RRAM 셀(104a) 및 선택되지 않은 RRAM 셀(104b) 내에서 게이트 드레인 전압(VDG)이 액세스 트랜지스터들(108a 및 108b)에 대해 동일하게 유지될 수 있게 하는 한편, 선택되지 않은 RRAM 셀(104b)의 액세스 트랜지스터(108b)에 관하여 선택된 RRAM 셀(104a)의 액세스 트랜지스터(108a) 상의 드레인-소스 전압(VDS)(VDS=VBL-VSL이기 때문에) 및 문턱 전압(VGS2=VDS2-VGD2)을 증가시킨다. 다시 말해, 선택되지 않은 RRAM 셀(104b)에 결합된 비트-라인(BL2) 및 선택-라인(SL2)에 바이어스 전압을 인가하는 것은, 선택되지 않은 RRAM 셀(104b)의 액세스 트랜지스터(108b)의 문턱 전압(VGS2=VDS2-VGD2)을 감소시켜, 선택되지 않은 RRAM 셀(104b) 내의 액세스 트랜지스터(108b)를 손상시키지 않으면서 판독 동작 동안 더 큰 워드-라인 전압(VWLx)이 인가되게 한다.
도 4는 개시된 RRAM 회로를 작동시키는 방법을 예시하는 타이밍도(400)의 몇몇 실시예들을 예시한다. 타이밍도는 (초기 도전성 필라멘트가 RRAM 셀 내에 형성되는) 형성 동작(402), (전도성 필라멘트가 파괴되어 높은 저항 상태를 초래하는) 설정 동작(404), (전도성 필라멘트가 재형성되어 낮은 저항 상태를 초래하는) 리셋 동작(406), 및 판독 동작(408)을 예시한다.
타이밍도(400)에 도시된 바와 같이, 초기 시간(t0)에 RRAM 회로 상에서 동작이 수행되지 않는다. RRAM 회로의 임의의 워드-라인, 비트-라인 및/또는 선택-라인에는 바이어스 전압이 인가되지 않는다.
제1 시간(t1)에, 성형 동작이 수행된다. 형성 동작(402) 동안, 선택된 워드-라인 상의 전압(VWL _ sel)은 제1 워드-라인 전압(V1WL)으로 유지되고, 선택되지 않은 워드-라인)상의 전압(VWL _ unsel)은 저전압(예를 들어, VDD 또는 0 볼트)으로 유지된다. 선택된 비트-라인 상의 전압(VBL _ sel)은 제1 비트-라인 전압(V1BL)으로 유지되고, 선택되지 않은 비트-라인 상의 전압(VBL _ unsel)은 저전압(예를 들어, VDD 또는 0 볼트)으로 유지된다. 선택된 선택-라인 및 선택되지 않은 선택-라인 상의 전압(VSL _ sel 및 VSL _ unsel)은 저전압(예를 들어, VDD 또는 0 볼트)으로 유지된다. 제1 워드-라인 전압(VWL1)은 RRAM 어레이의 행의 RRAM 셀들 내의 액세스 트랜지스터들을 턴온시켜, 행 내의 RRAM 디바이스들과 복수의 선택-라인들(SL1 내지 SLn) 사이에 도전 경로를 형성한다. 선택된 비트-라인 상의 전압(VBL _ sel) 및 선택된 선택-라인 상의 전압(VSL _ sel)은 선택된 RRAM 셀 내의 RRAM 디바이스의 전극들 간에 큰 전압차를 형성한다. 큰 전압 차는 RRAM 디바이스 내의 유전체 층을 통해 전류를 유도하여, RRAM 디바이스 내에 초기 전도성 필라멘트가 형성되도록 한다(예를 들어, 유전체 재료 층의 층에서 산소 베이컨시 마이그레이션(oxygen vacancy migration)을 야기하는 열 에너지 및/또는 전자기력을 발생시켜 초기 전도성 필라멘트를 형성함으로써).
제2 시간(t2)에, 설정 동작(404)이 수행된다. 설정 동작(404) 동안, 선택된 워드-라인 상의 전압(VWL _ sel)은 제1 워드-라인 전압(V1WL)으로 유지되고, 선택되지 않은 워드-라인상의 전압(VWL _ unsel)은 저전압(예를 들어, VDD 또는 0 볼트)으로 유지된다. 선택된 비트-라인 상의 전압(VBL _ sel)은 제2 비트-라인 전압(V2BL)으로 유지되고, 선택되지 않은 비트-라인 상의 전압(VBL _ unsel)은 저전압(예를 들어, VDD 또는 0 볼트)으로 유지된다. 몇몇 실시예들에서, 제2 비트-라인 전압(V2BL)은 제1 비트-라인 전압(V1BL)보다 작을 수 있다. 선택된 선택-라인 및 선택되지 않은 선택-라인 상의 전압(VSL _ sel 및 VSL _ unsel)은 저전압(예를 들어, VDD 또는 0 볼트)으로 유지된다. 제1 워드-라인 전압(V1WL)은 RRAM 어레이의 행의 RRAM 셀들 내의 액세스 트랜지스터들을 턴온시켜, RRAM 어레이의 행 내의 RRAM 디바이스들과 복수의 선택-라인들(SL1-SLn) 사이에 도전 경로를 형성한다. 선택된 비트-라인 상의 전압(VBL_sel) 및 선택된 선택-라인 상의 전압(VSL _ sel)은 선택된 RRAM 셀 내의 RRAM 디바이스 내에 유전체 재료의 층을 통해 전류를 구동하는 전압차를 형성한다. RRAM 디바이스에 기존 필라멘트가 존재하기 때문에, 설정 동작(404)은 초기 형성 동작(402)보다 작은 전압차(예를 들어, 더 작은 비트-라인 전압)를 사용할 수 있다.
제3 시간(t3)에, 리셋 동작(406)이 수행된다. 리셋 동작(406) 동안, 선택된 워드-라인 상의 전압(VWL _ sel)은 제2 워드-라인 전압(V2WL)으로 유지되고, 선택되지 않은 워드-라인상의 전압(VWL _ unsel)은 저전압(예를 들어, VDD 또는 0 볼트)으로 유지된다. 선택된 비트-라인 및 선택되지 않은 비트-라인 상의 전압(VBL _ sel 및 VBL _ unsel)은 저전압(예를 들어, VDD 또는 0 볼트)으로 유지된다. 선택된 선택-라인 상의 전압(VSL _ sel)은 제1 선택-라인 전압(V1SL)으로 유지되고, 선택되지 않은 선택-라인 상의 전압(VSL _ unsel)은 저전압(예를 들어, VDD 또는 0 볼트)으로 유지된다. 제2 워드-라인 전압(V2WL)은 RRAM 어레이의 행의 RRAM 셀들 내의 액세스 트랜지스터들을 턴온시켜, RRAM 어레이의 행 내의 RRAM 디바이스들과 복수의 선택-라인들(SL1-SLn) 사이에 도전 경로를 형성한다. 선택된 비트-라인 상의 전압(VBL _ sel) 및 선택된 선택-라인 상의 전압(VSL _ sel)은 RRAM 디바이스 내에 전도성 필라멘트를 깨뜨리기 위해 (설정 동작과 반대 방향으로) 선택된 RRAM 셀 내의 RRAM 디바이스 내에 유전체 재료의 층을 통해 전류를 구동하는 전압차를 형성한다.
제4 시간(t4)에, 판독 동작(408)이 수행된다. 판독 동작(408) 동안에, 선택된 워드-라인 상의 전압(VWL _ sel)은 제3 워드-라인 전압(V3WL)으로 유지되고, 선택되지 않은 워드-라인 상의 전압(VWL _ unsel)은 저전압(예를 들어, VDD 또는 0 볼트)으로 유지된다. 제3 워드-라인 전압(V3WL)은 제1 워드-라인 전압(V1WL)보다 클 수 있다. 선택된 그리고 선택되지 않은 비트-라인들 상의 전압들(VBL _ sel 및 VBL _ unsel)은 제3 비트-라인 전압(V3BL)으로 유지된다. 선택된 선택-라인 상의 전압(VSL_sel)은 저전압(예를 들어, VDD 또는 0 볼트)으로 유지되고, 선택되지 않은 선택-라인 상의 전압(VSL _ unsel)은 제2 선택-라인 전압(V2SL)(즉, 넌-제로 바이어스 전압)으로 유지된다. 몇몇 실시예들에서, 제 3 비트-라인 전압(V3BL)은 제2 선택-라인 전압(V2SL)과 실질적으로 동일하다. 제3 워드-라인 전압(V3WL)은 RRAM 어레이의 행의 RRAM 셀들 내의 액세스 트랜지스터들을 턴온시켜, RRAM 어레이의 행 내의 RRAM 디바이스들와 복수의 선택-라인들(SL1-SLn) 사이의 도전 경로를 형성하고, 선택된 RRAM 셀 내의 RRAM 디바이스의 전극들 간의 전압차를 형성한다.
도 5a-5c는 RRAM 회로를 작동시키는 방법의 더욱 상세한 실시예를 보여주는 몇몇 도면들을 예시한다. 도 5a-5c에 예시된 실시예들에서, 판독 동작 동안 사용된 제1 워드-라인 전압은 대략 1.4 볼트와 동일한 값을 갖는다. 1.4 볼트와 대략 동일한 값을 갖는 제1 워드-라인 전압을 사용하는 것은 선택된 RRAM 셀의 판독 전류 윈도우를 향상시키는 것으로 인식되었다. 대략 1.4 볼트와 동일한 값을 갖는 제1 워드-라인 전압의 사용은, 이러한 전압이 선택되지 않은 RRAM 셀들 내의 액세스 트랜지스터들의 게이트 유전체를 손상시키지 않을 수 있기 때문에, 통상적으로 RRAM 어레이에서의 판독 동작 동안 사용될 수 있는 허용가능한 워드-라인 전압이 아니다. 그러나, 선택되지 않은 RRAM 셀들에 결합된 비트-라인들 및 선택-라인들 상의 바이어스 전압의 사용은 액세스 트랜지스터들에 대한 손상을 완화시키고, 따라서 이러한 워드-라인 전압이 사용되도록 허용한다.
도 5a 내지 도 5c는 제1 워드-라인 전압이 대략 1.4 볼트와 동일한 값을 갖는 실시예와 관련하여 설명되었지만, 그러한 실시예는 제한적인 실시예가 아니다. 오히려, 대안적인 실시예들에서, 제1 워드-라인 전압은 1.4 볼트보다 큰 값(예를 들어, 1.6 V, 1.8 V 등) 또는 1.4 볼트보다 작은 값(예를 들어, 1.2 V 등)을 가질 수 있다.
도 5a는 RRAM 회로에서 형성, 설정, 리셋 및 판독 동작을 수행하는데 사용되는 예시적인 전압들의 몇몇 실시예들을 보여주는 차트(500)를 예시한다.
차트(500)에 도시된 바와 같이, 판독 동작 동안, 대략 1.4 볼트와 동일한 값을 갖는 제1 워드-라인 전압(502)은 선택된 RRAM 셀을 포함하는 RRAM 셀들의 행에 결합된 워드-라인에 인가되는 반면에, 실질적으로 제로 전압을 갖는 제2 워드-라인 전압(504)은 선택된 RRAM 셀을 포함하지 않는 RRAM 셀의 행들에 결합된 워드-라인들에 인가된다. 약 0.3V와 동일한 값을 갖는 제1 및 제2 비트-라인 전압(506 및 508)은 선택된 RRAM 셀 및 선택되지 않은 RRAM 셀에 결합된 비트-라인들에 인가된다. 몇몇 실시예들에서, 비트-라인 전압(506)은 비트-라인 디코더에 의해 생성될 수 있는 반면, 제2 비트-라인 전압(508)은 바이어스 엘리먼트에 의해 발생될 수 있다. 실질적으로 제로 전압을 갖는 제1 선택-라인 전압(510)은 선택된 RRAM 셀에 동작가능하게 결합되는 선택-라인에 인가되는 반면에, 약 0.3V와 대략 동일한 값을 갖는 제2 선택-라인 전압(512)은 선택되지 않은 RRAM 셀들에 결합된 선택-라인들에 인가된다. 몇몇 실시예들에서, 제2 선택-라인 전압(512)은 바이어스 엘리먼트에 의해 발생될 수 있다.
몇몇 실시예들에서, 제1 워드-라인 전압(502)과 제2 비트-라인 전압(508) 간의 차이는 형성 동작 및/또는 설정 동작 동안에 선택된 워드-라인의 전압과 선택되지 않은 비트-라인의 전압 간의 차이와 대략 동일한 값을 가질 수 있다.
도 5b는 도 5a에 설명된 전압들의 인가에 의해 선택된 RRAM 셀(104a) 내의 RRAM 디바이스(106) 상의 판독 동작을 보여주는 블록도(514)의 몇몇 실시예들을 예시한다.
도 5c는 도 5a에 설명된 전압들에 대한 RRAM 디바이스의 판독 전류를 보여주는 그래프(516)의 몇몇 실시예들을 예시한다. 그래프는 x 축을 따른 판독 전류 및 y 축을 따른 비트 카운트(즉, 판독 전류 값을 갖는 복수의 비트)를 도시한다.
그래프(516)에 도시된 바와 같이, 판독 전류는 제1 값을 갖는 저장된 데이터 상태에 대한 제1 전류 범위(예를 들어, "0"을 갖는 데이터 상태에 대한) 및 제2 값을 갖는 저장된 데이터 상태에 대한 제2 전류 범위(520)를 갖는 저장된 데이터 상태에 대한 제1 전류 범위(예를 들어, "1"을 갖는 데이터 상태에 대한)를 갖는다. 제1 전류 범위(518)와 제2 전류 범위(520) 사이의 차이는 판독 전류 윈도우(522)이다. 판독 전류 윈도우(522)가 클수록, 판독 동작 동안 데이터 상태들을 서로 구분하기가 쉬워진다.
대략 1.4 볼트와 동일한 값을 갖는 선택된 워드-라인에 대한 제1 워드-라인 전압(502)의 인가는 보다 작은 워드-라인 전압에 걸쳐 RRAM 셀의 판독 전류 윈도우를 향상시킨다. 예를 들어, 대략 1.4 볼트와 동일한 값을 갖는 제1 워드-라인 전압(502)의 인가는, 대략 1.1 볼트의 워드-라인 전압에 대한 대략 6㎂의 판독 전류 윈도우와 비교하여, 약 11 마이크로 암페어(㎂)의 판독 전류 윈도우를 제공한다.
도 6은 바이어스 엘리먼트에 결합된 저항성 랜덤 액세스 메모리(RRAM) 셀을 포함하는 집적 회로(600)의 단면도의 몇몇 실시예들을 예시한다.
집적 회로(600)는 기판(602) 위에 배열된 RRAM 디바이스(618)를 포함한다. 다양한 실시예들에서, 기판(602)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 타입의 반도체 바디(예를 들어, 실리콘, SiGe, SOI)뿐만 아니라, 그와 연관된 임의의 다른 타입의 금속 층, 디바이스 , 반도체 및/또는 에피택셜 층들 등을 포함할 수 있다.
트랜지스터 디바이스(604)는 기판(602) 내에 배열된다. 트랜지스터 디바이스(604)는 채널 영역(607)에 의해 분리된 소스 영역(606) 및 드레인 영역(608)을 포함한다. 트랜지스터 디바이스(604)는 또한 게이트 유전체(609)에 의해 채널 영역(607)으로부터 분리된 게이트 전극(610)을 포함한다. 소스 영역(606)은 하나 이상의 금속 상호접속 층들(614)(예컨대, 금속 와이어, 금속 비아 및/또는 도전성 콘택)을 경유하여 선택-라인(612)에 결합된다. 게이트 전극(610)은 하나 이상의 금속 상호접속 층(614)을 통해 워드-라인(616)에 결합된다. 드레인 영역(608)은 하나 이상의 금속 상호접속 층(614)을 통해 RRAM 디바이스(618)의 하부 전극(620)에 결합된다.
RRAM 디바이스(618)의 하부 전극(620)은 유전체 재료의 층(622)에 의해 상부 전극(624)으로부터 분리된다. RRAM 디바이스(618) 상에서 형성 작업이 수행된 후에, 유전체 재료의 층(622)을 통해 산소 베이컨시의 체인을 포함하는 전도성 필라멘트(626)가 연장될 수 있다. 상부 금속 비아는 또한 RRAM 디바이스(618)의 상부 전극(624)을 RRAM 디바이스(618) 위에 놓이는 금속 상호접속 층 내에 형성된 비트-라인(628)에 결합시킨다. 다양한 실시예들에서, 하부 전극(620) 및 상부 전극(624)은 예를 들어, 백금(Pt), 알루미늄-구리(AlCu), 티타늄 질화물(TiN), 금(Au), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN) 및/또는 구리(Cu)를 포함할 수 있다. 다양한 실시예들에서, 유전체 재료의 층(622)은 예를 들어, 니켈 산화물(NiO), 티타늄 산화물(TiO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 아연 산화물(ZnO), 텅스텐 산화물(Al2O3), 탄탈룸 산화물(TaO), 몰리브덴 산화물(MoO) 및/또는 구리 산화물(CuO)을 포함할 수 있다.
워드-라인 디코더(110)는 워드-라인(616)에 결합되고, 비트-라인 디코더(112)는 비트-라인(628)에 결합되고, 선택-라인 디코더(114)는 선택-라인(612)에 결합된다. 비트-라인(628) 및 선택-라인(612)은 또한 RRAM 디바이스(618)가 판독되도록 선택되지 않을 때, 바이어스 전압(Vbias)을 비트-라인(BL) 및 선택-라인(SL)에 선택적으로 인가하도록 구성된 바이어스 엘리먼트(118)에 결합된다. 몇몇 실시예들에서, 워드-라인 디코더(110), 비트-라인 디코더(112), 및 선택-라인 디코더(114)는 백 엔드(back-end)를 통해 워드-라인(616), 비트-라인(628) 및 선택-라인(BEOL) 금속 상호 연결 층(예 : 구리선 및 레벨 간 유전체 구조 내에 배치된 비아)을 포함한다. 유사하게, 비트-라인(628) 및 선택-라인(612)은 BEOL 금속 상호 연결 층(예를 들어, 레벨 간 유전체 구조 내에 배치된 구리 와이어 및 비아)에 의해 바이어스 엘리먼트(118)에 연결될 수 있다.
집적 회로(600)는 1T1R(하나의 트랜지스터, 하나의 레지스터) RRAM 디바이스 구조를 갖는 것으로 예시되어 있지만, 다른 실시예들에서는 개시된 RRAM 회로가 다른 RRAM 디바이스 구조들(예를 들어, 2T2R)과 함께 적용될 수 있음을 알 것이다. 또한, 선택-라인(612), 워드-라인(616) 및 비트-라인(628)은 이 예에서 도시된 것과 상이한 층들에 배치될 수 있다. 또한, 개시된 방법 및 장치는 RRAM 셀과 관련하여 설명되었지만, 개시된 방법 및 장치는 이러한 타입의 메모리 디바이스에 제한되지 않음을 알 것이다. 오히려, 대안적 실시예들에서, 개시된 방법 및 장치는 예를 들어, 자기저항 랜덤 액세스 메모리(MRAM) 디바이스들과 같은 다른 타입의 메모리 디바이스들에 적용될 수 있다.
도 7a-7b는 바이어스 엘리먼트에 결합된 RRAM 어레이를 포함하는 RRAM 회로의 몇몇 실시예들을 보여주는 블록도를 예시한다.
도 7a에 도시된 바와 같이, RRAM 회로(700)는 각각 RRAM 디바이스(106) 및 액세스 트랜지스터(108)를 포함하는 복수의 RRAM 셀들(104)을 갖는 RRAM 어레이(102)를 포함한다. 바이어스 엘리먼트(702)는 복수의 RRAM 셀들(104)에 결합된 복수의 비트-라인들(BL1-BLn) 및 복수의 선택-라인들(SL1-SLn)에 선택적으로 결합된다. 바이어스 엘리먼트(702)는 판독 동작 동안 선택되지 않은 RRAM 셀들에 결합된 복수의 비트-라인들(BL1-BLn) 및/또는 복수의 선택-라인들(SL1-SLn) 중 하나 이상에 넌-제로 바이어스 전압을 제공하도록 구성된다. 몇몇 실시예들에서, 바이어스 엘리먼트(118)는 형성 동작, 설정 동작 및/또는 리셋 동작 동안에 선택되지 않은 RRAM 셀들에 결합된 복수의 비트-라인들(BL1-BLn) 및 복수의 선택-라인들(SL1-SLn) 중 하나 이상에 넌-제로 바이어스 전압을 인가하지 않도록 구성될 수 있다.
RRAM 어레이(102)는 워드-라인 디코더(110), 비트-라인 디코더(112), 선택-라인 디코더(114) 및 감지 회로(704a)를 포함한다. 제어 유닛(706)은 워드-라인 디코더(110), 비트-라인 디코더(112) 및 선택-라인 디코더(114)에 하나 이상의 어드레스들을 제공하도록 구성된다. 하나 이상의 어드레스들은 동작(예를 들어, 설정, 리셋, 판독 등) 동안에 워드-라인들(WL1-WLm), 비트-라인들(BL1-BLn) 및 선택-라인들(SL1-SLn) 중 어느 것이 활성화되는지를 결정하기 위해 디코딩되는 멀티-비트 신호를 포함한다. 예를 들어, 워드-라인 디코더(110)는 제1 어드레스(ADDRWL)에 기반하여 워드-라인들(WL1-WLm) 중 하나에 신호(예를 들어 전류 및/또는 전압)를 선택적으로 인가하도록 구성되고, 비트-라인 디코더(112)는 제2 어드레스(ADDRBL/SL)에 기반하여 복수의 비트-라인들(BL1-BLn) 중 하나에 신호를 선택적으로 인가하도록 구성되고, 선택-라인 디코더(114)는 제2 어드레스(ADDRBL / SL)에 기반하여 복수의 선택-라인들(SL1-SLn) 중 하나에 신호를 선택적으로 인가하도록 구성된다.
감지 회로(704a)는 판독 동작 동안 RRAM 셀들(104) 중 선택된 하나 내의 데이터 상태를 결정하도록 구성된다. 몇몇 실시예들에서, 감지 회로(206)는 멀티플렉서(708) 및 감지 증폭기(710)를 포함할 수 있다. 도 7a에 도시된 몇몇 실시예들에서, 감지 회로(704a)는 비트-라인들(BL1-BLn)을 통해 데이터를 판독하도록 구성될 수 있다. 몇몇 실시예들에서, 멀티플렉서(708)는 비트-라인 디코더(112)와 하나 이상의 컴포넌트들을 공유할 수 있다. 판독 동작 동안, 멀티플렉서(708)는 복수의 비트-라인들(BL1-BLn) 중 하나 이상으로부터 신호들을 수신하고, 그에 기초하여 감지 증폭기(710)에 신호를 선택적으로 제공하도록 구성된다. 감지 증폭기(710)는 수신된 신호를 기준 전압(Vref)과 비교하여, 선택된 RRAM 셀에 저장된 데이터 상태에 대응하는 출력 데이터 상태(Dout)(예를 들어, '1' 또는 '0')을 생성하도록 구성된다.
도 7b에 도시된 몇몇 대안적 실시예들에서, RRAM 회로(714)는 선택-라인들(SL1 내지 SLn)에 의해 데이터를 판독하도록 구성된 감지 회로(704B)를 포함할 수 있다. 몇몇 실시예들에서, 멀티플렉서(708)는 선택-라인 디코더(114)와 하나 이상의 컴포넌트들을 공유할 수 있다. 판독 동작 동안, 멀티플렉서(708)는 복수의 선택-라인들(SL1-SLn) 중 하나 이상으로부터 신호들을 수신하고, 그에 기초하여 감지 증폭기(710)에 신호를 선택적으로 제공하도록 구성된다. 감지 증폭기(710)는 수신된 신호를 기준 전압(Vref)과 비교하여, 선택된 RRAM 셀에 저장된 데이터 상태에 대응하는 출력 데이터 상태(Dout)(예를 들어, '1' 또는 '0')을 생성하도록 구성된다.
몇몇 실시예들에서, 제어 유닛(706)은 바이어스 엘리먼트(702)에 추가로 결합될 수 있다. 제어 유닛(706)은 판독 동작 동안 바이어스 엘리먼트(702)를 선택적으로 동작시켜, 복수의 비트-라인들(BL1-BLn) 및/또는 복수의 선택-라인들(SL1-SLn)에 넌-제로 바이어스 전압을 인가하도록 구성된다. 몇몇 실시예들에서, 바이어스 엘리먼트(702)는 바이어스 엘리먼트 디코더(712)를 포함할 수 있다. 바이어스 엘리먼트 디코더(712)는 제2 어드레스(ADDRBL / SL)를 수신하고 제2 어드레스(ADDRBL/SL)에 기반하여 바이어스 전압을 선택적으로 인가하도록 구성된다. 예를 들어, 바이어스 엘리먼트 디코더(712)는 제2 어드레스(ADDRBL / SL)에 기반하여 선택되지 않은 선택-라인들에 대해서는 선택된 및 선택되지 않은 비트-라인들에 넌-제로 바이어스 전압을 인가하나, 선택된 선택-라인에 대해서는 그렇지 않도록 구성될 수 있다. 몇몇 대안적 실시예들에서, 바이어스 엘리먼트 디코더(712)는 제2 어드레스(ADDRBL/SL)와 상이한 어드레스를 제어 유닛(706)으로부터 수신하도록 구성될 수 있다.
몇몇 실시예들에서, 제어 유닛(706)은 RRAM 어레이(102) 상의 형성, 설정 및/또는 리셋 동작들 동안 바이어스 엘리먼트(702)를 동작시켜, 복수의 비트-라인들(BL1-BLn) 및/또는 복수의 선택-라인들(SL1-SLn)에 넌-제로 바이어스 전압을 인가하지 않도록 구성된다. 예를 들어, 다양한 실시예들에서, 바이어스 엘리먼트(702)는 복수의 비트-라인들(BL1-BLn) 및/또는 복수의 선택-라인들(SL1-SLn)로부터 결합해제될 수 있고 그리고/또는 형성, 설정 및/또는 리셋 동작 동안 턴 오프될 수 있다.
따라서, 몇몇 실시예들에서, 본 개시물은 RRAM 셀의 판독 동작을 수행하기 위한 방법 및 장치에 관한 것으로서, 대응 액세스 트랜지스터들을 손상시키지 않고, 판독 전류 윈도우를 증가시키기 위해 판독 동작 동안에 선택되지 않은 RRAM 셀들에 결합된 비트-라인들 및 선택-라인들에 넌-제로 바이어스 전압을 인가한다.
본 기술분야의 당업자들이 본 개시물의 양상들을 보다 잘 이해할 수 있도록, 전술한 내용은 수 개의 실시예들의 피쳐들을 약술한다. 본 기술분야의 당업자들은 자신들이 여기서 소개된 실시예들의 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적 구성들이 본 개시물의 사상과 범위를 벗어나지 않는다는 것과, 본 개시물의 사상과 범위를 벗어나지 않고서 당업자들이 본 발명에 대한 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 자각해야 한다.
Claims (10)
- RRAM 어레이를 작동시키는 방법에 있어서,
선택된 RRAM 디바이스의 판독 동작을 수행하는 단계를 포함하며,
상기 판독 동작을 수행하는 단계는:
워드-라인에 제1 판독 전압을 인가함으로써 RRAM 어레이 내의 RRAM 셀들의 행에 결합된 상기 워드-라인을 활성화시키는 단계 ― 상기 RRAM 셀들의 행은 상기 선택된 RRAM 디바이스를 포함함 ― ;
상기 선택된 RRAM 디바이스의 제1 전극에 결합된 비트-라인에 제2 판독 전압을 인가하는 단계; 및
선택되지 않은 RRAM 디바이스들을 갖는 상기 RRAM 셀들의 행 내의 RRAM 셀들에 결합된 비트 라인들 및 선택 라인들에 하나 이상의 넌-제로 바이어스 전압들을 인가하는 단계
에 의하여 수행되는 것인, RRAM 어레이를 작동시키는 방법. - 제1항에 있어서,
상기 제1 판독 전압은 상기 하나 이상의 넌-제로 바이어스 전압들보다 더 큰 것인, RRAM 어레이를 작동시키는 방법. - 제1항에 있어서,
상기 하나 이상의 넌-제로 바이어스 전압들은 상기 제2 판독 전압과 동일한 것인, RRAM 어레이를 작동시키는 방법. - 제1항에 있어서,
상기 선택된 RRAM 디바이스의 제2 전극에 동작가능하게 결합된 선택-라인에 제3 판독 전압을 인가하는 단계를 더 포함하며,
상기 제2 판독 전압은 상기 제3 판독 전압보다 더 큰 것인, RRAM 어레이를 작동시키는 방법. - 제1항에 있어서,
셋 동작 및 리셋 동작 동안에, 상기 선택되지 않은 RRAM 디바이스들을 갖는 상기 RRAM 셀들의 행 내의 RRAM 셀들에 결합된 비트-라인들 및 선택-라인들에 상기 하나 이상의 넌-제로 바이어스 전압들을 인가하지 않는 단계를 더 포함하는, RRAM 어레이를 작동시키는 방법. - 제1항에 있어서,
상기 선택된 RRAM 디바이스에 대해 셋 동작을 수행하는 단계를 더 포함하며,
상기 셋 동작을 수행하는 단계는:
상기 워드-라인에 제1 셋 전압을 인가함으로써 상기 RRAM 어레이 내의 상기 RRAM 셀들의 행에 결합된 상기 워드-라인을 활성화시키는 단계; 및
상기 선택된 RRAM 디바이스의 제1 전극에 결합된 상기 비트 라인에 제2 셋 전압을 인가하는 단계
를 포함하는 것인, RRAM 어레이를 작동시키는 방법. - RRAM 어레이를 작동시키는 방법에 있어서,
선택된 RRAM 디바이스의 판독 동작을 수행하는 단계를 포함하며,
상기 판독 동작을 수행하는 단계는:
RRAM 어레이 내의 RRAM 셀들의 행에 결합된 워드-라인에 제1 넌-제로 전압을 인가하는 단계 ― 상기 RRAM 셀들의 행은 상기 선택된 RRAM 디바이스를 포함함 ― ;
상기 선택된 RRAM 디바이스의 제1 전극에 결합된 비트-라인에 제2 넌-제로 전압을 인가하는 단계;
상기 선택된 RRAM 디바이스의 제2 전극에 동작가능하게 결합된 선택-라인에 제로 전압을 인가하는 단계; 및
선택되지 않은 RRAM 디바이스들을 갖는 상기 RRAM 셀들의 행 내의 RRAM 셀들에 결합된 비트-라인들 및 선택-라인들에 넌-제로 바이어스 전압을 인가하는 단계
에 의하여 수행되는 것인, RRAM 어레이를 작동시키는 방법. - 제7항에 있어서,
상기 선택된 RRAM 디바이스의 셋 동작을 수행하는 단계를 더 포함하며,
상기 셋 동작을 수행하는 단계는, 상기 RRAM 셀들의 행에 결합된 상기 워드-라인에 제1 넌-제로 셋 전압을 인가하는 단계를 포함하고,
상기 제1 넌-제로 전압은 상기 제1 넌-제로 셋 전압보다 더 큰 것인, RRAM 어레이를 작동시키는 방법. - 집적 회로에 있어서,
복수의 RRAM 셀들을 포함하는 RRAM 어레이;
상기 RRAM 어레이 내의 RRAM셀들의 행에 결합된 워드-라인에 제1 판독 전압을 인가하도록 구성되는 워드-라인 디코더 ― 상기 RRAM 셀들의 행은 선택된 RRAM 디바이스를 포함함 ― ;
상기 선택된 RRAM 디바이스의 제1 전극에 결합된 비트-라인에 제2 판독 전압을 인가하도록 구성되는 비트-라인 디코더; 및
선택되지 않은 RRAM 디바이스들을 갖는 상기 RRAM 셀들의 행 내의 RRAM 셀들에 결합된 비트-라인들 및 선택-라인들에 넌-제로 바이어스 전압을 인가하도록 구성되는 바이어스 엘리먼트
를 포함하는, 집적 회로. - 제9항에 있어서,
상기 선택된 RRAM 디바이스의 제2 전극에 동작가능하게 결합된 선택-라인에 제3 판독 전압을 인가하도록 구성되는 선택-라인 디코더를 더 포함하며,
상기 제2 판독 전압은 상기 제3 판독 전압보다 더 큰 것인, 집적 회로.
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