JP2017147016A - 抵抗型ランダムアクセスメモリセルの読み出し方法およびその装置 - Google Patents
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Abstract
抵抗型ランダムアクセスメモリの装置およびその動作方法を提供する。
【解決手段】
選択されたRRAM装置の読み出し動作を行うステップを含むRRAMアレイを動作する方法であって、前記方法は、第1の読み出し電圧をワード線に印加して、RRAMアレイ内の前記選択されたRRAM装置を含むRRAMセルの行に接続された前記ワード線を活性化させるステップ、第2の読み出し電圧を前記選択されたRRAM装置の第1の電極に接続されたビット線に印加するステップ、および1つ以上の非ゼロのバイアス電圧を選択されていないRRAM装置を有するRRAMセルの行内のRRAMセルに接続されたビット線と選択線に印加するステップを含む方法。
【選択図】図2
Description
他の実施形態では、1つ以上の非ゼロのバイアス電圧(ステップ210および/または212)は、1つ以上の読み出し電圧(ステップ202、204、および/または206)の印加の後、選択されていないRRAMセルに接続されたビット線および/または選択線に印加されてもよい。
102…RRAMアレイ
104a〜104d…RRAMセル
106…RRAM装置
108…アクセストランジスタ
110…ワード線復号器
112…ビット線復号器
114…選択線復号器
116…感知回路
118…バイアス素子
WL1〜WLm…ワード線
BL1〜BLn…ビット線
SL1〜SLn…選択線
202〜212…動作
106a、106b…RRAM装置
108a、108b…アクセストランジスタ
402…形成動作
404…セット動作
406…リセット動作
408…読み出し動作
502…第1のワード線電圧
504…第2のワード線電圧
506…第1のビット線電圧
508…第2のビット線電圧
510…第1の選択線電圧
512…第2の選択線電圧
522…読み出し電流ウィンドウ
600…集積チップ
602…基板
604…トランジスタ装置
606…ソース領域
607…チャネル領域
608…ドレイン領域
609…ゲート誘電体
610…ゲート電極
612…選択線
614…金属配線層
616…ワード線
618…RRAM装置
620…底部電極
622…誘電体材料層
624…上部電極
626…導電性フィラメント
628…ビット線
700…RRAM回路
702…バイアス素子
704a、704b…感知回路
706…制御ユニット
708…マルチプレクサ
710…センスアンプ
712…バイアス素子復号器
714…RRAM回路
Claims (20)
- 選択された抵抗型ランダムアクセスメモリ(以下RRAMと称す)装置の読み出し動作を行うステップを含むRRAMアレイを動作する方法であって、
第1の読み出し電圧をワード線に印加して、RRAMアレイ内の前記選択されたRRAM装置を含むRRAMセルの行に接続された前記ワード線を活性化させるステップ、
第2の読み出し電圧を、前記選択されたRRAM装置の第1の電極に接続されたビット線に印加するステップ、および
1つ以上の非ゼロのバイアス電圧を、選択されていないRRAM装置を有するRRAMセルの行内のRRAMセルに接続されたビット線と選択線に印加するステップを含む方法。 - 前記第1の読み出し電圧は、前記1つ以上の非ゼロのバイアス電圧より大きい請求項1に記載の方法。
- 前記第1の読み出し電圧は、1.4ボルトとほぼ等しい請求項1に記載の方法。
- 前記1つ以上の非ゼロのバイアス電圧は、前記第2の読み出し電圧とほぼ等しい請求項1に記載の方法。
- 第3の読み出し電圧を、前記選択されたRRAM装置の第2の電極に動作可能に接続された選択線に印加するステップを更に含み、
前記第2の読み出し電圧は、前記第3の読み出し電圧より大きい請求項1に記載の方法。 - 第3の読み出し電圧は、ドレイン供給電圧と等しい請求項5に記載の方法。
- セット動作およびリセット動作中、前記選択されていないRRAM装置を有するRRAMセルの行内のRRAMセルに接続された、前記ビット線および選択線に、前記1つ以上の非ゼロのバイアス電圧を印加しないステップを更に含む請求項1に記載の方法。
- 前記選択されたRRAM装置にセット動作を行うステップを更に含み、
前記セット動作を行うステップは、
第1のセット電圧を前記ワード線に印加して、前記RRAMアレイ内の前記RRAMセルの行に接続された前記ワード線を活性化させるステップ、および
第2のセット電圧を、前記選択されたRRAM装置の前記第1の電極に接続された前記ビット線に印加するステップを含む請求項1に記載の方法。 - 前記第1の読み出し電圧は、前記第1のセット電圧より大きい請求項8に記載の方法。
- 前記第2のセット電圧より小さい第3のセット電圧を、前記選択されたRRAM装置の第2電極に動作可能に接続された選択線に印加するステップを更に含み、
前記第1の読み出し電圧と前記1つ以上の非ゼロのバイアス電圧との間の差は、前記第2のセット電圧と前記第3のセット電圧との間の差とほぼ等しい請求項8に記載の方法。 - 選択されたRRAM装置の読み出し動作を行うステップを含むRRAMアレイを動作する方法であって、
第1の非ゼロの電圧を、RRAMアレイ内の前記選択されたRRAM装置を含むRRAMセルの行に接続されたワード線に印加するステップ、
第2の非ゼロの電圧を、前記選択されたRRAM装置の第1の電極に接続されたビット線に印加するステップ、
実質的にゼロの電圧を、前記選択されたRRAM装置の第2の電極に動作可能に接続された選択線に印加するステップ、および
非ゼロのバイアス電圧を、選択されていないRRAM装置を有する前記RRAMセルの行内のRRAMセルに接続されたビット線と選択線に印加するステップを含む方法。 - 前記第1の非ゼロの電圧は、前記非ゼロのバイアス電圧より大きい請求項11に記載の方法。
- 前記第2の非ゼロの電圧は、前記非ゼロのバイアス電圧とほぼ等しい請求項11に記載の方法。
- セット動作およびリセット動作中、前記選択されていないRRAM装置に動作可能に接続された、前記ビット線および前記選択線に、非ゼロのバイアス電圧を印加しないステップを更に含む請求項11に記載の方法。
- 前記選択されたRRAM装置のセット動作を行うステップを更に含み、
前記セット動作を行うステップは、第1の非ゼロのセット電圧を、前記RRAMセルの行に接続された前記ワード線に印加するステップを含み、且つ
前記第1の非ゼロの電圧は、前記第1の非ゼロのセット電圧より大きい請求項11に記載の方法。 - 前記セット動作を行うステップは、第2の非ゼロのセット電圧を、前記選択されたRRAM装置の前記第1の電極に接続された前記ビット線に印加するステップ、および
実質的にゼロのセット電圧を前記選択されたRRAM装置の前記第2の電極に動作可能に接続された前記選択線に印加するステップを更に含む請求項15に記載の方法。 - 前記第1の非ゼロの電圧と前記非ゼロのバイアス電圧との間の差は、前記第1の非ゼロのセット電圧と前記ほぼゼロのセット電圧との間の差とほぼ等しい請求項16に記載の方法。
- 複数のRRAMセルを有するRRAMアレイ、
第1の読み出し電圧を、前記RRAMアレイ内の選択されたRRAM装置を含むRRAMセルの行に接続されたワード線に印加するように配置されたワード線復号器、
第2の読み出し電圧を、前記選択されたRRAM装置の第1の電極に接続されたビット線に印加するように配置されたビット線復号器、および
非ゼロのバイアス電圧を、選択されていないRRAM装置を有するRRAMセルの行内のRRAMセルに接続されたビット線と選択線に印加するように配置されたバイアス素子を含む集積チップ。 - 第3の読み出し電圧を、前記選択されたRRAM装置の第2の電極に動作可能に接続された選択線に印加するように配置され、
前記第2の読み出し電圧は、前記第3の読み出し電圧より大きい選択線復号器を更に含む請求項18に記載の集積チップ。 - アドレスを前記ビット線復号器および前記選択線復号器に提供するように配置された制御ユニットを更に含み、
前記アドレスは、前記RRAMアレイ内の前記選択されたRRAM装置の位置を定義し、
前記バイアス素子は、
前記制御ユニットから前記アドレスを受けるように配置され、前記アドレス上に基づいた前記選択されていないRRAM装置に接続された前記ビット線および前記選択線に前記非ゼロのバイアス電圧を選択的に印加するバイアス素子復号器を含む
請求項19に記載の集積チップ。
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