TWI529716B - 電阻式隨機存取記憶體電路以及讀取方法 - Google Patents

Description

電阻式隨機存取記憶體電路以及讀取方法

本發明係有關於電阻式隨機存取記憶體之電路以及讀取方法，特別係有關於降低位元線上讀取干擾之電壓位準之電路以及讀取方法。

近來，新的非揮發性記憶體元件，如電阻式隨機存取記憶體(resistance random access memory,RRAM)，紛紛被提出。電阻式隨機存取記憶體之一單元包括具有兩個電極之電壓儲存元件以及介於兩個電極間之可變電阻性材料層。可變電阻材料層，也就是資料儲存材料層，可根據施加電性信號(電壓或電流)於電極之間而使電阻性材料層形成之絲狀物(filament)、導電路徑或低電阻路徑，而於電阻值上具有可逆變化。

然而，目前電阻性隨機存取記憶體具有讀取干擾(read disturbance)之顧慮。若位元線電壓位準在讀取操作時係高於一特定電壓(如0.3V，根據製程不同而有所差異)電阻式隨機存取記憶體之記憶單元的電阻值會有所改變，且使得讀取動作失敗。為了降低讀取干擾(read disturbance)，我們需要盡可能將位元線電壓位準保持在越低越好的狀態，然而，若位元線電壓位準過低時，讀取存取時間(read access time)將會被拉長。

有鑑於此，本發明提出一種電阻式隨機存取記憶體電路，包括一字元線陣列、一位元線陣列、一源極線陣列、複數記憶體單元以及一感測模組。上述字元線陣列具有相互平行之複數字元線，上述位元線陣列具有相互平行之複數位元線，上述源極線陣列具有相互平行之複數源極線。上述記憶體單元之每一者包括一第一電阻以及一第一電晶體。上述第一電阻於一高阻抗以及一低阻抗之兩者間切換，包括一第一節點以及一第二節點，其中上述第一節點係耦接至上述位元線之一者。上述第一電晶體係由上述字元線之一者所控制，且耦接於上述第二節點以及上述源極線之一者。

上述感測模組包括一第一拉升裝置、一第一開關以及一第一感測放大器。上述第一拉升裝置產生一第一電流。上述第一開關由一第一輸出信號所控制，且耦接於上述第一拉升裝置以及上述位元線之一者之間，其中一資料電壓係由上述第一電流流經上述第一開關以及上述第一電阻而至上述源極線之一者所產生。上述第一感測放大器比較上述資料電壓以及一參考電壓而產生上述第一輸出信號，其中當上述資料電壓超過上述參考電壓時，上述第一開關係為不導通，當上述資料電壓小於上述參考電壓時，上述第一開關係為導通。

本發明更提出一種電阻式隨機存取記憶體讀取方法，步驟包括：將一記憶體單元耦接至一字元線、一源極線以及一位元線，其中上述記憶體單元包括一第一電阻以及一第一電晶體，其中上述第一電阻於一高阻抗以及一低阻抗之兩者間 切換且耦接至上述位元線，其中上述第一電晶體係由上述字元線所控制且耦接於上述第一電阻以及上述源極線之間；利用上述字元線，選擇上述記憶體單元；產生一第一電流，其中上述第一電流流經一第一開關以及上述記憶體單元至上述源極線，而產生一資料電壓；產生一參考電壓；比較上述資料電壓以及上述參考電壓而產生上述第一輸出信號；當上述資料電壓超過上述參考電壓時，不導通上述第一開關；以及當上述資料電壓小於上述參考電壓時，導通上述第一開關。

100、500‧‧‧電阻式隨機存取記憶體電路

110、510‧‧‧記憶體單元

111‧‧‧第一電阻

112‧‧‧第一電晶體

120、530‧‧‧多工器陣列

130、550‧‧‧感測模組

131‧‧‧拉升裝置

132‧‧‧開關

133、300‧‧‧感測放大器

401‧‧‧電晶體

402、552‧‧‧第二拉升裝置

520‧‧‧反相記憶體單元

540‧‧‧反相多工器陣列

551‧‧‧第一拉升裝置

553‧‧‧第一開關

554‧‧‧第二開關

555‧‧‧第一感測放大器

556‧‧‧第二感測放大器

WL‧‧‧字元線陣列

WL<0>、WL<1>、......、WL<1023>‧‧‧字元線

SL<0>、SL<1>、......、SL<31>‧‧‧源極線

BL<0>、BL<1>、......、BL<127>‧‧‧位元線

SL‧‧‧源極線陣列

BL‧‧‧位元線陣列

BLB‧‧‧反相位元線陣列

OUT1‧‧‧第一輸出信號

OUT2‧‧‧第二輸出信號

DL‧‧‧資料線

DLB‧‧‧反相資料線

V_D‧‧‧資料電壓

V_R‧‧‧參考電壓

ATD‧‧‧啟始信號

M1‧‧‧第一N型半導體

M2‧‧‧第二N型半導體

M3‧‧‧第一P型半導體

M4‧‧‧第二P型半導體

M5‧‧‧第三N型半導體

M6‧‧‧第四N型半導體

M7‧‧‧第三P型半導體

IN‧‧‧輸入端點

REF‧‧‧參考端點

OUT‧‧‧輸出端點

I1‧‧‧電流源

V_B‧‧‧偏壓電壓

S61~S67‧‧‧步驟流程

第1圖係顯示根據本發明之一實施例所述之電阻式隨機存取記憶體電路之示意圖；第2圖係顯示根據本發明之一實施例所述之第1圖之電阻式隨機存取記憶體電路100之操作示意圖；第3圖係顯示根據本發明之一實施例所述之感測放大器之電路圖；第4圖係顯示根據本發明之一實施例所述之產生參考電壓V_R之示意圖；第5圖係顯示根據本發明之另一實施例所述之電阻式隨機存取記憶體電路之示意圖；以及第6圖係顯示根據本發明之另一實施例所述之電阻式隨機存取記憶體讀取方法之流程圖。

以下將介紹係根據本發明所述之較佳實施例。必 須要說明的是，本發明提供了許多可應用之發明概念，在此所揭露之特定實施例，僅是用於說明達成與運用本發明之特定方式，而不可用以侷限本發明之範圍。

第1圖係顯示根據本發明之一實施例所述之電阻式隨機存取記憶體電路之示意圖。如第1圖所示，電阻式隨機存取記憶體(resistance random access memory,RRAM)電路100包括字元線陣列WL、源極線陣列SL、位元線陣列BL、複數記憶體單元(包括記憶體單元110)、多工器陣列120以及感測模組130。字元線陣列WL包括相互平行之複數字元線之一陣列，源極線陣列SL包括相互平行之複數源極線之一陣列，位元線陣列BL包括相互平行之複數位元線之一陣列。根據第1圖之實施例，其中具有1024條字元線、32條源極線、128條位元線以及128個多工器，也就是，字元線陣列WL包括字元線WL<0>、WL<1>、......、WL<1023>，源極線陣列SL包括源極線SL<0>、SL<1>、......、SL<31>，位元線陣列BL包括位元線BL<0>、BL<1>、......、BL<127>。

在以下的敘述中，我們將以記憶體單元110作為一範例，用以說明複數記憶體單元。記憶體單元110包括第一電阻111以及第一電晶體112。第一電阻111之電阻值在一高阻抗以及一低阻抗兩者間來回切換，並耦接至位元線BL<0>。根據本發明之一實施例，當第一電阻111係為低阻抗時，記憶體單元110係為一設定單元(set cell)；當第一電阻111係為高阻抗時，記憶體單元110係為一重設單元(reset cell)。第一電晶體112係由字元線WL<0>所控制，並耦接於第一電阻111以及源極線 SL<0>之間。

根據本發明之一實施例，多工器陣列120包括耦接至對應位元線之128個多工器Y<0>、Y<1>、......、Y<127>，多工器陣列120選擇將位元線之一者耦接至資料線DL，其中資料線DL係耦接至感測模組130。儲存於所選之記憶體單元之資料，隨後由感測模組130透過資料線DL所讀取。根據本發明之另一實施例，每一位元線係由個別的感測模組所讀取，所以128條位元線需要128個感測模組。然而，若是128條位元線僅對應至單一感測模組而非128個感測模組時，晶圓面積將會大大降低。

感測模組130包括拉升裝置131、開關132以及感測放大器133。拉升裝置131用以產生一第一電流。開關132係由第一輸出信號OUT1所控制，並且開關132耦接於拉升裝置131以及資料線DL之間。感測放大器133比較資料電壓V_D以及參考電壓V_R，而產生第一輸出信號OUT1。

當資料電壓V_D超過參考電壓V_R時，開關132即為不導通，當資料電壓V_D低於參考電壓V_R時，開關132即為導通。根據本發明之一實施例，開關132係為N型電晶體。當第一輸出信號OUT1係為高邏輯位準時，開關132係為導通，當第一輸出信號OUT1係為低邏輯位準時，開關132係為不導通。電阻式隨機存取記憶體電路100之操作將如下文中所述。

第2圖係顯示根據本發明之一實施例所述之第1圖之電阻式隨機存取記憶體電路100之操作示意圖。在開始感測之前，啟始信號ATD產生一脈衝而重置第1圖之感測放大器 133，並且將第一輸出信號OUT1拉升至高邏輯位準，字元線WL<0>則被拉升而選擇第一列之記憶體單元，多工器Y<0>亦被致能以選擇讀取位元線BL<0>，拉升裝置131則用以產生一電流。因為第一輸出信號OUT1被重置至高邏輯位準，因而開關132導通，並且電流流經開關132、第一電阻111以及第一電晶體112而至耦接至接地端之源極線SL<0>，而產生資料電壓V_D。在讀取動作時，所有源極線皆耦接至接地端。

根據本發明之一實施例，位元限電壓位準在讀取動作時必須小於0.3V，否則讀取之記憶體單元則會承受弱設定操作(weak set operation)。根據本發明之一實施例，若沒有開關132的話，若所選之記憶體單元係為重設單元(reset cell)時，資料電壓V_D係為0.3V，若所選之記憶體單元係為設定單元(set cell)時，則資料電壓V_D係為0.2V。此外，參考電壓V_R係為0.25V。

當所選之記憶體單元110係為重設單元(reset cell)時，第一輸出信號OUT1在資料電壓V_D超過0.25V時，自高邏輯位準轉換為低邏輯位準。隨後，開關132係為不導通且位元線BL<0>開始下降。因此，位元線無法達到0.3V，否則第一電阻111之阻抗將會因弱設定操作(weak set operation)而降低。當所選之第一記憶體單元110係為設定單元(set cell)時，因為第一電阻111係為低阻抗，使得資料電壓V_D係小於參考電壓V_R，所以第一輸出信號OUT1維持於高邏輯位準。

第3圖係顯示根據本發明之一實施例所述之感測放大器之示意圖。根據本發明之一實施例，感測放大器300係 如第3圖所示。感測放大器300之差動輸入對係由第一N型半導體M1以及第二N型半導體M2所組成，電流鏡(current mirror)係由第一P型半導體M3以及第二P型半導體M4所組成。如第3圖所示，當輸入端點IN之電壓係小於參考端點REF之電壓時，第一輸出信號OUT1係為高邏輯位準。反之，則第一輸出信號OUT1係為低邏輯位準。因此，第1圖之感測放大器133之輸入端點IN係耦接至資料電壓V_D，而參考端點REF係耦接至參考電壓V_R。

此外，第三N型半導體M5、第四N型半導體M6以及第三P型半導體M7皆由啟始信號ATD所控制，且皆用以重置感測放大器300。當啟始信號ATD係為高邏輯位準時，第三N型半導體M5係為不導通而阻斷電流源I1之電流，且第四N型半導體M6以及第三P型半導體M7係為導通。輸出信號OUT則由第二P型半導體M4以及第三P型半導體M7拉升至高邏輯位準。在啟始信號ATD為低邏輯位準後，感測放大器300回到正常動作並比較資料電壓V_D以及參考電壓V_R。

第4圖係顯示根據本發明之一實施例所述之產生參考電壓V_R之示意圖。第二拉升裝置402係耦接至電晶體401，其中電晶體401係由偏壓電壓V_B所偏壓。根據本發明之一實施例，偏壓電壓V_B係由能隙參考電路(bandgap)所產生，因此參考電壓V_R可準確地控制於0.2V以及0.3V之間。

第5圖係顯示根據本發明之另一實施例所述之電阻式隨機存取記憶體電路之示意圖。如第5圖所示，電阻式隨機存取記體電路500包括字元線陣列WL、源極線陣列SL、位元 線陣列BL、反相位元線陣列BLB、複數記憶體單元(包括記憶體單元510)、複數反相記憶體單元(包括反相記憶體單元520)、多工器陣列530、反相多工器陣列540以及感測模組550。字元線陣列WL以及源極線陣列SL係與第1圖所示之字元線與源極線相同。

如第5圖所示，記憶體單元以及反相記憶體單元係使用相同之字元線陣列WL以及源極線陣列SL。記憶體單元510以及反相記憶體單元520係與第1圖所示之記憶體單元110相同。

根據本發明之一實施例，當記憶體單元510被寫入而成為具有高阻抗之重設單元(reset cell)，反相記憶體單元520則必須被寫入而成為具有低阻抗之設定單元(set cell)。根據本發明之另一實施例，當記憶體單元510被寫入而成為具有低阻抗之設定單元(set cell)時，反相記憶體單元520則必須被寫入而常為具有高阻抗之重設單元(reset cell)。

記憶體單元510可由位元線BL<0>所讀取，而反相記憶體單元520可由反相位元線BLB<0>所讀取。包括多工器Y<0>、Y<1>、......、Y<127>之多工器陣列530，選擇位元線BL<0>、BL<1>、......、BL<127>之一者而耦接至資料線DL。相同的，對應所選擇之位元線之反相位元線BLB<0>、BLB<1>、......、BLB<127>之一者係由反相多工器陣列540所選擇，而耦接至反相資料線DLB。

感測模組550在互補讀取操作時，同時存取兩個記憶體單元，例如，記憶體單元510以及反相記憶體單元520。換 句話說，第1圖之參考電壓V_R，係由對應至所感測之記憶體單元之反相記憶體單元所產生的。

感測模組550包括第一拉升裝置551、第二拉升裝置552、第一開關553、第二開關554、第一感測放大器555以及第二感測放大器556。第一拉升裝置551產生第一電流，而第二拉升裝置552產生第二電流。第一電流流經所選擇之記憶體單元而產生資料電壓V_D，第二電流流經所選擇之反相記憶體單元而產生參考電壓V_R。

根據本發明之一實施例，當所選擇之記憶體單元或所選擇之反相記憶體單元係為一設定單元(set cell)，資料電壓V_D或參考電壓V_R係為0.2V。根據本發明之另一實施例，當所選擇之記憶體單元或所選擇之反相記憶體單元係為一重設單元(reset cell)，資料電壓V_D或參考電壓V_R係為0.3V。然而，所選擇之記憶體單元以及所選擇之反相記憶體單元必須互為相反之狀態，也就是，所選擇之記憶體單元以及所選擇之反相記憶體單元之一者係為一設定單元(set cell)時，則另一者必須為重設單元(reset cell)。

第一開關553以及第二開關554係分別用以維持資料電壓V_D以及參考電壓V_R係低於一既定電壓。否則，所選擇之記憶體單元或所選擇之反相記憶體單元將會遭受到弱設定操作(weak set operation)。根據本發明之一實施例，既定電壓係為0.3V。

在開始感測之前，啟始信號ATD重置第一感測放大器555以及第二感測放大器556，並將第一輸出信號OUT1以及 第二輸出信號OUT2拉升至高邏輯位準。第一感測放大器555將資料電壓V_D與參考電壓V_R相比較後，產生第一輸出信號OUT1。當資料電壓V_D超過參考電壓V_R時，第一開關553因第一輸出信號OUT1而不導通；反之，第一開關553則維持導通狀態。

根據本發明之一實施例，第一開關553係由N型半導體所實現。當資料電壓V_D超過參考電壓V_R時，第一輸出信號OUT1係位於低邏輯位準，隨後第一開關553因第一輸出信號OUT1而不導通。反之，第一輸出信號OUT1維持於高邏輯位準，且第一開關553維持導通狀態。

第二感測放大器556將參考電壓V_R與資料電壓V_D相比較，而產生第二輸出信號OUT2。當參考電壓V_R超過資料電壓V_D時，第二開關554係因第二輸出信號OUT2而不導通。反之，第二開關554則維持導通狀態。根據本發明之一實施例，第一感測放大器555以及第二感測放大器556可由第3圖之感測放大器300所實現。

根據本發明之一實施例，一組資料線DL以及反相資料線DLB係對應至一感測模組，而非一組位元線BL以及反相位元線BLB對應至一感測模組。也就是，128組位元線以及反相位元線共用一感測模組，因此可節省127個感測模組之晶圓面積。

第6圖係顯示根據本發明之另一實施例所述之電阻式隨機存取記憶體讀取方法之流程圖。為了清楚說明電阻式隨機存取記憶體讀取方法之操作流程，第6圖之敘述將搭配第1圖，以期詳細說明。記憶體單元110耦接至字元線WL<0>、源 極線SL<0>以及位元線BL<0>(步驟S61)。記憶體單元110係由字元線WL<0>所選擇(步驟S62)。

拉升裝置131產生流過開關132以及記憶體單元110而至源極線SL<0>之第一電流，而產生資料電壓V_D(步驟S63)。當感測記憶體單元110時，所有源極線皆耦接到接地端。隨後，產生參考電壓V_R(步驟S64)。感測放大器133比較資料電壓V_D以及參考電壓V_R，而產生第一輸出信號OUT1(步驟S65)。當資料電壓V_D超過參考電壓V_R時，開關132係因第一輸出信號OUT1而不導通(步驟S66)。當資料電壓V_D並未超過參考電壓V_R時，開關132則因第一輸出信號OUT1而導通(步驟S67)。

本發明係提出了一種降低讀取干擾之電阻式隨機存取記憶體電路以及一種電阻式隨機存取記憶體讀取方法。所選擇之記憶體單元之電阻跨壓，會因感測放大器之輸出信號所控制之開關，而限制於一既定電壓位準之下。當開關不導通後，所選擇之記憶體單元之電阻跨壓，會因為所選擇之記憶體單元耦接至接地端，而開始放電。因此，讀取干擾(read disturbance)會被降低，甚至消除殆盡。

以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解本說明書的形態。所屬技術領域中具有通常知識者能夠理解其可利用本發明揭示內容為基礎以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本發明之精神和範圍的等效構造可在不脫離本發明之精神和範圍內作任意之更動、替代與潤 飾。

100‧‧‧電阻式隨機存取記憶體電路

110‧‧‧記憶體單元

111‧‧‧第一電阻

112‧‧‧第一電晶體

120‧‧‧多工器陣列

130‧‧‧感測模組

131‧‧‧拉升裝置

132‧‧‧開關

133‧‧‧感測放大器

SL‧‧‧源極線陣列

BL‧‧‧位元線陣列

OUT1‧‧‧第一輸出信號

DL‧‧‧資料線

V_D‧‧‧資料電壓

V_R‧‧‧參考電壓

ATD‧‧‧啟始信號

WL‧‧‧字元線陣列

WL<0>、WL<1>、......、WL<1023>‧‧‧字元線

SL<0>、SL<1>、......、SL<31>‧‧‧源極線

BL<0>、BL<1>、......、BL<127>‧‧‧位元線

Claims (12)

1. 一種電阻式隨機存取記憶體電路，包括：一字元線陣列，包括具有相互平行之複數字元線；一位元線陣列，包括具有相互平行之複數位元線；一源極線陣列，包括具有相互平行之複數源極線；複數記憶體單元，其中上述記憶體單元之每一者包括：一第一電阻，於一高阻抗以及一低阻抗之兩者間切換，包括一第一節點以及一第二節點，其中上述第一節點係耦接至上述位元線之一者；以及一第一電晶體，係由上述字元線之一者所控制，且耦接於上述第二節點以及上述源極線之一者；以及一感測模組，包括：一第一拉升裝置，產生一第一電流；一第一開關，由一第一輸出信號所控制，且耦接於上述第一拉升裝置以及上述位元線之一者之間，其中一資料電壓係由上述第一電流流經上述第一開關以及上述第一電阻而至上述源極線之一者所產生；以及一第一感測放大器，比較上述資料電壓以及一參考電壓而產生上述第一輸出信號，其中當上述資料電壓超過上述參考電壓時，上述第一開關係為不導通，當上述資料電壓小於上述參考電壓時，上述第一開關係為導通。
2. 如申請專利範圍第1項所述之電阻式隨機存取記憶體電路，其中上述感測模組更包括： 一第二拉升裝置，耦接至一參考裝置並產生一第二電流，其中上述參考電壓係由上述第二電流流過上述參考裝置而產生。
3. 如申請專利範圍第2項所述之電阻式隨機存取記憶體電路，其中上述參考裝置係為由一能隙參考電路所產生之一固定電壓所偏壓之一參考電晶體。
4. 如申請專利範圍第2項所述之電阻式隨機存取記憶體電路，更包括：複數多工器，耦接至對應之上述位元線；以及一資料線，耦接於上述多工器以及上述第一開關之間，其中上述多工器選擇上述位元線之一者，經由上述資料線而耦接至上述第一開關。
5. 如申請專利範圍第2項所述之電阻式隨機存取記憶體電路，更包括：一反相位元線陣列，包括具有相互平行之複數反相位元線；以及複數記憶體單元，其中上述記憶體單元之每一者包括：一第二電阻，於上述高阻抗以及上述低阻抗之兩者間切換，包括一第三節點以及一第四節點，其中上述第三節點係耦接至上述反相位元線之一者，其中上述第二電阻係與上述第一電阻具有不同的阻抗；以及一第二電晶體，係由上述字元線之一者所控制，且耦接於上述第四節點以及上述源極線之一者；其中上述感測模組更包括： 一第二拉升裝置，產生一第二電流；一第二開關，由一第二輸出信號所控制，且耦接於上述第二拉升裝置以及上述反相位元線之一者之間，其中上述參考電壓係由上述第二電流流經上述第二開關以及上述第二電阻而至上述源極線之一者所產生；以及一第二感測放大器，比較上述資料電壓以及上述參考電壓而產生上述第二輸出信號，其中當上述資料電壓小於上述參考電壓時，上述第二開關係為不導通，當上述資料電壓超過上述參考電壓時，上述第二開關係為導通。
6. 如申請專利範圍第5項所述之電阻式隨機存取記憶體電路，更包括：複數多工器，耦接至對應之上述位元線；一資料線，耦接於上述多工器以及上述第一開關之間，其中上述多工器選擇上述位元線之一者，經由上述資料線而耦接至上述第一開關；複數反相多工器，耦接至對應之上述反相位元線；以及一反相資料線，耦接於上述反相多工器以及上述第二開關之間，其中上述反相多工器選擇上述反相位元線之一者，經由上述反相資料線而耦接至上述第二開關。
7. 一種電阻式隨機存取記憶體讀取方法，包括：將一記憶體單元耦接至一字元線、一源極線以及一位元線，其中上述記憶體單元包括一第一電阻以及一第一電晶體，其中上述第一電阻於一高阻抗以及一低阻抗之兩者間切換且耦接至上述位元線，其中上述第一電晶體係由上述 字元線所控制且耦接於上述第一電阻以及上述源極線之間；利用上述字元線，選擇上述記憶體單元；產生一第一電流，其中上述第一電流流經一第一開關以及上述記憶體單元至上述源極線，而產生一資料電壓；產生一參考電壓；比較上述資料電壓以及上述參考電壓而產生上述第一輸出信號；當上述資料電壓超過上述參考電壓時，不導通上述第一開關；以及當上述資料電壓小於上述參考電壓時，導通上述第一開關。
8. 如申請專利範圍第7項所述之電阻式隨機存取記憶體讀取方法，其中上述參考電壓係由一第二電流流經一參考裝置而產生。
9. 如申請專利範圍第8項所述之電阻式隨機存取記憶體讀取方法，其中上述參考裝置係為由一能隙參考電路所產生之一固定電壓所偏壓之一參考電晶體。
10. 如申請專利範圍第7項所述之電阻式隨機存取記憶體讀取方法，更包括：利用一多工器選擇上述位元線；以及耦接所選擇之上述位元線至一資料線，其中上述資料線係耦接至上述第一開關。
11. 如申請專利範圍第7項所述之電阻式隨機存取記憶體讀取方法，更包括： 利用上述字元線，選擇對應上述記憶體單元之一反相記憶體單元，其中上述反相記憶體單元包括一第二電阻以及一第二電晶體，其中上述第二電晶體係於上述高阻抗以及上述低阻抗之兩者間切換且耦接至一反相位元線，其中上述第二電晶體係由上述字元線所控制且耦接於上述第二電阻以及上述源極線之間，其中上述第二電阻與上述第一電阻具有不同的阻抗；產生一第二電流，其中上述第二電流流經一第二開關以及上述反相記憶體單元至上述源極線，而產生上述參考電壓；比較上述資料電壓以及上述參考電壓而產生一第二輸出信號；當上述資料電壓係小於上述參考電壓時，不導通上述第二開關；以及當上述資料電壓係超過上述參考電壓時，導通上述第二開關。
12. 如申請專利範圍第11項所述之電阻式隨機存取記憶體讀取方法，其中上述選擇對應上述記憶體單元之一反相記憶體單元之步驟更包括：利用一多工器，選擇上述位元線；將所選擇之上述位元線耦接至一資料線，其中上述資料線係耦接至上述第一開關；利用一反相多工器，選擇上述反相位元線；以及將所選擇之上述反相位元線耦接至一反相資料線，其中上述反相資料線係耦接至上述第二開關。