TWI813274B - 包括參考單元的電阻式記憶體裝置及其操作方法 - Google Patents

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Abstract

根據本發明概念的實例性實施例的一種電阻式記憶體裝置包括：單元陣列，包括第一部分及第二部分；第一行開關電路，經由第一位元線連接至第一部分的記憶體單元及參考單元；第二行開關電路，經由第二位元線連接至第二部分的記憶體單元及參考單元；以及行解碼器，被配置成控制第一行開關電路及第二行開關電路以根據第一行位址來選擇連接至記憶體單元的第一位元線中的一者以及連接至參考單元的第二位元線中的一者並根據第二行位址來選擇連接至參考單元的第一位元線中的一者以及連接至記憶體單元的第二位元線中的一者。

Description

包括參考單元的電阻式記憶體裝置及其操作方法
本發明概念是有關於電阻式記憶體裝置，且更具體而言是有關於包括參考單元的電阻式記憶體裝置及/或操作電阻式記憶體裝置的方法。
電阻式記憶體裝置可在包括可變電阻元件的記憶體單元中儲存資料。為偵測電阻式記憶體裝置的記憶體單元中所儲存的資料，舉例而言，可向記憶體單元供應讀取電流，且可由記憶體單元的可變電阻元件偵測所述讀取電流及電壓。
讀取電流流動路徑上的電阻可妨礙對記憶體單元中所儲存的值的準確讀取。此外，讀取電流流動路徑上的電容（例如，寄生電容）可限制記憶體單元中所儲存的值的讀取速度。
本發明概念提供電阻式記憶體裝置，且更具體而言提供能夠準確地高速讀取記憶體單元中所儲存的值的電阻式記憶體裝置及/或操作所述電阻式記憶體裝置的方法。
根據實例性實施例，一種電阻式記憶體裝置可包括：單元陣列，包括第一部分及第二部分，所述第一部分及所述第二部分中的每一者包括記憶體單元及參考單元，所述記憶體單元與所述參考單元共享根據列位址被啟用的字線；第一行開關電路，經由第一位元線連接至所述第一部分的所述記憶體單元及所述參考單元；第二行開關電路，經由第二位元線連接至所述第二部分的所述記憶體單元及所述參考單元；以及行解碼器，被配置成控制所述第一行開關電路及所述第二行開關電路，以根據第一行位址來選擇連接至所述記憶體單元的所述第一位元線中的一者以及連接至所述參考單元的所述第二位元線中的一者並根據第二行位址來選擇連接至所述參考單元的所述第一位元線中的一者以及連接至所述記憶體單元的所述第二位元線中的一者。
根據實例性實施例，一種電阻式記憶體裝置可被配置成因應於讀取命令而輸出儲存於記憶體單元中的值，所述電阻式記憶體裝置可包括：單元陣列，包括記憶體單元及參考單元；參考電阻器電路，被配置成在讀取操作期間電性連接至所述參考單元；電流源電路，被配置成根據讀取控制訊號向所述記憶體單元、所述參考單元及所述參考電阻器電路提供電流；以及控制電路，被配置成產生所述讀取控制訊號以使得在所述讀取操作的初始週期中向所述參考電阻器電路提供幫浦電流。
根據實例性實施例，一種操作包括記憶體單元、參考單元及參考電阻器電路的電阻式記憶體裝置的方法可包括：因應於讀取命令而將所述參考單元電性連接至所述參考電阻器電路；分別向所述記憶體單元及所述參考單元提供預充電電流，並向所述參考電阻器電路提供幫浦電流；分別向所述記憶體單元及所述參考單元提供讀取電流，並中斷所述幫浦電流；以及根據所述讀取電流對電壓進行比較，以生成比較訊號。
圖1是根據本發明概念的實例性實施例的記憶體裝置10的方塊圖。參考圖1，記憶體裝置10可接收及傳送各種訊號（例如，命令CMD及位址ADDR），且可接收或傳送資料DATA。舉例而言，記憶體裝置10可自記憶體控制器接收命令CMD（例如，寫入命令、讀取命令等）及與命令CMD對應的位址ADDR。另外，記憶體裝置10可自記憶體控制器接收資料DATA（亦即，寫入資料）或向記憶體控制器提供資料DATA（亦即，讀取資料）。儘管圖1單獨示出命令CMD、位址ADDR及資料DATA，但在一些實例性實施例中，命令CMD、位址ADDR及資料DATA中的至少兩者可經由同一通道被傳送。如圖1中所示，記憶體裝置10可包括單元陣列100、行開關區塊200、讀取電路300、列解碼器410、行解碼器420、位址暫存器510、資料暫存器520、控制電路600及/或輸入/輸出電路700。
單元陣列100可包括多個記憶體單元M1及M2。記憶體單元M1及記憶體單元M2可包括可變電阻元件（例如，如圖2中所示的磁性穿隧接面（magnetic tunnel junction，MTJ）元件），且可變電阻元件可具有與儲存於記憶體單元M1及記憶體單元M2中的值對應的電阻。因此，記憶體裝置10可被稱為電阻式記憶體裝置或電阻式隨機存取記憶體（resistive random access memory，RRAM或ReRAM）裝置。舉例而言，記憶體裝置10可包括但不限於被實施為例如相變隨機存取記憶體（phase change random access memory，PRAM）、鐵電隨機存取記憶體（ferroelectric random access memory，FRAM）等的單元陣列100，且因此可包括具有磁性隨機存取記憶體（magnetic random access memory，MRAM）結構的單元陣列100，磁性隨機存取記憶體結構例如包括自旋轉移力矩磁性隨機存取記憶體（spin-transfer torque magnetic RAM，STT-MRAM）、自旋力矩轉移磁化轉換隨機存取記憶體（Spin-RAM）及/或自旋動量轉移隨機存取記憶體（spin momentum transfer RAM，SMT-RAM）。如下文參考圖2所述，將主要參考磁性隨機存取記憶體闡述本發明的實例性實施例，但本發明概念並不僅限於此。
單元陣列100可包括用於確定儲存於記憶體單元M1及記憶體單元M2中的值的參考單元R1及參考單元R2。舉例而言，如圖1中所示，單元陣列100可包括具有彼此相同或對稱的結構的第一部分110與第二部分120。第一部分110與第二部分120可共享多個字線WLs，且第一部分110可包括例如連接至字線WLi的第一記憶體單元M1及第一參考單元R1，所述多個字線WLs是由列解碼器410根據列位址ROW來啟用。第二部分120可包括連接至字線WLi的第二記憶體單元M2及第二參考單元R2。因此，共同連接至字線WLi的記憶體單元M1及記憶體單元M2以及參考單元R1及參考單元R2可被經啟用字線WLi同時選擇。儘管圖1中僅示出一個字線WLi，但第一部分110與第二部分120可共享多個字線WLs。另外，第一部分110及第二部分120中的每一者可包括連接至字線WLi的多個記憶體單元。在一些實例性實施例中，如稍後在下文參考圖3A及圖3B所述，參考單元R1及參考單元R2可以是不包括電阻元件（例如，可變電阻元件）的短接單元。
行開關區塊200可經由多個位元線BL1s及BL2s連接至單元陣列100，且可根據自行解碼器420提供的行控制訊號C_COL來將所述多個位元線BL1s及BL2s中的至少一者電性連接至讀取電路300。舉例而言，如圖1中所示，行開關區塊200可包括具有彼此相同或對稱的結構的第一行開關電路210及第二行開關電路220。第一行開關電路210可經由第一位元線BL1s連接至單元陣列100的第一部分110中所包括的記憶體單元及參考單元，且可根據行控制訊號C_COL來將所述多個第一位元線BL1s中的一者電性連接至與讀取電路300連接的第一輸出位元線BLO1。此外，第二行開關電路220可經由第二位元線BL2s連接至單元陣列100的第二部分120中所包括的記憶體單元及參考單元，且可根據行控制訊號C_COL來將所述多個第二位元線BL2s中的一者電性連接至與讀取電路300連接的第二輸出位元線BLO2。在一些實例性實施例中，如稍後在下文所述，行開關區塊200可由行解碼器420控制，以選擇一部分中所包括的與將被讀取的記憶體單元不同的參考單元。在本說明書中，第一行開關電路210及第二行開關電路220將多個位元線中的一者電性連接至讀取電路300這一事實可被稱為「選擇所述多個位元線中的一者」。
讀取電路300可根據自控制電路600提供的讀取控制訊號C_RD來將電流供應至第一輸出位元線BLO1及第二輸出位元線BLO2，且可基於第一輸出位元線BLO1的電壓及第二輸出位元線BLO2的電壓而向資料暫存器520提供輸出資料D_OUT。儘管圖1僅示出讀取電路300，但記憶體裝置10可更包括連接至第一輸出位元線BLO1及第二輸出位元線BLO2的寫入電路，且可更包括將寫入電路與讀取電路300被實施為一個區塊的寫入/讀取電路。
列解碼器410可根據自位址暫存器510提供的列位址ROW來啟用所述多個字線WL中的至少一者。連接至經啟用字線（例如，WLi）的記憶體單元可被稱為頁。如上文所述，所述多個字線WLs可由單元陣列100的第一部分110及第二部分120共享。
行解碼器420可根據自位址暫存器510提供的行位址COL來產生行控制訊號C_COL。在一些實例性實施例中，行解碼器420可產生行控制訊號C_COL，以選擇與根據所述行位址COL所選擇的記憶體單元的部分不同的部分中所包括的參考單元。舉例而言，行解碼器420可根據第一行位址來選擇連接至記憶體單元（例如，M1）的第一位元線BL1s中的一者，且可更選擇連接至參考單元（例如，R2）的第二位元線BL2s中的一者。另一方面，行解碼器420可根據第二行位址來選擇連接至參考單元（例如，R1）的第一位元線BL1s中的一者，且可選擇連接至記憶體單元（例如，M2）的第二位元線BL2s中的一者。因此，由於第一行開關電路210與第二行開關電路220具有相同或對稱的結構，因此讀取電流流過記憶體單元的路徑與讀取電流流過參考單元的路徑之間的電阻差可減小，且因此可準確地讀取儲存於記憶體單元中的值。
輸入/輸出電路700可自記憶體裝置10的外部接收命令CMD、位址ADDR及資料DATA且輸出資料DATA。在一些實例性實施例中，輸入/輸出電路700可對命令CMD進行解碼並向控制電路600提供解碼結果。舉例而言，當接收到寫入命令時，輸入/輸出電路700可向控制電路600提供指示寫入操作的訊號。另一方面，當接收到讀取命令時，輸入/輸出電路700可向控制電路600提供指示讀取操作的訊號。在一些實例性實施例中，輸入/輸出電路700可對位址ADDR進行解碼並向位址暫存器510提供解碼結果。位址暫存器510可根據自輸入/輸出電路700提供的訊號來儲存列位址及行位址，並可向列解碼器410及行解碼器420分別提供列位址ROW及行位址COL。在一些實例性實施例中，輸入/輸出電路700可將自外部（舉例而言，記憶體控制器）接收到的資料DATA提供至資料暫存器520，或者可將儲存於資料暫存器520中的輸出資料D_OUT輸出到外部作為資料DATA。
當自輸入/輸出電路700提供的訊號指示讀取命令時，控制電路600可產生讀取控制訊號C_RD。在一些實例性實施例中，控制電路600可經由讀取控制訊號C_RD來控制讀取電路300向第一輸出位元線BLO1及第二輸出位元線BLO2提供讀取電流。在一些實例性實施例中，如稍後在下文參考圖6及圖7所述，控制電路600可控制讀取電路300在讀取操作的初始週期中向第一輸出位元線BLO1及第二輸出位元線BLO2提供預充電電流，且儲存於記憶體單元中的值可被高速地讀出。
圖2是說明根據本發明概念的實例性實施例的圖1所示單元陣列100中所包括的記憶體單元的視圖。更詳細而言，圖2示出包括磁性穿隧接面作為可變電阻元件的記憶體單元M'。
如圖2中所示，記憶體單元M'可包括串聯連接於源極線SLj與位元線BLj之間的可變電阻元件磁性穿隧接面及單元電晶體CT。在一些實例性實施例中，可變電阻元件磁性穿隧接面與單元電晶體CT可按照此一次序連接於源極線SLj與位元線BLj之間，如圖2中所示；且在一些實例性實施例中，單元電晶體CT與可變電阻元件磁性穿隧接面可按照此一次序連接於源極線SLj與位元線BLj之間，此與圖2中所示不同。
可變電阻元件磁性穿隧接面可包括自由層FL及被釘紮層PL，且可更在自由層FL與被釘紮層PL之間包括障壁層BL。如圖2中的箭頭所示，被釘紮層PL的磁化方向可為固定的，而自由層FL可具有與被釘紮層PL的磁化方向相同或相反的磁化方向。當被釘紮層PL與自由層FL具有相同的磁化方向時，可變電阻元件磁性穿隧接面可被稱為處於平行狀態P。然而，當被釘紮層PL與自由層FL具有彼此相反的磁化方向時，可變電阻元件磁性穿隧接面可被稱為處於反平行狀態AP。在一些實例性實施例中，可變電阻元件磁性穿隧接面可更包括反鐵磁層，以使得被釘紮層PL具有固定的磁化方向。
可變電阻元件磁性穿隧接面在平行狀態P中可具有相對低的電阻R P，且在反平行狀態AP中可具有相對高的電阻R AP。根據一些實例性實施例，當可變電阻元件磁性穿隧接面在平行狀態P中具有低電阻R P時，記憶體單元M'儲存「0」，且當可變電阻元件磁性穿隧接面在反平行狀態AP中具有高電阻R AP時，記憶體單元M'儲存「1」。此外，根據一些實例性實施例，對應於「0」的電阻R P可被稱為平行電阻R P，且對應於「1」的電阻R AP可被稱為反平行電阻R AP。
單元電晶體CT可具有連接至字線WLi的閘極以及連接至位元線BLj及可變電阻元件磁性穿隧接面的源極及汲極。單元電晶體CT可根據施加至字線WLi的訊號來使可變電阻元件磁性穿隧接面與位元線BLj電性連接或斷開連接。舉例而言，為在寫入操作中將「0」寫入記憶體單元M'中，可接通單元電晶體CT且自源極線SLj至位元線BLj的電流可流過可變電阻元件磁性穿隧接面及單元電晶體CT。此外，為將「1」寫入記憶體單元M'中，可接通單元電晶體CT且自位元線BLj至源極線SLj的電流可流過單元電晶體CT及可變電阻元件磁性穿隧接面。在讀取操作中，可接通單元電晶體CT且自源極線SLj至位元線BLj的電流或自位元線BLj至源極線SLj的電流（亦即，讀取電流）可流過單元電晶體CT及可變電阻元件磁性穿隧接面。根據一些實例性實施例，讀取電流自位元線BLj流動至源極線SLj。
圖3A及圖3B是說明根據本發明概念的實例性實施例用於執行讀取操作的圖1所示記憶體裝置10的實例的方塊圖。更詳細而言，圖3A示出讀取第一部分110'中所包括的第一記憶體單元M1的實例，且圖3B示出讀取第二部分120'中所包括的第二記憶體單元M2的實例。如圖3A及圖3B中所示，記憶體裝置10'可包括第一部分110'、第二部分120'、第一行開關電路210'、第二行開關電路220'、電流源電路310、感測放大器320、輸出電路330及/或參考電阻器電路800。如上文參考圖1所述，第一部分110'及第二部分120'可包括於圖1的單元陣列100中，且第一行開關電路210'及第二行開關電路220'可包括於圖1的行開關區塊200中。圖3A的電流源電路310、感測放大器320及輸出電路330可包括於圖1的讀取電路300中。在下文中，與圖3A及圖3B中相同的參考編號標示相同的元件，且因此本文將不再對圖3A及圖3B進行詳細說明。
參考圖3A，在一些實例性實施例中，為讀取第一部分110'的第一記憶體單元M1，第一行開關電路210'可根據行控制訊號C_COL來選擇連接至第一記憶體單元M1的位元線BL1j及源極線SL1j。第一行開關電路210'可向連接至第一記憶體單元M1的源極線SL1j提供負供應電壓VSS，且可將連接至第一記憶體單元M1的位元線BL1j電性連接至第一輸出位元線BLO1。此外，為選擇第二部分120'的第二參考單元R2，第二行開關電路220'可根據行控制訊號C_COL來選擇連接至第二參考單元R2的位元線BL20及源極線SL20。第二行開關電路220'可將連接至第二參考單元R2的源極線SL20電性連接至參考電阻器電路800，且可將連接至第二參考單元R2的位元線BL20電性連接至第二輸出位元線BLO2。
電流源電路310可向第一輸出位元線BLO1提供第一讀取電流I RD1，且向第二輸出位元線BLO2提供第二讀取電流I RD2。在一些實例性實施例中，第一讀取電流I RD1與第二讀取電流I RD2可具有相同的量值。因此，第一讀取電流I RD1可經由第一輸出位元線BLO1、第一行開關電路210'、位元線BL1j、第一記憶體單元M1、源極線SL1j及第一行開關電路210'流動至負供應電壓VSS。第二讀取電流I RD2可經由第二輸出位元線BLO2、第二行開關電路220'、位元線BL20、第二參考單元R2、源極線SL20、第二行開關電路220'及參考電阻器電路800流動至負供應電壓VSS。參考電阻器電路800可提供參考電阻R REF，且所述參考電阻R REF可與例如「（R AP+R P）/2」一致。
感測放大器320可藉由對由第一讀取電流I RD1在第一輸出位元線BLO1中產生的電壓（亦即，讀取電壓V RD）與由第二讀取電流I RD2在第二輸出位元線BLO2中產生的電壓（亦即，參考電壓V REF）進行比較來產生比較訊號CMP。在圖3A及圖3B中，第一輸出位元線BLO1及第二輸出位元線BLO2分別連接至感測放大器320的非反轉輸入（non-inverting input）及反轉輸入（inverting input）。然而，在一些實例性實施例中，連接可與圖3A及圖3B中所示的連接相反。
輸出電路330可根據部分選擇訊號SEC自比較訊號CMP產生輸出訊號OUT。如稍後在下文參考圖3B所述，當讀取第二部分120'中所包括的記憶體單元時，施加至感測放大器320的非反轉輸入及反轉輸入的電壓可不同於圖3A中所示的電壓。因此，輸出電路330可基於部分選擇訊號SEC而自比較訊號CMP產生輸出訊號OUT，且輸出訊號OUT可指示儲存於記憶體單元中的值。稍後將在下文參考圖4闡述輸出電路330。
參考圖3B，在一些實例性實施例中，為讀取第二部分120'的第二記憶體單元M2，第二行開關電路220'可根據行控制訊號C_COL來選擇連接至第二記憶體單元M2的位元線BL2k及源極線SL2k。第二行開關電路220'可向連接至第二記憶體單元M2的源極線SL2k提供負供應電壓VSS，且可將連接至第二記憶體單元M2的位元線BL2k電性連接至第二輸出位元線BLO2。此外，為選擇第一部分110'的第一參考單元R1，第一行開關電路210'可根據行控制訊號C_COL來選擇連接至第一參考單元R1的位元線BL10及源極線SL10。第一行開關電路210'可將連接至第一參考單元R1的源極線SL10電性連接至參考電阻器電路800，且可將連接至第一參考單元R1的位元線BL10電性連接至第一輸出位元線BLO1。
由電流源電路310提供的第一讀取電流I RD1可經由第一輸出位元線BLO1、第一行開關電路210'、位元線BL10、第一參考單元R1、源極線SL10、第一行開關電路210'及參考電阻器電路800流動至負供應電壓VSS。第二讀取電流I RD2可經由第二輸出位元線BLO2、第二行開關電路220'、位元線BL2k、第二記憶體單元M2、源極線SL2k及第二行開關電路220'流動至負供應電壓VSS。
相較於圖3A，參考電壓V REF可在感測放大器320的非反轉輸入處產生，且讀取電壓V RD可在感測放大器320的反轉輸入處產生。因此，儘管圖3A的第一記憶體單元M1與圖3B的第二記憶體單元M2儲存相同的值，但在圖3A的實例及圖3B的實例中比較訊號CMP可分別指示不同的值。為解決此問題，輸出電路330可基於部分選擇訊號SEC而自比較訊號CMP產生輸出訊號OUT，且輸出訊號OUT可指示儲存於記憶體單元中的值。
圖4是說明根據本發明概念的實例性實施例的圖3A及圖3B所示輸出電路330的方塊圖。如上文參考圖3A及圖3B所述，圖4的輸出電路330'可自由感測放大器320'輸出的比較訊號CMP產生輸出訊號OUT。如上文參考圖3A及圖3B所述，讀取電壓V RD可在感測放大器320'的非反轉輸入處或在感測放大器320'的反轉輸入產生。因此，輸出電路330'可在第一部分110'的第一記憶體單元M1被選擇時產生與比較訊號CMP相同的輸出訊號OUT，且可在第二部分120'的第二記憶體單元M2被選擇時產生藉由對比較訊號CMP進行反轉而獲得的輸出訊號OUT。在下文中，將參考圖3A及圖3B對圖4加以闡述。
如圖4中所示，輸出電路330'可包括互斥或（XOR）閘331。XOR閘331可自感測放大器320'接收輸入，從而接收比較訊號CMP及行位址COL的第n位元（COL[n]）。亦即，在圖4中，圖3A及圖3B的部分選擇訊號SEC可以是行位址COL的第n位元（COL[n]）。在一些實例性實施例中，行位址COL的第n位元（COL[n]）可以是行位址COL的最高有效位元（most significant bit，MSB）。舉例而言，圖3A及圖3B的第一部分110'及第二部分120'中的每一者可包括連接至同一字線的32個記憶體單元，且因此連接至同一字線的記憶體單元的數目可為64。為指示64個記憶體單元中的一者，圖1的行解碼器420可接收6位元行位址（COL[6:1]），且行解碼器420可將6位元行位址（COL[6:1]）的最高有效位元（亦即，第六位元COL[6]）提供至圖1的讀取電路300中所包括的輸出電路330'作為部分選擇訊號SEC（亦即，n=6）。舉例而言，當6位元行位址（COL[6:1]）的第六位元（COL[6]）為0（或低位準）時，6位元行位址（COL[6:1]）可指示第一部分110'的記憶體單元且XOR閘331可產生與比較訊號CMP相同的輸出訊號OUT。另一方面，當6位元行位址（COL[6:1]）的第六位元（COL[6]）為1（或高位準）時，6位元行位址（COL[6:1]）可指示第二部分120'的記憶體單元且XOR閘331可產生藉由對比較訊號CMP進行反轉而獲得的輸出訊號OUT。
圖5是說明根據本發明概念的實例性實施例的操作記憶體裝置的方法的流程圖。更詳細而言，圖5示出圖1的記憶體裝置10的讀取操作。在圖5中，可根據行位址COL的第n位元COL[n]來選擇第一部分110的記憶體單元或第二部分120的記憶體單元。如圖5中所示，操作記憶體裝置10的方法可包括多個操作S110、S131、S132、S150、S170及S190，且在下文中，將參考圖1對圖5加以闡述。
在操作S110中，可判斷行位址COL的第n位元COL[n]是否為零。當行位址COL的第n位元COL[n]為零時，可選擇第一部分110的記憶體單元，且隨後可執行操作S131。另一方面，當行位址COL的第n位元COL[n]不為零時，可選擇第二部分120的記憶體單元，且隨後可執行操作S132。
在操作S131中，可選擇第一部分110的記憶體單元及第二部分120的參考單元。舉例而言，行解碼器420可經由行控制訊號C_COL來控制第一行開關電路210，以在第一位元線BL1s當中選擇連接至第一部分110的第一記憶體單元M1的第一位元線。此外，行解碼器420可經由行控制訊號C_COL來控制第二行開關電路220，以在第二位元線BL2s當中選擇連接至第二部分120的第二參考單元R2的第二位元線。所選擇的第一位元線及及所選擇的第二位元線可電性連接至讀取電路300。
在操作S132中，可選擇第一部分110的參考單元及第二部分120的記憶體單元。舉例而言，行解碼器420可經由行控制訊號C_COL來控制第一行開關電路210，以在第一位元線BL1s當中選擇連接至第一部分110的第一參考單元R1的第一位元線。此外，行解碼器420可經由行控制訊號C_COL來控制第二行開關電路220，以在第二位元線BL2s當中選擇連接至第二部分120的第二記憶體單元M2的第二位元線。所選擇的第一位元線及所選擇的第二位元線可電性連接至讀取電路300。
在操作S150中，可分別向所選擇的記憶體單元及所選擇的參考單元提供讀取電流。舉例而言，如上文參考圖3A及圖3B所述，讀取電路300可包括電流源電路310，且電流源電路310可分別向所選擇的記憶體單元及所選擇的參考單元提供具有相同量值的讀取電流。在操作S131及操作S132中，由於記憶體單元及參考單元是在不同的部分中分別被選擇，因此提供至記憶體單元及參考單元的讀取電流的流動路徑之間的電阻差可減小，因此可準確地讀取儲存於記憶體單元中的值。
在操作S170中，可對參考電壓V REF與讀取電壓V RD彼此進行比較。如上文參考圖3A及圖3B所述，參考電壓V REF可指代藉由向參考單元提供讀取電流而在感測放大器320的輸入處產生的電壓，且讀取電壓V RD可被指代藉由向記憶體單元提供讀取電流而在感測放大器320的輸入處所產生的電壓。感測放大器320可藉由對參考電壓V REF與讀取電壓V RD進行比較來產生比較訊號CMP。
在操作S190中，可產生輸出訊號OUT。舉例而言，圖1的讀取電路300可包括圖3A及圖3B的輸出電路330，且輸出電路330可根據包括讀取記憶體單元的部分而自比較訊號CMP輸出輸出訊號OUT。在一些實例性實施例中，當行位址COL的第n位元COL[n]為零時，輸出訊號OUT可與比較訊號CMP相同。然而，當行位址COL的第n位元COL[n]不為零時，輸出訊號OUT可與藉由對比較訊號CMP進行反轉而獲得的訊號相同。
圖6是根據本發明概念的實例性實施例的記憶體裝置20a的方塊圖，且圖7是說明根據本發明概念的實例性實施例的圖6所示記憶體裝置20a的運作的時序圖。更詳細而言，圖6是示意性地說明在讀取操作期間記憶體裝置20a的結構的等效電路圖，且圖7示出隨時間而變化的讀取控制訊號C_RD及電流I X。
參考圖6，記憶體裝置20a可包括控制電路600a、電流源電路310a、感測放大器320a、參考單元R a、記憶體單元M a及/或參考電阻器電路800a。參考單元R a及記憶體單元M a可包括於記憶體裝置20a的單元陣列中且可連接至同一字線WLi。在一些實例性實施例中，如上文參考圖3A及圖3B所述，參考單元R a及記憶體單元M a可分別包括於單元陣列的不同部分中或者可包括於同一部分中。在一些實例性實施例中，與圖1中所示的記憶體裝置不同，記憶體裝置20a可包括一個部分，且參考單元R a及記憶體單元M a可包括於同一部分中。
控制電路600a可藉由讀取控制訊號C_RD來控制由電流源電路310a產生的電流I X。電流源電路310a可包括第一電流源311a及第二電流源312a。第一電流源311a及第二電流源312a可各自產生具有相同量值的電流I X，且在一些實例性實施例中可具有彼此相同或對稱的結構。如圖6中所示，由第一電流源311a產生的電流I X自正供應電壓VDD經由參考單元R a及參考電阻器電路800a流動至負供應電壓VSS，且由第二電流源312a產生的電流I X可自正供應電壓VDD經由記憶體單元M a流動至負供應電壓VSS。感測放大器320a可藉由對由參考單元R a及參考電阻器電路800a產生的參考電壓V REF與由記憶體單元M a產生的讀取電壓V RD進行比較來產生比較訊號CMP。
參考圖7，在一些實例性實施例中，控制電路600a可在讀取操作的初始週期期間控制電流源電路310a產生大的電流I X。舉例而言，如圖7中所示，電流I X可由電流源電路310a在時間t11至時間t13之間產生以自記憶體裝置20a讀取記憶體單元M a，且時間t11至時間t13的週期可被稱為讀取週期P RD。類似地，接下來時間t14至時間t16可為讀取另一記憶體單元的讀取週期P RD。
電流I X在讀取週期P RD中的自時間t11至時間t12的初始週期期間可具有「I_PRE」大小，且在時間t12至時間t13之間可具有較「I_PRE」小的「I_RD」大小。讀取週期P RD的初始週期（亦即，時間t11至時間t12的週期）可被稱為預充電週期P PRE，且在預充電週期P PRE期間向記憶體單元及參考單元提供的電流I X可被稱為預充電電流。此外，在預充電週期P PRE結束時大小為「I_RD」的電流I X可被稱為讀取電流。如此，可分別向記憶體單元及參考單元提供在預充電週期P PRE中相對大的電流I X（亦即，預充電電流），且電容（或寄生電容）可被快速充電。因此，使讀取電壓V RD及參考電壓V REF達到穩定所需的時間可縮短，且因此對記憶體單元M a進行讀取所花費的時間（亦即，讀取週期P RD）亦可縮短。類似地，在自時間t14至時間t16的讀取週期P RD中，為讀取另一記憶體單元，可在自時間t14至時間t15的預充電週期P PRE期間向記憶體單元及參考單元提供預充電電流。
控制電路600a可產生包括第一讀取控制訊號C_RD1及第二讀取控制訊號C_RD2的讀取控制訊號C_RD以根據讀取週期P RD及預充電週期P PRE來控制電流源電路310a。如圖7中所示，在讀取週期P RD期間可啟用第一讀取控制訊號C_RD1，且在預充電週期P PRE期間可啟用第二讀取控制訊號C_RD2。在一些實例性實施例中，圖7中第一電流源311a及第二電流源312a中的每一者可包括根據第一讀取控制訊號C_RD1被啟用且產生大小為「I_RD」的電流的電流源以及根據第二讀取控制訊號C_RD2被啟用且產生大小為「I_PRE-I_RD」的電流的電流源。
圖8是根據本發明概念的實例性實施例的記憶體裝置20b的方塊圖。更詳細而言，圖8是示意性地示出在讀取操作期間記憶體裝置20b的結構的等效電路圖。相較於圖6的記憶體裝置20a，圖8的記憶體裝置20b可更包括等化開關340。在圖8中，與圖6及圖7中相同的參考編號標示相同的元件且因此本文將不再予以贅述。
參考圖8，記憶體裝置20b可包括控制電路600b、電流源電路310b、感測放大器320b、參考單元R b、記憶體單元M b及/或參考電阻器電路800b，且可更包括等化開關340。參考單元R b及記憶體單元M b可連接至同一字線WLi且電流源電路310b可包括第一電流源311b及第二電流源312b，第一電流源311b及第二電流源312b分別向參考單元R b及記憶體單元M b提供電流I X。等化開關340可根據第二讀取控制訊號C_RD2將參考單元R b電性連接至記憶體單元M b。
控制電路600b可產生第一讀取控制訊號C_RD1及第二讀取控制訊號C_RD2，此與上文參考圖7所述類似。在讀取週期P RD期間可啟用第一讀取控制訊號C_RD1，但在讀取週期P RD開始處的預充電週期P PRE期間可啟用第二讀取控制訊號C_RD2。因此，第一電流源311b及第二電流源312b可在預充電週期P PRE期間提供相對大的電流I X。
等化開關340可因應於所啟用的第二讀取控制訊號C_RD2而將參考單元R b電性連接至記憶體單元M b。亦即，參考單元R b與記憶體單元M b可在預充電週期P PRE期間藉由等化開關340彼此電性連接，且參考電壓V REF與讀取電壓V RD在預充電週期P PRE期間可具有相同的大小。在以後，預充電週期P PRE可取決於儲存於記憶體單元M b中的值而具有差異。因此，在預充電週期P PRE期間，對參考單元R b預充電與對記憶體單元M b預充電之間的差異可減小，且因此可準確地確定儲存於記憶體單元M b中的值。
圖9是根據本發明概念的實例性實施例的記憶體裝置20c的方塊圖，且圖10是說明根據本發明概念的實例性實施例的圖9所示記憶體裝置20c的運作的時序圖。更詳細而言，圖9是示意性地說明在讀取操作期間記憶體裝置20c的結構的等效電路圖，且圖10示出隨時間而變化的電流I X及電流I PUMP以及電壓V R、V REF及V RD。相較於圖6的記憶體裝置20a，圖9的記憶體裝置20c可更包括路徑PUMP，幫浦電流I PUMP是經由所述路徑PUMP自電流源電路310c被供應至參考電阻器電路800c。在圖9中，與圖6及圖7中相同的參考編號標示相同的元件，且因此本文將不再予以贅述。
參考圖9，記憶體裝置20c可包括控制電路600c、電流源電路310c、感測放大器320c、參考單元R c、記憶體單元M c及參考電阻器電路800c。參考單元R c與記憶體單元M c可連接至同一字線WLi。電流源電路310c可包括分別向參考單元R c及記憶體單元M c提供電流I X的第一電流源311c及第二電流源312c，且可更包括向參考電阻器電路800c提供幫浦電流I PUMP的第三電流源313c。在一些實例性實施例中，記憶體裝置20c可更包括用於將參考單元R c電性連接至記憶體單元M c的等化開關，此與圖8的記憶體裝置20b類似。
參考電阻器電路800c可被安排於記憶體裝置20c的單元陣列外部。因此，由於不受單元陣列的空間結構限制，因此參考電阻器電路800c可提供對製程、電壓、溫度（process voltage temperature，PVT）波動不敏感的參考電阻R REF，同時產生電容（或寄生電容）。參考電阻器電路800c的電容可延長由第一電流源311c所產生的電流I X進行預充電所花費的時間，且因此可延長讀取記憶體單元M c所花費的時間。
如圖9中所示，電流源電路310c可包括根據讀取控制訊號C_RD產生幫浦電流I PUMP的第三電流源313c，且記憶體裝置20c可包括用於將幫浦電流I PUMP供應至參考電阻器電路800c的路徑PUMP。可在讀取操作的初始週期（例如，預充電週期P PRE）期間將幫浦電流I PUMP供應至參考電阻器電路800c，以使得可對由參考電阻器電路800c產生的電容進行快速充電。
參考圖10，可讀取自時間t21至時間t23儲存「1」的記憶體單元（亦即，具有高電阻R AP的記憶體單元）。另外，可讀取自時間t24至時間t26儲存「0」的記憶體單元（亦即，具有低電阻R P的記憶體單元）。此外，圖10的情形1示出幫浦電流I PUMP未被提供至參考電阻器電路800c的實例，但圖10的情形2示出幫浦電流I PUMP被提供至參考電阻器電路800c的實例。
參考圖10的情形1，在時間t21至時間t22的預充電週期P PRE期間，儘管存在大小為「I_PRE」的電流I X，但參考電阻器電路800c的一端處的電壓V R仍可因參考電阻器電路800c的電容而緩慢地增大。當預充電週期P PRE在時間t22處結束時，參考電壓V REF可因參考電阻器電路800c的寄生電容器充電不充分而降低，但讀取電壓V RD可因電流I X流過具有高電阻R AP的記憶體單元及因電流I X行進路徑上的電容而逐漸增大。在時間t23處，感測放大器320c可對讀取電壓V RD與參考電壓V REF彼此進行比較。
類似地，在時間t24至時間t25的預充電週期P PRE期間，參考電阻器電路800c的一端處的電壓V R可緩慢地增大。當預充電週期P PRE在時間t25處結束時，參考電壓V REF可因參考電阻器電路800c的寄生電容器充電不充分而降低，但讀取電壓V RD可因電流I X流過具有低電阻R P的記憶體單元及因電流I X行進路徑上的電容而逐漸降低。在時間t26處，感測放大器320c可對讀取電壓V RD與參考電壓V REF彼此進行比較。如圖10中所示，讀取電壓V RD與參考電壓V REF之間的差D1可相對減小且因此自記憶體單元讀取的值可包含錯誤。藉由將感測放大器320c對讀取電壓V RD與參考電壓V REF彼此進行比較的時間延遲來進一步降低讀取電壓V RD，以使讀取電壓V RD與參考電壓V REF之間的差D1增大。因此，讀取週期P RD可延長。
參考圖10的情形2，在時間t21至時間t22的預充電週期P PRE期間，大小為「I_PUMP」的幫浦電流I PUMP可對寄生電容器充電，且因此參考電阻器電路800c的一端處的電壓V R可快速增大至「V_X」。當預充電週期P PRE在時間t22處結束時，參考電壓V REF可因參考電阻器電路800c的寄生電容器被充分充電而得以維持，但讀取電壓V RD可因電流I X流過具有高電阻R AP的記憶體單元及因電流I X行進路徑上的電容而逐漸增大。在時間t23處，感測放大器320c可對讀取電壓V RD與參考電壓V REF彼此進行比較。在一些實例性實施例中，幫浦電流I PUMP的大小「I_PUMP」可較預充電電流的大小「I_PRE」大。
類似地，在自時間t24至時間t25的預充電週期P PRE期間，參考電阻器電路800c的一端處的電壓V R可快速增大至「V_X」。當預充電週期P PRE在時間t25處結束時，參考電壓V REF可因參考電阻器電路800c的寄生電容器被充分充電而得以維持，但讀取電壓V RD可因電流I X流過具有低電阻R P的記憶體單元及因電流I X行進路徑上的電容而逐漸降低。在時間t26處，感測放大器320c可對讀取電壓V RD與參考電壓V REF彼此進行比較。如圖10中所示，讀取電壓V RD與參考電壓V REF之間的差D2可相對高，且因此可準確地確定儲存於記憶體單元中的值。此外，可防止讀取週期P RD延長，且因此可快速讀取儲存於記憶體單元中的值。
圖11是說明根據本發明概念的實例性實施例的操作記憶體裝置的方法的流程圖。更詳細而言，圖11示出記憶體裝置的讀取操作，且在一些實例性實施例中，圖11的方法可由例如圖6的記憶體裝置20a來執行。如圖11中所示，操作記憶體裝置的方法可包括多個操作S210、S230、S250及S270，且在下文中將參考圖6及圖7對圖11加以闡述。
在操作S210中，可執行將參考單元R a電性連接至參考電阻器電路800a的操作。在一些實例性實施例中，行解碼器可將與待被讀取的記憶體單元M a的部分不同的部分中所包括的參考單元R a電性連接至參考電阻器電路800a，如上文參考圖3A及圖3B所述。舉例而言，行解碼器可產生控制訊號（例如，圖3A及圖3B中的C_COL），以使參考單元R a與參考電阻器電路800a彼此電性連接。
在操作S230中，可向記憶體單元M a及參考單元R a提供預充電電流。舉例而言，電流源電路310a可根據讀取控制訊號C_RD來向記憶體單元M a及參考單元R a提供大小為I_PRE的電流I X（亦即，預充電電流）。因此，存在於電流I X流動路徑上的電容（或寄生電容）可被快速充電，且使讀取電壓V RD及參考電壓V REF達到穩定所花費的時間可縮短。稍後將在下文參考圖12A及圖12B對操作S230的實例加以闡述。
在操作S250中，可向記憶體單元M a及參考單元R a提供讀取電流。舉例而言，電流源電路310a可根據讀取控制訊號C_RD向記憶體單元M a及參考單元R a提供大小為I_RD的電流I X（亦即，讀取電流）。稍後將在下文參考圖12A及圖12B對操作S250的實例加以闡述。
在操作S270中，可對讀取電壓V RD與參考電壓V REF彼此進行比較。舉例而言，感測放大器320a可藉由對讀取電壓V RD與參考電壓V REF進行比較來產生比較訊號CMP，且比較訊號CMP可表示儲存於記憶體單元M a中的值。
圖12A及圖12B是說明根據本發明概念的實例性實施例的圖11所示操作S230及操作S250的實例的流程圖。舉例而言，圖12A的操作S230a及操作S250a可由圖8的記憶體裝置20b來執行，且圖12B的操作S230b及操作S250b可由圖9的記憶體裝置20c來執行。在下文中，將參考圖8、圖9及圖10對圖12A及圖12B加以闡述。
參考圖12A，操作S230a可包括操作S231，且操作S250a可包括操作S251。在操作S231中，可執行將記憶體單元M b電性連接至參考單元R b的操作。舉例而言，圖8的記憶體裝置20b可包括由第二讀取控制訊號C_RD2控制的等化開關340。等化開關340可因應於第二讀取控制訊號C_RD2在預充電週期P PRE期間被啟用而將記憶體單元M b電性連接至參考單元R b。因此，在預充電週期P PRE期間，對參考單元R b預充電與對記憶體單元M b預充電之間的差可減小。
在操作S251中，可執行將記憶體單元M b自參考單元R b電性分離的操作。舉例而言，等化開關340可因應於第二讀取控制訊號C_RD2被禁用而將記憶體單元M b自參考單元R b電性分離。因此，讀取電壓V RD與參考電壓V REF可在預充電週期P PRE之後具有根據儲存於記憶體單元M b中的值而定的差，且可準確地確定儲存於記憶體單元M b中的值。
參考圖12B，操作S230b可包括操作S232，且操作S250b可包括操作S252。在操作S232中，可執行向參考電阻器電路800c提供幫浦電流I PUMP的操作。舉例而言，圖9的記憶體裝置20c中的電流源電路310c可包括第三電流源313c，所述第三電流源313c根據讀取控制訊號C_RD來產生幫浦電流I PUMP。第三電流源313c可在預充電週期P PRE期間經由路徑PUMP向參考電阻器電路800c提供幫浦電流I PUMP。因此，參考電阻器電路800c所產生的寄生電容器可在預充電週期P PRE期間被快速充電。
在操作S252中，可執行中斷幫浦電流I PUMP的操作。舉例而言，當預充電週期P PRE結束時，電流源電路310c的第三電流源313c可根據讀取控制訊號C_RD而停止提供幫浦電流I PUMP。因此，參考電壓V REF可因參考電阻器電路800c的寄生電容器被充分充電而得以維持，且讀取電壓V RD與參考電壓V REF可在讀取週期P RD結束時具有足以被偵測到的差。
圖13是根據本發明概念的實例性實施例包括記憶體裝置的記憶體系統30的方塊圖。如圖13中所示，記憶體系統30可與主機40進行通訊且可包括控制器31及記憶體裝置32。
使記憶體系統30與主機40彼此進行通訊的介面50可使用電性訊號及/或光學訊號，且可由但不限於以下各項來實施：串行先進技術附接（serial advanced technology attachment，SATA）介面、快速串行先進技術附接（SATA express，SATAe）介面、串行附接小型電腦系統介面（serial attached SCSI（small computer system interface）；SAS）、快速周邊組件互連（peripheral component interconnect express，PCIe）介面、快速非揮發性記憶體（nonvolatile memory-express，NVMe）介面、先進主機控制器介面（advanced host controller interface，AHCI）或上述各種介面的組合。
在一些實例性實施例中，記憶體系統30可藉由可移除地耦合至主機40來與主機40進行通訊。記憶體裝置32可以是作為電阻式記憶體的非揮發性記憶體，且記憶體系統30可被稱為儲存系統。舉例而言，記憶體系統30可由但不限於以下各項來實施：固態驅動器或固態磁碟（solid-state drive或solid-state disk，SSD）、內嵌式固態磁碟（embedded SSD，eSSD）、多媒體卡（multimedia card，MMC）、內嵌式多媒體卡（embedded MMC，eMMC）等。
控制器31可因應於經由介面50自主機40接收到的請求而控制記憶體裝置32。舉例而言，控制器31可因應於寫入請求而將所接收到的資料寫入至記憶體裝置32，且可因應於讀取請求而將儲存於記憶體裝置32中的資料提供至主機40。
記憶體系統30可包括至少一個記憶體裝置32，且所述記憶體裝置32可包括具有可變電阻元件的記憶體單元、及參考單元。如上文所述，在一些實例性實施例中，在讀取記憶體裝置32中所包括的記憶體單元的操作中，提供至記憶體單元及參考單元的讀取電流的流動路徑之間的電阻差可減小，因此可準確地讀取儲存於記憶體單元中的值。此外，在一些實例性實施例中，由於在讀取操作開始時提供了預充電電流，因此可高速讀取儲存於記憶體單元中的值。此外，在一些實例性實施例中，由參考電阻器電路所引起的電容可得到補償，且因此用於讀取儲存於記憶體單元中的值的感測容限可增大。因此，記憶體系統30的操作速度及操作可靠性可得到提高。
圖14是根據本發明概念的實例性實施例包括記憶體裝置的系統晶片（system-on-chip，SoC）60的方塊圖。系統晶片60可指代將計算系統或其他電子系統的組件整合在一起的積體電路。舉例而言，作為系統晶片60中的一種的應用處理器（application processor，AP）可包括處理器的組件及其他功能。如圖14中所示，系統晶片60可包括核心61、數位訊號處理器（digital signal processor，DSP）62、圖形處理單元（graphic processing Unit，GPU）63、內部記憶體64、通訊介面65及記憶體介面66。系統晶片60的組件可經由匯流排67彼此進行通訊。
核心61可處理指令且可控制系統晶片60中所包括的組件的運作。舉例而言，核心61可藉由處理一系列指令來驅動作業系統並在作業系統上執行應用。數位訊號處理器62可藉由處理數位訊號（例如，自通訊介面65提供的數位訊號）來產生有用的資料。圖形處理單元63可自由內部記憶體64或記憶體介面66提供的影像資料產生用於經由顯示裝置進行影像輸出的資料，且可對影像資料進行編碼。
內部記憶體64可儲存核心61、數位訊號處理器62及/或圖形處理單元63的運作所需的資料。內部記憶體64可包括根據本發明概念的實例性實施例的電阻式記憶體裝置，以使得內部記憶體64的速度及可靠性可得到提高。
通訊介面65可提供通訊網路或用於進行一對一通訊的介面。記憶體介面66可提供與系統晶片60的外部記憶體（例如，動態隨機存取記憶體（DRAM）、快閃記憶體等）之間的介面。
上文所述的圖式及詳細說明中已說明及闡述了實例性實施例。儘管本發明中使用特定用語來闡釋該些實例性實施例，但所述特定用語並不旨在限制本發明概念的範疇而是僅用於更好地理解本發明概念。熟習此項技術者應理解，可在不背離隨附申請專利範圍所界定的本發明概念的精神及範疇的情況下做出各種形式及細節上的改變。因此，本發明概念的範疇並非由本發明概念的詳細說明而是由隨附申請專利範圍來界定。
10、10'、20a、20b、20c、32:記憶體裝置 30:記憶體系統 31:控制器 40:主機 50:介面 60:系統晶片 61:核心 62:數位訊號處理器 63:圖形處理單元 64:內部記憶體 65:通訊介面 66:記憶體介面 67:匯流排 100:單元陣列 110、110':第一部分 120、120':第二部分 200:行開關區塊 210、210':第一行開關電路 220、220':第二行開關電路 300:讀取電路 310、310a、310b、310c:電流源電路 311a、311b、311c:第一電流源 312a、312b、312c:第二電流源 313c:第三電流源 320、320'、320a、320b、320c:感測放大器 330、330':輸出電路 331:XOR閘 340:等化開關 410:列解碼器 420:行解碼器 510:位址暫存器 520:資料暫存器 600、600a、600b、600c:控制電路 700:輸入/輸出電路 800、800a、800b、800c:參考電阻器電路 ADDR:位址 BL:障壁層 BLj:位元線 BL1s:位元線/第一位元線 BL10:位元線 BL1j:位元線 BL2s:位元線/第二位元線 BL20:位元線 BL2K:位元線 BLO1:第一輸出位元線 BLO2:第二輸出位元線 CMD:命令 CMP:比較訊號 C_COL:行控制訊號 COL:行位址 COL[n]:第n位元 C_RD:讀取控制訊號 C_RD1:第一讀取控制訊號 C_RD2:第二讀取控制訊號 CT:單元電晶體 D1、D2:差 DATA:資料 D_OUT:輸出資料 FL:自由層 I RD1:第一讀取電流 I RD2:第二讀取電流 I PUMP:電流/幫浦電流 I_PUMP:幫浦電流I PUMP的大小 I X:電流 I_RD:電流I X的大小 I_PRE:電流I X的大小 M'、M a、M b、M c:記憶體單元 M1:記憶體單元/第一記憶體單元 M2:記憶體單元/第二記憶體單元 OUT:輸出訊號 PL:被釘紮層 P RD:讀取週期 P PRE:預充電週期 PUMP:路徑 R1:參考單元/第一參考單元 R2:參考單元/第二參考單元 R a、R b、R c:參考單元 R REF:參考電阻 ROW:列位址 S110、S131、S132、S150、S170、S190、S210、S230、S230a、S230b、S231、S232、S250、S250a、S250b、S251、S252、S270:操作 SEC:部分選擇訊號 SL10、SL1j、SL20、SL2k、SLj:源極線 t11、t12、t13、t14、t15、t16、t21、t22、t23、t24、t25、t26:時間 V R:電壓 V RD:電壓/讀取電壓 V REF:電壓/參考電壓 VDD:正供應電壓 VSS:負供應電壓 V_X:電壓 WLs、WLi:字線
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實例性實施例： 圖1是根據本發明概念的實例性實施例的記憶體裝置的方塊圖。 圖2是說明根據本發明概念的實例性實施例的圖1所示單元陣列中所包括的記憶體單元的視圖。 圖3A及圖3B是說明根據本發明概念的實例性實施例用於執行讀取操作的圖1所示記憶體裝置的實例的方塊圖。 圖4是說明根據本發明概念的實例性實施例的圖3A及圖3B所示輸出電路的方塊圖。 圖5是說明根據本發明概念的實例性實施例的操作記憶體裝置的方法的流程圖。 圖6是根據本發明概念的實例性實施例的記憶體裝置的方塊圖。 圖7是說明根據本發明概念的實例性實施例的圖6所示記憶體裝置的操作的時序圖。 圖8是根據本發明概念的實例性實施例的記憶體裝置的方塊圖。 圖9是根據本發明概念的實例性實施例的記憶體裝置的方塊圖。 圖10是說明根據本發明概念的實例性實施例的圖9所示記憶體裝置的運作的時序圖。 圖11是說明根據本發明概念的實例性實施例的操作記憶體裝置的方法的流程圖。 圖12A及圖12B是說明根據本發明概念的實例性實施例的圖11所示操作S230及操作S250的實例的流程圖。 圖13是根據本發明概念的實例性實施例包括記憶體裝置的記憶體系統的方塊圖。 圖14是根據本發明概念的實例性實施例包括記憶體裝置的系統晶片的方塊圖。
10:記憶體裝置
100:單元陣列
110:第一部分
120:第二部分
200:行開關區塊
210:第一行開關電路
220:第二行開關電路
300:讀取電路
410:列解碼器
420:行解碼器
510:位址暫存器
520:資料暫存器
600:控制電路
700:輸入/輸出電路
ADDR:位址
CMD:命令
COL:行位址
C_COL:行控制訊號
C_RD:讀取控制訊號
DATA:資料
D_OUT:輸出資料
BL1s:位元線/第一位元線
BL2s:位元線/第二位元線
BLO1:第一輸出位元線
BLO2:第二輸出位元線
M1:記憶體單元/第一記憶體單元
M2:記憶體單元/第二記憶體單元
R1:參考單元/第一參考單元
R2:參考單元/第二參考單元
ROW:列位址
WLs:字線
WLi:字線

Claims (9)

  1. 一種電阻式記憶體裝置，被配置成因應於讀取命令而輸出儲存於記憶體單元中的值，所述電阻式記憶體裝置包括：單元陣列，包括記憶體單元及參考單元；參考電阻器電路，被配置成在與所述讀取命令對應的讀取操作的期間電性連接至所述參考單元；電流源電路，被配置成根據讀取控制訊號向所述記憶體單元、所述參考單元及所述參考電阻器電路提供電流；以及控制電路，被配置成產生所述讀取控制訊號以使得在所述讀取操作的初始週期中向與所述參考單元電性連接的所述參考電阻器電路提供幫浦電流。
  2. 如請求項1所述的電阻式記憶體裝置，其中所述控制電路更被配置成產生所述讀取控制訊號以使得在所述讀取操作的所述初始週期中分別向所述記憶體單元及所述參考單元提供預充電電流。
  3. 如請求項2所述的電阻式記憶體裝置，其中所述電流源電路包括電流源，所述電流源具有彼此相同的結構且被配置成分別產生所述預充電電流。
  4. 如請求項1所述的電阻式記憶體裝置，其中所述控制電路被配置成控制所述電流源電路以使得在所述讀取操作的所述初始週期結束時分別向所述記憶體單元及所述參考單元提供讀取電流。
  5. 如請求項4所述的電阻式記憶體裝置，其中所述電流源電路包括電流源，所述電流源具有彼此相同的結構且被配置成分別產生所述讀取電流。
  6. 如請求項1所述的電阻式記憶體裝置，更包括：等化開關，被配置成根據所述讀取控制訊號而將所述記憶體單元電性連接至所述參考單元，且所述控制電路更被配置成產生所述讀取控制訊號以使所述等化開關在所述讀取操作的所述初始週期中接通。
  7. 一種因應於讀取命令操作電阻式記憶體裝置的方法，所述電阻式記憶體裝置包括記憶體單元、參考單元及參考電阻器電路，所述方法包括：將所述參考單元電性連接至所述參考電阻器電路；分別向所述記憶體單元及所述參考單元提供預充電電流，並向與所述參考單元電性連接的所述參考電阻器電路提供幫浦電流；分別向所述記憶體單元及所述參考單元提供讀取電流，並中斷所述幫浦電流；以及根據所述讀取電流對電壓進行比較，以生成比較訊號。
  8. 如請求項7所述的方法，更包括：在提供所述幫浦電流的同時，將所述記憶體單元電性連接至所述參考單元。
  9. 如請求項7所述的方法，其中所述幫浦電流大於所述 預充電電流的每一者。
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