TWI772237B - 記憶體裝置及其操作方法 - Google Patents

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Abstract

一種記憶體裝置，包含資料記憶體陣列、參考記憶體陣列及偵測電路。參考記憶體陣列包含(N/2+1)條位線、(N/2)條源線及多個參考單元，N為正偶數。每列參考單元包含第(2n-1)參考單元及第(2n)參考單元。第(2n-1)參考單元包含第一端，耦接於(N/2+1)條位線中的第n位線；及第二端，耦接於(N/2)條源線中的第n源線，n為小於N/2+1的正整數。第(2n)參考單元包含第一端，耦接於(N/2+1)條位線中的第(n+1)位線；及第二端，耦接於(N/2)條源線中的第n源線。偵測電路比較來自資料記憶體陣列的資料電流及來自參考記憶體陣列的參考電流以判斷資料記憶體陣列中記憶體單元的資料狀態。

Description

記憶體裝置及其操作方法
本發明關於非揮發性隨機存取記憶體，特別是一種具有與資料記憶體陣列結構相似的參考記憶體陣列結構之記憶體裝置及其操作方法。
磁阻隨機存取記憶體(magnetoresistive random-access memory，MRAM)等電阻式記憶體裝置係為一種非揮發性隨機存取記憶體，通過改變記憶體單元的阻值來儲存資料。電阻式記憶體件以其高運行速度、高容量、低功耗、低製造成本及高可靠性而受到廣泛關注。
然而，在相關技術中，電阻式記憶體件採用結構不一致的資料陣列及參考陣列。具體而言，在參考陣列中的單元列之間採用開關進行讀寫控制，而在資料陣列中則未包含開關。由於參考陣列及資料陣列的結構相異，參考陣列難以模擬資料陣列的特性。
本發明實施例提供一種記憶體裝置，包含第一參考記憶體陣列、資料記憶體陣列、及偵測電路。第一參考記憶體陣列包含第一參考單元及第二參考單元。第一參考單元包含第一端，耦接於第一參考位線；第二端，耦接於第 一參考源線；及控制端，耦接於第一參考字線。第二參考單元包含第一端，耦接於第二參考位線；第二端，耦接於第一參考源線；及控制端，耦接於第一參考字線。資料記憶體陣列包含第一資料單元及第二資料單元。第一資料單元包含第一端，耦接於第一位線；第二端，耦接於第一源線；及控制端，耦接於第一字線。第二資料單元包含第一端，耦接於第二位線；第二端，耦接於第二源線；及控制端，耦接於第一字線。偵測電路用以比較來自參考記憶體陣列的參考電流及來自資料記憶體陣列的資料電流。
本發明實施例提供另一種記憶體裝置，包含資料記憶體陣列、參考記憶體陣列、及偵測電路。資料記憶體陣列包含多個記憶體單元，用以輸出資料電流。參考記憶體陣列用以輸出參考電流，並包含(N/2+1)條位線、(N/2)條源線、及多個參考單元，N為正偶數。多個參考單元排列成行及列。每個參考單元包含第一端及第二端。每列參考單元包含第(2n-1)參考單元及第(2n)參考單元。第(2n-1)參考單元包含第一端，耦接於(N/2+1)條位線中的第n位線；及第二端，耦接於(N/2)條源線中的第n源線，n為小於N/2+1的正整數。第(2n)參考單元包含第一端，耦接於(N/2+1)條位線中的第(n+1)位線；及第二端，耦接於(N/2)條源線中的第n源線。偵測電路耦接於資料記憶體陣列及參考記憶體陣列，及用以比較資料電流及參考電流以判斷資料記憶體陣列中記憶體單元的資料狀態。
本發明實施例提供另一種操作記憶體裝置的方法，記憶體裝置包含資料記憶體陣列、參考記憶體陣列及偵測電路，參考記憶體陣列包含(N/2+1)條位線，(N/2)條源線，及多個參考單元，N為正偶數，多個參考單元排列成第一參考陣列、第二參考陣列及第三參考陣列，每列參考單元包含第(2n-1)參考單元及第(2n)參考單元，第(2n-1)參考單元包含第一端，耦接於第n位線，及第二端，耦 接於第n源線，第(2n)參考單元包含第一端，耦接於第(n+1)位線，及第二端，耦接於第n源線，n為小於N/2+1的正整數，偵測電路耦接於資料記憶體陣列及參考記憶體陣列。方法包含將資料記憶體陣列中的多個記憶體單元設置為第一狀態以輸出各個資料電流，將第二參考陣列中的多個參考單元及第三參考陣列中的多個參考單元設置為第二狀態，將第一參考陣列中的多個參考單元及第二參考陣列中的一部分參考單元設置為第一狀態，及從第一參考陣列、第二參考陣列及第三參考陣列中選定具有N列的第一組候選選擇，以輸出第一參考電流。方法進一步包含偵測電路比較第一參考電流及來自資料記憶體陣列的各個資料電流，以判斷多個記憶體單元的各個資料狀態，及依據多個記憶體單元的各個資料狀態，判斷是否使用第一組候選選擇來判斷多個記憶體單元的第一狀態。
10:資料記憶體陣列
12:參考記憶體陣列
16:控制器
50,52,54,70,72:參考陣列
80:P狀態分布
801:斜線區域
82:AP狀態分布
821:虛線區域
400,900:操作方法
S402至S412,S902至S922:步驟
BLd(1)至BLd(P),BLr(1)至BLr(N/2+1):位線
Do:資料狀態
idat:資料電流
iref:參考電流
MC(1,1)至MC(P,Q):記憶體單元
RC(1,1)至RC(N,M):參考單元
Rd(1,1)至Rd(P,Q),Rr(1,1)至Rr(N,M):可變電阻元件
Rrp,Rr,Rrap:等效阻值
SLd(1)至SLd(P),SLr(1)至SLr(N/2):源線
Td(1,1)至Td(P,Q),Tr(1,1)至Tr(N,M):電晶體
WLd(1)至WLd(Q),WLr(1)至WLr(M):字線
第1圖係為本發明實施例中之記憶體裝置的方塊圖。
第2圖是第1圖中之一種資料記憶體陣列的電路示意圖。
第3圖是第1圖中之一種參考記憶體陣列的電路示意圖。
第4圖是第1圖中的記憶體裝置的操作方法的流程圖。
第5圖是第1圖中之另一種參考記憶體陣列的電路示意圖。
第6圖顯示由第1圖中之參考記憶體陣列在各種阻值模式下所產生之參考電流。
第7圖是第1圖中之另一種參考記憶體陣列的電路示意圖。
第8圖顯示第1圖中之參考記憶體陣列的參考單元的分布圖。
第9A及9B圖是第8圖中的記憶體裝置的另一種操作方法的流程圖。
第1圖係為本發明實施例中之記憶體裝置1的方塊圖。記憶體裝置1可 以是磁阻隨機存取記憶體(magnetoresistive random-access memory，MRAM)或其他的電阻記憶體裝置。記憶體裝置1包含資料記憶體陣列10、參考記憶體陣列12、偵測電路14及控制器16。控制器16可耦接於資料記憶體陣列10及參考記憶體陣列12。偵測電路14可耦接於資料記憶體陣列10及參考記憶體陣列12。
資料記憶體陣列10包含複數個記憶體單元用以儲存資料。參考記憶體陣列12包含複數個參考單元用以產生參考電流iref。參考記憶體陣列12的參考單元的電路設置及電連接可以和資料記憶體陣列10中的記憶體單元相似，以於記憶體單元的製程、溫度、資料保留及循環耐久性發生變化時可密切追踪資料記憶體陣列10的電路特性變化。電路特性可包含但不限於資料記憶體陣列10的記憶體單元的阻值。
控制器16可控制資料記憶體陣列10及參考記憶體陣列12以進行讀取操作及寫入操作。在讀取操作中，控制器16可從資料記憶體陣列10中選擇記憶體單元以輸出資料電流idat，及配置參考記憶體陣列12以輸出參考電流iref。偵測電路14可以是感測放大器，用以比較來自資料記憶體陣列10的資料電流idat及來自參考記憶體陣列12的參考電流iref，以判斷資料記憶體陣列10中的記憶體單元的資料狀態Do。因此，參考電流iref的選擇對於準確判斷所選記憶體單元的資料狀態Do至關重要。
參考記憶體陣列12可以線性方式產生複數個準位的參考電流iref。例如，參考記憶體陣列12可產生32個準位的參考電流iref，這32個準位的範圍可介於0.5mA到0.2mA之間，每個後續準位與前一個準位相差約0.01mA。參考電流iref的可調線性度適用於判斷讀取操作中使用的參考電流iref的適當準位。此外，在 參考記憶體陣列12，相鄰行的參考單元之間不設置開關裝置，藉以更貼近地模擬資料記憶體陣列12中的記憶體單元的電路設置及電連接。
第2圖是一種資料記憶體陣列10的電路示意圖。資料記憶體陣列10可包含記憶體單元MC(1,1)至MC(P,Q)、字線WLd(1)至WLd(Q)、位線BLd(1)至BLd(P)及源線SLd(1)至SLd(P)，其中P、Q是大於1的正整數。記憶體單元MC(1,1)至MC(P,Q)可排列成Q列及P行。每個記憶體單元MC(p,q)可包含電晶體Td(p,q)及可變電阻元件Rd(p,q)，其中p是介於1及P之間的正整數，q是介於1及Q之間的正整數。例如，第2圖顯示位於第1行及第2列的交叉處的記憶體單元MC(1,2)，電晶體Td(2,Q-1)位於第2行及第(Q-1)行的交叉處，及可變電阻元件Rd(1,Q-1)位於第1行及第(Q-1)列的交叉處。第q列記憶體單元MC(1,q)至MC(P,q)可連接至字線WLd(q)，且第p列記憶體單元MC(p,1)至MC(p,Q)可耦接於位線BLd(p)及源線SLd(p)。
每個電晶體Td(p,q)可以是NMOS電晶體。每個可變電阻元件Rd(p,q)可以是磁性隧道接面(magnetic tunnel junction)，及可選擇性地設置為平行狀態(P狀態)或反平行狀態(AP狀態)以儲存一位元的資料。P狀態對應低阻值狀態，AP狀態對應高阻值狀態。高阻值及低阻值可由磁性隧道接面材料的特性決定。例如，高阻值可以是5.5k歐姆，低阻值可以是2k歐姆。控制器16可經由字線WLd(1)至WLd(Q)、位線BLd(1)至BLd(P)、及源線SLd(1)至SLd(P)從資料記憶體陣列10中選擇一或多個記憶體單元MC(1,1)至MC(P,Q)，用以寫入或讀取其資料狀態Do。
在讀取操作中，記憶體單元MC(p,q)可輸出資料電流idat。在一些實施例中，在讀取操作中，控制器16可向字線WLd(q)施加例如1V的導通電壓並且 向源線SLd(p)施加例如1V的讀取電壓以產生資料電流idat。資料電流idat的大小可由可變電阻元件Rd(p,q)的阻值判斷。若可變電阻元件Rd(p,q)被設置為P狀態，可變電阻元件Rd(p,q)可呈現低阻值，且資料電流idat可較大。若可變電阻元件Rd(p,q)被設置為AP狀態，可變電阻元件Rd(p,q)可呈現高阻值，且資料電流idat可較小。
在寫入操作中，控制器16可通過向對應的字線WLd(q)施加導通電壓、向位線BLd(q)施加第一電壓、及向源線SLd(q)施加第二電壓來選擇及寫入記憶體單元MC(p,q)。具體而言，當將P狀態寫入記憶體單元MC(p,q)時，控制器16可向位線BLd(q)施加第一電壓並且向源線SLd(q)施加第二電壓；當將AP狀態寫入記憶體單元MC(p,q)，控制器16可向源線SLd(q)施加第一電壓並且向位線BLd(q)施加第二電壓。第一電壓及第二電壓之間的壓差可基於記憶體單元MC(p,q)的元件特性而變化。例如，第一電壓可以是1.4V，第二電壓可以是0V。另外，寫入AP狀態的導通(turn-on)電壓可等於或大於寫入P狀態的導通電壓。例如，寫入AP狀態的導通電壓可以是1.6V，寫入P狀態的導通電壓可以是1V。在一些實施例中，第一電壓可以大於第二電壓，但本揭露不限於此。
第3圖是一種參考記憶體陣列12的電路示意圖。參考記憶體陣列12可包含參考單元RC(1,1)至RC(N,M)、字線WLr(1)至WLr(M)、位線BLr(1)至BLr(N/2+1)，及源線SLr(1)至SLr(N/2)，其中N是正整數，且M是超過N的正整數。在一些實施例中，N是偶數。參考單元RC(1,1)至RC(N，M)可佈置為M列及N行。在第m列中，參考單元RC(2n-1，m)可包含第一端，耦接於位線BLr(n)；第二端，耦接於源線SLr(n)；及控制端，耦接於字線WLr(m)，其中m及n是正整數。參考單元RC(2n,m)可包含第一端，耦接於位線BLr(n+1)；第二端，耦接於源線SLr(n)； 及控制端，耦接於字線WLr(m)。參考單元RC(2n+1,m)可包含第一端，耦接於位線BLr(n+1)；第二端，耦接於源線SLr(n+1)；及控制端，耦接於字線WLr(m)。參考單元RC(2n-1,m)及RC(2n,m)共享一條共同源線Slr(n)，且參考單元RC(2n,m)及RC(2n+1,m)共享一條共同位線BLr(n+1)。舉例來說，當n=1且m=1時，參考單元RC(1,1)可包含第一端，耦接於位線BLr(1)(=n)；第二端，耦接於源線SLr(1)(=n)；及控制端，耦接於字線WLr(1)(=m)。參考單元RC(2,1)可包含第一端，耦接於位線BLr(2)(=n+1)；第二端，耦接於源線SLr(1)(=n)；及控制端，耦接於字線WLr(1)(=m)。參考單元RC(3,1)可包含，耦接於位線BLr(2)(=n+1)；第二端，耦接於源線SLr(2)(=n+1)、及控制端，耦接於字線WLr(1)(=m)。
同理，在第(m+1)列，參考單元RC(2n-1,m+1)可包含第一端，耦接於位線BLr(n)的；第二端，耦接於源線SLr(n)；及控制端，耦接於字線WLr(m+1)。參考單元RC(2n,m+1)可包含第一端，耦接於位線BLr(n+1)；第二端，耦接於源線SLr(n)；及控制端，耦接於字線WLr(m+1)。參考單元RC(2n+1,m+1)可包含第一端，耦接於位線BLr(n+1)；第二端，耦接於源線SLr(n+1)；及控制端，耦接於字線WLr(m+1)。參考單元RC(2n-1,m+1)及RC(2n,m+1)共享共同源線Slr(n)，且參考單元RC(2n,m+1)及RC(2n+1),m+1)共享共同位線BLr(n+1)。
除了一或多層金屬層中的電連接之外，參考記憶體陣列12的每個參考單元與每個記憶體單元MC(P,Q)在底層的佈局結構大致相同。即參考單元RC(2n-1,m)、參考單元RC(2n,m)、參考單元RC(2n+1,m)與各記憶體單元MC(p,q)在一或多層金屬層的電性連接可不同。在一些實施例中，記憶體單元MC(P,Q)的第一端及第二端與記憶體單元MC(p+1，q)的第一端及第二端及記憶體單元MC(p-1,q)第一端及第二端在佈局結構中分開，且實際上可通過一層或多層金屬 層互相耦接。另一方面，參考單元RC(2n-1,m)的第二端與參考單元RC(2n,m)的第二端在一或多層金屬層中互相耦接。參考單元RC(2n,m)的第一端及第(2n+1)個參考單元RC(2n+1,m)的第一端在一或多層金屬層中互相耦接。參考單元RC(2n-1,m)可包含電晶體Tr(2n-1,m)及可變電阻元件Rr(2n-1,m)。可變電阻元件Rr(2n-1,m)包含第一端，耦接於參考單元RC(2n-1,m)的第一端；及第二端。電晶體Tr(2n-1,m)包含包含第一端，耦接於可變電阻元件Rr(2n-1,m)的第二端；第二端，耦接於參考單元RC(2n-1,m)的第二端；及控制端，耦接於字線WLr(m)。同樣地，參考單元RC(2n,m)可包含電晶體Tr(2n,m)及可變電阻元件Rr(2n,m)。可變電阻元件Rr(2n,m)包含第一端，耦接於參考單元RC(2n,m)的第一端；及第二端。電晶體Tr(2n,m)包含第一端，耦接於可變電阻元件Rr(2n,m)的第二端；第二端，耦接於參考單元RC(2n,m)的第二端；及控制端，耦接於字線WLr(m)。
在一些其他實施例中，資料記憶體陣列10包含成對排列的記憶體單元，即藉由在佈局結構上共享同一區域，記憶體單元MC(p-1,q)的第二端耦接於記憶體單元MC(p,q)的第二端，且記憶體單元MC(p+1,q)的第二端耦接於記憶體單元MC(p+2,q)的第二端。記憶體單元MC(p,q)的第一端從記憶體單元MC(p-1,q)、記憶體單元MC(p+1,q)及記憶體單元MC(p+2,q)的第一端斷開。在此實施例中，參考單元RC(2n-1,m)的第二端耦接於參考單元RC(2n，m)的第二端，參考單元RC(2n-1,m)通過在佈局結構中共享相同區域而耦接於參考單元RC(2n+1,m)的第二端。參考單元RC(2n,m)的第一端及參考單元RC(2n,m)的第一端在一或多層金屬層中互相耦接。需注意的是，資料記憶體陣列10的電性連接及佈局結構不限於此。
第3圖顯示參考單元RC(1,2)位於第1行及第2列的交叉處，電晶體Tr(2,M-1)位於第2行及第(M-1)列的交叉處，及可變電阻元件Rr(1,M-1)位於第1行 及第(M-1)列的交叉處。電晶體Tr(2n-1,m)、Tr(2n,m)及電晶體Td(p,q)在一或多層金屬層之下層的電路佈局及電連接相同，可變電阻元件Rr(2n-1,m)、Rr(2n,m)及可變電阻元件Rd(p,q)在一或多層金屬層之下層的電路佈局及電連接相同。
在寫入操作中，參考單元RC(1,1)至RC(N,M)的每個可變電阻元件可被選擇性地設置為P狀態或AP狀態。由於參考單元RC(2n-1,1)至RC(2n-1,M)及參考單元RC(2n,1)至RC(2n,M)共享源線SLr(n)，且參考單元單元RC(2n,1)至RC(2n,M)及參考單元RC(2n+1,1)至RC(2n+1,M)共享位線BLr(n+1)，參考記憶體陣列12及資料記憶體陣列10的寫入控制可不同。參考記憶體陣列12的寫入控制將在第4圖中詳細說明。
在讀取操作中，參考記憶體陣列12可產生至少一準位的參考電流iref以判斷P狀態與AP狀態，而偵測電路14可接收對應於參考記憶體陣列12中參考單元RC(1)至RC(N,M)的參考電流iref，藉以判斷資料記憶體陣列10中的資料單元的資料狀態Do。在一些實施例中，參考記憶體陣列12可產生預定準位的參考電流iref，用以判斷P狀態及AP狀態。控制器16可通過將導通電壓施加至N個選定字線以從M列參考單元RC(1,1)至RC(N,M)中選定具有N列的一組參考單元，藉以形成NxN可變電阻元件的電阻網(resistor grid)。在電阻網中，每行的可變電阻元件互相並聯耦接，且每列的可變電阻元件互相串聯耦接。例如，第n列的可變電阻元件Rr(n,1)至Rr(n,M)互相並聯，第m列的可變電阻元件Rr(1,m)至Rr(N,m)互相串聯。並聯及串聯電阻網的等效阻值可等於該組參考單元中可變電阻元件的平均阻值。該組參考單元中的可變電阻元件可被預設以產生平均阻值，平均阻值介於P狀態的阻值的可修正下限及AP狀態的阻值的可修正上限之間。控制器16可將讀取電壓施加至該組參考單元的位線BLr(N/2+1)以產生參考電流iref。
在其他實施例中，參考記憶體陣列12可產生兩個獨立的參考電流iref準位，分別用以判斷P狀態及AP狀態。控制器16可從M列參考單元RC(1,1)到RC(N,M)中選擇具有N列的第1組參考單元，並將讀取電壓施加至第1組參考單元之位線BLr(N/2+1)以產生第一準位參考電流iref，用以判斷P狀態。用以判斷P狀態的參考電流iref的第一準位可高於或等於P狀態的阻值的可修正下限。相似地，參考記憶體陣列12可從參考單元RC(1,1)至RC(N,M)的M列中選擇第2組參考單元，並將讀取電壓施加至第2組參考單元之位線BLr(N/2+1)以產生第二準位參考電流iref，用以判斷AP狀態。判斷P狀態的參考電流iref的第二準位可小於或等於AP狀態的阻值的可修正上限。
第4圖是記憶體裝置1的操作方法400的流程圖。方法400包含步驟S402至S412。任何合理的技術變更或是步驟調整都屬於本發明所揭露的範疇。步驟S402至S412如下：步驟S402：資料記憶體陣列10輸出資料電流idat；步驟S404：將參考單元RC(1,1)至RC(N,M)設置為AP狀態；步驟S406：向源線SLr(1)至SLr(N/2)施加第二電壓；步驟S408：依據要設置為P狀態的參考單元的數量設置位線BLr(1)至BLr(N/2+1)；步驟S410：參考記憶體陣列12輸出參考電流iref；步驟S412：偵測電路14比較資料電流idat及參考電流iref，藉以判斷資料記憶體陣列10中的記憶體單元的資料狀態Do。
在步驟S402中，控制器16從資料記憶體陣列10中選定記憶體單元MC(p,q)以輸出資料電流idat。在步驟S404中，控制器16施加導通電壓至字線WLr(1)至WLr(M)，施加第一電壓至源線SLr(1)至SLr(N/2)，及施加第二電壓至位線BLr(1)至BLr(N/2+1)，藉以將電壓施加至參考記憶體陣列12中的所有參考單元RC(1,1)至RC(N,M)設置為AP狀態。
在步驟S406及S408中，控制器16在不改變剩餘參考單元的AP狀態的情況下將所選列中預定數量的參考單元設置為P狀態。參考單元的數量可以是小於N+1的非負整數。對於將奇數個參考單元設為P狀態，控制器16會將第一電壓施加至位線BLr(1)；對於將非零偶數個參考單元設為P狀態，控制器16會將第二電壓施加至位線BLr(1)。其中位線BLr(1)耦接至所選列中奇數個(例如：一個)參考單元。當將所選列中的(2*S-1)個參考單元設置被為P狀態時，控制器16將第一電壓施加至前S條位線及將第二電壓施加至剩餘位線，S是小於N/2+1的正整數。當S等於1時，控制器16向位線BLr(1)施加第一電壓及向剩餘位線BLr(2)至BLr(N/2+1)施加第二電壓。當S介於2至N/2之間時，控制器16將第一電壓施加至位線BLr(1)至位線BLr(S)，及施加第二電壓至位線BLr(S+1)至BLr(N/2+1)。
在步驟S410及S412中，舉例而言，參考記憶體陣列12藉由耦接偵測電路14至位線BLr(1)並將位線BLr(N/2+1)接地，或藉由耦接偵測電路14至位線BLr(N/2+1)並將位線BLr(1)接地，以輸出參考電流iref至偵測電路14。
表1顯示用以將各種數量的參考單元從AP狀態設置為P狀態的位線設置。當3個參考單元被設置為P狀態時，第一電壓V1被施加至位線BL(1)及BL(2)，及第二電壓V2被施加至剩餘的位線BL(3)至BL(5)。
Figure 110146238-A0305-02-0015-1
當將所選列中的(2S)個參考單元設置被為P狀態時，控制器16將第一電壓施加至前S條位線及將第二電壓施加至剩餘位線，S是小於N/2+1的正整數。當S等於1時，控制器16向位線BLr(2)施加第一電壓及向剩餘位線BLr(1)，BLr(3)至BLr(N/2+1)施加第二電壓。當S介於2至N/2-1之間時，控制器16將第一電壓施加至位線BLr(2)至BLr(S+1)，及將第二電壓施加至位線BLr(S+2)至BLr(N/2+1)。表1顯示當4個參考單元將被設置為P狀態時，第一電壓V1被施加至位線BL(2)及BL(3)，及第二電壓V2被施加至剩餘的位線BL(1)、BL(4)及BL(5)。
在步驟S410中，控制器16從參考記憶體陣列12的M列中選擇N列參考單元作為參考記憶體陣列12以產生參考電流iref。選擇N列參考單元的方法詳述 於第9A及9B圖。在步驟S412中會判斷選定的記憶體單元MC(P,Q)的資料狀態Do。
雖然第3圖中的參考記憶體陣列12提供(N/2+1)條位線及(N/2)條源線的具體配置，本領域技術人員可知參考記憶體陣列12亦可使用(N/2)條位線及(N/2+1)條源線的替代設置來實現。若採用(N/2)條位線及(N/2+1)條源線的替代設置，在步驟S404中參考單元RC(1,1)至RC(N,M)將被設置為P狀態，在步驟S406中，將第二電壓施加至位線BLr(1)至BLr(N/2)，及在步驟S408中將依據將被設置為AP狀態的參考單元的數量來設置源線SLr(1)至SLr(N/2+1)。當將參考記憶體陣列12中每列中奇數數量的參考單元要設置為AP狀態時，第一電壓V1會被施加至源線SL(1)。當將參考記憶體陣列12中每列中偶數數量的參考單元要設置為AP狀態時，第二電壓V2會被施加至源線SL(1)。表2顯示用以將各種數量的參考單元從P狀態設置為AP狀態的源線設置。
Figure 110146238-A0305-02-0016-2
Figure 110146238-A0305-02-0017-3
第5圖是另一種參考記憶體陣列12的電路示意圖。第5圖及第3圖中的參考記憶體陣列12之差異在於第3圖中的參考單元RC(1,1)至RC(N，M)被設置成為第一參考陣列50、第二參考陣列52及第三參考陣列54。第一參考陣列50、第二參考陣列52及第三參考陣列54通過位線BLr(1)至BLr(N/2+1)及源線SLr(1)至SLr(N/2)而互相耦接。第一參考陣列50中的參考單元可排列成N行及I列，I列參考單元可耦接於各自的字線WLr(1)至WLr(I)，I是正整數。第二參考陣列52中的參考單元可排列成N行及J列，J列參考單元可耦接於各自的字線WLr(I+1)至WLr(I+J)，J為正整數，及J等於等於或小於N。第三參考陣列54中的參考單元可排列成N行及K列，並且K列參考單元可耦接於各自的字線WLr(I+J+1)到WLr(M)，K是小於N+1的正整數。在一些實施例中，I及K等於N，J等於N/2，I+J+K=M。例如，I、K及N等於16，J等於8。第一參考陣列50、第二參考陣列52及第三參考陣列54中參考單元的配置與第3圖相似。為簡潔起見，這裡將省略說明。
第一參考陣列50的參考單元及第二參考陣列52的一部分之參考單元可被設置為P狀態。第二參考陣列52的參考單元及第三參考陣列54的剩餘部分之參考單元可被設置為AP狀態。
例如，第一參考陣列50中的參考單元可設置為P狀態以產生16x16的P矩陣，第二參考陣列52中每列的參考單元的一半可設置為P狀態且第二參考陣列 52中每列的另一半參考單元可設置為AP狀態以產生8x16的半P及半AP矩陣，及第三參考陣列54中的參考單元可設置為AP狀態以產生16x16的AP矩陣。當從第一參考陣列50中選擇16列時，所選擇的16列的等效阻值等於P狀態之記憶體單元的平均阻值。當從第三參考陣列54中選擇16列時，所選擇的16列的等效阻值等於AP狀態之記憶體單元的平均阻值。當從第一參考陣列50及第二參考陣列52中選擇16列，或者從第三參考陣列54及第二參考陣列52中選擇16列時，所選擇的16列的等效阻值介於在P狀態之記憶體單元的平均阻值及在AP狀態之記憶體單元的的平均阻值之間。
在一些實施例中，第二參考陣列52的每一列參考單元包含設置為P狀態的第一數量(例如，L)個參考單元，且具有設置為AP狀態的第二數量(例如，N-L)個參考單元。第二參考陣列52中的每列參考單元的P狀態及AP狀態的比可由P狀態的低阻值及AP狀態的高阻值決定。在一個例子中，P狀態與AP狀態的比可以是5：11。在其他實施例中，第二參考陣列52的後一列可具有比第二參考陣列52的前一列更少數量的P狀態之參考單元。例如，第二參考陣列52的第一列中有12個參考單元設置為P狀態，第二參考陣列52的第二列中有11個參考單元設置為P狀態，第二參考陣列52的第三列中有10個參考單元設置為P狀態。在其他實施例中，第二參考陣列52的後一列可具有比第二參考陣列52的前一列更多數量的P狀態之參考單元。例如，第二參考陣列52的第一列中有10個參考單元設置為P狀態，第二參考陣列52的第二列中有11個參考單元設置為P狀態，第二參考陣列52的第三列中有12個參考單元設置為P狀態。在第二參考陣列52中之P狀態及AP狀態之間的下降比或上升比可潛在加強參考電流iref的線性度。
控制器16可從第一參考陣列50、第二參考陣列52及第三參考陣列54中選擇具有N列的複數組候選選擇。例如，N可以是16，且控制器16可從第一參 考陣列50、第二參考陣列52及第三參考陣列54中選擇32組候選選擇中之一者，每組候選選擇包含16列參考單元。舉例而言，第1組候選選擇可只從第一參考陣列50中選擇並且可只包含處於P狀態的參考單元。第2組候選選擇可包含來自第一參考陣列50的15列參考單元及來自第二參考陣列52的1列參考單元。第8組候選選擇可包含來自第一參考陣列50的8列參考單元及來自第二參考陣列52的8列參考單元。第9組候選選擇可包含來自第一參考陣列50的8列參考單元、來自第二參考陣列52的1列參考單元及來自第三參考陣列54的7列參考單元。第16組候選選擇可包含來自第一參考陣列50的8列參考單元及來自第三參考陣列54的8列參考單元。第17組候選選擇可包含來自第一參考陣列50的7列參考單元、來自第二參考陣列52的1列參考單元及來自第三參考陣列54的8列參考單元。第24組候選選擇可包含來自第二參考陣列52的8列參考單元及來自第三參考陣列54的8列參考單元。第25組候選選擇可包含來自第二參考陣列52的7列參考單元及來自第三參考陣列54的9列參考單元。第32組候選選擇可包含來自第三參考陣列54的16列參考單元。
因此，由於第一參考陣列50中所有列的參考單元僅包含P狀態單元，第二參考陣列52中所有列的參考單元包含P狀態單元及AP狀態單元，且第三參考陣列54中所有列的參考單元僅包含AP狀態單元，第32組候選選擇至第1組候選選擇的等效阻值具有線性遞減的次序。第32組候選選擇可提供最高的等效阻值，第1組候選選擇可提供最低的等效阻值，而第16組候選選擇及第17組候選選擇可提供中間等效阻值。因此，參考記憶體陣列12可以線性方式產生32個準位的參考電流iref，如第6圖所示。
第6圖顯示參考記憶體陣列12的各種候選選擇所產生的參考電流 iref，其中橫軸代表參考記憶體陣列12的每組候選選擇的等效阻值，而縱軸代表參考電流iref的準位。第6圖顯示參考記憶體陣列12的32組候選選擇的結果。如前述段落所述，對於第1組候選選擇的等效阻值至第32組候選選擇的等效阻值以線性順序增加，且參考電流IREF的相應準位以線性順序遞減。控制器16可依據資料記憶體陣列10的阻值分布及其他需求，選擇適當的參考電流iref準位，藉以判斷P狀態及/或AP狀態。第9A及9B圖會詳細解釋選擇適當準位的參考電流iref之方法。
第7圖是另一種參考記憶體陣列12的電路示意圖。第7圖及第6圖中的參考記憶體陣列12之差異在於第6圖中的參考單元RC(1,1)至RC(N，M)被設置成為第一參考陣列70及第二參考陣列72。第一參考陣列70中的參考單元可排列成N行及N列，及第一參考陣列70的N列參考單元可耦接至各自的字線WLr(1)至WLr(N)，第二參考陣列72中的參考單元可排列成N行及N列，且第二參考陣列72的N列參考單元可耦接至各自的字線WLr(N+1)至WLr(M)，其中M等於2N。例如，N等於16，第一參考陣列70及第二參考陣列72均為16x16陣列。
第一參考陣列70的參考單元可被設置為P狀態，且第二參考陣列72的參考單元可被設置為AP狀態。控制器16可從第一參考陣列70及第二參考陣列72選擇具有N列的16組候選選擇，其中第1組候選選擇可提供最低等效阻值及第16組候選選擇可提供最高等效阻值。第一參考陣列70及第二參考陣列72的設置及操作與第一參考陣列50及第三參考陣列54相似，其解釋可在前面的段落中找到，在此不再贅述。
第8圖顯示參考記憶體陣列10中的參考單元MC(1,1)至MC(P,Q)之分 布圖，其中橫軸代表阻值，且縱軸代表參考單元的數量。由於參考單元MC(1,1)至MC(P,Q)的電氣特性可能彼此略有不同，因此當被編程為P狀態或AP狀態時，參考單元MC(1,1)至MC(P,Q)可顯示阻值變化的分布。P狀態分布80表示P狀態之參考單元MC(1,1)至MC(P,Q)的分布，並且AP狀態分布82表示AP狀態之參考單元MC(1,1)至MC(P,Q)的分布。P狀態分布80及AP狀態分布82的形狀可相似或相異。此外，P狀態分布80及AP狀態分布82可互相完全分開或部分重疊。在第8圖中，P狀態分布80比AP狀態分布82還廣，且P狀態分布80及AP狀態分布82為部分重疊。等效阻值Rrp是P狀態的阻值的可修正下限，可依據P狀態的可接受誤差率來選定。例如，當可藉由糾錯碼(error correction code，ECC)或其他糾錯機制將至多20個誤判為AP狀態的錯誤位元修正回P狀態時，可選定等效阻值Rrp以形成對應於20個位元的斜線區域801。同理，等效阻值Rrap是P狀態阻值的可修正上限，虛線區域821對應於被誤判為P狀態的錯誤位元中，可藉由糾錯碼或其他糾錯機制修正回AP狀態的位元數量。
介於等效阻值Rrp及等效阻值Rrap之間的參考等效阻值Rr會位於第8圖中由斜線區域801及虛線區域821重疊的區域，且可通過第9A及9B圖所示的方法來判斷參考等效阻值Rr。詳細操作請參考以下段落。
第9A及9B圖是記憶體裝置1的另一種操作方法900的流程圖。方法900包含步驟S902至S922。步驟S902至S906用以初始化資料記憶體陣列10及參考記憶體陣列12。步驟S908至S922用以從參考記憶體陣列12中選擇具有N列參考單元的第1組以提供用以判斷P狀態的等效阻值Rrp，及從參考記憶體陣列12中選擇具有N列參考單元的第2組以提供用以判斷AP狀態的等效阻值Rrp。任何合理的技術變更或是步驟調整都屬於本發明所揭露的範疇。步驟S902至S922如下： 步驟S902：將資料記憶體陣列10中的記憶體單元MC(1,1)至MC(P,Q)設置為P狀態以輸出各自的資料電流；步驟S904：將第二參考陣列52中的參考單元及第三參考陣列54中的參考單元設置為AP狀態；步驟S906：將第一參考陣列50中的參考單元及第二參考陣列52中的部分參考單元設置為P狀態；步驟S908：從第一參考陣列50、第二參考陣列52及第三參考陣列54中選擇具有N列初始候選選擇以輸出第一參考電流；步驟S910：偵測電路14將來自資料記憶體陣列10的各個資料電流與第一參考電流進行比較，以判斷記憶體單元MC(1,1)至MC(P,Q)各自的資料狀態；步驟S912：判斷是否使用初始候選選擇來判斷記憶體單元MC(1,1)至MC(P,Q)的P狀態？若是，則進行步驟S914；若否，則繼續步驟S916；步驟S914：將初始候選選擇設置為用來判斷記憶體單元MC(1,1)至MC(P,Q)的P狀態；步驟S916：從第一參考陣列50、第二參考陣列52及第三參考陣列54中選出具有N列的下一組候選選擇以輸出下一參考電流；步驟S918：偵測電路14將來自資料記憶體陣列10的各個資料電流與下一參考電流進行比較，以判斷記憶體單元MC(1,1)至MC(P,Q)各自的更新資料狀態；步驟S920：判斷是否使用下一組候選選擇來判斷記憶體單元MC(1,1)至MC(P,Q)的P狀態？若是，則進行步驟S922；若否，則繼續步驟S916；步驟S922：將下一組候選選擇設置為用來判斷記憶體單元MC(1,1)至MC(P,Q)的P狀態。
方法900將參考第1圖中的記憶體裝置1及第5圖中的參考記憶體陣列12來進行解釋在步驟S902中，初始化資料記憶體陣列10以選擇判斷P狀態的具有N列的第1組參考單元。因此，所有記憶體單元MC(1,1)至MC(P,Q)都被設置為P狀態。在步驟S904及906中，第一參考陣列50、第二參考陣列52及第三參考陣列54中的參考單元被初始化為相似於第5圖中的參考記憶體陣列12的設置。即，第一參考陣列50的參考單元被設置為P狀態，第三參考陣列54的參考單元被設置為AP狀態，且第二參考陣列52的每列參考單元被設置為預定比的P狀態與AP狀態，例如5：11。
在步驟S908中，初始候選選擇可包含混合P狀態及AP狀態的參考單元。例如，第16組候選選擇或第17組候選選擇可提供良好的起點，因為兩者都產生中間等效阻值。在本實施例中，第16組候選選擇被選定以產生第一參考電流。在步驟S910中，由於所有的記憶體單元MC(1,1)至MC(P,Q)都已被設置為P狀態，若各自的資料電流超過第一參考電流，則選擇的參考單元被判定為不在P狀態，且控制器16辨識到偵測錯誤。控制器16累積偵測錯誤以產生錯誤單元數量。在步驟S912中，若錯誤單元數量小於預定錯誤量，則控制器16判定第16組候選選擇可用以判斷P狀態。因此，控制器16將第16組候選選擇設定為第1組參考單元，用以判斷P狀態(S914)。否則，控制器16判斷第16組候選選擇不可用以判斷P狀態。預定錯誤量可是使用糾錯機製或記憶體冗餘機制能夠恢復的錯誤位元數。例如，預定的錯誤量可以是20。
在步驟S916中，由於第16組候選選擇未能提供期望的錯誤率，控制器16選擇下一候選選擇。下一候選選擇可產生比第16組候選選擇更高的等效阻 值。例如，可選擇第17組候選選擇來產生下一參考電流。在一些其他實施例中，第16組選選擇之後選定的候選選擇可以不是下一候選選擇，例如，第18組候選選擇。在步驟S918中，若各自的資料電流超過下一參考電流，則判定所選擇的參考單元不處於P狀態，且控制器16辨識到偵測錯誤。控制器16再次累積偵測錯誤以產生新的錯誤單元數量。在步驟S920中，若新的錯誤單元數量小於預定錯誤量，則控制器16判斷第17組候選選擇可用以判斷P狀態。因此，控制器16將第17組候選選擇設定為第1組參考單元，用以判斷P狀態(S922)。否則，控制器16判斷第17組候選選擇不可用以判斷P狀態，並且方法900返回步驟S916以選擇下一候選選擇。重複步驟S916至S920，直到新的錯誤單元數量小於預定錯誤量，並且控制器16將下一候選選擇設定為第1組參考單元，用以判斷P狀態(S922)。
在用以判斷P狀態的具有N列的第1組參考單元設定之後，控制器16可將具有N列的另一組候選選擇設定為第2組參考單元，用以判斷AP狀態。第2組參考單元可產生比第1組參考單元小預定電流差值的參考電流iref。例如，預定電流差可以是5微安，第1組參考單元可產生0.35mA，第2組參考單元可產生0.345mA。以此方式，方法900可決定用以判斷P狀態的第1組參考單元及用以判斷AP狀態的第2組參考單元。
在方法900中，首先決定用以判斷P狀態的第1組參考單元，然後依據第1組參考單元的等效阻值決定用以判斷AP狀態的第2組參考單元，本發明亦適用於先決定用以判斷AP狀態的第2組參考單元，然後通過方法900中相似的原理概要決定用以判斷P狀態的第1組參考單元。此外，雖然實施例中使用第5圖中的參考記憶體陣列12來解釋方法900的步驟，在方法900亦可依照相似的原理適用於第7圖中的參考記憶體陣列12。
第1、3、5及7圖的實施例提供了相似於資料記憶體陣列10的參考記憶體陣列12之結構，密切追蹤資料記憶體陣列10的製程、溫度、資料保持及循環耐久性等電路特性的變化，同時提供對參考電流iref的線性控制，從而提高資料狀態判斷的準確性。此外，第7、9A及9B圖的實施例提供操作記憶體設備1的參考記憶體陣列12、寫入參考單元及選擇參考單元以產生適當參考電流iref的方法，進而準確判斷資料狀態。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12:參考記憶體陣列
BLr(1)至BLr(N/2+1):位線
RC(1,1)至RC(N,M):參考單元
Rr(1,1)至Rr(N,M):可變電阻元件
SLr(1)至SLr(N/2):源線
Tr(1,1)至Tr(N,M):電晶體
WLr(1)至WLr(M):字線

Claims (20)

  1. 一種記憶體裝置，包含：一第一參考記憶體陣列，包含：一第一參考單元，包含一第一端，耦接於一第一參考位線；一第二端，耦接於一第一參考源線；及一控制端，耦接於一第一參考字線；一第二參考單元，包含一第一端，耦接於一第二參考位線；一第二端，耦接於該第一參考源線；及一控制端，耦接於該第一參考字線；及一第三參考單元，包含一第一端，耦接於該第二參考位線；一第二端，耦接於一第二參考源線；及一控制端，耦接於該第一參考字線；一資料記憶體陣列，包含：一第一資料單元，包含一第一端，耦接於一第一位線；一第二端，耦接於一第一源線；及一控制端，耦接於一第一字線；及一第二資料單元，包含一第一端，耦接於一第二位線；一第二端，耦接於一第二源線；及一控制端，耦接於該第一字線；及一偵測電路，用以比較來自該參考記憶體陣列的一參考電流及來自該資料記憶體陣列的一資料電流。
  2. 一種記憶體裝置，包含：一第一參考記憶體陣列，包含：一第一參考單元，包含一第一端，耦接於一第一參考位線；一第二端，耦接於一第一參考源線；及一控制端，耦接於一第一參考字線；一第二參考單元，包含一第一端，耦接於一第二參考位線；一第二端，耦接於該第一參考源線；及一控制端，耦接於該第一參考字線； 一第三參考單元，包含一第一端，耦接於該第一參考位線；一第二端，耦接於該第一參考源線；及一控制端，耦接於一第二參考字線；及一第四參考單元，包含一第一端，耦接於該第二參考位線；一第二端，耦接於該第一參考源線；及一控制端，耦接於該第二參考字線；一資料記憶體陣列，包含：一第一資料單元，包含一第一端，耦接於一第一位線；一第二端，耦接於一第一源線；及一控制端，耦接於一第一字線；及一第二資料單元，包含一第一端，耦接於一第二位線；一第二端，耦接於一第二源線；及一控制端，耦接於該第一字線；及一偵測電路，用以比較來自該參考記憶體陣列的一參考電流及來自該資料記憶體陣列的一資料電流。
  3. 如請求項2所述之記憶體裝置，其中該偵測電路耦接於該第一位線以接收對應於該第一資料單元的該資料電流，及耦接該第一參考位線以接收對應於該第一參考單元、該第二參考單元、該第三參考單元及該第四參考單元的該參考電流，以判斷資料記憶體陣列中耦接於該第一位線的該第一資料單元的一資料狀態。
  4. 一種記憶體裝置，包含：一第一參考記憶體陣列，包含：一第一參考單元，包含一第一端，耦接於一第一參考位線；一第二端，耦接於一第一參考源線；及一控制端，耦接於一第一參考字線；及 一第二參考單元，包含一第一端，耦接於一第二參考位線；一第二端，耦接於該第一參考源線；及一控制端，耦接於該第一參考字線；一資料記憶體陣列，包含：一第一資料單元，包含一第一端，耦接於一第一位線；一第二端，耦接於一第一源線；及一控制端，耦接於一第一字線；及一第二資料單元，包含一第一端，耦接於一第二位線；一第二端，耦接於一第二源線；及一控制端，耦接於該第一字線；及一偵測電路，用以比較來自該參考記憶體陣列的一參考電流及來自該資料記憶體陣列的一資料電流；其中，該第一參考單元及該第一資料單元具有相同的結構。
  5. 一種記憶體裝置，包含：一第一參考記憶體陣列，包含：一第一參考單元，包含一第一端，耦接於一第一參考位線；一第二端，耦接於一第一參考源線；及一控制端，耦接於一第一參考字線；及一第二參考單元，包含一第一端，耦接於一第二參考位線；一第二端，耦接於該第一參考源線；及一控制端，耦接於該第一參考字線；一資料記憶體陣列，包含：一第一資料單元，包含一第一端，耦接於一第一位線；一第二端，耦接於一第一源線；及一控制端，耦接於一第一字線；及一第二資料單元，包含一第一端，耦接於一第二位線；一第二端，耦接於一第二源線；及一控制端，耦接於該第一字線；及一偵測電路，用以比較來自該參考記憶體陣列的一參考電流及來自該資料 記憶體陣列的一資料電流；其中，該第一參考單元通過一金屬層耦接於該第二參考單元。
  6. 一種記憶體裝置，包含：一第一參考記憶體陣列，包含：一第一參考單元，包含一第一端，耦接於一第一參考位線；一第二端，耦接於一第一參考源線；及一控制端，耦接於一第一參考字線；及一第二參考單元，包含一第一端，耦接於一第二參考位線；一第二端，耦接於該第一參考源線；及一控制端，耦接於該第一參考字線；一第二參考陣列，耦接於該第一參考位線，其中該第一參考陣列被設置為一第一狀態且該第二參考陣列被設置為一第二狀態；一資料記憶體陣列，包含：一第一資料單元，包含一第一端，耦接於一第一位線；一第二端，耦接於一第一源線；及一控制端，耦接於一第一字線；及一第二資料單元，包含一第一端，耦接於一第二位線；一第二端，耦接於一第二源線；及一控制端，耦接於該第一字線；及一偵測電路，用以比較來自該參考記憶體陣列的一參考電流及來自該資料記憶體陣列的一資料電流。
  7. 如請求項6所述之記憶體裝置，其中：該第一個參考陣列係為一NxN陣列；及該第二個參考陣列係為一N×N陣列，N為一正整數。
  8. 如請求項6所述之記憶體裝置，另包含：一第三參考陣列，耦接於該第一參考位線，包含複數列參考單元；其中該複數列參考單元中耦接於一第三參考字線的一列包含一第一部分及一第二部分；其中，在通過接收一第一電壓而將第一部分設置為該第一狀態之前，通過接收一第二電壓而將該列設置為該第二狀態，其中該第一電壓大於該第二電壓。
  9. 如請求項8所述之記憶體裝置，其中當該第一部分具有第一奇數個參考單元時，耦接於該列中第二奇數個參考單元的該第一參考位線用以接收該第一電壓。
  10. 如請求項8所述之記憶體裝置，其中當該第一部分具有偶數個參考單元時，耦接於該列中奇數個參考單元的該第一參考位線用以接收該第二電壓。
  11. 一種記憶體裝置，包含：一第一參考記憶體陣列，包含：一第一參考單元，包含一第一端，耦接於一第一參考位線；一第二端，耦接於一第一參考源線；及一控制端，耦接於一第一參考字線；及一第二參考單元，包含一第一端，耦接於一第二參考位線；一第二端，耦接於該第一參考源線；及一控制端，耦接於該第一參考字線；一資料記憶體陣列，包含： 一第一資料單元，包含一第一端，耦接於一第一位線；一第二端，耦接於一第一源線；及一控制端，耦接於一第一字線；及一第二資料單元，包含一第一端，耦接於一第二位線；一第二端，耦接於一第二源線；及一控制端，耦接於該第一字線；及一偵測電路，用以比較來自該參考記憶體陣列的一參考電流及來自該資料記憶體陣列的一資料電流；其中，每個資料單元及每個參考單元各自包含一磁阻隨機存取記憶體(magnetoresistive random-access memory)單元。
  12. 一種記憶體裝置，包含：一第一參考記憶體陣列，包含：一第一參考單元，包含一第一端，耦接於一第一參考位線；一第二端，耦接於一第一參考源線；及一控制端，耦接於一第一參考字線；及一第二參考單元，包含一第一端，耦接於一第二參考位線；一第二端，耦接於該第一參考源線；及一控制端，耦接於該第一參考字線；一資料記憶體陣列，包含：一第一資料單元，包含一第一端，耦接於一第一位線；一第二端，耦接於一第一源線；及一控制端，耦接於一第一字線；及一第二資料單元，包含一第一端，耦接於一第二位線；一第二端，耦接於一第二源線；及一控制端，耦接於該第一字線；及一偵測電路，用以比較來自該參考記憶體陣列的一參考電流及來自該資料記憶體陣列的一資料電流；其中，該第一源線耦接於該第二源線。
  13. 一種記憶體裝置，包含：一資料記憶體陣列，包含多個記憶體單元，用以輸出一資料電流；一參考記憶體陣列，用以輸出一參考電流，包含：(N/2+1)條位線，N為一正偶數；(N/2)條源線；及多個參考單元，排列成行及列，每個參考單元包含一第一端及一第二端，每列參考單元包含：一第(2n-1)參考單元，包含一第一端，耦接於該(N/2+1)條位線中的一第n位線；及一第二端，耦接於該(N/2)條源線中的一第n源線，n為小於N/2+1的一正整數；及一第(2n)參考單元，包含一第一端，耦接於該(N/2+1)條位線中的一第(n+1)位線；及一第二端，耦接於該(N/2)條源線中的該第n源線；及一偵測電路，耦接於該資料記憶體陣列及該參考記憶體陣列，及用以比較該資料電流及該參考電流以判斷該資料記憶體陣列中一記憶體單元的一資料狀態。
  14. 如請求項13所述之記憶體裝置，其中：該多個參考單元排列成一第一參考陣列、一第二參考陣列及一第三參考陣列；該第一參考陣列的多個參考單元與該第二參考陣列的一部分之參考單元被設置為一第一狀態；及該第二參考陣列的一剩餘部分之參考單元及該第三參考陣列的多個參考單 元被設置為一第二狀態。
  15. 如請求項14所述之記憶體裝置，其中，該第二參考陣列的一後續列中被設置為該第一狀態的參考單元之一第一數量小於該第二參考陣列的一前一列中被設置為該第一狀態的參考單元之一第二數量。
  16. 如請求項13所述之記憶體裝置，其中，當一列參考單元中的(2*S-1)個參考單元被設置為該第一狀態時，該些位線中的一第一位線至一第S位線用以接收一第一電壓，且該些位線的一剩餘位線用以接收一第二電壓，其中S為一正整數。
  17. 如請求項13所述之記憶體裝置，其中，當一列參考單元中的(2S)個參考單元被設置為該第二狀態時，該些位線中的一第二位線至一第(S+1)位線用以接收一第一電壓，且該些位線的一剩餘位線用以接收一第二電壓，其中S為一正整數。
  18. 一種操作記憶體裝置的方法，該記憶體裝置包含一資料記憶體陣列、一參考記憶體陣列及一偵測電路，該參考記憶體陣列包含(N/2+1)條位線，(N/2)條源線，及多個參考單元，N為一正偶數，該多個參考單元排列成一第一參考陣列、一第二參考陣列及一第三參考陣列，每列參考單元包含一第(2n-1)參考單元及一第(2n)參考單元，該第(2n-1)參考單元包含一第一端，耦接於一第n位線，及一第二端，耦接於一第n源線，該第(2n)參考單元包含一第一端，耦接於一第(n+1)位線，及一第二端，耦接於該第n源線，n為小於N/2+1的一正整數，該偵測電路耦接於該資料記憶體陣列及該 參考記憶體陣列，該方法包含：將該資料記憶體陣列中的多個記憶體單元設置為一第一狀態以輸出各個資料電流；將該第二參考陣列中的多個參考單元及該第三參考陣列中的多個參考單元設置為一第二狀態；將該第一參考陣列中的多個參考單元及該第二參考陣列中的一部分參考單元設置為該第一狀態；從該第一參考陣列、該第二參考陣列及該第三參考陣列中選定具有N列的一第一組候選選擇，以輸出一第一參考電流；該偵測電路比較該第一參考電流及來自該資料記憶體陣列的該各個資料電流，以判斷該多個記憶體單元的各個資料狀態；及依據該多個記憶體單元的該各個資料狀態，判斷是否使用該第一組候選選擇來判斷該多個記憶體單元的該第一狀態。
  19. 如請求項18所述之方法，其中判斷是否使用該第一組候選選擇來判斷該多個記憶體單元的該第一狀態包含：若一部分記憶體單元被判定為不處於該第一狀態，且該部分記憶體單元的一單元數量小於一預定誤差量，則使用該第一組候選選擇來判斷該多個記憶體單元的該第一狀態。
  20. 如請求項18所述之方法，另包含：若一部分記憶體單元被判定為不處於該第一狀態，且該部分記憶體單元的一單元數量不小於一預定誤差量，則從該第一參考陣列、該第二參考陣列及該第三參考陣列中選定具有N列的一第二組候選選擇，以輸出 一第二參考電流，該第二組候選選擇比該第一組候選選擇包含更多處於該第二狀態的多個參考單元；該偵測電路比較該第二參考電流及來自該資料記憶體陣列的該各個資料電流，以判斷該多個記憶體單元的各個更新資料狀態；及依據該多個記憶體單元的該各個更新資料狀態，判斷是否使用該第二組候選選擇來判斷該多個記憶體單元的該第一狀態。
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