JP4121830B2 - 混成抵抗性交点メモリセルアレイおよびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、抵抗性交点メモリセルアレイおよびその製造方法に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（ＭＲＡＭ）エレメント、相変化メモリエレメント、抵抗性重合体メモリエレメント、ポリシリコンメモリエレメント、追記型（ライトワンス）（例えば、ヒューズまたはアンチヒューズ（anti-fuse）を利用した）抵抗性メモリエレメントを有する抵抗性交点メモリセルアレイを含む、様々な抵抗性交点メモリセルアレイが提案されてきている。
【０００３】
代表的なＭＲＡＭ記憶デバイスは、例えば、メモリセルのアレイを含む。ワード線がメモリセルの行に沿って延在し、ビット線がメモリセルの列に沿って延在できる。各メモリセルは、ワード線とビット線の交点にある。各ＭＲＡＭメモリセルは、情報のビットを磁化の向きとして記憶する。特に、各メモリセルの磁化は、任意の所定時間において２つの安定した向きの一方を呈する。そのような平行と反平行の２つの安定した向きは、０と１の論理値を表す。磁化の向きは、メモリセルの抵抗に影響を及ぼす。例えば、メモリセルの抵抗は、磁化の向きが平行の場合に第１の値Ｒであり、磁化の向きが平行から反平行に変化した場合に、メモリセルの抵抗は、第２の値Ｒ＋ΔＲに増大できる。
【０００４】
一般に、抵抗性交点メモリセルの論理状態は、選択されたメモリセルの抵抗状態をセンシングすることによって読み取ることができる。しかしながら、抵抗性交点メモリセルアレイ内のすべてのメモリセルは、多数の平行経路によって相互接続されているため、一般に、アレイ内の１つのメモリセルの抵抗状態のセンシングは困難である。したがって、１つの交点に見られる抵抗は、他のワード線とビット線のメモリセルの抵抗と並列のその交点におけるメモリセルの抵抗と等しい。さらに、センシングされるターゲットメモリセルが、蓄積された磁化のために異なる抵抗状態を有する場合は、小さい電圧差が生じることがある。この小さい電圧差によって、ターゲットメモリセルの抵抗状態のセンシングを妨げることがある寄生電流または「スニークパス」電流が生じることがある。
【０００５】
【特許文献１】
米国特許第５，７９３，６９７号明細書
【特許文献２】
米国特許第６，２５９，６４４号明細書
【特許文献３】
米国特許第６，２５６，２４７号明細書
【特許文献４】
米国特許出願第２００１／００１２２２８号明細書
【０００６】
【発明が解決しようとする課題】
したがって、高密度で高速アクセスの抵抗性交点メモリを開発する前に乗り越えなければならない１つのハードルは、選択されたメモリセルに記憶されたデータをセンシングしている間、選択された抵抗性交点メモリセルを確実に分離することである。一般に、そのようなメモリセルを分離するための従来の技術は、選択トランジスタ分離技術、ダイオード分離技術、および等電位分離技術の３つのメモリセル分離カテゴリのうちの１つに入る。
【０００７】
一般に、選択トランジスタ分離技術は、それぞれの抵抗性交点メモリセルと直列に選択トランジスタを挿入する必要がある。このアーキテクチャは、一般に、読み取りアクセス時間が速いことに特徴がある。残念ながら、抵抗性交点メモリセルアレイの下の領域が、一般に、直列トランジスタ用に確保されており、したがって支援回路に利用できないので、そのような直列トランジスタアーキテクチャは、一般にシリコン領域の利用率が比較的低いという特徴もある。さらに、この分離技術は、メモリセルを基板内の直列トランジスタに接続するビアのために各メモリセル内に領域を割り当てなければならないので、メモリセルの配置密度が比較的低くなりやすい。また、この分離技術は、一般に、読み取り回路と並列に書き込み回路を設けるために、分離された書き込み導体をメモリセルに追加しなければならず、書き込み導体の配置により、必要な書き込み電界を生成するための書き込み電流が多くなるので、比較的大きい書き込み電流を必要とする。一般的に、この手法は、直列トランジスタを基板内に配置しなければならず、また直列トランジスタを基板からメモリセル平面に入れる実用的な方法がないので、１つのメモリ平面に制限される。
【０００８】
ダイオード分離技術は、一般に、それぞれの抵抗性交点メモリエレメントと直列にダイオードを挿入する必要がある。このメモリセルアレイアーキテクチャは、多重層（multi-level）の抵抗性交点メモリアレイの構成を可能にする薄膜ダイオードによって実施され得る（例えば、特許文献１を参照）。このアーキテクチャは、高速動作の可能性を有する。このアーキテクチャに関連してしばしば起こる問題には、メモリセルアレイの電位密度に適合する最小プロセス構成サイズを有する適切な薄膜ダイオードを提供することが含まれる。さらに、この手法は、１つのメモリエレメントにつき１つのダイオードを使用し、現在では実用的なＭＲＡＭ構成とパラメータを使用し、例えば、各ダイオードは、５〜１５ｋＡ／ｃｍ２を伝える必要がある。そのような高い電流密度は、高密度ＭＲＡＭアレイ内に薄膜ダイオードを実装するには概して実際的でない。
【０００９】
等電位分離技術は、一般に、直列ダイオードやトランジスタを使用せずに抵抗性交点メモリセルをセンシングする必要がある（例えば、特許文献２を参照）。この手法は、製造が比較的単純なメモリエレメントの交点アレイによって実現され得る。この交点メモリセルアレイアーキテクチャは、一般に、最小構成サイズの回路実装技術のみにより限定される密度を有し、一般に、比較的少ない書き込み電流を必要とする。さらに、この手法を、多重層の抵抗性交点メモリセルアレイに拡張して、きわめて高密度のメモリを達成することは比較的簡単である。しかしながら、等電位分離技術は、大きなアレイで実現するには困難なことが多い。自動較正および３倍サンプル読み取り技術は、等電位分離技術を使用して大きなＭＲＡＭアレイのデータをセンシングするために使用されてきたが、これらのセンシングプロセスは、一般に、読み取りセンス時間を５μｓ〜２０μｓの範囲に制限する。
【００１０】
【課題を解決するための手段】
本発明は、実用的な寸法と電流密度特性を有する分離ダイオードにより高密度の製造と高速動作を可能にする新規の抵抗性交点メモリセルアレイを含むデータ記憶デバイスを特徴とする。さらに、本発明のデータ記憶デバイスは、メモリセルの抵抗状態のセンシングを妨げる可能性のある寄生電流を実質的に回避する新規の等電位分離回路を含む。
【００１１】
１つの態様において、本発明は、メモリセルの抵抗性交点アレイと、複数のワード線と、複数のビット線とを含むデータ記憶デバイスを特徴とする。メモリセルは、２つ以上のメモリセルの多数のグループに構成される。各グループのメモリセルは、それぞれのワード線と、ビット線に結合された共通分離ダイオードとの間に接続される。
【００１２】
本発明の実施形態は、以下の１つ以上の特徴を含むことができる。
【００１３】
多数の読み取り回路はそれぞれ、それぞれのビット線によってメモリセルの１つまたは複数の関連するグループに結合されることが好ましい。読み取り回路は、関連するグループのメモリセルに流れる電流をセンシングするように動作可能であることが好ましい。各読み取り回路は、差動アンプを含むことができる。差動アンプは、電流モードの差動アンプとすることができる。差動アンプは、１つまたは複数の基準セルに流れる電流を選択されたメモリセルに流れる電流と比較するように動作可能であることが好ましい。データ記憶デバイスは、さらに、それぞれが関連する読み取り回路に結合された多数の比較器回路を含むことができる。比較器回路は、アナログ差動センス電圧をデジタル出力読み取り信号に変換するように動作可能であることが好ましい。
【００１４】
データ記憶デバイスは、ワード線とビット線とに結合された等電位発生器を含むことが好ましい。等電位発生器は、抵抗性交点メモリセルアレイにおける電圧レベルを、寄生電流が選択されていないメモリセルに流れるのを実質的に防止するように設定するように動作可能であることが好ましい。等電位発生器は、メモリセルの各グループの共通分離ダイオードの入力ノードと選択されていないワード線を共通アレイ電圧に設定するように動作可能である。いくつかの実施形態において、等電位発生器は、１つまたは複数の選択されていないワード線からのフィードバックに基づいて、選択されたワード線の等電位分離を確立するように動作可能である。ワード線の選択されたグループ内の選択されていないワード線を共に接続して、印加されたアレイ電圧とほぼ等しい平均フィードバック電圧を設定することができる。１つの実施形態において、各分離ダイオードの入力ノードは、それぞれの電圧フォロワトランジスタに結合され、等電位発生器は、電圧フォロワトランジスタのゲートに結合される。等電位発生器は、基準電圧に結合された第１の入力と、ワード線に結合された第２の入力と、電圧フォロワトランジスタのゲートに結合された出力とを有する演算増幅器回路を含むことができる。演算増幅器回路の第２の入力は、スイッチング回路を介してワード線に結合され得る。
【００１５】
いくつかの実施形態において、各メモリセルは、磁気ランダムアクセスメモリエレメントからなることができる。
【００１６】
別の態様において、本発明は、データ記憶デバイスを作成する方法を特徴とする。この発明の方法により、メモリセルの抵抗性交点アレイが形成される。また、複数のワード線と複数のビット線が形成される。メモリセルは、２つ以上のメモリセルの多数のグループに構成される。各グループのメモリセルは、それぞれのワード線と、ビット線に結合された共通分離ダイオードとの間に接続される。
【００１７】
本発明の他の特徴および利点は、図面および特許請求の範囲を含む以下の説明から明らかになるであろう。
【００１８】
【発明の実施の形態】
以下の説明において、類似の要素を示すために同じ参照番号を使用する。さらに、図面は、例示的な実施形態の主な特徴を概略的に示すように意図されている。図面は、実際の実施形態のすべての特徴や示した要素の相対的な寸法を示すようには意図されておらず、一定の縮尺で示されていない。
【００１９】
図１を参照すると、１つの実施形態において、データ記憶デバイス１０は、抵抗性交点メモリセルアレイ１２と、交点メモリセルアレイ１２の行に沿って延在する複数のワード線１４と、交点メモリセルアレイ１２の列に沿って延在する複数のビット線１６とを含む。メモリセルアレイ１２のメモリセル１８は、磁気ランダムアクセスメモリ（ＭＲＡＭ）エレメント、相変化メモリエレメント、抵抗性重合体メモリエレメント、ポリシリコンメモリエレメント、および追記型（ライトワンス）（例えば、ヒューズやアンチヒューズを利用する）抵抗性メモリエレメントを含む、様々な従来の抵抗性メモリエレメントのいずれとしても実施され得る。
【００２０】
データ記憶デバイス１０は、また、それぞれのビット線１６によってメモリセル１８の１つまたは複数の関連する組にそれぞれ結合される多数の読み取り回路２０を含む。各読み取り回路２０は、メモリセル１８の関連するグループ（単数または複数）のメモリセルに流れる電流をセンシングするように動作できる。ステアリング回路２２は、受け取ったビット線アドレス（Ａｙ）に基づいて、関連する読み取り回路２０を、選択されたビット線１６に選択的に結合する。各ステアリング回路２２は、各ビット線１６を一定のアレイ電圧（ＶＡＲＲＡＹ）の供給源または関連する読み取り回路２０に接続する一組のスイッチを含む。ワード線復号回路２４は、受け取ったワード線アドレス（Ａｘ）に基づいて、特定のワード線１４を選択的に活性化する。読み取り操作中、ワード線復号回路２４は、各ワード線１４に一定のアレイ電圧（ＶＡＲＲＡＹ）または読み取り電位を選択的に印加することにより、選択されたワード線１４を活性化できる。各読み取り回路２０の出力は、データ記憶デバイス１０のそれぞれの入力／出力（Ｉ／Ｏ）パッドの入力に結合される。
【００２１】
図示された実施形態では、比較的少数のメモリセル１８を有する抵抗性交点メモリセルアレイが示されている。しかしながら、他の実施形態は、多数のメモリセルを含むことができる。例えば、１つの実施形態において、抵抗性交点メモリセルアレイ１２は、メモリセル１８の１０２４×１０２４のアレイと、２５６個の読み取り回路２０とを含み、各読み取り回路２０は、４つのビット線１６のピッチに適合する。この実施形態において、４つのビット線１６のすべてが、各読み取り回路２０に多重化されてもよい。いくつかの実施形態は、複数層のメモリセルアレイ１２を含むことができる。そのような実施形態では、様々な層（level）からのビット線１６を読み取り回路１２に多重化することができる。
【００２２】
いくつかの実施形態において、データ記憶デバイス１０は、抵抗性交点メモリアレイ１２のメモリセル１８に情報を書き込むための書き込み回路（図示せず）を含むこともできる。
【００２３】
以下で詳細に説明されるように、抵抗性交点メモリセルアレイ１２のアーキテクチャは、実用的な寸法と電流密度特性を有する分離ダイオードによって、高密度の製造と高速の動作を可能にする。さらに、データ記憶デバイス１０は、メモリセル１８の抵抗状態のセンシングを妨げる可能性がある寄生電流を実質的に防ぐ新規な等電位分離回路を含む。
【００２４】
図２を参照すると、１つの実施形態において、抵抗性交点メモリセルアレイ１２のメモリセル１８は、２つ以上のメモリセル１８の多数のグループ２６に構成される。例えば、図示された実施形態において、各グループ２６は、３つのメモリセル１８を含む。各グループ２６のメモリセル１８は、それぞれのワード線１４と、ビット線１６に結合された共通グループ分離ダイオード２８との間に接続される。抵抗性交点メモリセルアレイ１２は、実用的な寸法と電流密度特性を有する分離ダイオードによって実現され得るアーキテクチャにおいて、ダイオード分離アーキテクチャと関連した高速動作の利点と、等電位分離アーキテクチャの高密度の利点を特徴とする。いくつかの実施形態において、分離ダイオード２８は、従来の薄膜ダイオード製造技術を使用してメモリセル１８と共に作成されることができ、それにより、多重層の多重抵抗性交点メモリアレイを構成することが可能になる。
【００２５】
動作において、ターゲットメモリセルに対応するワード線１４を選択し、それを低電位（ほぼアース電位）に接続するすることによって、抵抗性交点メモリセルアレイ１２のターゲットセル内のデータをセンシングする。これと同時に、図３Ａと関連して以下に詳細に説明されるように、ビット線１６のグループが、基準／センス対で読み取り回路２０に接続される。等電位発生器の出力から選択されていないビット線１６にアレイ電位（ＶＡＲＲＡＹ）が印加される。これについては、以下でまた説明する。等電位発生器は、選択されたビット線に結合された読み取り回路２０にビット線電圧を設定するために制御電圧を印加し、その結果、選択されたメモリエレメントに印加される電圧が、アレイ電位（ＶＡＲＲＡＹ）と等しくなる。また、等電位発生器は、選択されていないビット線に結合されたステアリング回路２２に制御電圧を印加して、選択されていないメモリエレメントに印加される電圧がアレイ電位（ＶＡＲＲＡＹ）と等くなるように、選択されていないビット線の電圧を設定する。ワード線１４の選択されたグループ２９内の選択されていないワード線１４は、共に接続され、等電位発生器への第２の入力として平均化フィードバック電圧を生成する。等電位発生器は、印加されたアレイ電圧（ＶＡＲＲＡＹ）とソースフォロワトランジスタ４４へのフィードバック電圧との差から出力電圧（ＶＧ）を発生させて、選択された基準抵抗３６、選択されたメモリ抵抗３８、および選択されたワード線に接続された選択されていないメモリ抵抗３９に印加されるＶＡＲＲＡＹと等しい電圧を得る。このように、選択されたワード線に接続されたメモリエレメントは、それらと他のすべてのメモリエレメントの両端に約ＶＡＲＲＡＹが印加され、選択されたビット線１６およびワード線１４の選択されたグループ２９と関連する選択されていないメモリエレメントの両端の電位はほぼゼロである。その結果、ビット線読み取り回路２０は、選択されたメモリエレメントからのみセンス電流を受け取る。ワード線１４の選択されていないグループは、高電位（分離ダイオード２８の電圧降下の約２倍の大きさ）に接続され、逆バイアスのかかった分離ダイオード２８によって関連するビット線１４から分離される。選択されていないビット線１６には電圧（ＶＧ）が印加され、それにより、関連するメモリエレメントおよび関連する分離ダイオード２８の両端にＶＡＲＲＡＹが印加される。その結果、読み取り操作中に選択されていないビット線に寄生ビット線電流が流れる。
【００２６】
図３Ａと図３Ｂに示されるように、１つの実施形態において、各読み取り回路２０は、センスアンプ回路３０、等電位発生器回路３２、および比較器回路３４を含む。センスアンプ３０は、電流モード差動アンプとして実施され得る。図３Ａの実施形態において、基準ビット線とセンスビット線のメモリセルアレイの、２つのビット線１６が示される。基準ビット線とセンスビット線は、それぞれターゲット基準セルエレメント３６とターゲットセンスセルエレメント３８を有する等価回路の形で示され、他のセルは、抵抗４０、４２によって表されている。動作において、基準ビット線に生成される電流とセンスビット線に生成される電流との差を検出することによって、データ「１」またはデータ「０」がセンシングされ得る。いくつかの実施形態では、基準ビット線と関連したいくつかのメモリセルが存在することがある。他の実施形態では、１ビット当たり１つの基準ビット線が存在できる。
【００２７】
読み取り操作中、等電位発生器は、それぞれ選択されたビット線に１つ、１組の電圧フォロワトランジスタ４４に印加されるゲート電圧信号（ＶＧ）を発生させる。各電圧フォロワトランジスタ４４は、それぞれのビット線電圧（例えばＶＲＥＦ，１とＶＳＥＮＳＥ，１）を狭い電圧範囲に設定し、同時にセンスアンプ回路３０のセンスノードに高インピーダンスを提供する。電圧フォロワトランジスタ４４に流れるセンス電流は、グループ分離ダイオード２８を通り、次に選択されたメモリエレメント３６、３８を通る。電圧レベルＶＧは、メモリエレメント３６、３８の両端に印加される電圧ＶＲＥＦ，２とＶＳＥＮＳＥ，２が、アレイ電圧ＶＡＲＲＡＹにきわめて近くなるように設定されるのが好ましい。電圧ＶＲＥＦ，２とＶＳＥＮＳＥ，２がＶＡＲＲＡＹと等しい場合、前述したように、スニークパスメモリエレメント４０、４２に寄生電流は流れない。選択されていないビット線には類似の作用が生じ、等電位発生器の出力（ＶＧ）によって、ゲート電圧が選択されていないビット線と関連するソースフォロワに印加され、ＶＡＲＲＡＹとほぼ等しい電圧が選択されていないメモリセル３９に印加され、それにより、寄生スニークパス電流は、関連するスニークパスメモリセル４３に流れない。この実施形態において、グループ２６内のすべての選択されていないワード線は、ノードＡで共に結合され、等電位発生器回路３２への第２の入力としてフィードバック電圧を作成するために平均電圧ＶＡを発生させる。選択されていないワード線を共に接続することにより、選択されたメモリセルに印加される電圧をサンプリングする分圧器回路が構成される。これらの電圧はほぼ等しく、選択されていないメモリエレメントの分圧器の出力は、選択されたメモリセルに印加されるわずかに異なる電圧の平均を表す。１つの実施形態において、等電位発生器回路３２は、ＶＡＲＲＡＹのソースに結合された第１の入力と、行選択復号回路（図３Ａに示していない）を介して選択されていないワード線１４（ＶＡ）に結合された第２の入力と、電圧フォロワトランジスタ４４のゲートに結合された出力とを有する演算増幅器制御回路として実施される。一定のアレイ電圧は、外部回路（図示せず）から提供されてもよい。ＶＡがＶＡＲＲＡＹと等しいとき、ＶＧは、ＶＲＥＦ，２、ＶＳＥＮＳＥ，２およびＶＡがすべてほぼ同じ大きさを有し、それにより、ノードＡにわずかな電流が流れるように設定される。この技術は、また、多数のセンスアンプが使用されるとき（すなわち、複数のビット対を同時にセンシングするとき）にも良好に動作する。
【００２８】
電流ミラーセンスアンプ回路３０は、既知の電流ミラー回路の動作と同じように動作する（例えば、特許文献３と特許文献４を参照）。この回路は、２つのほぼ等しいセンス電流から大きなセンス電圧信号（ＶＯＵＴ）を発生させることができる。
【００２９】
図３Ｂに示したように、比較器回路３４は、クロックト比較器／ラッチとして実施され得る。この回路は、アナログ差分センス電圧データを信頼性の高いフルスイングデジタルデータに変換するための既知のクロックト比較器／ラッチ回路の動作と同じように動作する。データ記憶デバイス１０の他の構成要素と組み合わせたとき、比較器／ラッチ回路３４は、センス動作を完成させるための信頼性が高くかつ効率的な回路である。
【００３０】
図４を参照すると、１つの実施形態において、抵抗性交点メモリセルアレイ１２のメモリセル１８は、以下のように読み出され得る。最初に、ワード線およびビット線のアドレス（ＡＸおよびＡＹ）を、選択されるメモリセルと選択される基準セルのアドレスに設定することによって、センシングされるべきメモリセルが選択される（ステップ５０）。各ビットごとに基準ビット線とセンスビット線がある場合、２つのビット線は、「ビット」−「ビットバー」ビット線対と呼ばれることがある。最初にワード線グループ２９を選択し、次にワード線グループ２９から１つのワード線１４を選択することによって、１つのワード線１４を選択することができる。センシングされるべき選択されたメモリセルは、選択されたワード線１４と選択されたビット線１６の交点にある。次に、選択されたワード線１６上で１組のメモリセル１８内の等電位分離をもたらす動作条件を確立するために、等電位発生器３２に制御電圧ＶＧが生成される（ステップ５２）。制御電圧ＶＧは、選択されたメモリエレメントに流れるセンス電流を最大にし、スニークパスエレメントに電流が流れるのを実質的に防ぐ。電流ミラーセンスアンプ回路３０にセンス電流が流れる。基準ビット線のセンス電流によって、ミラートランジスタ５３のゲート上にミラー電圧が設定される（図３Ａ）（ステップ５４）。センスビット線のセンス電流が、基準センス電流より大きい場合は、出力ノード電圧（Ｖ０ＵＴ）が基準ノード電圧ＶＲＥＦ，１より低くなり、論理状態１を示す。代案として、センスビット線のセンス電流が、基準センス電流より小さい場合は、出力ノード電圧（ＶＯＵＴ）が基準ノード電圧ＶＲＥＦ，１よりも高くなり、別の論理状態を示す。電流ミラーセンスアンプ回路３０に有効なデータを発生させることができるように、外部から遅延期間が設定される（ステップ５６）。適切な遅延期間の後、アナログ電流センス回路電圧は、比較器／ラッチ回路３４に接続される。比較器／ラッチ回路３４は、クロック信号（ＣＬＫ）がハイのときに小さいアナログ差分信号から完全な論理信号を生成し（ステップ５８）、出力が、緩衝増幅器６０を介して比較器／ラッチ回路３４から取り出される（図３Ｂ）（ステップ６２）。
【００３１】
他の実施形態も特許請求の範囲内にある。
【００３２】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．データ記憶デバイス（10）であって、
メモリセル（18）の抵抗性交点アレイ（12）と、
複数のワード線（14）と、及び
複数のビット線（16）とを含み、
メモリセル（18）が、２つ以上のメモリセル（18）の多数のグループ（26）に構成され、各グループ（26）の前記メモリセル（18）が、それぞれのワード線（14）と、ビット線（16）に結合された共通分離ダイオード（28）との間に接続された、データ記憶デバイス（10）。
２．それぞれのビット線（16）によってメモリセル（18）の１つまたは複数の関連するグループ（26）にそれぞれ結合され、その関連するグループ（26）のメモリセル（18）に流れる電流をセンシングするように動作する多数の読み取り回路（20）をさらに含む、上記１のデータ記憶デバイス。
３．前記ワード線（14）と前記ビット線（16）に結合され、選択されていないメモリセル（18）に寄生電流が流れるのを実質的に防ぐために抵抗性交点メモリセルアレイ（12）の電圧レベルを設定するように動作可能な等電位発生器（32）をさらに含む、上記１のデータ記憶デバイス。
４．前記等電位発生器（32）が、メモリセル（18）の各グループ（26）の前記共通分離ダイオード（28）の入力ノードを、選択されていないワード線（14）からのフィードバックによって設定するように動作可能である、上記３のデータ記憶デバイス。
５．ワード線（14）の選択されたグループ内の選択されていないワード線（14）が、印加されたアレイ電圧とほぼ等しい平均フィードバック電圧を設定するように共に接続される、上記４のデータ記憶デバイス。
６．前記等電位発生器（32）が、選択されたワード線（14）の等電位分離を、１つまたは複数の選択されていないワード線（14）からのフィードバックに基づいて確立するように動作可能である、上記５のデータ記憶デバイス。
７．各分離ダイオード（28）の前記入力ノードが、それぞれの電圧フォロワトランジスタ（44）に結合され、前記等電位発生器（32）が、前記電圧フォロワトランジスタ（44）のゲートに結合された、上記５のデータ記憶デバイス。
８．前記等電位発生器（32）が、基準電圧に結合された第１の入力と、選択されていないワード線（14）に結合された第２の入力と、前記電圧フォロワトランジスタ（44）の前記ゲートに結合された出力とを有する演算増幅器回路を含む、上記７のデータ記憶デバイス。
９．前記演算増幅器回路の前記第２の入力が、スイッチング回路を介して前記選択されていないワード線（32）に結合される、上記８のデータ記憶デバイス。
１０．データ記憶デバイス（10）を作成する方法であって、
メモリセル（18）の抵抗性交点アレイ（12）を形成するステップと、
複数のワード線（14）を形成するステップと、及び
複数のビット線（16）を形成するステップとからなり、
メモリセル（18）が、２つ以上のメモリセル（18）の多数のグループ（26）に構成され、各グループ（26）の前記メモリセル（18）が、それぞれのワード線（14）と、ビット線（16）に結合された共通分離ダイオード（28）との間に接続されている、方法。
【００３３】
【発明の効果】
本発明によれば、実用的な寸法と電流密度特性を有する分離ダイオードにより高密度の製造と高速動作を可能にする抵抗性交点メモリセルアレイを含むデータ記憶デバイスが提供される。
【図面の簡単な説明】
【図１】メモリセルの抵抗性交点アレイと、多数の読み取り回路および関連するステアリング回路と、ワード線復号回路とを含むデータ記憶デバイスの回路図である。
【図２】それぞれのワード線と共通グループ分離ダイオードとの間にそれぞれ接続された３つのメモリセルの多数のグループを含む、図１の抵抗性交点メモリセルアレイの一部分の回路図である。
【図３Ａ】メモリセルの１つ以上の関連するグループのメモリセルに流れる電流をセンシングするように動作可能なセンスアンプ回路と、図１の抵抗性交点メモリセルアレイにおける電圧レベルを、選択されていないメモリセルに寄生電流が流れるのを実質的に防ぐように設定するように動作可能な等電位発生器の回路との図である。
【図３Ｂ】図３Ａの読み取り回路によって生成されたアナログ差分センス電圧をデジタル出力読取信号に変換するように動作可能な比較器回路の回路図である。
【図４】図１の抵抗性交点メモリセルアレイのメモリセルを読み取る方法の流れ図である。
【符号の説明】
10 データ記憶デバイス
12 抵抗性交点アレイ
14 ワード線
16 ビット線
18 メモリセル
26 グループ
28 共通分離ダイオード
32 等電位発生器
44 電圧フォロワトランジスタ
【発明の属する技術分野】
本発明は、抵抗性交点メモリセルアレイおよびその製造方法に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（ＭＲＡＭ）エレメント、相変化メモリエレメント、抵抗性重合体メモリエレメント、ポリシリコンメモリエレメント、追記型（ライトワンス）（例えば、ヒューズまたはアンチヒューズ（anti-fuse）を利用した）抵抗性メモリエレメントを有する抵抗性交点メモリセルアレイを含む、様々な抵抗性交点メモリセルアレイが提案されてきている。
【０００３】
代表的なＭＲＡＭ記憶デバイスは、例えば、メモリセルのアレイを含む。ワード線がメモリセルの行に沿って延在し、ビット線がメモリセルの列に沿って延在できる。各メモリセルは、ワード線とビット線の交点にある。各ＭＲＡＭメモリセルは、情報のビットを磁化の向きとして記憶する。特に、各メモリセルの磁化は、任意の所定時間において２つの安定した向きの一方を呈する。そのような平行と反平行の２つの安定した向きは、０と１の論理値を表す。磁化の向きは、メモリセルの抵抗に影響を及ぼす。例えば、メモリセルの抵抗は、磁化の向きが平行の場合に第１の値Ｒであり、磁化の向きが平行から反平行に変化した場合に、メモリセルの抵抗は、第２の値Ｒ＋ΔＲに増大できる。
【０００４】
一般に、抵抗性交点メモリセルの論理状態は、選択されたメモリセルの抵抗状態をセンシングすることによって読み取ることができる。しかしながら、抵抗性交点メモリセルアレイ内のすべてのメモリセルは、多数の平行経路によって相互接続されているため、一般に、アレイ内の１つのメモリセルの抵抗状態のセンシングは困難である。したがって、１つの交点に見られる抵抗は、他のワード線とビット線のメモリセルの抵抗と並列のその交点におけるメモリセルの抵抗と等しい。さらに、センシングされるターゲットメモリセルが、蓄積された磁化のために異なる抵抗状態を有する場合は、小さい電圧差が生じることがある。この小さい電圧差によって、ターゲットメモリセルの抵抗状態のセンシングを妨げることがある寄生電流または「スニークパス」電流が生じることがある。
【０００５】
【特許文献１】
米国特許第５，７９３，６９７号明細書
【特許文献２】
米国特許第６，２５９，６４４号明細書
【特許文献３】
米国特許第６，２５６，２４７号明細書
【特許文献４】
米国特許出願第２００１／００１２２２８号明細書
【０００６】
【発明が解決しようとする課題】
したがって、高密度で高速アクセスの抵抗性交点メモリを開発する前に乗り越えなければならない１つのハードルは、選択されたメモリセルに記憶されたデータをセンシングしている間、選択された抵抗性交点メモリセルを確実に分離することである。一般に、そのようなメモリセルを分離するための従来の技術は、選択トランジスタ分離技術、ダイオード分離技術、および等電位分離技術の３つのメモリセル分離カテゴリのうちの１つに入る。
【０００７】
一般に、選択トランジスタ分離技術は、それぞれの抵抗性交点メモリセルと直列に選択トランジスタを挿入する必要がある。このアーキテクチャは、一般に、読み取りアクセス時間が速いことに特徴がある。残念ながら、抵抗性交点メモリセルアレイの下の領域が、一般に、直列トランジスタ用に確保されており、したがって支援回路に利用できないので、そのような直列トランジスタアーキテクチャは、一般にシリコン領域の利用率が比較的低いという特徴もある。さらに、この分離技術は、メモリセルを基板内の直列トランジスタに接続するビアのために各メモリセル内に領域を割り当てなければならないので、メモリセルの配置密度が比較的低くなりやすい。また、この分離技術は、一般に、読み取り回路と並列に書き込み回路を設けるために、分離された書き込み導体をメモリセルに追加しなければならず、書き込み導体の配置により、必要な書き込み電界を生成するための書き込み電流が多くなるので、比較的大きい書き込み電流を必要とする。一般的に、この手法は、直列トランジスタを基板内に配置しなければならず、また直列トランジスタを基板からメモリセル平面に入れる実用的な方法がないので、１つのメモリ平面に制限される。
【０００８】
ダイオード分離技術は、一般に、それぞれの抵抗性交点メモリエレメントと直列にダイオードを挿入する必要がある。このメモリセルアレイアーキテクチャは、多重層（multi-level）の抵抗性交点メモリアレイの構成を可能にする薄膜ダイオードによって実施され得る（例えば、特許文献１を参照）。このアーキテクチャは、高速動作の可能性を有する。このアーキテクチャに関連してしばしば起こる問題には、メモリセルアレイの電位密度に適合する最小プロセス構成サイズを有する適切な薄膜ダイオードを提供することが含まれる。さらに、この手法は、１つのメモリエレメントにつき１つのダイオードを使用し、現在では実用的なＭＲＡＭ構成とパラメータを使用し、例えば、各ダイオードは、５〜１５ｋＡ／ｃｍ２を伝える必要がある。そのような高い電流密度は、高密度ＭＲＡＭアレイ内に薄膜ダイオードを実装するには概して実際的でない。
【０００９】
等電位分離技術は、一般に、直列ダイオードやトランジスタを使用せずに抵抗性交点メモリセルをセンシングする必要がある（例えば、特許文献２を参照）。この手法は、製造が比較的単純なメモリエレメントの交点アレイによって実現され得る。この交点メモリセルアレイアーキテクチャは、一般に、最小構成サイズの回路実装技術のみにより限定される密度を有し、一般に、比較的少ない書き込み電流を必要とする。さらに、この手法を、多重層の抵抗性交点メモリセルアレイに拡張して、きわめて高密度のメモリを達成することは比較的簡単である。しかしながら、等電位分離技術は、大きなアレイで実現するには困難なことが多い。自動較正および３倍サンプル読み取り技術は、等電位分離技術を使用して大きなＭＲＡＭアレイのデータをセンシングするために使用されてきたが、これらのセンシングプロセスは、一般に、読み取りセンス時間を５μｓ〜２０μｓの範囲に制限する。
【００１０】
【課題を解決するための手段】
本発明は、実用的な寸法と電流密度特性を有する分離ダイオードにより高密度の製造と高速動作を可能にする新規の抵抗性交点メモリセルアレイを含むデータ記憶デバイスを特徴とする。さらに、本発明のデータ記憶デバイスは、メモリセルの抵抗状態のセンシングを妨げる可能性のある寄生電流を実質的に回避する新規の等電位分離回路を含む。
【００１１】
１つの態様において、本発明は、メモリセルの抵抗性交点アレイと、複数のワード線と、複数のビット線とを含むデータ記憶デバイスを特徴とする。メモリセルは、２つ以上のメモリセルの多数のグループに構成される。各グループのメモリセルは、それぞれのワード線と、ビット線に結合された共通分離ダイオードとの間に接続される。
【００１２】
本発明の実施形態は、以下の１つ以上の特徴を含むことができる。
【００１３】
多数の読み取り回路はそれぞれ、それぞれのビット線によってメモリセルの１つまたは複数の関連するグループに結合されることが好ましい。読み取り回路は、関連するグループのメモリセルに流れる電流をセンシングするように動作可能であることが好ましい。各読み取り回路は、差動アンプを含むことができる。差動アンプは、電流モードの差動アンプとすることができる。差動アンプは、１つまたは複数の基準セルに流れる電流を選択されたメモリセルに流れる電流と比較するように動作可能であることが好ましい。データ記憶デバイスは、さらに、それぞれが関連する読み取り回路に結合された多数の比較器回路を含むことができる。比較器回路は、アナログ差動センス電圧をデジタル出力読み取り信号に変換するように動作可能であることが好ましい。
【００１４】
データ記憶デバイスは、ワード線とビット線とに結合された等電位発生器を含むことが好ましい。等電位発生器は、抵抗性交点メモリセルアレイにおける電圧レベルを、寄生電流が選択されていないメモリセルに流れるのを実質的に防止するように設定するように動作可能であることが好ましい。等電位発生器は、メモリセルの各グループの共通分離ダイオードの入力ノードと選択されていないワード線を共通アレイ電圧に設定するように動作可能である。いくつかの実施形態において、等電位発生器は、１つまたは複数の選択されていないワード線からのフィードバックに基づいて、選択されたワード線の等電位分離を確立するように動作可能である。ワード線の選択されたグループ内の選択されていないワード線を共に接続して、印加されたアレイ電圧とほぼ等しい平均フィードバック電圧を設定することができる。１つの実施形態において、各分離ダイオードの入力ノードは、それぞれの電圧フォロワトランジスタに結合され、等電位発生器は、電圧フォロワトランジスタのゲートに結合される。等電位発生器は、基準電圧に結合された第１の入力と、ワード線に結合された第２の入力と、電圧フォロワトランジスタのゲートに結合された出力とを有する演算増幅器回路を含むことができる。演算増幅器回路の第２の入力は、スイッチング回路を介してワード線に結合され得る。
【００１５】
いくつかの実施形態において、各メモリセルは、磁気ランダムアクセスメモリエレメントからなることができる。
【００１６】
別の態様において、本発明は、データ記憶デバイスを作成する方法を特徴とする。この発明の方法により、メモリセルの抵抗性交点アレイが形成される。また、複数のワード線と複数のビット線が形成される。メモリセルは、２つ以上のメモリセルの多数のグループに構成される。各グループのメモリセルは、それぞれのワード線と、ビット線に結合された共通分離ダイオードとの間に接続される。
【００１７】
本発明の他の特徴および利点は、図面および特許請求の範囲を含む以下の説明から明らかになるであろう。
【００１８】
【発明の実施の形態】
以下の説明において、類似の要素を示すために同じ参照番号を使用する。さらに、図面は、例示的な実施形態の主な特徴を概略的に示すように意図されている。図面は、実際の実施形態のすべての特徴や示した要素の相対的な寸法を示すようには意図されておらず、一定の縮尺で示されていない。
【００１９】
図１を参照すると、１つの実施形態において、データ記憶デバイス１０は、抵抗性交点メモリセルアレイ１２と、交点メモリセルアレイ１２の行に沿って延在する複数のワード線１４と、交点メモリセルアレイ１２の列に沿って延在する複数のビット線１６とを含む。メモリセルアレイ１２のメモリセル１８は、磁気ランダムアクセスメモリ（ＭＲＡＭ）エレメント、相変化メモリエレメント、抵抗性重合体メモリエレメント、ポリシリコンメモリエレメント、および追記型（ライトワンス）（例えば、ヒューズやアンチヒューズを利用する）抵抗性メモリエレメントを含む、様々な従来の抵抗性メモリエレメントのいずれとしても実施され得る。
【００２０】
データ記憶デバイス１０は、また、それぞれのビット線１６によってメモリセル１８の１つまたは複数の関連する組にそれぞれ結合される多数の読み取り回路２０を含む。各読み取り回路２０は、メモリセル１８の関連するグループ（単数または複数）のメモリセルに流れる電流をセンシングするように動作できる。ステアリング回路２２は、受け取ったビット線アドレス（Ａｙ）に基づいて、関連する読み取り回路２０を、選択されたビット線１６に選択的に結合する。各ステアリング回路２２は、各ビット線１６を一定のアレイ電圧（ＶＡＲＲＡＹ）の供給源または関連する読み取り回路２０に接続する一組のスイッチを含む。ワード線復号回路２４は、受け取ったワード線アドレス（Ａｘ）に基づいて、特定のワード線１４を選択的に活性化する。読み取り操作中、ワード線復号回路２４は、各ワード線１４に一定のアレイ電圧（ＶＡＲＲＡＹ）または読み取り電位を選択的に印加することにより、選択されたワード線１４を活性化できる。各読み取り回路２０の出力は、データ記憶デバイス１０のそれぞれの入力／出力（Ｉ／Ｏ）パッドの入力に結合される。
【００２１】
図示された実施形態では、比較的少数のメモリセル１８を有する抵抗性交点メモリセルアレイが示されている。しかしながら、他の実施形態は、多数のメモリセルを含むことができる。例えば、１つの実施形態において、抵抗性交点メモリセルアレイ１２は、メモリセル１８の１０２４×１０２４のアレイと、２５６個の読み取り回路２０とを含み、各読み取り回路２０は、４つのビット線１６のピッチに適合する。この実施形態において、４つのビット線１６のすべてが、各読み取り回路２０に多重化されてもよい。いくつかの実施形態は、複数層のメモリセルアレイ１２を含むことができる。そのような実施形態では、様々な層（level）からのビット線１６を読み取り回路１２に多重化することができる。
【００２２】
いくつかの実施形態において、データ記憶デバイス１０は、抵抗性交点メモリアレイ１２のメモリセル１８に情報を書き込むための書き込み回路（図示せず）を含むこともできる。
【００２３】
以下で詳細に説明されるように、抵抗性交点メモリセルアレイ１２のアーキテクチャは、実用的な寸法と電流密度特性を有する分離ダイオードによって、高密度の製造と高速の動作を可能にする。さらに、データ記憶デバイス１０は、メモリセル１８の抵抗状態のセンシングを妨げる可能性がある寄生電流を実質的に防ぐ新規な等電位分離回路を含む。
【００２４】
図２を参照すると、１つの実施形態において、抵抗性交点メモリセルアレイ１２のメモリセル１８は、２つ以上のメモリセル１８の多数のグループ２６に構成される。例えば、図示された実施形態において、各グループ２６は、３つのメモリセル１８を含む。各グループ２６のメモリセル１８は、それぞれのワード線１４と、ビット線１６に結合された共通グループ分離ダイオード２８との間に接続される。抵抗性交点メモリセルアレイ１２は、実用的な寸法と電流密度特性を有する分離ダイオードによって実現され得るアーキテクチャにおいて、ダイオード分離アーキテクチャと関連した高速動作の利点と、等電位分離アーキテクチャの高密度の利点を特徴とする。いくつかの実施形態において、分離ダイオード２８は、従来の薄膜ダイオード製造技術を使用してメモリセル１８と共に作成されることができ、それにより、多重層の多重抵抗性交点メモリアレイを構成することが可能になる。
【００２５】
動作において、ターゲットメモリセルに対応するワード線１４を選択し、それを低電位（ほぼアース電位）に接続するすることによって、抵抗性交点メモリセルアレイ１２のターゲットセル内のデータをセンシングする。これと同時に、図３Ａと関連して以下に詳細に説明されるように、ビット線１６のグループが、基準／センス対で読み取り回路２０に接続される。等電位発生器の出力から選択されていないビット線１６にアレイ電位（ＶＡＲＲＡＹ）が印加される。これについては、以下でまた説明する。等電位発生器は、選択されたビット線に結合された読み取り回路２０にビット線電圧を設定するために制御電圧を印加し、その結果、選択されたメモリエレメントに印加される電圧が、アレイ電位（ＶＡＲＲＡＹ）と等しくなる。また、等電位発生器は、選択されていないビット線に結合されたステアリング回路２２に制御電圧を印加して、選択されていないメモリエレメントに印加される電圧がアレイ電位（ＶＡＲＲＡＹ）と等くなるように、選択されていないビット線の電圧を設定する。ワード線１４の選択されたグループ２９内の選択されていないワード線１４は、共に接続され、等電位発生器への第２の入力として平均化フィードバック電圧を生成する。等電位発生器は、印加されたアレイ電圧（ＶＡＲＲＡＹ）とソースフォロワトランジスタ４４へのフィードバック電圧との差から出力電圧（ＶＧ）を発生させて、選択された基準抵抗３６、選択されたメモリ抵抗３８、および選択されたワード線に接続された選択されていないメモリ抵抗３９に印加されるＶＡＲＲＡＹと等しい電圧を得る。このように、選択されたワード線に接続されたメモリエレメントは、それらと他のすべてのメモリエレメントの両端に約ＶＡＲＲＡＹが印加され、選択されたビット線１６およびワード線１４の選択されたグループ２９と関連する選択されていないメモリエレメントの両端の電位はほぼゼロである。その結果、ビット線読み取り回路２０は、選択されたメモリエレメントからのみセンス電流を受け取る。ワード線１４の選択されていないグループは、高電位（分離ダイオード２８の電圧降下の約２倍の大きさ）に接続され、逆バイアスのかかった分離ダイオード２８によって関連するビット線１４から分離される。選択されていないビット線１６には電圧（ＶＧ）が印加され、それにより、関連するメモリエレメントおよび関連する分離ダイオード２８の両端にＶＡＲＲＡＹが印加される。その結果、読み取り操作中に選択されていないビット線に寄生ビット線電流が流れる。
【００２６】
図３Ａと図３Ｂに示されるように、１つの実施形態において、各読み取り回路２０は、センスアンプ回路３０、等電位発生器回路３２、および比較器回路３４を含む。センスアンプ３０は、電流モード差動アンプとして実施され得る。図３Ａの実施形態において、基準ビット線とセンスビット線のメモリセルアレイの、２つのビット線１６が示される。基準ビット線とセンスビット線は、それぞれターゲット基準セルエレメント３６とターゲットセンスセルエレメント３８を有する等価回路の形で示され、他のセルは、抵抗４０、４２によって表されている。動作において、基準ビット線に生成される電流とセンスビット線に生成される電流との差を検出することによって、データ「１」またはデータ「０」がセンシングされ得る。いくつかの実施形態では、基準ビット線と関連したいくつかのメモリセルが存在することがある。他の実施形態では、１ビット当たり１つの基準ビット線が存在できる。
【００２７】
読み取り操作中、等電位発生器は、それぞれ選択されたビット線に１つ、１組の電圧フォロワトランジスタ４４に印加されるゲート電圧信号（ＶＧ）を発生させる。各電圧フォロワトランジスタ４４は、それぞれのビット線電圧（例えばＶＲＥＦ，１とＶＳＥＮＳＥ，１）を狭い電圧範囲に設定し、同時にセンスアンプ回路３０のセンスノードに高インピーダンスを提供する。電圧フォロワトランジスタ４４に流れるセンス電流は、グループ分離ダイオード２８を通り、次に選択されたメモリエレメント３６、３８を通る。電圧レベルＶＧは、メモリエレメント３６、３８の両端に印加される電圧ＶＲＥＦ，２とＶＳＥＮＳＥ，２が、アレイ電圧ＶＡＲＲＡＹにきわめて近くなるように設定されるのが好ましい。電圧ＶＲＥＦ，２とＶＳＥＮＳＥ，２がＶＡＲＲＡＹと等しい場合、前述したように、スニークパスメモリエレメント４０、４２に寄生電流は流れない。選択されていないビット線には類似の作用が生じ、等電位発生器の出力（ＶＧ）によって、ゲート電圧が選択されていないビット線と関連するソースフォロワに印加され、ＶＡＲＲＡＹとほぼ等しい電圧が選択されていないメモリセル３９に印加され、それにより、寄生スニークパス電流は、関連するスニークパスメモリセル４３に流れない。この実施形態において、グループ２６内のすべての選択されていないワード線は、ノードＡで共に結合され、等電位発生器回路３２への第２の入力としてフィードバック電圧を作成するために平均電圧ＶＡを発生させる。選択されていないワード線を共に接続することにより、選択されたメモリセルに印加される電圧をサンプリングする分圧器回路が構成される。これらの電圧はほぼ等しく、選択されていないメモリエレメントの分圧器の出力は、選択されたメモリセルに印加されるわずかに異なる電圧の平均を表す。１つの実施形態において、等電位発生器回路３２は、ＶＡＲＲＡＹのソースに結合された第１の入力と、行選択復号回路（図３Ａに示していない）を介して選択されていないワード線１４（ＶＡ）に結合された第２の入力と、電圧フォロワトランジスタ４４のゲートに結合された出力とを有する演算増幅器制御回路として実施される。一定のアレイ電圧は、外部回路（図示せず）から提供されてもよい。ＶＡがＶＡＲＲＡＹと等しいとき、ＶＧは、ＶＲＥＦ，２、ＶＳＥＮＳＥ，２およびＶＡがすべてほぼ同じ大きさを有し、それにより、ノードＡにわずかな電流が流れるように設定される。この技術は、また、多数のセンスアンプが使用されるとき（すなわち、複数のビット対を同時にセンシングするとき）にも良好に動作する。
【００２８】
電流ミラーセンスアンプ回路３０は、既知の電流ミラー回路の動作と同じように動作する（例えば、特許文献３と特許文献４を参照）。この回路は、２つのほぼ等しいセンス電流から大きなセンス電圧信号（ＶＯＵＴ）を発生させることができる。
【００２９】
図３Ｂに示したように、比較器回路３４は、クロックト比較器／ラッチとして実施され得る。この回路は、アナログ差分センス電圧データを信頼性の高いフルスイングデジタルデータに変換するための既知のクロックト比較器／ラッチ回路の動作と同じように動作する。データ記憶デバイス１０の他の構成要素と組み合わせたとき、比較器／ラッチ回路３４は、センス動作を完成させるための信頼性が高くかつ効率的な回路である。
【００３０】
図４を参照すると、１つの実施形態において、抵抗性交点メモリセルアレイ１２のメモリセル１８は、以下のように読み出され得る。最初に、ワード線およびビット線のアドレス（ＡＸおよびＡＹ）を、選択されるメモリセルと選択される基準セルのアドレスに設定することによって、センシングされるべきメモリセルが選択される（ステップ５０）。各ビットごとに基準ビット線とセンスビット線がある場合、２つのビット線は、「ビット」−「ビットバー」ビット線対と呼ばれることがある。最初にワード線グループ２９を選択し、次にワード線グループ２９から１つのワード線１４を選択することによって、１つのワード線１４を選択することができる。センシングされるべき選択されたメモリセルは、選択されたワード線１４と選択されたビット線１６の交点にある。次に、選択されたワード線１６上で１組のメモリセル１８内の等電位分離をもたらす動作条件を確立するために、等電位発生器３２に制御電圧ＶＧが生成される（ステップ５２）。制御電圧ＶＧは、選択されたメモリエレメントに流れるセンス電流を最大にし、スニークパスエレメントに電流が流れるのを実質的に防ぐ。電流ミラーセンスアンプ回路３０にセンス電流が流れる。基準ビット線のセンス電流によって、ミラートランジスタ５３のゲート上にミラー電圧が設定される（図３Ａ）（ステップ５４）。センスビット線のセンス電流が、基準センス電流より大きい場合は、出力ノード電圧（Ｖ０ＵＴ）が基準ノード電圧ＶＲＥＦ，１より低くなり、論理状態１を示す。代案として、センスビット線のセンス電流が、基準センス電流より小さい場合は、出力ノード電圧（ＶＯＵＴ）が基準ノード電圧ＶＲＥＦ，１よりも高くなり、別の論理状態を示す。電流ミラーセンスアンプ回路３０に有効なデータを発生させることができるように、外部から遅延期間が設定される（ステップ５６）。適切な遅延期間の後、アナログ電流センス回路電圧は、比較器／ラッチ回路３４に接続される。比較器／ラッチ回路３４は、クロック信号（ＣＬＫ）がハイのときに小さいアナログ差分信号から完全な論理信号を生成し（ステップ５８）、出力が、緩衝増幅器６０を介して比較器／ラッチ回路３４から取り出される（図３Ｂ）（ステップ６２）。
【００３１】
他の実施形態も特許請求の範囲内にある。
【００３２】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施形態を示す。
１．データ記憶デバイス（10）であって、
メモリセル（18）の抵抗性交点アレイ（12）と、
複数のワード線（14）と、及び
複数のビット線（16）とを含み、
メモリセル（18）が、２つ以上のメモリセル（18）の多数のグループ（26）に構成され、各グループ（26）の前記メモリセル（18）が、それぞれのワード線（14）と、ビット線（16）に結合された共通分離ダイオード（28）との間に接続された、データ記憶デバイス（10）。
２．それぞれのビット線（16）によってメモリセル（18）の１つまたは複数の関連するグループ（26）にそれぞれ結合され、その関連するグループ（26）のメモリセル（18）に流れる電流をセンシングするように動作する多数の読み取り回路（20）をさらに含む、上記１のデータ記憶デバイス。
３．前記ワード線（14）と前記ビット線（16）に結合され、選択されていないメモリセル（18）に寄生電流が流れるのを実質的に防ぐために抵抗性交点メモリセルアレイ（12）の電圧レベルを設定するように動作可能な等電位発生器（32）をさらに含む、上記１のデータ記憶デバイス。
４．前記等電位発生器（32）が、メモリセル（18）の各グループ（26）の前記共通分離ダイオード（28）の入力ノードを、選択されていないワード線（14）からのフィードバックによって設定するように動作可能である、上記３のデータ記憶デバイス。
５．ワード線（14）の選択されたグループ内の選択されていないワード線（14）が、印加されたアレイ電圧とほぼ等しい平均フィードバック電圧を設定するように共に接続される、上記４のデータ記憶デバイス。
６．前記等電位発生器（32）が、選択されたワード線（14）の等電位分離を、１つまたは複数の選択されていないワード線（14）からのフィードバックに基づいて確立するように動作可能である、上記５のデータ記憶デバイス。
７．各分離ダイオード（28）の前記入力ノードが、それぞれの電圧フォロワトランジスタ（44）に結合され、前記等電位発生器（32）が、前記電圧フォロワトランジスタ（44）のゲートに結合された、上記５のデータ記憶デバイス。
８．前記等電位発生器（32）が、基準電圧に結合された第１の入力と、選択されていないワード線（14）に結合された第２の入力と、前記電圧フォロワトランジスタ（44）の前記ゲートに結合された出力とを有する演算増幅器回路を含む、上記７のデータ記憶デバイス。
９．前記演算増幅器回路の前記第２の入力が、スイッチング回路を介して前記選択されていないワード線（32）に結合される、上記８のデータ記憶デバイス。
１０．データ記憶デバイス（10）を作成する方法であって、
メモリセル（18）の抵抗性交点アレイ（12）を形成するステップと、
複数のワード線（14）を形成するステップと、及び
複数のビット線（16）を形成するステップとからなり、
メモリセル（18）が、２つ以上のメモリセル（18）の多数のグループ（26）に構成され、各グループ（26）の前記メモリセル（18）が、それぞれのワード線（14）と、ビット線（16）に結合された共通分離ダイオード（28）との間に接続されている、方法。
【００３３】
【発明の効果】
本発明によれば、実用的な寸法と電流密度特性を有する分離ダイオードにより高密度の製造と高速動作を可能にする抵抗性交点メモリセルアレイを含むデータ記憶デバイスが提供される。
【図面の簡単な説明】
【図１】メモリセルの抵抗性交点アレイと、多数の読み取り回路および関連するステアリング回路と、ワード線復号回路とを含むデータ記憶デバイスの回路図である。
【図２】それぞれのワード線と共通グループ分離ダイオードとの間にそれぞれ接続された３つのメモリセルの多数のグループを含む、図１の抵抗性交点メモリセルアレイの一部分の回路図である。
【図３Ａ】メモリセルの１つ以上の関連するグループのメモリセルに流れる電流をセンシングするように動作可能なセンスアンプ回路と、図１の抵抗性交点メモリセルアレイにおける電圧レベルを、選択されていないメモリセルに寄生電流が流れるのを実質的に防ぐように設定するように動作可能な等電位発生器の回路との図である。
【図３Ｂ】図３Ａの読み取り回路によって生成されたアナログ差分センス電圧をデジタル出力読取信号に変換するように動作可能な比較器回路の回路図である。
【図４】図１の抵抗性交点メモリセルアレイのメモリセルを読み取る方法の流れ図である。
【符号の説明】
10 データ記憶デバイス
12 抵抗性交点アレイ
14 ワード線
16 ビット線
18 メモリセル
26 グループ
28 共通分離ダイオード
32 等電位発生器
44 電圧フォロワトランジスタ
Claims (9)
- データ記憶デバイス（10）であって、
メモリセル（18）の抵抗性交点アレイ（12）と、
複数のワード線（14）と、
複数のビット線（16）と、
前記ワード線（ 14 ）と前記ビット線（ 16 ）に結合され、選択されていないメモリセル（ 18 ）に寄生電流が流れるのを実質的に防ぐために前記抵抗性交点アレイ（ 12 ）の電圧レベルを設定するように動作可能な等電位発生器（ 32 ）とを含み、
メモリセル（18）が、２つまたはそれより多いメモリセル（18）の多数のグループ（26）に構成され、各グループ（26）の前記メモリセル（18）が、それぞれのワード線（14）と、ビット線（16）に結合された共通分離ダイオード（28）との間に接続された、データ記憶デバイス（10）。 - それぞれのビット線（16）によってメモリセル（18）の１つまたは複数の関連するグループ（26）にそれぞれ結合され、その関連するグループ（26）のメモリセル（18）に流れる電流をセンシングするように動作する多数の読み取り回路（20）をさらに含む、請求項１のデータ記憶デバイス。
- 前記等電位発生器（32）が、メモリセル（18）の各グループ（26）の前記共通分離ダイオード（28）の入力ノードを、選択されていないワード線（14）からのフィードバックによって設定するように動作可能である、請求項１のデータ記憶デバイス。
- ワード線（14）の選択されたグループ内の選択されていないワード線（14）が、印加されたアレイ電圧とほぼ等しい平均フィードバック電圧を設定するように共に接続される、請求項３のデータ記憶デバイス。
- 前記等電位発生器（32）が、選択されたワード線（14）の等電位分離を、１つまたは複数の選択されていないワード線（14）からのフィードバックに基づいて確立するように動作可能である、請求項４のデータ記憶デバイス。
- 各分離ダイオード（28）の前記入力ノードが、それぞれの電圧フォロワトランジスタ（44）に結合され、前記等電位発生器（32）が、前記電圧フォロワトランジスタ（44）のゲートに結合されている、請求項４のデータ記憶デバイス。
- 前記等電位発生器（32）が、基準電圧に結合された第１の入力と、選択されていないワード線（14）に結合された第２の入力と、前記電圧フォロワトランジスタ（44）の前記ゲートに結合された出力とを有する演算増幅器回路を含む、請求項６のデータ記憶デバイス。
- 前記演算増幅器回路の前記第２の入力が、スイッチング回路を介して前記選択されていないワード線（32）に結合される、請求項７のデータ記憶デバイス。
- データ記憶デバイス（10）を作成する方法であって、
メモリセル（18）の抵抗性交点アレイ（12）を形成するステップと、
複数のワード線（14）を形成するステップと、
複数のビット線（16）を形成するステップと、
前記ワード線（ 14 ）と前記ビット線（ 16 ）に結合され、選択されていないメモリセル（ 18 ）に寄生電流が流れるのを実質的に防ぐために前記抵抗性交点アレイ（ 12 ）の電圧レベルを設定するように動作可能な等電位発生器（ 32 ）を形成するステップとを含み、
メモリセル（18）が、２つまたはそれより多いメモリセル（18）の多数のグループ（26）に構成され、各グループ（26）の前記メモリセル（18）が、それぞれのワード線（14）とビット線（16）に結合された共通分離ダイオード（28）との間に接続されている、方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/000,636 US6456524B1 (en) | 2001-10-31 | 2001-10-31 | Hybrid resistive cross point memory cell arrays and methods of making the same |
| US10/000636 | 2001-10-31 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003151282A JP2003151282A (ja) | 2003-05-23 |
| JP2003151282A5 JP2003151282A5 (ja) | 2005-05-12 |
| JP4121830B2 true JP4121830B2 (ja) | 2008-07-23 |
Family
ID=21692365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002311294A Expired - Fee Related JP4121830B2 (ja) | 2001-10-31 | 2002-10-25 | 混成抵抗性交点メモリセルアレイおよびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6456524B1 (ja) |
| EP (1) | EP1308957A3 (ja) |
| JP (1) | JP4121830B2 (ja) |
| KR (1) | KR20030036018A (ja) |
| CN (1) | CN100351943C (ja) |
| TW (1) | TW567507B (ja) |
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- 2001-10-31 US US10/000,636 patent/US6456524B1/en not_active Expired - Lifetime
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2002
- 2002-08-30 TW TW091119864A patent/TW567507B/zh not_active IP Right Cessation
- 2002-10-25 JP JP2002311294A patent/JP4121830B2/ja not_active Expired - Fee Related
- 2002-10-30 KR KR1020020066325A patent/KR20030036018A/ko not_active Application Discontinuation
- 2002-10-30 EP EP02257520A patent/EP1308957A3/en not_active Withdrawn
- 2002-10-31 CN CNB021481547A patent/CN100351943C/zh not_active Expired - Fee Related
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|---|---|
| EP1308957A2 (en) | 2003-05-07 |
| TW567507B (en) | 2003-12-21 |
| CN1417802A (zh) | 2003-05-14 |
| KR20030036018A (ko) | 2003-05-09 |
| CN100351943C (zh) | 2007-11-28 |
| US6456524B1 (en) | 2002-09-24 |
| JP2003151282A (ja) | 2003-05-23 |
| EP1308957A3 (en) | 2003-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040628 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040628 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A132 Effective date: 20070605 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070910 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080430 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110509 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |